KR101741290B1 - 신호 처리 장치의 교정 - Google Patents

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로버트 화트 히안 텡
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에스티 에릭슨 에스에이 엔 리퀴데이션
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Abstract

신호 처리 장치(200, 300)는 신호를 처리하기 위한 제 1 및 제 2 신호 처리단(210, 220)을 구비한 신호 경로를 포함한다. 제 1 상태에서 제 1 신호 처리단(210)의 출력을 제 2 신호 처리단(220)의 입력(222)에 연결하며, 제 2 상태에서 제 1 신호 처리단(210)의 출력을 제 2 신호 처리단(220)의 입력(222)으로부터 분리하는 스위치 수단(260, 410a, 410b, 420a, 420b)이 존재한다. 제 1 신호 처리단(210)의 출력에 연결되며, 제 2 신호 처리단(220)의 출력(224)에서의 DC 오프셋을 나타내는 제어 신호를 발생시키도록 구성된 보조단(230)이 존재하는데, 이때 제어 신호는 제 1 신호 처리단(210)의 출력에서의 DC 레벨과 보조단(230)의 DC 레벨에 의존하여 발생된다. 스위치 수단(260, 410a, 410b, 42Oa1 420b)이 제 2 상태에 있을 때 제어 신호에 응답하여 신호 경로의 DC 레벨을 제 1 신호 처리단(210)의 출력에 선행하는 위치에서 조정하는 교정 수단(240)이 존재한다.

Description

신호 처리 장치의 교정{CALIBRATION OF SIGNAL PROCESSING APPARATUS}
본 개시는 신호 처리 장치 및 방법에 관한 것이며, 신호 처리 장치의 직류(DC) 레벨, 예를 들어 이동 전화, MP3 플레이어 및 하이파이 장비와 같은 오디오 시스템의 DC 레벨을 교정하는 것이 요구되는 시스템에 응용된다.
신호 처리 장치에서, 신호 경로의 이상적인 값으로부터의 DC 전압 오프셋은 신호에 이용 가능한 동적 범위를 감소시킬 수 있으며 DC 전류의 흐름으로 인해 전력 효율을 감소시킬 수 있기 때문에 불리할 수 있다. 또한, DC 전압은 신호 처리 장치로의 전력 공급이 스위치 온된 후에 정지 DC 전압이 설정될 때 그리고 전력 공급이 스위치 오프된 후에 정지 DC 전압이 쇠퇴될 때 과도 잡음을 야기할 수 있다. 그러므로, 신호 처리 장치에서 감소된 DC 오프셋과 DC 전압 및 전류에 대한 요구가 있다.
신호 처리 장치의 DC 레벨이 측정되며 측정된 DC 레벨에 응답하여 신호 처리 장치의 DC 레벨은 그 오프셋을 원하는 값으로부터 감소시키기 위해 조정되는 교정 장치가 사용된다. DC 레벨이 신호 처리 장치의 출력에서 측정되면, 이때 필요 조건은 전력이 인가된 것이며, 그 결과 과도 잡음은 신호 처리 장치에 연결된 다른 장비에 발생되어 통과될 수 있다. 대안적으로, DC 레벨이 신호 경로의 초기단에서 측정되면, 후속 단 또는 단들에서의 어떤 DC 오프셋은 교정 처리 동안 고려되지 않아서, 신호 처리 장치의 출력에서의 잔여 DC 오프셋이 된다. 어느 한 경우에, 측정에 부정확함이 도입하는 것을 회피하기 위해, 매우 낮은 DC 오프셋을 갖는 측정 장치가 사용되며, 그러한 측정 장치는 큰 실리콘 영역을 점유하며 전력 효율을 감소시킬 수 있다. 또한, 감지형 오디오 헤드셋을 사용한 시험은 오디오 신호 처리 장치에서 100μV만큼 작은 DC 레벨의 스텝이 가청 잡음을 발생시킬 수 있는 것을 보여주었다. 그러므로, 잡음은 교정 주에 발생될 수 있다.
그러므로, 신호 처리 장치의 개선된 교정에 대한 요구가 존재한다.
제 1 양상에 따르면,
신호를 처리하기 위한 제 1 및 제 2 신호 처리단을 포함하는 신호 경로,
제 1 상태에서 제 1 신호 처리단의 출력을 제 2 신호 처리단의 입력에 연결하며, 제 2 상태에서 제 1 신호 처리단의 출력을 제 2 신호 처리단의 입력으로부터 분리하는 스위치 수단,
제 1 신호 처리단의 출력에 연결되며, 제 1 신호 처리단의 출력에서의 DC 레벨과 자신의 DC레벨에 의존하여 제 2 신호 처리단의 출력에서의 DC 오프셋을 나타내는 제어 신호를 발생시키도록 구성된 보조단, 및
스위치 수단이 제 2 상태에 있을 때 제어 신호에 응답하여 제 1 신호 처리단의 출력에 선행하는 위치에서 신호 경로의 DC 레벨을 조정하는 교정 수단을 포함하는 신호 처리 장치가 제공된다.
제 2 양상에 따르면, 신호를 처리하기 위한 제 1 및 제 2 신호 처리단을 구비한 신호 경로 및 제 1 신호 처리단의 출력에 연결되는 보조단을 포함하는 신호 처리 장치를 동작시키는 방법이 제공되며, 상기 방법은
신호를 처리하기 위해, 제 1 신호 처리단의 출력을 제 2 신호 처리단의 입력에 연결하는 단계, 및
신호 처리 장치를 교정시키기 위해,
- 제 1 신호 처리단의 출력을 제 2 신호 처리단의 입력으로부터 분리하고,
- 보조단에서, 제 1 신호 처리단의 출력에서의 DC 레벨 및 보조단의 DC 레벨에 의존하여, 제 2 신호 처리단의 출력에서의 DC 오프셋을 나타내는 제어 신호를 발생시키며,
- 제어 신호에 응답하여 제 1 신호 처리단의 출력에 선행하는 위치에서 신호 경로의 DC 레벨을 조정하는 단계를 포함한다.
따라서, 정상 동작에서 신호는 제 1 및 제 2 신호 처리단에 의해 처리될 수 있지만, DC 레벨의 교정은 제 2 신호 처리단 대신에 보조단을 사용하여 수행될 수 있다. 보조단의 DC 레벨의 영향은 교정 처리 동안 존재할 수 있으며, 제 1 신호 처리단의 출력에 선행하는 신호 경로의 DC 레벨은 제어 신호에 의존해서 조정될 수 있으며, 그것은 제 1 신호 처리단의 입력에서의 DC 레벨, 제 1 신호 처리단의 DC 오프셋, 및 보조단의 DC 레벨을 나타낼 수 있다. 실제에 있어서, 제 2 신호 처리단의 DC 오프셋은 신호 처리 장치에서 DC 레벨을 교정하기 위해 보조단의 DC 레벨에 의해 대용될 수 있다. 이 특징은 전체 신호 처리 장치의 DC 레벨이 제 2 신호 처리단의 DC 레벨을 변경하지 않고, 따라서 제 2 신호 처리단의 출력에 접속된 장치에서 과도 효과를 발생시키지 않고서도 교정되는 것이 가능하다.
선택적으로, 제 2 신호 처리단은 스위치 수단이 제 1 상태에 있을 때 전력의 공급을 수용하기 위해 스위치 수단에 의해 인에이블될 수 있으며, 제 2 신호 처리단의 적어도 일부는 스위치 수단이 제 2 상태에 있을 때 전력의 공급을 수용하는 것으로부터 스위치 수단에 의해 디스에이블될 수 있다. 마찬가지로, 상기 방법은 신호를 처리하기 위해 전력의 공급을 수용하도록 제 2 신호 처리단을 인에이블하는 단계 및 신호 처리 장치의 교정을 위해 전력의 공급을 수용하는 것으로부터 제 2 신호 처리단의 적어도 일부를 디스에이블하는 단계를 선택적으로 포함할 수 있다. 이 특징은 제 2 신호 처리단의 출력에서의 과도 잡음이 DC 레벨의 조정 동안 감소되거나 제거되게 하는 것이 가능하다.
선택적으로, 보조단은 스위치 수단이 제 2 상태에 있을 때 스위치 수단에 의해 제 1 신호 처리단에 연결되고 스위치 수단이 제 1 상태에 있을 때 스위치 수단에 의해 제 1 신호 처리단으로부터 분리될 수 있다. 마찬가지로, 상기 방법은 보조단을 신호 처리 장치의 교정을 위해 제 1 신호 처리 수단에 연결하는 단계 및 보조단을 신호의 처리를 위해 제 1 신호 처리 수단으로부터 분리하는 단계를 포함할 수 있다. 이 특징은 신호의 처리가 보조단에 의해 영향을 받지 않고 진행되게 하는 것이 가능하다.
선택적으로, 제 2 신호 처리단은 제 1 증폭기를 포함할 수 있고, 보조단은 제 2 증폭기를 포함할 수 있으며, 제 2 증폭기는 제 1 증폭기의 복제물이다. 마찬가지로, 상기 방법은 제 1 신호 처리단에 제 1 증폭기를 제공하는 단계 및 보조단에 제 2 증폭기를 제공하는 단계를 선택적으로 포함할 수 있으며, 제 2 증폭기는 제 1 증폭기의 복제물이다. 이 특징은 제 2 신호 처리단 및 보조단에 같은 값을 갖는 DC 레벨을 제공하는 간단하고 정확한 방법을 제공한다.
선택적으로, 제 2 신호 처리단은 제 1 증폭기를 피드백으로 동작시키는 피드백 경로를 포함할 수 있으며, 제 2 증폭기는 피드백 없이 동작되도록 배치될 수 있다. 마찬가지로, 상기 방법은 제 1 증폭기를 피드백으로 동작시키는 단계, 및 제 2 증폭기를 피드백 없이 동작시키는 단계를 선택적으로 포함할 수 있다. 이 특징은 제 2 신호 처리단의 선형 증폭 및 보조단의 비선형 증폭을 가능하게 할 수 있음으로써, 간단하고 정확한 방법으로 제어 신호의 발생을 쉽게 한다. 비선형 증폭의 사용에 의해, 제어 신호는 빠른 슬루율로 간단하고 정확하게 발생될 수 있으며, 그것은 디지털 회로의 스위칭 임계 상의 엄격한 요건 없이 제어 회로를 처리하기 위해 저전력 디지털 및/또는 아날로그 회로의 사용을 쉽게 한다.
선택적으로, 피드백 경로는 제 2 신호 처리단의 출력을 제 1 신호 처리단의 출력에 선행하는 위치에서 신호 경로에 연결할 수 있다. 마찬가지로, 상기 방법은 제 2 신호 처리단의 출력과 제 1 신호 처리단의 출력 전의 신호 경로의 위치 사이에 피드백 경로를 연결하는 단계를 포함할 수 있다. 이 특징은 보조단이 피드백 경로에 의해 형성된 피드백 루프 내의 DC 레벨에 의존하는 제어 신호를 발생시키는 것을 가능하게 함으로써, 개선된 교정을 가능하게 한다.
선택적으로, 스위치 수단은 제 2 상태에서 제 2 신호 처리단의 출력을 기준 전압에 연결하며, 제 1 상태에서 제 2 신호 처리단의 출력을 기준 전압으로부터 분리하도록 배치될 수 있다. 마찬가지로, 상기 방법은 신호 처리 장치를 처리하기 위해 제 2 신호 처리단의 출력을 기준 전압에 연결하는 단계, 및 신호를 처리하기 위해 제 2 신호 처리단의 출력을 기준 전압으로부터 분리하는 단계를 선택적으로 포함할 수 있다. 이 특징은 교정 동안 피드백 전압을 제공하고 개선된 교정을 가능하게 한다.
선택적으로, 제 1 증폭기는 적어도 하나의 제 1 트랜지스터를 포함할 수 있으며, 제 2 증폭기는 적어도 하나의 제 1 트랜지스터의 하나 이상의 물리적 치수의 축소된 복제물인 하나 이상의 물리적 치수를 갖는 적어도 하나의 제 2 트랜지스터를 포함할 수 있다. 마찬가지로, 상기 방법은 제 1 증폭기에 적어도 하나의 제 1 트랜지스터를 제공하는 단계, 및 제 2 증폭기에 적어도 하나의 제 1 트랜지스터의 하나 이상의 물리적 치수의 축소된 복제물인 하나 이상의 물리적 치수를 갖는 적어도 하나의 제 2 트랜지스터를 제공하는 단계를 선택적으로 포함할 수 있다. 이 특징은 제 1 및 제 2 증폭기가 제 1 증폭기에서보다 제 2 증폭기에서 적은 전력을 소비하는 동안 실질적으로 같은 값 DC 레벨을 설정하는 것이 가능하다.
선택적으로, 적어도 하나의 제 1 트랜지스터는 제 1 증폭기의 입력에 연결된 게이트 및 제 1 증폭기의 출력에 연결된 드레인을 갖는 제 1 p 채널 금속 산화물 반도체(PMOS) 트랜지스터 및 제 1 n 채널 금속 산화물 반도체(NMOS) 트랜지스터를 포함할 수 있으며, 적어도 하나의 제 2 트랜지스터는 제 2 증폭기의 입력에 연결된 게이트 및 제 2 증폭기의 출력에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함할 수 있다. 이 특징은 제 1 증폭기 및 제 2 증폭기의 간단한 구현을 가능하게 할 수 있다.
신호 처리 장치는 DC 레벨의 조정들 사이에서 보조단의 적어도 일부를 디스에이블함으로써 전력을 보존하기 위한 전력 보존 수단을 포함할 수 있다. 마찬가지로, 상기 방법은 DC 레벨의 조정들 사이에서 보조단의 적어도 일부를 디스에이블함으로써 전력을 보존하는 단계를 포함할 수 있다. 이것은 전력 소비가 신호 처리 장치를 교정하지 않을 때 감소되게 하는 것이 가능하다.
바람직한 실시예는 이제 첨부 도면을 참조하여 오직 예로서 설명될 것이다.
도 1은 신호 처리 장치의 블록도이다.
도 2는 증폭기 및 증폭기의 복제물의 개략도이다.
도 3은 전력 보존을 제공하는 신호 처리 장치의 블록도이다.
도 1을 참조하면, 신호 처리 장치(200)는 처리될 신호를 위한 입력(242) 및 신호 처리 장치(200)에 의해 처리된 후의 신호를 위한 출력(224)을 갖는다. 신호 처리 장치(200)의 입력(242)과 신호 처리 장치(200)의 출력(224) 사이에 신호 경로가 연결된다. 신호 경로는 신호 처리 장치(200)의 입력(242)에 연결된 입력을 갖는 교정단(240), 신호를 처리하고 교정단(240)의 출력에 연결된 입력(212)을 갖는 제 1 신호 처리단(210), 및 신호를 처리하고 제 1 신호 처리단(210)의 출력에 연결된 입력(222)과 신호 처리 장치(200)의 출력(224)에 연결된 출력을 갖는 제 2 신호 처리단(220)을 포함한다. 또한, 신호 처리 장치(200)의 출력(224)은 제 2 신호 처리단(220)의 출력이다. 피드백 경로(226)는 신호 처리 장치(200)의 출력(224)과 제 1 신호 처리단(210)의 신호 경로 사이에 연결된다. 출력 스위치(270)는 신호 처리 장치(200)의 출력(224)과 기준 전압(Vref) 사이에 연결된다. 기준 전압(Vref)은 없거나 매우 적은 전류가 교정 동안 신호 처리 장치(200)의 출력(224)으로 또는 출력으로부터 흐르도록 선택된다. 통상, 신호 처리 장치(200)는 제 1 전압(VDD)을 제공하는 제 1 공급 레일과 하부 제 2 전압(VSS)을 제공하는 제 2 공급 레일에 의해 전력 공급되는 경우에, 기준 전압(Vref)은 제 1 및 제 2 전압(VDD, VSS) 또는 (VDD+VSS)/2의 평균이다. 제 1 신호 처리단(210)과 제 2 신호 처리단(220) 사이의 신호 경로에 교정단(240)의 제어 하에 신호를 제 1 신호 처리단(210)의 출력으로부터 제 2 신호 처리단(220)의 입력(222) 또는 보조단(230)의 입력(232) 중 어느 하나로 선택적으로 경로 지정하기 위한 경로 지정 스위치(260)가 연결된다. 보조단(230)은 제어 신호를 발생시키며 제어 신호를 교정단(240)에 전달하기 위한 교정단(240)의 입력(248)에 연결된 출력을 갖는다.
신호 처리 장치(200)는 신호 처리 장치(200)의 입력(242)에서 인가되는 신호 없이 교정 모드로 지칭되는 제 1 모드, 및 신호 처리 장치(200)의 입력(242)에서 인가되는 신호가 제 1 및 제 2 신호 처리단(210, 220)에 의해 처리되는 정상 동작 모드로 지칭되는 제 2 모드에서 동작한다. 교정 모드에서, 신호 처리 장치(200)의 입력(242)에서 인가되는 신호가 없을 때, 교정단(240)은 제 1 신호 처리단(210)의 출력을 보조단(230)의 입력(232)에 연결하기 위한 경로 지정 스위치(260)를 제어하며, 기준 전압(Vref)이 피드백 경로(226)에 연결되는 것을 보증하기 위해 신호 처리 장치(200)의 출력(224)을 기준 전압(Vref)에 연결하기 위한 출력 스위치(270)를 제어한다. 이 모드에서, 보조단(230)의 입력(232)에서의 DC 레벨은 제 1 신호 처리단(210)의 입력(212)에서의 DC 레벨 및 제 1 신호 처리단(210)의 DC 오프셋에 의존한다. 보조단(230)은 그 입력(232)에서의 DC 레벨 및 보조단(230)의 DC 레벨에 의존하는 제어 신호를 발생시킨다. 제어 신호에 응답하여 교정단(240)은 편차를 보조단(230)의 DC 레벨의 원하는 값으로부터 감소시키기 위해 제 1 신호 처리단(210)의 출력 전에 신호 경로의 DC 레벨을 조정한다. 원하는 값에 도달하는 보조단(230)의 DC 레벨에 응답하여 제어 신호에 의해 지시되는 바와 같이 교정단(240)은 제 1 신호 처리단(210)의 출력을 제 2 신호 처리단(220)의 입력(222)에 연결하기 위한 경로 지정 스위치(260)를 제어한 다음, 신호 처리 장치(200)의 출력(224)을 기준 전압(Vref)으로부터 분리하기 위한 출력 스위치(270)를 제어한다. 이 상태에서, 신호 처리 장치(200)의 입력(242)에서 수신된 신호가 제 1 및 제 2 신호 처리단(210, 220)에 의해 처리되어 신호 처리 장치(200)의 출력(224)에서 전송된 채로 교정 모드가 중지되고 정상 동작 모드가 개시된다.
제 2 신호 처리단(220)에 의해 도입되는 어떤 DC 오프셋은 교정 모드 동안 제어 신호에 영향을 미치지 않으므로, 교정 처리 동안 고려되지 않는다. 그러나, 보조단(230)의 DC 레벨은 제어 신호에 영향을 미치므로 교정 처리 동안 고려된다. 그러므로, 신호 경로의 DC 레벨의 조정은 보조단(230)에 의해 대체되는 신호 경로의 최종단에서 수행된다. 보조단(230)의 DC 레벨이 제 2 신호 처리단(220)의 DC 오프셋을 나타내면, 교정 모드 동안 이루어진 DC 레벨 조정은 신호 경로로 복원된 제 2 신호 처리단(220)에 정상 동작 모드 동안 유효할 것이다. 이러한 방식에서, 보조단(230)이 DC 레벨에 매우 적은 영향을 미치는 것이 불필요하며, DC 레벨에 대한 더 큰 영향은 수용 가능한 교정을 제공하기 위해 그것이 제 2 신호 처리단(220)의 DC 오프셋을 충분히 나타낸다면 수용 가능하다. 제 2 신호 처리단(220)의 DC 오프셋과 DC 레벨에 대한 보조단(230)의 영향 사이의 바람직한 유사도는 애플리케이션에 따라 다르다. 그러나, 일부 애플리케이션에서, DC 레벨에 대한 보조단(230)의 영향이 제 2 신호 처리단(220)의 DC 오프셋과 실질적으로 동일한 것이 바람직하다.
추가적인 양상은 이제 도 1을 참조하여 설명될 것이다. 교정단(240)은 신호가 교정 모드 동안 신호 처리 장치(200)의 입력(242)에 인가되지 않을지라도 신호 처리 장치(200)의 입력(242)에서 수신된 임의 신호를 입력(248)에서 수신된 제어 신호에 응답하여 교정 제어기(246)에 의해 발생되는 DC 레벨과 합산하기 위한 합산단(244)을 포함한다. 보조단(230)은 보조단(230)의 입력(232)에 연결된 입력(231)을 갖는 보조 증폭기(235)를 갖는다. 보조 증폭기(235)는 보조 증폭기(235)의 입력(231)의 DC 레벨이 보조 증폭기(235)의 비교 임계값을 초과하거나 미만인지에 따라 상부 또는 하부 공급 레일의 제 1 또는 제 2 전압(VDD, VSS) 각각에 대응하는 전압을 그 출력에서 전달하는 비교기로서 동작할 수 있도록 고이득을 갖는다. 특히, 고이득은 피드백 없이 증폭기(235)를 동작시킴으로써 제공될 수 있다. 보조 증폭기(235)의 비교 임계값은 정상 동작 동안이지만 어떤 신호도 신호 처리 장치(200)의 입력(242)에서 인가되지 않은 상태로 신호 처리 장치(200)의 출력(224)에서의 원하는 DC 레벨, 다시 말하면 신호 처리 장치(200)의 출력(224)에서의 원하는 정지 DC 레벨에 대응하도록 배치된다. 그러므로, 보조 증폭기(235)의 출력에서의 전압의 전이는 보조 증폭기(235)의 입력(231)에서의 DC 레벨이 비교 임계값을 통과할 때를 지시하며, 그 결과 제 2 신호 처리단(220)의 입력(222)에서의 DC 레벨이 신호 처리 장치(200)의 출력(224)에서의 원하는 정지 DC 레벨을 생성하기 위해 요구되는 레벨에 있을 때도 지시한다.
보조 증폭기(235)의 출력(239)은 비교기(238)의 제 1 입력에 연결된다. 비교기(238)는 전압이 출력 스위치(270)에 연결된 기준 전압(Vref)과 동일하게 되는 것이 필수적인 것이 아닐지라도 기준 전압(Vref)에 대한 제 2 입력을 갖는다. 비교기(238)의 출력은 보조단(230)의 출력에 연결되고 제어 신호를 보조 증폭기(235)의 출력에서의 전압이 기준 전압(Vref) 위 또는 아래인지에 의존하는 이진 신호로서 전달한다. 보조 증폭기(235)의 출력에서의 전압이 상부 또는 하부 전압 레일 사이에서 빠른 전이를 가지므로, 비교기(238)의 제 2 입력에서의 기준 전압(Vref)의 값은 Vref의 값의 편차가 비교기(238)의 출력에서의 전이 시간에 상당한 편차를 야기시키지 않음에 따라 고정밀도로 설정될 필요가 없으며, 그 결과 제 2 신호 처리단(220)의 입력(222)에서의 DC 레벨이 신호 처리 장치(200)의 출력(224)에서의 원하는 정지 DC 레벨을 생성하기 위해 요구되는 레벨에 있는지에 대한 제어 신호에 의해 이루어지는 표시에 상당한 에러를 초래하지 않는다. 비교기(238)는 제어 신호를 교정단(240)에 의한 사용에 적당한 이진 포맷으로 제공하기 위해 버퍼로서 기능하지만, 보조 증폭기(235)의 출력(239)에서의 신호가 직접적으로 교정단(240)에 의한 사용에 적당하면 생략될 수 있다. 대안적 실시예에서, 비교기(238)는 디지털 인버터에 의해 대체될 수 있으며, 그것은 기준 전압(Vref)에 대한 제 2 입력을 필요로 하지 않는다.
제어 신호가 제 2 신호 처리단(220)의 입력(222)에서의 DC 레벨이 신호 처리 장치(200)의 출력(224)에서의 원하는 정지 DC 레벨을 생성하기 위해 요구되는 레벨에 있는 것을 지시하면, 교정 제어기(246)는 그것이 합산단(244)에 공급되는 DC 레벨을 감소시키며, 제어 신호가 제 2 신호 처리단(220)의 입력(222)에서의 DC 레벨이 신호 처리 장치(200)의 출력(224)에서의 원하는 정지 DC 레벨을 생성하기 위해 요구되는 레벨 아래에 있는 것을 지시하면, 교정 제어기(246)는 그것이 합산단(244)에 공급되는 DC 레벨을 증가시킨다. 반복 접근법은 제 2 신호 처리단(220)의 입력(222)에서의 DC 레벨이 너무 낮은 곳으로부터 너무 높은 곳으로 통과된 것을 지시하는 제어 신호의 상승 전이, 및 제 2 신호 처리단(220)의 입력(222)에서의 DC 레벨이 너무 높은 곳으로부터 너무 낮은 곳으로 통과된 것을 지시하는 제어 신호의 하강 전이에 따라 취해질 수 있다. 보조 증폭기(235)의 입력(231)에서의 수용 가능한 DC 레벨이 도달되었을 때에, 교정 제어기는 합산단(244)에 현재 적용되고 있는 DC 레벨을 유지하고, 제 1 신호 처리단(210)의 출력을 제 2 신호 처리단(220)의 입력(222)에 연결하기 위해 경로 지정 스위치(260)를 동작시키며, 신호 처리 장치(200)에 의해 처리될 신호는 신호 처리 장치(200)의 입력(242)에서 인가됨으로써, 정상 동작 모드를 채택한다. 교정은 DC 레벨의 변동을 고려하도록 요구될 때마다, 예를 들어 파워 온 시에 또는 온도 변화 후에, 또는 처리될 신호가 없을 때에 반복될 수 있다.
제 2 신호 처리단(220)은 제 2 신호 처리단(220)의 입력(222)에 연결된 입력(221) 및 신호 처리 장치(200)의 출력(224)에 연결된 출력(223)을 갖는 신호 경로 증폭기(225)를 포함한다. 신호 경로 증폭기(225)는 내부 이득을 가지며, 피드백 경로(226) 및 제 1 신호 처리단(210)은 제 2 신호 처리단(220)의 전체 이득을 조합해서 규정하여, 제 2 신호 처리단(220)이 선형 방식으로 증폭하는 것을 가능하게 한다.
신호 경로 증폭기(225) 및 보조 증폭기(235)의 전기적 작용이 동일한 전기적 조건 하에 등가이면, 이때 교정 모드 동안 교정 제어기(246)에 의해 결정되는 DC 조정은 신호 처리 장치(200)의 출력(224)에서의 원하는 정지 DC 레벨을 유지하기 위해 정상 동작 모드 동안 유효해질 것이다. 신호 경로 증폭기(225) 및 보조 증폭기(235)의 전기적 작용 사이의 좋은 정합은 보조 증폭기(235)가 신호 경로 증폭기(225)의 복제물이면 조정될 수 있다.
도 2는 신호 경로 증폭기(225) 및 신호 경로 증폭기(225)의 복제물로서의 보조 증폭기(235)에 대한 상세를 제공한다. 신호 경로 증폭기(225)는 신호 경로 증폭기(225)의 출력(223)에 연결된 드레인을 갖는 p 채널 금속 산화물 반도체(PMOS) 트랜지스터(T1) 및 n 채널 금속 산화물 반도체(NMOS) 트랜지스터(T2)를 포함한다. 경로 증폭기(225)의 입력(221)에서의 신호는 신호 경로 증폭기(225)의 일부이며 신호를 트랜지스터(T1, T2)를 구동하는 적당한 형태로 변환하는 구동기단(440)을 통해 신호 경로 증폭기(225)의 트랜지스터(T1, T2)의 게이트에 연결된다. 대안적으로, 구동기 회로는 신호 경로 증폭기(225)의 외부에 있을 수 있다. 예를 들어, 구동기 회로는 제 1 신호 처리단(210)과 경로 지정 스위치(260) 사이의 신호 경로에 있을 수 있으며, 그 경우에 구동기 회로는 신호 경로 증폭기(225) 및 보조 증폭기(235) 둘 다에 공통일 수 있다. 신호 경로 증폭기(225)의 PMOS 트랜지스터(T1)의 소스는 전압(VDD)을 제공하는 제 1 공급 레일에 연결되며, 신호 경로 증폭기(225)의 NMOS 트랜지스터(T2)의 소스는 하부 전압(VSS)을 제공하는 제 2 공급 레일에 연결된다. 마찬가지로, 보조 증폭기(235)는 보조 증폭기(235)의 출력(239)에 연결된 드레인을 갖는 동일한 PMOS 트랜지스터(T3) 및 동일한 NMOS 트랜지스터(T4)를 포함한다. 보조 증폭기(235)의 입력(231)은 보조 증폭기(235)의 일부이며 신호를 트랜지스터(T3, T4)를 구동하는 적당한 형태로 변환하는 구동기단(450)을 통해 보조 증폭기(235)의 트랜지스터(T3, T4)의 게이트에 연결된다. 대안적으로, 구동기 회로는 보조 증폭기(235)의 외부에 있을 수 있다. 예를 들어, 상기와 같이, 구동기 회로는 제 1 신호 처리단(210)와 경로 지정 스위치(260) 사이의 신호 경로에 있을 수 있으며, 그 경우에 구동기 회로는 보조 증폭기(235) 및 신호 경로 증폭기(235) 둘 다에 공통일 수 있다. 보조 증폭기(235)의 PMOS 트랜지스터(T3)의 소스는 제 1 전압(VDD)을 제공하는 제 1 공급 레일에 연결되며, 보조 증폭기(235)의 NMOS 트랜지스터(T4)의 소스는 하부 제 2 전압(VSS)을 제공하는 제 2 공급 레일에 연결된다.
신호 경로 증폭기(225)의 입력(221)에서의 신호가 없을 때, 신호 경로 증폭기(225)의 출력(223)은 신호 경로 증폭기(225)의 트랜지스터(T1, T2), 신호 경로 증폭기(225)의 구동기단(440) 및 공급 전압(VDD 및 VSS)에 결정되는 DC 전압에 있다. 통상, 이 DC 전압은 (VDD+VSS)/2에 근접한다. 트랜지스터(T1)와 트랜지스터(T2) 사이의 부정합으로 인해, 이 전압은 DC 오프셋 전압에 의해 원하는 값과 다를 수 있다. 보조 증폭기(235)는 신호 경로 증폭기(225)의 복제물이기 때문에, 보조단(230)에서 수행되는 교정 동안의 DC 조정은 제 2 신호 처리단(220)이 경로 지정 스위치(260) 및 출력 스위치(270)에 의해 동작될 때 인가될 수 있다.
도 3은 전력 보존을 제공하는 신호 처리 장치(300)를 도시한다. 도 1의 신호 처리 장치(200)에 관하여 신호 처리 장치(300)의 차이만이 설명될 것이다. 제 1 신호 처리단(210)과 제 2 신호 처리단(220) 사이에 신호 경로 증폭기(225)의 트랜지스터(T1, T2) 및 보조 증폭기(235)의 트랜지스터(T3, T4)를 구동하는 적당한 구동 신호를 발생시키기 위한 구동기 회로를 포함하는 구동기단(250)이 연결되며, 신호 경로 증폭기(225) 및 보조 증폭기(235)는 이 구동 신호를 수신하기 위해 배치된다. 그러므로, 도 3의 신호 처리 장치(300)에서, 신호 경로 증폭기(225)의 구동기단(440) 및 보조 증폭기(235)의 구동기단(450)이 생략된다. 게다가, 보조 증폭기(235)는 보조 증폭기(235)를 구동기단(250)에 연결하며 보조 증폭기(235)를 구동기단(250)으로 분리하기 위해 트랜지스터(T3, T4)의 각 게이트와 구동기단(250) 사이에 연결된 스위치(410a, 410b)를 포함한다. 신호 경로 증폭기(225)는 상세히 도시되지 않을지라도 보조 증폭기(235)에 스위치의 동일한 배치를 가지므로 또한 구동기단(250)에 연결되며 이 구동기단으로부터 분리될 수 있다.
증폭기(225, 235) 둘 다에 스위치(410a, 410b)의 존재는 동일한 경로 지정 기능을 수행할 수 있으므로 경로 지정 스위치(260)의 요구를 제거한다. 스위치(410a, 410b)는 교정단(240)에 의해 제어된다. 게다가, 신호 경로 증폭기(225)의 트랜지스터(T1, T2)의 각 게이트 및 보조 증폭기(235)의 트랜지스터(T3, T4)의 각 게이트를 VDD 및 VSS를 각각 제공하는 제 1 및 제 2 공급 레일에 연결 및 분리하기 위한 스위치(420a, 420b)가 존재한다. 교정 모드 동안, 보조 증폭기(235)의 스위치(410a, 410b)가 폐쇄되어, 구동기단(250)을 보조단(230)에 연결하며, 보조 증폭기(235)의 스위치(420a, 420b)가 개방된다. 정상 동작 모드 동안, 보조단(230)이 동작 가능한 것이 불필요할 때, 보조 증폭기(235)의 스위치(410a, 410b)가 개방될 수 있어, 구동기단(250)을 보조단(230)으로부터 분리하며, 보조 증폭기(235)의 스위치(420a, 420b)가 폐쇄될 수 있음으로써, 보조 증폭기(235)의 트랜지스터(T3, T4)를 비전도 상태로 스위칭한다. 이러한 방식으로, 보조단(230)의 전력 소비가 감소될 수 있다. 반대로, 교정 모드 동안, 신호 경로 증폭기(225)의 대응하는 스위치(410a, 410b)가 개방될 수 있어, 과도 전압 변화가 제 2 신호 처리단(220)의 출력(224)에 접속된 부하에 도달하는 것을 방지하기 위해 필요하면 구동기단(250)을 제 2 신호 처리단(220)으로부터 분리하며, 신호 경로 증폭기(225)의 스위치(420a, 420b)는 신호 경로 증폭기(225)의 전력 소비를 감소시키기 위해 필요에 따라 폐쇄될 수 있다. 신호 경로 증폭기(225)의 스위치(420a, 420b)가 교정 모드 동안 폐쇄되면, 이때 신호 경로 증폭기(225)의 스위치(410a, 410b)는 보조단(230)의 입력(232) 및 보조 증폭기(235)의 입력(231)이 제 1 및 제 2 공급 레일에 쇼트되는 것을 피하기 위해 개방되어야 한다. 정상 동작 모드 동안, 신호가 신호 처리 장치(300)에 의해 처리되기 위해 신호 처리 장치(300)의 입력(242)에서 인가될 때, 신호 경로 증폭기(225)의 스위치(410a, 410b)는 구동기단(250)을 제 2 신호 처리단(220)에 연결하기 위해 폐쇄되며, 신호 경로 증폭기(225)의 스위치(420a, 420b)가 개방된다. 교정 모드에 사용되지 않을 때, 비교기(238)는 필요에 따라 마찬가지로 비활성화될 수 있다.
신호 처리 장치(200 또는 300)는 가변 교정단(240) 전의 신호 경로에, 및/또는 교정단(240)과 제 1 신호 처리단(210) 사이에, 및/또는 제 1 신호 처리단(210)과 경로 지정 스위치(260) 사이에 또는 제 1 신호 처리단(210)과 구동기단(250) 사이에 추가적인 도시되지 않은 요소를 포함할 수 있다.
신호 경로의 DC 레벨의 조정이 교정단(240)에서 수행되는 실시예가 설명되었을지라도, 이것은 필수적인 것이 아니며 그 대신에 DC 레벨은 제 1 신호 처리단(210)의 출력 전의 신호 경로의 다른 장소에서, 예를 들어 제 1 신호 처리단(210) 그 자체에서 조정될 수 있다.
피드백 경로(226)가 제 1 신호 처리단(210)의 신호 경로에 연결되는 실시예가 설명되었을지라도, 이것은 필수적인 것이 아니며 대안적으로 피드백 경로(226)는 제 1 신호 처리단(210)의 출력 전의 어떤 위치에서 신호 경로에 연결될 수 있다. 피드백 경로(226)는 도시되지 않은 구성요소를 포함할 수 있다.
피드백 경로(226)가 신호 처리 장치(200)의 출력(224)에 연결되고, 교정 모드에서, 출력 스위치(270)에 의해 기준 전압(Vref)에도 연결되는 실시예가 설명되었을지라도, 피드백 경로(226)가 교정 모드에서 신호 처리 장치(200)의 출력(224)에 연결되는 것은 필수적이지 않고, 피드백 경로(226)를 교정 모드에서 기준 전압(Vref)에 연결하는 대안적인 장치가 사용될 수 있다.
보조 증폭기(235)가 개방 루프인 피드백 없이 동작되는 실시예가 설명되었을지라도, 이것은 필수적인 것이 아니며, 피드백이 사용될 수 있다.
보조단(230)이 제 2 신호 처리단(220)의 신호 경로 증폭기(225)의 복제물인 보조 증폭기(235)를 포함하는 실시예가 설명되었을지라도, 보조 증폭기(235)는 신호 경로 증폭기(225)의 스케일링된 복제물일 수 있으며, 예를 들어 신호 경로 증폭기(225)와 동일한 동작 전압을 갖지만, 신호 경로 증폭기(225)에서 전류의 스케일링된 복제물인 전류를 갖는다. 특히, 보조 증폭기(235)의 트랜지스터(T3, T4)는 신호 경로 증폭기(225)의 트랜지스터(T1, T2)의 하나 이상의 물리적 치수의 축소된 복제물인 하나 이상의 물리적 치수를 가질 수 있다.
제 2 신호 처리단(220)이 신호 경로 증폭기(225)를 포함하는 실시예가 설명되었을지라도, 제 2 신호 처리단(220)은 대안 또는 추가 장치를 포함할 수 있으며, 증폭 이외의 또는 증폭에 추가되는 처리를 제공한다.
보조 증폭기(235)가 신호 경로 증폭기(225)의 복제물인 실시예가 설명되었을지라도, 이것은 필수적인 것이 아니다. 복제물이 아니며, 증폭기일 필요가 없는 대안적 장치는 제어 신호를 발생시키기 위해 보조 증폭기(235) 대신에 사용될 수 있다. 예를 들어, 비교기가 사용될 수 있다.
보조단(230)이 정상 동작 모드 동안 제 1 신호 처리단(210)으로부터 분리되는 실시예가 설명되었을지라도, 이것은 필수적인 것이 아니며 그 대신에 보조단은 정상 동작 모드 동안 연결될 수 있다. 그럼에도 불구하고, 교정단(240)은 신호 처리 장치(200, 300)의 출력(224)에서 발생하는 과도 잡음을 회피하기 위해 교정 모드 동안만 신호 경로의 DC 레벨을 조정해야 한다.
교정단(240)은 아날로그 도메인 또는 디지털 도메인에서 신호 경로의 DC 레벨을 조정할 수 있다. 제 1 신호 처리단(210)은 아날로그 또는 디지털 도메인에서 신호 처리를 수행할 수 있다. 도메인들 사이의 아날로그 디지털 또는 디지털 아날로그 변환은 적절한 곳에 제공될 수 있다.
DC 레벨, DC 오프셋 및 DC 효과에 대한 참조는 전압 또는 전류, 예를 들어 DC 전압 레벨, DC 전류 레벨, DC 전압 오프셋 또는 DC 전류 오프셋을 나타낼 수 있다.
다른 변경 및 수정은 당업자에게 명백해질 것이다. 그러한 변경 및 수정은 이미 알려져 있으며 여기에 기재된 특징 대신에 또는 이 특징에 더하여 사용될 수 있는 등가 및 다른 특징을 수반할 수 있다. 개별 실시예의 맥락에 기재된 특징들은 단일 실시예에 조합해서 제공될 수 있다. 반대로, 단일 실시예의 문맥에 기재된 특징은 개별적으로 또는 어느 적당한 하위 조합으로 제공될 수도 있다.
용어 "포함하는(comprising)"은 다른 요소 또는 단계를 배제하지 않고, 용어 "a" 또는 "an"은 복수를 배제하지 않고, 단일 특징은 청구범위에 인용된 수 개의 특징의 기능을 충족시킬 수 있으며, 청구범위에서의 참조 부호는 청구범위의 범위를 제한하는 것으로 해석되지 않는다는 점에 주목해야 한다. 또한, 도면이 반드시 축적에 따라 도시될 필요가 없으며 그 대신 통상 본 발명의 원리를 예시할 때 강조가 이루어진다는 점에 주목해야 한다.

Claims (11)

  1. 신호 처리 장치(200, 300)로서,
    신호를 처리하기 위한 제 1 신호 처리단(210) 및 제 2 신호 처리단(220)을 포함하는 신호 경로와,
    제 1 상태에서, 상기 제 1 신호 처리단(210)의 출력을 상기 제 2 신호 처리단(220)의 입력(222)에 연결하고, 제 2 상태에서는, 상기 제 1 신호 처리단(210)의 상기 출력을 상기 제 2 신호 처리단(220)의 상기 입력(222)으로부터 분리하는 스위치 수단(260, 410a, 410b, 420a, 420b, 270)과,
    상기 제 1 신호 처리단(210)의 상기 출력에 연결되며, 상기 제 1 신호 처리단(210)의 상기 출력에서의 DC 레벨 및 보조단(230)의 DC 레벨에 의존하고 상기 제 2 신호 처리단(220)의 출력(224)에서의 DC 오프셋을 나타내는 제어 신호를 발생시키도록 구성된 보조단(230)과,
    상기 스위치 수단(260, 410a, 410b, 420a, 420b)이 상기 제 2 상태에 있을 때 상기 제어 신호에 응답하여 상기 제 1 신호 처리단(210)의 상기 출력에 선행하는 위치에서 상기 신호 경로의 DC 레벨을 조정하는 교정 수단(240)을 포함하고,
    상기 제 2 신호 처리단(220)은 제 1 증폭기(225)를 포함하고, 상기 보조단(230)은 제 2 증폭기(235)를 포함하며, 상기 제 2 신호 처리단(220)은 상기 제 1 증폭기(225)를 피드백으로 동작시키기 위한 피드백 경로(226)를 포함하며, 상기 제 2 증폭기(235)는 피드백 없이 동작되도록 구성되는
    신호 처리 장치.
  2. 제 1 항에 있어서,
    상기 스위치 수단(260, 410a, 410b, 420a, 420b)이 상기 제 1 상태에 있을 때 상기 제 2 신호 처리단(220)은 상기 스위치 수단(260, 410a, 410b, 420a, 420b)에 의해 공급 전력을 수신하도록 인에이블되며, 상기 스위치 수단(260, 410a, 410b, 420a, 420b)이 상기 제 2 상태에 있을 때 상기 제 2 신호 처리단(220)의 적어도 일부는 상기 스위치 수단(260, 410a, 410b, 420a, 420b)에 의해 상기 공급 전력을 수신하는 것이 디스에이블되는
    신호 처리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스위치 수단(260, 410a, 410b, 420a, 420b)이 상기 제 2 상태에 있을 때 상기 보조단(230)은 상기 스위치 수단(260, 410a, 410b, 420a, 420b)에 의해 상기 제 1 신호 처리단(210)에 연결되는
    신호 처리 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 증폭기(235)는 상기 제 1 증폭기(225)의 복제물인
    신호 처리 장치.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 피드백 경로(226)는 상기 제 2 신호 처리단(220)의 출력(224)을 상기 제 1 신호 처리단(210)의 상기 출력에 선행하는 위치에서 상기 신호 경로에 연결하는
    신호 처리 장치.
  7. 제 6 항에 있어서,
    상기 스위치 수단(260, 410a, 410b, 420a, 420b)은 상기 제 2 상태에서 상기 제 2 신호 처리단(220)의 상기 출력(224)을 기준 전압(Vref)에 연결하며, 상기 제 1 상태에서 상기 제 2 신호 처리단(220)의 상기 출력(224)을 상기 기준 전압(Vref)으로부터 분리하도록 구성되는
    신호 처리 장치.
  8. 제 4 항에 있어서,
    상기 제 1 증폭기(225)는 적어도 하나의 제 1 트랜지스터(T1, T2)를 포함하며, 상기 제 2 증폭기(235)는 상기 적어도 하나의 제 1 트랜지스터(T1, T2)의 하나 이상의 물리적 치수가 축소된 복제물인 하나 이상의 물리적 치수를 갖는 적어도 하나의 제 2 트랜지스터(T3, T4)를 포함하는
    신호 처리 장치.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 제 1 트랜지스터(T1, T2)는 상기 제 1 증폭기(225)의 입력(221)에 연결되는 게이트 및 상기 제 1 증폭기(225)의 출력(223)에 연결되는 드레인을 갖는 제 1 p 채널 금속 산화물 반도체(PMOS) 트랜지스터(T1) 및 제 1 n 채널 금속 산화물 반도체(NMOS) 트랜지스터(T2)를 포함하며, 상기 적어도 하나의 제 2 트랜지스터(T3, T4)는 상기 제 2 증폭기(235)의 입력(231)에 연결되는 게이트 및 상기 제 2 증폭기(235)의 출력(239)에 연결되는 드레인을 갖는 제 2 PMOS 트랜지스터(T3) 및 제 2 NMOS 트랜지스터(T4)를 포함하는
    신호 처리 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 DC 레벨의 조정 사이에 상기 보조단(230)의 적어도 일부를 디스에이블함으로써 전력을 보존하기 위한 전력 보존 수단(420a, 420b)을 포함하는
    신호 처리 장치.
  11. 신호를 처리하기 위한 제 1 신호 처리단(210) 및 제 2 신호 처리단(220)을 구비한 신호 경로와 상기 제 1 신호 처리단(210)의 출력에 연결되는 보조단(230)을 포함하는 신호 처리 장치(200, 300)를 동작시키는 방법 - 상기 제 2 신호 처리단(220)은 제 1 증폭기(225)를 포함하고, 상기 보조단(230)은 제 2 증폭기(235)를 포함함 - 으로서,
    상기 신호를 처리하기 위해, 상기 제 1 신호 처리단(210)의 상기 출력을 상기 제 2 신호 처리단(220)의 입력(222)에 연결하는 단계와,
    상기 신호 처리 장치(200, 300)를 교정하기 위해,
    상기 제 1 신호 처리단(210)의 상기 출력을 상기 제 2 신호 처리단(220)의 상기 입력(222)으로부터 분리하고,
    상기 보조단(230)에서, 상기 제 1 신호 처리단(210)의 상기 출력의 DC 레벨 및 상기 보조단(230)의 DC 레벨에 의존하고 상기 제 2 신호 처리단(220)의 출력의 DC 오프셋을 나타내는 제어 신호를 발생시키며,
    상기 제어 신호에 응답하여, 상기 제 1 신호 처리단(210)의 상기 출력에 선행하는 위치에서 상기 신호 경로의 DC 레벨을 조정하는 단계를 포함하고,
    상기 제 1 증폭기(225)를 피드백으로 동작시키며, 상기 제 2 증폭기(235)를 피드백 없이 동작시키도록 구성되는
    신호 처리 장치 동작 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105229944B (zh) * 2013-09-16 2018-10-12 华为技术有限公司 光交换装置及其校准方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060181350A1 (en) 2004-06-28 2006-08-17 Jones Mark A Slew rate enhancement circuitry for folded cascode amplifier
US20080258809A1 (en) 2007-04-23 2008-10-23 Chih-Jen Yen Amplifier Device Capable of Reducing Offset Voltage

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498530B1 (en) * 2001-09-04 2002-12-24 Analog Devices, Inc. Auto-zeroed ping-pong amplifier with low transient switching
US7184799B1 (en) * 2003-05-14 2007-02-27 Marvell International Ltd. Method and apparatus for reducing wake up time of a powered down device
US7286019B2 (en) * 2005-01-07 2007-10-23 Texas Instruments Incorporated Method and system for amplifying a signal
US7236055B2 (en) * 2005-01-10 2007-06-26 Texas Instruments Incorporated Differential amplifier circuit and method for reducing thermally induced offsets caused by large differential signals
EP1689076B1 (en) * 2005-02-03 2019-08-07 Texas Instruments Inc. Track and hold circuit to reduce pop noise
US7265615B2 (en) * 2005-06-30 2007-09-04 Analog Devices, Inc. Multiple differential amplifier system and method for transconductance mismatch compensation
FR2898442A1 (fr) * 2006-03-13 2007-09-14 St Microelectronics Sa Generateur electronique de signal a rapport cyclique module, compense des variations de sa tension d'alimentation.
US8099073B1 (en) * 2007-05-22 2012-01-17 Marvell International Ltd. Noise reduction in amplifier circuitry using single-sideband chopper stabilization
US20090245541A1 (en) * 2009-03-16 2009-10-01 Zhenwu Wang Audio Power Amplifier with Feedback-Shifting Technology
US8030973B2 (en) * 2009-12-29 2011-10-04 O2Micro Inc. Calculating a parameter indicative of an error factor of a circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060181350A1 (en) 2004-06-28 2006-08-17 Jones Mark A Slew rate enhancement circuitry for folded cascode amplifier
US20080258809A1 (en) 2007-04-23 2008-10-23 Chih-Jen Yen Amplifier Device Capable of Reducing Offset Voltage

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