KR101714911B1 - Bidirectional Frequency Detector for Wide-band Referenceless CDR and Method there of - Google Patents
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Abstract
Description
본 발명은 기준신호를 사용하지 않는 광-대역 클락 및 데이터 복원용 양방향성주파수 검출기 및 그 동작 방법에 관한 것이다.The present invention relates to a bidirectional frequency detector for use with a light-band clock and data reconstruction that does not use a reference signal, and an operation method thereof.
클락 및 데이터 복원(CDR: clock and data recovery) 회로는 현대 송수신기 시스템에서 지터(jitter)를 줄이고 신호 질의 향상을 위해 사용된다. PLL 기반 CDR 회로가 널리 사용된다. PLL에 적은 주파수 습득 범위로 인해, 대부분의 추가적인 주파수 검출기를 필요로 한다. 주파수 검출기는 입력 데이터로부터 주파수 습득과 위상 락(lock)에 역할을 수행한다. 그러나, 일반적인 4 위상-수집 주파수 검출기에 주파수 검출 범위는 제한된다. 더욱이, 전압-제어-발진기(VCO: voltage controlled oscillator)에 변화되는 주파수 범위가 너무 크다면 하모니 락(harmonic lock)이 발생된다. 이전에 몇몇 접근은 광-대역 단반향성의 주파수 검출기를 제안한다. 하지만, 단반향성의 주파수 검출기는 검출 동작 전에 주파수에 값을 최대/최소 값으로 초기화 시켜야만 동작 가능하다. 이러한 이유로, 하모니 락(harmonic lock)에 자유로운 광-대역 양방향성에 하프-레이트(half-rate) 주파수 검출기를 필요로 한다.Clock and data recovery (CDR) circuits are used in modern transceiver systems to reduce jitter and improve signal quality. PLL based CDR circuits are widely used. Because of the small frequency acquisition range in the PLL, most additional frequency detectors are needed. The frequency detector plays a role in frequency acquisition and phase lock from the input data. However, the frequency detection range is limited to a general four phase-collecting frequency detector. Furthermore, harmonic locks are generated if the frequency range of the voltage-controlled oscillator (VCO) is too large. Previously some approaches offer a frequency-band-only echo-frequency detector. However, the echo frequency detector can only be operated by resetting the frequency to the maximum / minimum value before the detection operation. For this reason, a half-rate frequency detector is needed for free-space bi-directional harmonic locks.
본 발명이 이루고자 하는 기술적 과제는 단반향성의 주파수 검출기는 검출 동작 전에 주파수에 값을 최대/최소 값으로 초기화 시켜야만 동작 가능하다는 문제점을 개선하기 위한 양방향성 주파수 검출기 및 그 동작 방법을 제공하는데 있다. 따라서, 하모니 락(harmonic lock)에 자유로운 광-대역 양방향성에 하프-레이트(half-rate) 주파수 검출기 및 그 동작 방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention is directed to a bi-directional frequency detector and a method of operating the bi-directional frequency detector for correcting a problem that a mono-echo cancellation frequency detector is initialized to a maximum / minimum value before a detection operation. Accordingly, there is a need for a half-rate frequency detector and its method of operation that is free of harmonic lock in the optical-band bi-directional.
일 측면에 있어서, 본 발명에서 제안하는 기준신호를 사용하지 않는 광-대역 클락 및 데이터 복원용 양방향성 주파수 검출기는 두 개의 단반향성 주파수 검출기, D-플립플롭, 멀티플렉서를 포함하고, 상기 D-플립플롭 및 상기 멀티플렉서의 동작에 의해 검출 동작 전, 주파수 값의 최대값 또는 최소값으로의 초기화를 필요로 하지 않고, 주파수 습득 시간을 줄이기 위해 두 개의 위상을 사용하고, 하모니 락의 영향을 받지 않는다. In one aspect, a bidirectional frequency detector for use in a light-band clock and data recovery system that does not use a reference signal according to the present invention includes two shortened echo frequency detectors, a D-flip flop and a multiplexer, Flop and the operation of the multiplexer do not require initialization to the maximum value or the minimum value of the frequency value before the detection operation and use two phases to reduce the frequency acquisition time and are not affected by the harmonic lock.
클락 주파수보다 데이터 주파수보다 낮을 경우, 상기 주파수 검출기는 두 개의 리셋이 있는 D-플립플롭, 두 개의 기본 플립플롭 및 OR 게이트로 구성된다. If the data frequency is lower than the clock frequency, the frequency detector comprises a D-flip flop with two reset, two basic flip-flops and an OR gate.
상기 두 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 두 개의 기본 플립플롭은 제2 D-플립플롭을 포함하고, 상기 제1 D-플립플롭의 출력은 클락의 하강 엣지에서 상기 제2 D-플립플롭으로 전달되고, 입력 데이터가 로우로 입력되자마자 상기 클락 주파수를 감소시키기 위한 다운 신호를 출력한다. Wherein the two reset D-flip-flops comprise a first D-flip-flop, the two basic flip-flops comprise a second D-flip-flop, the output of the first D- Flip-flop at the falling edge, and outputs a down signal for decreasing the clock frequency as soon as the input data is input to the low-level.
클락 주파수보다 데이터 주파수보다 높을 경우, 상기 주파수 검출기는 네 개의 리셋이 있는 D-플립플롭, 네 개의 기본 플립플롭 및 OR 게이트로 구성된다. If the data frequency is higher than the clock frequency, the frequency detector consists of a D-flip-flop with four reset, four basic flip-flops and an OR gate.
상기 네 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 네 개의 기본 플립플롭은 제2 D-플립플롭을 포함하고, 상기 제1 D-플립플롭의 출력은 클락의 상승 엣지에서 입력 데이터의 하이 레벨을 샘플링하고, 상기 입력 데이터의 하강 엣지에서 상기 제1 D-플립플롭의 출력을 샘플링하고, 상기 두 개의 위상의 반 주기가 입력 데이터를 샘플링할 경우, 상기 클락 주파수를 증가시키기 위한 업 신호를 출력한다. Wherein the four reset D-flip flops comprise a first D-flip flop, the four basic flip flops comprise a second D-flip flop, the output of the first D- Sampling a high level of input data at a rising edge, sampling the output of the first D-flip flop at a falling edge of the input data, and when the half period of the two phases samples the input data, And outputs an up signal for increasing.
제안하는 기준신호를 사용하지 않는 광-대역 클락 및 데이터 복원용 양방향성 주파수 검출기는 데이터의 롱-런 구간에서 상기 D-플립플롭 및 상기 멀티플렉서를 이용함으로써 업 신호 및 다운 신호가 동시에 발생하는 것을 방지한다. A bidirectional frequency detector that does not use the proposed reference signal and a bidirectional frequency detector for data recovery prevents the up signal and the down signal from being generated at the same time by using the D-flip flop and the multiplexer in the long-run interval of data .
또 다른 일 측면에 있어서, 본 발명에서 제안하는 기준신호를 사용하지 않는 광-대역 클락 및 데이터 복원용 양방향성 주파수 검출기의 동작 방법은 클락 주파수보다 데이터 주파수보다 낮을 경우, 주파수 검출기가 클락 주파수를 감소시키기 위한 다운 신호를 출력하는 단계 및 클락 주파수보다 데이터 주파수보다 높을 경우, 주파수 검출기가 상기 클락 주파수를 증가시키기 위한 업 신호를 출력하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of operating an optical-band clock and a bi-directional frequency detector for recovering data, which does not use a reference signal, when the frequency detector is lower than a data frequency, And outputting an up signal for the frequency detector to increase the clock frequency when the clock frequency is higher than the data frequency.
이때, 상기 주파수 검출기는 두 개의 단반향성 주파수 검출기, D-플플롭, 멀티플렉서를 포함하고, 상기 D-플립플롭 및 상기 멀티플렉서의 동작에 의해 검출 동작 전, 주파수 값의 최대값 또는 최소값으로의 초기화를 필요로 하지 않고, 주파수 습득 시간을 줄이기 위해 두 개의 위상을 사용하고, 하모니 락의 영향을 받지 않는다. In this case, the frequency detector includes two shortened echo frequency detectors, D-flops, and multiplexers. The D-flip-flop and the multiplexer are used to initialize the frequency value to a maximum value or a minimum value And uses two phases to reduce the frequency acquisition time, and is not affected by the harmonic lock.
상기 클락 주파수보다 데이터 주파수보다 낮을 경우, 주파수 검출기가 클락 주파수를 감소시키기 위한 다운 신호를 출력하는 단계는 상기 주파수 검출기가 두 개의 리셋이 있는 D-플립플롭, 두 개의 기본 플립플롭 및 OR 게이트로 구성되고, 상기 두 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 두 개의 기본 플립플롭은 제2 D-플립플롭을 포함하고, 상기 제1 D-플립플롭의 출력은 클락의 하강 엣지에서 상기 제2 D-플립플롭으로 전달되고, 입력 데이터가 로우로 입력되자마자 상기 클락 주파수를 감소시키기 위한 다운 신호를 출력한다. The step of the frequency detector outputting a down signal for decreasing the clock frequency when the frequency is less than the data frequency is characterized in that the frequency detector comprises a D-flip flop with two reset, two basic flip flops and an OR gate Wherein the two reset D-flip flops include a first D-flip flop, the two basic flip flops comprise a second D-flip flop, and the output of the first D- Flip flop at the falling edge of the clock, and outputs a down signal for decreasing the clock frequency as soon as the input data is input to the low-level.
상기 클락 주파수보다 데이터 주파수보다 높을 경우, 주파수 검출기가 상기 클락 주파수를 증가시키기 위한 업 신호를 출력하는 단계는, 상기 주파수 검출기가 네 개의 리셋이 있는 D-플립플롭, 네 개의 기본 플립플롭 및 OR 게이트로 구성되고, 상기 네 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 네 개의 기본 플립플롭은 제2 D-플립플롭을 포함하고, 상기 제1 D-플립플롭의 출력은 클락의 상승 엣지에서 입력 데이터의 하이 레벨을 샘플링하고, 상기 입력 데이터의 하강 엣지에서 상기 제1 D-플립플롭의 출력을 샘플링하고, 상기 두 개의 위상의 반 주기가 입력 데이터를 샘플링할 경우, 상기 클락 주파수를 증가시키기 위한 업 신호를 출력한다.The step of the frequency detector outputting an up signal for increasing the clock frequency when the frequency detector is higher than the data frequency is characterized in that the frequency detector comprises a D-flip flop with four reset, four basic flip- Wherein the four reset D-flip flops comprise a first D-flip flop, the four basic flip flops comprise a second D-flip flop, the first D- The output samples the high level of the input data at the rising edge of the clock, samples the output of the first D-flip flop at the falling edge of the input data, and if the half period of the two phases samples the input data , And outputs an up signal for increasing the clock frequency.
본 발명의 실시예들에 따르면 제안하는 양방항성 주파수 검출기 및 그 동작 방법은 단반향성의 주파수 검출기는 검출 동작 전에 주파수에 값을 최대/최소 값으로 초기화 시켜야만 동작 가능하다는 문제점을 개선할 수 있다. 따라서, 하모니 락(harmonic lock)에 자유로운 광-대역 양방향성에 하프-레이트(half-rate) 주파수 검출기 및 그 동작 방법을 제공할 수 있다.According to embodiments of the present invention, the proposed two-sided frequency detector and its operation method can solve the problem that the echo canceller operates only when the frequency detector initializes the frequency to the maximum / minimum value before the detection operation. Accordingly, it is possible to provide a half-rate frequency detector and its operating method in a harmonic lock free optical-band bi-directional.
도 1은 본 발명의 일 실시예에 따른 하프-레이트(half-rate) FLL의 블록 다이어그램을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 양방향성 주파수 검출기의 블록 다이어그램을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 주파수 감소 습득에 따른 주파수 검출기를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 주파수 증가 습득에 따른 주파수 검출기를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 주파수 검출기의 타이밍 문제를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 양방향성 주파수 검출기의 동작 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 주파수 감소 습득에 따른 주파수 검출기의 시뮬레이션 결과를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 주파수 증가 습득에 따른 주파수 검출기의 시뮬레이션 결과를 나타내는 그래프이다.1 is a block diagram of a half-rate FLL in accordance with an embodiment of the present invention.
2 is a block diagram of a bi-directional frequency detector according to an embodiment of the present invention.
3 is a view for explaining a frequency detector according to the frequency reduction acquisition according to an embodiment of the present invention.
4 is a view for explaining a frequency detector according to an increase in frequency according to an embodiment of the present invention.
5 is a diagram for explaining a timing problem of the frequency detector according to an embodiment of the present invention.
6 is a view for explaining a method of operating the bi-directional frequency detector according to an embodiment of the present invention.
FIG. 7 is a graph showing a simulation result of a frequency detector according to an embodiment of the present invention; FIG.
8 is a graph showing simulation results of a frequency detector according to an increase in frequency according to an embodiment of the present invention.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 하프-레이트(half-rate) FLL의 블록 다이어그램을 나타내는 도면이다. 1 is a block diagram of a half-rate FLL in accordance with an embodiment of the present invention.
종래의 단반향성의 주파수 검출기는 검출 동작 전에 주파수에 값을 최대/최소 값으로 초기화 시켜야만 동작 가능하다. 이러한 이유로, 본 발명에서는 기준신호를 사용하지 않는 광-대역 클럭 및 데이터 복원회로 어플리케이션에서 하모닉 락(harmonic lock) 이슈에 자유로운 양방향의 주파수 검출기를 제안한다.A conventional, echo-like frequency detector is operable only when the value is initialized to a maximum / minimum value on the frequency before the detection operation. For this reason, the present invention proposes a bidirectional frequency detector free of harmonic lock issues in a light-band clock and data recovery circuit application that does not use a reference signal.
제안된 하프-레이트(half-rate) FLL 회로의 블록 다이어그램을 도 1에 나타내었다. 회로는 제안된 양방향성 주파수 검출기(Bidirectional FD), 전하 펌프(Charge Pump), 수동 루프 필터(Cap), 그리고 광-대역 튜닝 가능한 VCO(Ring-VCO)로 구성되어 있다. 신호 EN이 활성화 될 때, 제안된 주파수 검출기는 입력 데이터(Din)와 VCO 출력 클락(다시 말해, CKI와 CKQ)사이에 주파수 오류를 추적한다.
A block diagram of the proposed half-rate FLL circuit is shown in FIG. The circuit consists of a bidirectional frequency detector (Bidirectional FD), a charge pump (Pump), a passive loop filter (Cap), and a VCO (Ring-VCO) capable of tuning. When the signal EN is activated, the proposed frequency detector tracks the frequency error between the input data (Din) and the VCO output clock (ie, CKI and CKQ).
도 2는 본 발명의 일 실시예에 따른 양방향성 주파수 검출기의 블록 다이어그램을 나타내는 도면이다. 2 is a block diagram of a bi-directional frequency detector according to an embodiment of the present invention.
제안하는 양방향성 주파수 검출기는 두 개의 단반향성 주파수 검출기(FD_DATA SLOWER, FD_DATA FASTER), D-플립플롭(D-FF), 멀티플렉서(MUX) 를 포함한다. The proposed bi-directional frequency detector includes two echo frequency detectors (FD_DATA SLOWER and FD_DATA_FASTER), a D-flip-flop (D-FF) and a multiplexer (MUX).
제안하는 양방향성 주파수 검출기는 상기 D-플립플롭 및 상기 멀티플렉서의 동작에 의해 검출 동작 전, 주파수 값의 최대값 또는 최소값으로의 초기화를 필요로 하지 않는다. 그리고, 주파수 습득 시간을 줄이기 위해 두 개의 위상을 사용하고, 하모니 락의 영향을 받지 않는 특성을 갖는다. The bidirectional frequency detector does not require initialization to the maximum value or the minimum value of the frequency value before the detection operation by the operation of the D-flip-flop and the multiplexer. Then, two phases are used to reduce the frequency acquisition time, and the characteristic is not influenced by the harmonic lock.
클락 주파수보다 데이터 주파수보다 낮을 경우, 상기 양방향성 주파수 검출기는 두 개의 리셋이 있는 D-플립플롭, 두 개의 기본 플립플롭 및 OR 게이트로 구성된다. When the data frequency is lower than the clock frequency, the bi-directional frequency detector is composed of a D-flip-flop with two reset, two basic flip-flops and an OR gate.
상기 두 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 두 개의 기본 플립플롭은 제2 D-플립플롭을 포함한다. 상기 제1 D-플립플롭의 출력은 클락의 하강 엣지에서 상기 제2 D-플립플롭으로 전달되고, 입력 데이터가 로우로 입력되자마자 상기 클락 주파수를 감소시키기 위한 다운 신호를 출력한다. The two reset D-flip-flops include a first D-flip-flop, and the two basic flip-flops include a second D-flip-flop. The output of the first D-flip-flop is transferred to the second D-flip-flop at the falling edge of the clock and outputs a down signal for decreasing the clock frequency as soon as the input data is input to the low.
클락 주파수보다 데이터 주파수보다 높을 경우, 상기 양방향성 주파수 검출기는 네 개의 리셋이 있는 D-플립플롭, 네 개의 기본 플립플롭 및 OR 게이트로 구성된다. If the data frequency is higher than the clock frequency, the bidirectional frequency detector is comprised of four reset D-flip flops, four basic flip-flops and an OR gate.
상기 네 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 네 개의 기본 플립플롭은 제2 D-플립플롭을 포함한다. 상기 제1 D-플립플롭의 출력은 클락의 상승 엣지에서 입력 데이터의 하이 레벨을 샘플링하고, 상기 입력 데이터의 하강 엣지에서 상기 제1 D-플립플롭의 출력을 샘플링한다. The four reset D-flip-flops include a first D-flip-flop, and the four basic flip-flops include a second D-flip-flop. The output of the first D-flip-flop samples the high level of the input data at the rising edge of the clock and samples the output of the first D-flip-flop at the falling edge of the input data.
그리고, 상기 두 개의 위상의 반 주기가 입력 데이터를 샘플링할 경우, 상기 클락 주파수를 증가시키기 위한 업 신호를 출력한다.
When the half period of the two phases samples the input data, an up signal for increasing the clock frequency is outputted.
도 3은 본 발명의 일 실시예에 따른 주파수 감소 습득에 따른 주파수 검출기를 설명하기 위한 도면이다. 3 is a view for explaining a frequency detector according to the frequency reduction acquisition according to an embodiment of the present invention.
도 3(a)는 클락 주파수보다 데이터 주파수의 속도가 낮을 때 단반향성 주파수 검출기에 동작이고 도 3(b)는 각 출력에 대한 시간 다이어그램을 나타낸다. 단반향성 주파수 검출기는 두 개의 리셋이 있는 플립플롭(D-FF1), 두 개의 기본 플립플롭(D-FF2), 그리고 하나의 OR 게이트로 구성된다. D-FF1은 입력 데이터가 하이 레벨(High level)일 때 동작된다. 클락의 상승 엣지(Edge)에서 하이 레벨은 샘플링 된다. D-FF1의 출력인 Q1은 클락의 하강 엣지에서 D-FF2으로 전달된다. CKI/CKQ의 반 펄스인 DN1은 입력 데이터 Din의 상태가 로우(Low)로 되자마자 생성된다.
Figure 3 (a) shows the operation of the simplex frequency detector when the data frequency is lower than the clock frequency and Figure 3 (b) shows the time diagram for each output. The echo frequency detector consists of a flip-flop (D-FF1) with two resets, two basic flip-flops (D-FF2), and an OR gate. D-FF1 is operated when the input data is high level. At the rising edge of the clock, the high level is sampled. The output Q1 of the D-FF1 is transferred to the D-FF2 at the falling edge of the clock. DN1, which is a half pulse of CKI / CKQ, is generated as soon as the state of input data Din becomes low.
도 4는 본 발명의 일 실시예에 따른 주파수 증가 습득에 따른 주파수 검출기를 설명하기 위한 도면이다.4 is a view for explaining a frequency detector according to an increase in frequency according to an embodiment of the present invention.
도 4는 클락보다 높은 데이터의 속도가 높을 때 단반향성 주파수 검출기에 동작을 보여준다. 도 4(a)는 클락 주파수보다 데이터 주파수의 속도가 높을 때 단반향성 주파수 검출기에 동작이고 도 4(b)는 각 출력에 대한 시간 다이어그램을 나타낸다. Figure 4 shows the operation of a simple echo frequency detector when the rate of data higher than the clock is high. Fig. 4 (a) shows the operation of the simplex frequency detector when the data frequency is higher than the clock frequency, and Fig. 4 (b) shows the time diagram for each output.
4개의 리셋이 있는 플립플롭(D-FF1), 4개의 기본 플립플롭(D-FF2), 그리고 하나의 OR 게이트로 구성된다. 주파수 습득 시간을 줄이기 위해, CKI 와 CKQ에 두 위상을 사용하고 각 클락 사이클 반 동안, 예를 들어 "101"과 "010" 결정 시퀀스를 사용한다. 오직 하나의 클락 위상을 사용하고 데이터에 시퀀스 "101"을 결정하는 경우, 주파수 습득 시간을 종래기술에 따른 주파수 검출기보다 4-타임만큼 줄일 수 있다. It consists of four reset flip-flops (D-FF1), four basic flip-flops (D-FF2), and one OR gate. To reduce frequency acquisition time, use two phases for CKI and CKQ and use the decision sequence "101" and "010" for each clock cycle half, for example. If only one clock phase is used and the sequence "101" is determined in the data, the frequency acquisition time can be reduced by four times the frequency detector according to the prior art.
데이터 속도가 클락보다 빠를 경우, FD에 타이밍 다이어그램을 도 4(b)에 나타내었다. When the data rate is faster than the clock, a timing diagram of the FD is shown in Fig. 4 (b).
데이터에서 시퀀스 "010"을 결정하기 위해, D-FF3에서 상승-엣지-트리거(rising-edge-trigger)를 이용하여 입력 데이터 Din의 하이 레벨을 샘플링한다. D-FF4는 입력 데이터의 하강-엣제-트리거(falling-edge-trigger)를 사용하여 D-FF3에 출력 Q2를 셈플링한다. CKI/CKQ에 반 주기가 데이터 Din을 샘플링하면, 업(UP) 신호는 하이(High)가 되어 루프 필터를 충전하고 클락 주파수를 증가시킨다. 이와 같이, 데이터의 시퀀스 "101" 결정도 유사하다.
To determine the sequence "010" in the data, a high level of the input data Din is sampled using a rising-edge-trigger in D-FF3. D-FF4 uses the falling-edge-trigger of the input data to sample output Q2 on D-FF3. If the half period of CKI / CKQ samples data Din, the UP signal goes high to charge the loop filter and increase the clock frequency. Likewise, the determination of the sequence "101" of the data is similar.
도 5는 본 발명의 일 실시예에 따른 주파수 검출기의 타이밍 문제를 설명하기 위한 도면이다. 5 is a diagram for explaining a timing problem of the frequency detector according to an embodiment of the present invention.
도 5에서 보이듯 입력 데이터에 롱-런은 제안된 FD에 문제를 발생시킨다. 클락보다 데이터 속도가 빠를 때, FD는 오직 업(UP) 신호를 출력하지만. 데이터에 롱-런은 업(UP) 신호와 다운(DN) 신호를 모두 발생시킨다. 이러한 문제를 해결하기 위해, 도 2에서와 같이 FD에 추가적인 D-FF과 멀티플랙서를 추가한다.As shown in Fig. 5, the long-run on the input data causes a problem in the proposed FD. When the data rate is faster than the clock, the FD only outputs the UP signal. The long run in the data generates both the UP signal and the down (DN) signal. To solve this problem, an additional D-FF and a multiplexer are added to the FD as shown in FIG.
D-FF5의 출력 STOP 신호는 주파수 감소 결정에 다운(DN) 신호를 제어하기 위해 사용된다. 업(UP) 신호가 하이 이면, STOP 신호를 활성화 시키고 다운(DN) 신호는 비활성화함으로써 클락 주파수가 감소 되는 것을 막는다. STOP 신호가 로우(Low)인 동안, 다운(DN) 신호가 하이(High)이면 클락 주파수를 감소시키기 위해 루프 필터는 방전한다.
The output STOP signal of D-FF5 is used to control the down (DN) signal in the frequency reduction decision. When the UP signal is high, it prevents the clock frequency from decreasing by activating the STOP signal and deactivating the down (DN) signal. While the STOP signal is low, if the down (DN) signal is high, the loop filter discharges to reduce the clock frequency.
도 6은 본 발명의 일 실시예에 따른 양방향성 주파수 검출기의 동작 방법을 설명하기 위한 도면이다. 6 is a view for explaining a method of operating the bi-directional frequency detector according to an embodiment of the present invention.
제안하는 양방향성 주파수 검출기의 동작 방법은 클락 주파수보다 데이터 주파수보다 낮을 경우, 주파수 검출기가 클락 주파수를 감소시키기 위한 다운 신호를 출력하는 단계(610), 및 클락 주파수보다 데이터 주파수보다 높을 경우, 주파수 검출기가 상기 클락 주파수를 증가시키기 위한 업 신호를 출력하는 단계(620)를 포함한다. The operation of the bidirectional frequency detector includes a
이때, 상기 양방향성 주파수 검출기는 두 개의 단반향성 주파수 검출기, D-플플롭, 멀티플렉서를 포함한다. At this time, the bi-directional frequency detector includes two stage echo frequency detectors, a D-flip, and a multiplexer.
일 실시예에 따른 양방향성 주파수 검출기의 동작 방법은 상기 D-플립플롭 및 상기 멀티플렉서의 동작에 의해 검출 동작 전, 주파수 값의 최대값 또는 최소값으로의 초기화를 필요로 하지 않고, 주파수 습득 시간을 줄이기 위해 두 개의 위상을 사용하고, 하모니 락의 영향을 받지 않는다. The method of operation of the bidirectional frequency detector according to an exemplary embodiment does not require initialization to a maximum value or a minimum value of the frequency value before the detection operation by the operation of the D-flip flop and the multiplexer, It uses two phases, and is not affected by harmonics.
상기 클락 주파수보다 데이터 주파수보다 낮을 경우, 상기 주파수 검출기는 두 개의 리셋이 있는 D-플립플롭, 두 개의 기본 플립플롭 및 OR 게이트로 구성되고, 상기 두 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 두 개의 기본 플립플롭은 제2 D-플립플롭을 포함한다. Wherein the frequency detector comprises a D-flip-flop having two reset, two basic flip-flops and an OR gate when the clock frequency is lower than the data frequency, the D-flip- - flip-flops, and the two basic flip-flops include a second D-flip-flop.
상기 클락 주파수보다 데이터 주파수보다 낮을 경우, 주파수 검출기가 클락 주파수를 감소시키기 위한 다운 신호를 출력하는 단계(610)에서, 상기 제1 D-플립플롭의 출력은 클락의 하강 엣지에서 상기 제2 D-플립플롭으로 전달되고, 입력 데이터가 로우로 입력되자마자 상기 클락 주파수를 감소시키기 위한 다운 신호를 출력한다. Wherein the output of the first D-flip-flop is coupled to the second D-flip-flop at a falling edge of the clock in a
상기 클락 주파수보다 데이터 주파수보다 높을 경우, 상기 주파수 검출기는 네 개의 리셋이 있는 D-플립플롭, 네 개의 기본 플립플롭 및 OR 게이트로 구성되고, 상기 네 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 네 개의 기본 플립플롭은 제2 D-플립플롭을 포함한다. The D-flip-flop having four resets comprises a D-flip-flop, four basic flip-flops and an OR gate, the D- - flip-flops, and the four basic flip-flops include a second D-flip-flop.
상기 클락 주파수보다 데이터 주파수보다 높을 경우, 주파수 검출기가 상기 클락 주파수를 증가시키기 위한 업 신호를 출력하는 단계(620)에서, 상기 제1 D-플립플롭의 출력은 클락의 상승 엣지에서 입력 데이터의 하이 레벨을 샘플링하고, 상기 입력 데이터의 하강 엣지에서 상기 제1 D-플립플롭의 출력을 샘플링한다. The output of the first D-flip-flop, in a
이때, 주파수 검출기는 상기 두 개의 위상의 반 주기가 입력 데이터를 샘플링할 경우, 상기 클락 주파수를 증가시키기 위한 업 신호를 출력한다.
At this time, when the half period of the two phases samples the input data, the frequency detector outputs an up signal for increasing the clock frequency.
도 7은 본 발명의 일 실시예에 따른 주파수 감소 습득에 따른 주파수 검출기의 시뮬레이션 결과를 나타내는 그래프이다. FIG. 7 is a graph showing a simulation result of a frequency detector according to an embodiment of the present invention; FIG.
제안된 FD 회로는 CMOS 180nm 공정을 통해 구현되었다. 그래프를 보면, 27-1 PRBS 데이터에서 성공적으로 주파수를 따라가는 것을 확인 할 수 있다. 제안된 FD에 동작 데이터 범위는 제한적이지 않다. VCO에 주파수 범위를 넓힘으로써 동작 데이터 범위를 증가시킬 수 있다. The proposed FD circuit is implemented by CMOS 180nm process. The graph shows that 2 7 -1 PRBS data successfully follows the frequency. The operation data range of the proposed FD is not limited. By widening the frequency range of the VCO, the operating data range can be increased.
도 7은 시작과 끝 주파수가 각각 1.6GHz, 0.5GHz 일 때 주파수 습득 응답을 보여준다. 시작 시, STOP 신호를 초기화 하기 위해 외부 EN 펄스 신호는 하이(High)로 한다. 데이터 속도가 클락보다 느리기 때문에 다운(DN) 신호가 생성되고 업(UP) 신호는 로우(Low)를 유지한다. 이때, 다운(DN) 신호가 루프 필터를 방전시킴으로써 제어 전압 Vc와 클락 주파수는 감소한다. Figure 7 shows the frequency acquisition response when the start and end frequencies are 1.6 GHz and 0.5 GHz, respectively. At the start, the external EN pulse signal goes high to initialize the STOP signal. Because the data rate is slower than the clock, a down (DN) signal is generated and the UP signal remains low. At this time, the down (DN) signal discharges the loop filter, so that the control voltage Vc and the clock frequency decrease.
데이터 속도가 클락보다 빠른 상태인 동안에는, 업(UP) 신호는 하이(High)가 된다. 이후, STOP 신호는 다운(DN) 신호를 비활성화 하기 위해 작동되고 클락 주파수의 감소는 멈춘다. 그 이후에 주파수 증가 습득 FD에 의하여 주파수 습득 과정이 이루어질 수 있다.
While the data rate is faster than the clock, the UP signal goes high. After that, the STOP signal is activated to deactivate the down (DN) signal and the decrease of the clock frequency stops. After that, the frequency acquisition process can be performed by the FD acquiring FD.
도 8은 본 발명의 일 실시예에 따른 주파수 증가 습득에 따른 주파수 검출기의 시뮬레이션 결과를 나타내는 그래프이다.8 is a graph showing simulation results of a frequency detector according to an increase in frequency according to an embodiment of the present invention.
도 8은 초기, 끝 주파수가 각각 0.34GHz, 1.5GHz 일 때 주파수 습득 응답을 보여준다. FD는 데이터가 클락보다 빠른 것을 감지하고 주파수 습득 과정을 시작하기 위해 다운(DN) 신호를 비활성화 시킨다. 그 다음, FD는 잔여 주파수 오류를 따라가고 주파수 습득 과정을 완수한다.8 shows the frequency acquisition response when the initial and end frequencies are 0.34 GHz and 1.5 GHz, respectively. The FD senses that the data is faster than the clock and deactivates the down (DN) signal to start the frequency acquisition process. The FD then follows the residual frequency error and completes the frequency acquisition process.
제안된 양방향의 주파수 검출기(FD: Frequency Detector)를 사용함으로써, 더욱 심플한 디자인이 가능하고 하모닉 락킹(harmonic locking) 이슈에 자유로우며 주파수 습득 시간이 빨라진다. 제안된 FD 사용으로 인해, 광-대역의 기준신호를 사용하지 않는(referenceless) CDR 회로의 손쉬운 설계가 가능하다. 게다가, 제안된 FD는 어떠한 서브-레이트(sub-rate) CDR 구조에도 적용 가능하다.
By using the proposed bidirectional frequency detector (FD), a simpler design is possible, free of harmonic locking issues, and faster in frequency acquisitions. Due to the use of the proposed FD, it is possible to easily design a CDR circuit that does not use a reference signal in a wide-band (referenceless). In addition, the proposed FD is applicable to any sub-rate CDR structure.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플립케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components. For example, the apparatus and components described in the embodiments may be implemented within a computer system, such as, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA) A programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may perform an operating system (OS) and one or more software applications performed on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For ease of understanding, the processing apparatus may be described as being used singly, but those skilled in the art will recognize that the processing apparatus may have a plurality of processing elements and / As shown in FIG. For example, the processing unit may comprise a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as a parallel processor.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the foregoing, and may be configured to configure the processing device to operate as desired or to process it collectively or collectively Device can be commanded. The software and / or data may be in the form of any type of machine, component, physical device, virtual equipment, computer storage media, or device , Or may be permanently or temporarily embodied in a transmitted signal wave. The software may be distributed over a networked computer system and stored or executed in a distributed manner. The software and data may be stored on one or more computer readable recording media.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to an embodiment may be implemented in the form of a program command that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions to be recorded on the medium may be those specially designed and configured for the embodiments or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.
Claims (9)
두 개의 단반향성 주파수 검출기, D-플립플롭, 멀티플렉서
를 포함하고,
클락 주파수와 데이터 주파수의 속도에 따라 리셋이 있는 D-플립플롭, 기본 플립플롭 및 OR 게이트의 구성을 조절하여 클락 주파수를 제어하기 위한 다운 신호 또는 업 신호를 출력하고,
상기 D-플립플롭 및 상기 멀티플렉서의 동작에 의해 검출 동작 전, 주파수 값의 최대값 또는 최소값으로의 초기화를 필요로 하지 않고, 주파수 습득 시간을 줄이기 위해 두 개의 위상을 사용하고,
데이터의 롱-런 구간에서 상기 D-플립플롭 및 상기 멀티플렉서를 이용함으로써 업 신호 및 다운 신호가 동시에 발생하는 것을 방지하고,
기준신호를 사용하지 않는 광-대역 클락 및 데이터 복원회로 어플리케이션에서 하모닉 락의 영향을 받지 않고, 서브-레이트 CDR 구조에 적용 가능한
주파수 검출기.In the frequency detector,
Two-stage echo frequency detector, D-flip-flop, multiplexer
Lt; / RTI >
Outputs a down signal or up signal for controlling the clock frequency by adjusting the configuration of the D flip-flop, the basic flip-flop and the OR gate with the reset according to the clock frequency and the data frequency,
The D flip-flop and the multiplexer use two phases to reduce the frequency acquisition time without requiring initialization to the maximum value or the minimum value of the frequency value before the detection operation,
The use of the D-flip-flop and the multiplexer in the long-run interval of data prevents simultaneous up and down signals,
Applicable to sub-rate CDR structures without being influenced by harmonic locks in optical-band clock and data recovery circuit applications that do not use reference signals
Frequency detector.
클락 주파수보다 데이터 주파수보다 낮을 경우, 상기 주파수 검출기는,
두 개의 리셋이 있는 D-플립플롭, 두 개의 기본 플립플롭 및 OR 게이트로 구성되는
주파수 검출기.The method according to claim 1,
If the frequency is lower than the data frequency than the clock frequency,
A D-flip-flop with two resets, two basic flip-flops and an OR gate
Frequency detector.
상기 두 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 두 개의 기본 플립플롭은 제2 D-플립플롭을 포함하고,
상기 제1 D-플립플롭의 출력은 클락의 하강 엣지에서 상기 제2 D-플립플롭으로 전달되고, 입력 데이터가 로우로 입력되자마자 상기 클락 주파수를 감소시키기 위한 다운 신호를 출력하는
주파수 검출기.3. The method of claim 2,
Wherein the two reset D-flip flops include a first D-flip flop, the two basic flip flops comprise a second D-flip flop,
The output of the first D-flip-flop is transferred to the second D-flip-flop at the falling edge of the clock and outputs a down signal for decreasing the clock frequency as soon as the input data is input to the low
Frequency detector.
클락 주파수보다 데이터 주파수보다 높을 경우, 상기 주파수 검출기는,
네 개의 리셋이 있는 D-플립플롭, 네 개의 기본 플립플롭 및 OR 게이트로 구성되는
주파수 검출기.The method according to claim 1,
When the frequency is higher than the data frequency than the clock frequency,
A D-flip-flop with four resets, four basic flip-flops and an OR gate
Frequency detector.
상기 네 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 네 개의 기본 플립플롭은 제2 D-플립플롭을 포함하고,
상기 제1 D-플립플롭의 출력은 클락의 상승 엣지에서 입력 데이터의 하이 레벨을 샘플링하고, 상기 입력 데이터의 하강 엣지에서 상기 제1 D-플립플롭의 출력을 샘플링하고,
상기 두 개의 위상의 반 주기가 입력 데이터를 샘플링할 경우, 상기 클락 주파수를 증가시키기 위한 업 신호를 출력하는
주파수 검출기. 5. The method of claim 4,
Wherein the four reset D-flip flops include a first D-flip flop, the four basic flip flops comprise a second D-flip flop,
The output of the first D-flip-flop samples a high level of input data at the rising edge of the clock, samples the output of the first D-flip-flop at the falling edge of the input data,
When the half period of the two phases samples the input data, an up signal for increasing the clock frequency is outputted
Frequency detector.
클락 주파수보다 데이터 주파수보다 낮을 경우, 주파수 검출기가 클락 주파수를 감소시키기 위한 다운 신호를 출력하는 단계; 및
클락 주파수보다 데이터 주파수보다 높을 경우, 주파수 검출기가 상기 클락 주파수를 증가시키기 위한 업 신호를 출력하는 단계
를 포함하고,
상기 주파수 검출기는 두 개의 단반향성 주파수 검출기, D-플플롭, 멀티플렉서를 포함하고,
클락 주파수와 데이터 주파수의 속도에 따라 리셋이 있는 D-플립플롭, 기본 플립플롭 및 OR 게이트의 구성을 조절하여 클락 주파수를 제어하기 위한 다운 신호 또는 업 신호를 출력하고,
상기 D-플립플롭 및 상기 멀티플렉서의 동작에 의해 검출 동작 전, 주파수 값의 최대값 또는 최소값으로의 초기화를 필요로 하지 않고, 주파수 습득 시간을 줄이기 위해 두 개의 위상을 사용하고,
데이터의 롱-런 구간에서 상기 D-플립플롭 및 상기 멀티플렉서를 이용함으로써 업 신호 및 다운 신호가 동시에 발생하는 것을 방지하고,
기준신호를 사용하지 않는 광-대역 클락 및 데이터 복원회로 어플리케이션에서 하모닉 락의 영향을 받지 않고, 서브-레이트 CDR 구조에 적용 가능한
주파수 검출기의 동작 방법.A method of operating a frequency detector,
Outputting a down signal for decreasing the clock frequency when the frequency detector is lower than the data frequency; And
The frequency detector outputs an up signal for increasing the clock frequency when the clock frequency is higher than the data frequency
Lt; / RTI >
The frequency detector includes two shortened echo frequency detectors, D-flops, and a multiplexer,
Outputs a down signal or up signal for controlling the clock frequency by adjusting the configuration of the D flip-flop, the basic flip-flop and the OR gate with the reset according to the clock frequency and the data frequency,
The D flip-flop and the multiplexer use two phases to reduce the frequency acquisition time without requiring initialization to the maximum value or the minimum value of the frequency value before the detection operation,
The use of the D-flip-flop and the multiplexer in the long-run interval of data prevents simultaneous up and down signals,
Applicable to sub-rate CDR structures without being influenced by harmonic locks in optical-band clock and data recovery circuit applications that do not use reference signals
A method of operating a frequency detector.
상기 클락 주파수보다 데이터 주파수보다 낮을 경우, 주파수 검출기가 클락 주파수를 감소시키기 위한 다운 신호를 출력하는 단계는,
상기 주파수 검출기가 두 개의 리셋이 있는 D-플립플롭, 두 개의 기본 플립플롭 및 OR 게이트로 구성되고, 상기 두 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 두 개의 기본 플립플롭은 제2 D-플립플롭을 포함하고,
상기 제1 D-플립플롭의 출력은 클락의 하강 엣지에서 상기 제2 D-플립플롭으로 전달되고, 입력 데이터가 로우로 입력되자마자 상기 클락 주파수를 감소시키기 위한 다운 신호를 출력하는
주파수 검출기의 동작 방법. 8. The method of claim 7,
The step of the frequency detector outputting a down signal for decreasing the clock frequency when the frequency of the clock signal is lower than the data frequency,
Wherein the frequency detector comprises a D-flip-flop with two reset, two basic flip-flops and an OR gate, the two reset D-flip-flops comprise a first D-flip-flop, The basic flip-flop includes a second D-flip-flop,
The output of the first D-flip-flop is transferred to the second D-flip-flop at the falling edge of the clock and outputs a down signal for decreasing the clock frequency as soon as the input data is input to the low
A method of operating a frequency detector.
상기 클락 주파수보다 데이터 주파수보다 높을 경우, 주파수 검출기가 상기 클락 주파수를 증가시키기 위한 업 신호를 출력하는 단계는,
상기 주파수 검출기가 네 개의 리셋이 있는 D-플립플롭, 네 개의 기본 플립플롭 및 OR 게이트로 구성되고, 상기 네 개의 리셋이 있는 D-플립플롭은 제1 D-플립플롭을 포함하고, 상기 네 개의 기본 플립플롭은 제2 D-플립플롭을 포함하고,
상기 제1 D-플립플롭의 출력은 클락의 상승 엣지에서 입력 데이터의 하이 레벨을 샘플링하고, 상기 입력 데이터의 하강 엣지에서 상기 제1 D-플립플롭의 출력을 샘플링하고,
상기 두 개의 위상의 반 주기가 입력 데이터를 샘플링할 경우, 상기 클락 주파수를 증가시키기 위한 업 신호를 출력하는
주파수 검출기의 동작 방법.8. The method of claim 7,
Wherein the step of the frequency detector outputting an up signal for increasing the clock frequency, when the frequency detector is higher than the data frequency,
Wherein the frequency detector comprises a D-flip-flop with four reset, four basic flip-flops and an OR gate, the four reset D-flip-flops comprise a first D-flip-flop, The basic flip-flop includes a second D-flip-flop,
The output of the first D-flip-flop samples a high level of input data at the rising edge of the clock, samples the output of the first D-flip-flop at the falling edge of the input data,
When the half period of the two phases samples the input data, an up signal for increasing the clock frequency is outputted
A method of operating a frequency detector.
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2015
- 2015-10-29 KR KR1020150150955A patent/KR101714911B1/en active IP Right Grant
Patent Citations (2)
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Non-Patent Citations (1)
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