KR101712864B1

KR101712864B1 - 다수의 테스트 소스에 대한 or-테스트 및 and-테스트 기능을 제공하는 명령어를 융합하는 방법 및 장치

Info

Publication number: KR101712864B1
Application number: KR1020140029213A
Authority: KR
Inventors: 맥심 록티우킨; 로버트 발렌틴; 줄리안 씨. 호른; 마크 제이. 차니
Original assignee: 인텔 코포레이션
Priority date: 2013-03-15
Filing date: 2014-03-12
Publication date: 2017-03-08
Also published as: GB2512726B; DE102014003795A1; JP2014194755A; GB2512726A; US9886277B2; CN104049945B; KR20140113432A; JP6227621B2; IN2014CH00859A; CN104049945A; GB201402906D0; JP2016103280A; US20140281389A1

Abstract

다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 방법 및 장치가 개시되어 있다. 어떤 실시예들은 제1 피연산자 목적지를 지정하는 제1 명령어, 제2 피연산자 소스를 지정하는 제2 명령어, 및 분기 조건을 지정하는 제3 명령어를 포함하는 명령어들을 페치하는 것을 포함한다. 복수의 명령어들의 일부분이 단일의 마이크로-연산으로 융합되고, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고 상기 분기 조건이 제2 명령어에 의존하는 경우, 이 일부분은 제1 및 제2 명령어 둘 다를 포함한다. 어떤 실시예들은 하나의 논리 명령어를 종래 기술의 테스트 명령어와 융합함으로써 동적으로 새로운 테스트 명령어를 발생한다. 다른 실시예들은 JIT(just-in-time) 컴파일러를 통해 새로운 테스트 명령어를 발생한다. 어떤 실시예들은 또한 새로운 테스트 명령어를 차후의 조건 분기 명령어와 융합하고, 조건 플래그가 어떻게 세트되는지에 따라 분기를 수행한다.

Description

다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 방법 및 장치{METHODS AND APPARATUS FOR FUSING INSTRUCTIONS TO PROVIDE OR-TEST AND AND-TEST FUNCTIONALITY ON MULTIPLE TEST SOURCES}

본 개시 내용은, 프로세서 또는 기타 처리 논리에 의해 실행될 때, 논리, 수학, 또는 기타 함수 연산을 수행하는 처리 논리, 마이크로프로세서, 및 관련 명령어 세트 아키텍처의 분야에 관한 것이다. 상세하게는, 본 개시 내용은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 방법 및 장치에 관한 것이다.

최근의 프로세서는 처리 성능을 향상시키고 및/또는 특수 명령어를 사용하는 마이크로 아키텍처 구조 및 기법을 포함할 수 있다. 이들 마이크로 아키텍처 구조 및 기법은, 예를 들어, 비순차 실행, 매크로 명령어들을 융합된 명령어로 융합하는 디코더, 마이크로 명령어 또는 마이크로-연산(또는 마이크로-op(micro-op), "uop") 캐시, 또는 추적 캐시, 또는 압축된 및/또는 융합된 명령어 또는 마이크로-op를 처리하는 큐를 포함할 수 있다.

명령어 융합은 런타임 시에 프로세서 내에서 2개의 명령어를 단일의 명령어로 결합시켜 하나의 연산, 마이크로-연산, 시퀀스를 얻는 동적 프로세스이다. 프로세서 IQ(instruction queue)에 저장되어 있는 명령어는 IQ로부터 판독된 후 명령어 디코더로 보내지기 전에 또는 명령어 디코더에 의해 디코딩되기 전에 "융합"될 수 있다. 통상적으로, 명령어가 디코딩되기 전에 일어나는 명령어 융합은 "매크로 융합(macro-fusion)"이라고 하는 반면, 명령어가 (예를 들어, uop로) 디코딩된 후에 일어나는 명령어 융합은 "마이크로-융합(micro-fusion)"이라고 한다. 매크로 융합의 예는 비교("CMP") 명령어 또는 테스트 명령어("TEST")("CMP/TEST")를 조건부 점프("JCC") 명령어와 결합시키는 것이다. CMP/TEST 및 JCC 명령어 쌍은 보통, 예를 들어, 비교가 행해지고, 비교의 결과에 기초하여, 분기가 취해지거나 취해지지 않는 경우에, 프로그램에서 루프의 끝에서 일어날 수 있다. 매크로 융합이 사실상 명령어 처리율을 향상시킬 수 있기 때문에, 명령어를 융합할 기회를 가능한 한 많이 찾아내는 것이 바람직할 수 있다.

웹 브라우저는 하나 이상의 인터프리트되는 컴퓨터 프로그래밍 언어에 대한 지원을 포함할 수 있고, 따라서 클라이언트측 스크립트가 사용자와 상호작용하고, 브라우저를 제어하며, 비동기적으로 통신하고, 디스플레이될 때 문서 내용을 변경할 수 있으며, 기타 등등을 할 수 있다. 인터프리트되는(interpreted) 컴퓨터 프로그래밍 또는 스크립팅 언어(예를 들어, JavaScript, JScript 또는 ECMAScript 등)는 동적 약형(dynamic and weakly typed)일 수 있고 객체 지향(object-oriented), 명령형(imperative) 및 기능적(functional) 프로그래밍 형식을 지원할 수 있다. 이러한 인터프리트되는 컴퓨터 프로그래밍 언어는 인터프리트된 언어를 기계 명령어 시퀀스로 동적으로 컴파일하는 JIT(just-in-time) 컴파일러 형태로 브라우저 지원을 제공할 수 있다. JIT 컴파일러는 보다 빠른 처리를 위해 저장된 값을 최적화할 수 있지만, 그러면 런타임 동안 이러한 최적화를 위해 객체의 유형을 동적으로 테스트해야만 할지도 모른다. 이들 동적 테스트는 부가의 처리 오버헤드를 유입시킬 수 있고, 이는 보다 높은 에너지 소비를 필요로 하고 또한 이러한 최적화의 임의의 성능 이점을 제한한다.

현재까지, 이러한 성능 제한 문제점, 에너지 소비 걱정, 및 기타 런타임 병목 현상에 대한 잠재적인 해결 방안이 적절히 탐구되지 않았다.

본 발명이 첨부 도면의 도면들에 제한이 아닌 예로서 예시되어 있다.
도 1a는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 시스템의 일 실시예의 블록도.
도 1b는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 시스템의 다른 실시예의 블록도.
도 1c는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 시스템의 다른 실시예의 블록도.
도 2는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 프로세서의 일 실시예의 블록도.
도 3a는 일 실시예에 따른 패킹된 데이터 유형(packed data type)을 나타낸 도면.
도 3b는 일 실시예에 따른 패킹된 데이터 유형을 나타낸 도면.
도 3c는 일 실시예에 따른 패킹된 데이터 유형을 나타낸 도면.
도 3d는 일 실시예에 따른, 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어 인코딩을 나타낸 도면.
도 3e는 다른 실시예에 따른, 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어 인코딩을 나타낸 도면.
도 3f는 다른 실시예에 따른, 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어 인코딩을 나타낸 도면.
도 3g는 다른 실시예에 따른, 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어 인코딩을 나타낸 도면.
도 3h는 다른 실시예에 따른, 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어 인코딩을 나타낸 도면.
도 4a는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 프로세서 마이크로 아키텍처의 일 실시예의 요소들을 나타낸 도면.
도 4b는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 프로세서 마이크로 아키텍처의 다른 실시예의 요소들을 나타낸 도면.
도 5는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 프로세서의 일 실시예의 블록도.
도 6은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 일 실시예의 블록도.
도 7은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 다른 실시예의 블록도.
도 8은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 다른 실시예의 블록도.
도 9는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 시스템-온-칩의 일 실시예의 블록도.
도 10은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 프로세서의 일 실시예의 블록도.
도 11은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 IP 코어 개발 시스템의 일 실시예의 블록도.
도 12는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 아키텍처 에뮬레이션 시스템의 일 실시예를 나타낸 도면.
도 13은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 번역하는 시스템의 일 실시예를 나타낸 도면.
도 14는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세서 마이크로 아키텍처의 한 대안의 실시예의 요소들을 나타낸 도면.
도 15a는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 융합된 명령어 구조의 일 실시예에 대한 흐름도.
도 15b는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 융합된 명령어 구조의 대안의 실시예에 대한 흐름도.
도 15c는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 융합된 명령어 구조의 다른 대안의 실시예에 대한 흐름도.
도 16a는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세스의 일 실시예에 대한 흐름도.
도 16b는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세스의 대안의 실시예에 대한 흐름도.
도 16c는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세스의 다른 대안의 실시예에 대한 흐름도.
도 16d는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세스의 다른 대안의 실시예에 대한 흐름도.
도 17은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 프로세스의 일 실시예에 대한 흐름도.

이하의 설명은 프로세서, 컴퓨터 시스템, 또는 다른 처리 장치 내에서 또는 그와 관련하여 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 융합가능 명령어 및 논리를 개시하고 있다.

웹 브라우저는, 동적 약형일 수 있고 객체 지향, 명령형 및 기능적 프로그래밍 형식을 지원할 수 있는, 하나 이상의 인터프리트되는 컴퓨터 프로그래밍 언어(예를 들어, JavaScript, JScript 또는 ECMAScript 등)에 대한 지원을 포함할 수 있다. 이러한 인터프리트되는 컴퓨터 프로그래밍 언어는 인터프리트된 언어를 기계 명령어 시퀀스로 동적으로 컴파일하는 JIT(just-in-time) 컴파일러 형태로 브라우저 지원을 제공할 수 있다. JIT 컴파일러는 보다 빠른 처리를 위해 저장된 값을 최적화할 수 있지만, 그러면 런타임 동안 이러한 최적화를 위해 객체의 유형을 동적으로 테스트해야만 할지도 모른다. 예를 들어, JIT 컴파일러는 값이 보다 일반적인 부동 소수점 값 또는 문자열보다는 최적화된 정수임을 구별 및/또는 지정하기 위해 기계 워드의 하나 이상의 비트를 사용할 수 있다. 이들 하나 이상의 비트의 존재가 런타임 시에 값에 액세스하기 전에 동적으로 검사될 수 있다. 이러한 동적 유형 테스트는 빈번히 실행되는 유형 테스트 명령어 시퀀스 이디엄(instruction sequence idiom)의 형태로 부가의 처리 오버헤드를 유입시킬 수 있고, 이는 보다 높은 에너지 소비를 필요로 하고 이러한 컴파일러 최적화의 임의의 성능 이점을 제한한다.

이들 빈번히 실행되는 명령어 시퀀스 이디엄은 2개의 소스 데이터 피연산자를 결합하는 논리 연산(예컨대, 어느 하나의 소스에 있는 비트가 1인지를 테스트할 때의 OR, 어느 하나의 소스에 있는 비트가 0인지를 테스트할 때의 AND); 비교 또는 테스트 명령어(예컨대, 논리 연산의 결과를 마스크와 대조하여 TEST함); 및 조건 분기(예컨대, 제로 플래그가 TEST에 의해 세트되는/세트되지 않는 경우 보다 느린 일반 코드 시퀀스로 점프하는 JZ/JNZ)를 포함할 수 있다. 프로세서 디코드 논리는 비교 명령어 또는 테스트 명령어(예컨대, TEST)를 조건 분기 명령어(예컨대, JZ)와 결합시킬 시에 매크로 융합(macro-fusion)을 사용할 수 있다.

다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 방법 및 장치의 실시예들이 개시되어 있다. 어떤 실시예들은 제1 피연산자 목적지를 지정하는 제1 명령어, 제2 피연산자 소스를 지정하는 제2 명령어, 및 분기 조건을 지정하는 제3 명령어를 포함하는 명령어들을 페치하는 것을 포함한다. 복수의 명령어들의 일부분이 단일의 마이크로-연산으로 융합되고, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고 상기 분기 조건이 제2 명령어에 의존하는 경우, 이 일부분은 제1 및 제2 명령어 둘 다를 포함한다. 어떤 실시예들은 하나의 논리 명령어를 종래 기술의 테스트 명령어와 융합함으로써 동적으로 새로운 테스트 명령어를 발생한다. 다른 실시예들은 테스트 명령어를 동적으로 그렇지만 JIT 컴파일러를 통해 발생한다. 어떤 실시예들은 또한 테스트 명령어를 차후의 조건 분기 명령어(예컨대, JZ)와 융합하고, 조건 플래그가 어떻게 세트되는지에 따라 분기를 수행한다. 이와 같이, 빈번히 실행되는 명령어 시퀀스 이디엄이 단일의 명령어로 융합가능할 수 있고, 그 결과 런타임 시에 프로세서 내에서 하나의 마이크로-연산 시퀀스가 얻어진다.

다수의 테스트 소스에 대해 OR-테스트 및/또는 AND-테스트 기능을 제공하는 융합가능 명령어 및 논리가 JIT 컴파일러에 의해 발생되는 빈번히 실행되는 유형 테스트 명령어 이디엄과 연관되어 있는 성능 제한 문제, 에너지 소비 걱정 및 기타 런타임 병목 현상을 거의 제거할 수 있다는 것을 잘 알 것이다.

이하의 설명에서, 본 발명의 실시예들에 대한 보다 완전한 이해를 제공하기 위해, 처리 논리, 프로세서 유형, 마이크로 아키텍처 조건, 이벤트, 구현 메커니즘 등과 같은 수많은 구체적인 상세가 기재되어 있다. 그렇지만, 기술 분야의 당업자라면 본 발명이 이러한 구체적인 상세 없이 실시될 수 있다는 것을 잘 알 것이다. 그에 부가하여, 본 발명의 실시예들을 불필요하게 불명료하는 것을 피하기 위해 어떤 공지된 구조, 회로 등이 상세히 도시되어 있지 않다.

이하의 실시예들이 프로세서를 참조하여 기술되어 있지만, 다른 실시예들이 다른 유형의 집적 회로 및 논리 장치에 적용가능하다. 본 발명의 실시예들의 유사한 기법 및 개시 내용이 보다 높은 파이프라인 처리율 및 개선된 성능으로부터 이득을 볼 수 있는 다른 유형의 회로 또는 반도체 장치에 적용될 수 있다. 본 발명의 실시예들의 개시 내용은 데이터 조작을 수행하는 임의의 프로세서 또는 기계에 적용가능하다. 그렇지만, 본 발명은 512 비트, 256 비트, 128 비트, 64 비트, 32 비트, 또는 16 비트 데이터 연산을 수행하는 프로세서 또는 기계로 제한되지 않고, 데이터의 조작 또는 관리가 수행되는 임의의 프로세서 및 기계에 적용될 수 있다. 그에 부가하여, 이하의 설명은 예들을 제공하고, 첨부 도면들은 예시를 위해 다양한 예들을 도시하고 있다. 그렇지만, 이들 예가 제한적인 의미로 해석되어서는 안되는데, 그 이유는 이들 예가 본 발명의 실시예들의 모든 가능한 구현들의 전수적인 목록을 제공하기 위한 것이라기보다는 단순히 본 발명의 실시예들의 예를 제공하기 위한 것이기 때문이다.

이하의 예들이 실행 유닛 및 논리 회로와 관련하여 명령어 처리 및 배포를 기술하고 있지만, 본 발명의 다른 실시예들은, 기계에 의해 수행될 때, 기계로 하여금 본 발명의 적어도 하나의 실시예에 따른 기능들을 수행하게 하는, 유형의(tangible) 기계 판독가능 매체에 저장되어 있는 데이터 및/또는 명령어를 통해 달성될 수 있다. 일 실시예에서, 본 발명의 실시예들과 연관되어 있는 기능들은 기계 실행가능 명령어로 구현된다. 명령어는 명령어로 프로그램되어 있는 범용 또는 특수 목적 프로세서로 하여금 본 발명의 단계들을 수행하게 하는 데 사용될 수 있다. 본 발명의 실시예들은 본 발명의 실시예들에 따른 하나 이상의 동작을 수행하도록 컴퓨터(또는 다른 전자 장치)를 프로그램하는 데 사용될 수 있는 명령어를 저장하고 있는 기계 또는 컴퓨터 판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 다른 대안으로서, 본 발명의 실시예들의 단계들은 단계들을 수행하는 고정 기능 논리를 포함하는 특정의 하드웨어 구성요소에 의해, 또는 프로그램된 컴퓨터 구성요소와 고정 기능 하드웨어 구성요소의 임의의 조합에 의해 수행될 수 있다.

본 발명의 실시예들을 수행하도록 논리를 프로그램하는 데 사용되는 명령어는 시스템에 있는 메모리(DRAM, 캐시, 플래시 메모리, 또는 기타 저장 장치 등) 내에 저장될 수 있다. 게다가, 명령어는 네트워크를 통해 또는 다른 컴퓨터 판독가능 매체를 통해 배포될 수 있다. 이와 같이, 기계 판독가능 매체는 기계(예컨대, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하는 임의의 메커니즘을 포함할 수 있지만, 플로피 디스켓, 광 디스크, CD-ROM(Compact Disc, Read-Only Memory) 및 광자기 디스크, ROM(Read-Only Memory), RAM(Random Access Memory), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광학, 음향 또는 기타 형태의 전파 신호(예컨대, 반송파, 적외선 신호, 디지털 신호 등)를 통해 인터넷을 거쳐 정보를 전송하는 데 사용되는 유형의(tangible) 기계 판독가능 저장 장치로 제한되지 않다. 그에 따라, 컴퓨터 판독가능 매체는 기계(예컨대, 컴퓨터)에 의해 판독가능한 형태로 전자 명령어 또는 정보를 저장 또는 전송하는 데 적합한 임의의 종류의 유형의(tangible) 기계 판독가능 매체를 포함한다.

설계는, 작성부터 시뮬레이션을 거쳐 제조까지, 다양한 스테이지를 거칠 수 있다. 설계를 표현하는 데이터는 설계를 다수의 방식으로 표현할 수 있다. 먼저, 시뮬레이션에서 유용한 것처럼, 하드웨어는 하드웨어 기술 언어(hardware description language) 또는 다른 기능 기술 언어(functional description language)를 사용하여 표현될 수 있다. 그에 부가하여, 설계 프로세스의 어떤 스테이지들에서 논리 및/또는 트랜지스터 게이트를 갖는 회로 레벨 모델이 생성될 수 있다. 게다가, 대부분의 설계들은, 어떤 스테이지에서, 하드웨어 모델에서의 다양한 장치들의 물리적 배치를 표현하는 데이터 레벨에 도달한다. 종래의 반도체 제조 기법이 사용되는 경우에, 하드웨어 모델을 표현하는 데이터는 집적 회로를 생성하는 데 사용되는 마스크에 대한 상이한 마스크 층에 다양한 특징부의 존재 여부를 명시하는 데이터일 수 있다. 설계의 임의의 표현에서, 데이터는 임의의 형태의 기계 판독가능 매체에 저장될 수 있다. 메모리 또는 자기 또는 광 저장 장치(디스크 등)가 이러한 정보를 전송하기 위해 변조되거나 다른 방식으로 발생되는 광 또는 전기 파를 통해 전송되는 정보를 저장하는 기계 판독가능 매체일 수 있다. 코드 또는 설계를 나타내거나 전달하는 전기 반송파가 전송될 때, 전기 신호의 복사, 버퍼링 또는 재전송이 수행되는 결과로, 새로운 사본이 만들어진다. 이와 같이, 통신 제공자 또는 네트워크 제공자는 본 발명의 실시예들의 기법을 구현하는 반송파로 구현된 정보 등의 물품을, 유형의 기계 판독가능 매체에, 적어도 일시적으로 저장할 수 있다.

최근의 프로세서에서, 각종의 코드 및 명령어를 처리 및 실행하기 위해 다수의 상이한 실행 유닛이 사용된다. 모든 명령어들이 똑같이 생성되는 것은 아닌데, 그 이유는 어떤 명령어는 보다 빨리 완료되는 반면, 다른 명령어는 완료하는 데 많은 수의 클럭 사이클이 소요될 수 있기 때문이다. 명령어의 처리율이 빠를수록, 프로세서의 전체 성능이 더 낫다. 이와 같이, 많은 명령어를 가능한 한 빨리 실행하면 유리할 것이다. 그렇지만, 보다 높은 복잡도를 가지며 실행 시간 및 프로세서 자원을 보다 많이 필요로 하는 특정의 명령어가 있다. 예를 들어, 부동 소수점 명령어, 로드/저장 연산, 데이터 이동 등이 있다.

인터넷, 텍스트, 및 멀티미디어 응용에서 보다 많은 컴퓨터 시스템이 사용됨에 따라, 시간이 지나면서 부가의 프로세서 지원이 도입되어 왔다. 일 실시예에서, 명령어 세트는 데이터 유형, 명령어, 레지스터 아키텍처, 어드레싱 모드, 메모리 아키텍처, 인터럽트 및 예외 처리, 그리고 외부 입력 및 출력(I/O)을 비롯한 하나 이상의 컴퓨터 아키텍처와 연관되어 있을 수 있다.

일 실시예에서, ISA(instruction set architecture)는 하나 이상의 명령어 세트를 구현하는 데 사용되는 프로세서 논리 및 회로를 포함하는 하나 이상의 마이크로 아키텍처에 의해 구현될 수 있다. 그에 따라, 상이한 마이크로 아키텍처를 갖는 프로세서들은 공통의 명령어 세트의 적어도 일부분을 공유할 수 있다. 예를 들어, Intel® Pentium 4 프로세서, Intel® Core™프로세서, 및 미국 캘리포니아주 서니베일 소재의 Advanced Micro Devices, Inc.로부터의 프로세서는 x86 명령어 세트의 거의 동일한 버전(보다 최신의 버전에서 부가된 어떤 확장을 가짐)을 구현하지만, 상이한 내부 설계를 가진다. 이와 유사하게, ARM Holdings, Ltd., MIPS, 또는 그의 실시권자 또는 채택업체 등의 다른 프로세서 개발 회사에 의해 설계된 프로세서는 공통 명령어 세트의 적어도 일부분을 공유할 수 있지만, 상이한 프로세서 설계를 포함할 수 있다. 예를 들어, ISA의 동일한 레지스터 아키텍처가 전용 물리 레지스터, 레지스터 재명명 메커니즘[예컨대, RAT(Register Alias Table), ROB(Reorder Buffer) 및 회수 레지스터 파일을 사용함]을 사용하는 하나 이상의 동적 할당 물리 레지스터를 비롯한 새로운 또는 공지된 기법을 사용하여 상이한 마이크로 아키텍처에서 상이한 방식으로 구현될 수 있다. 일 실시예에서, 레지스터는 소프트웨어 프로그래머에 의해 어드레싱가능할 수 있거나 그렇지 않을 수 있는 하나 이상의 레지스터, 레지스터 아키텍처, 레지스터 파일, 또는 기타 레지스터 세트를 포함할 수 있다.

일 실시예에서, 명령어는 하나 이상의 명령어 형식을 포함할 수 있다. 일 실시예에서, 명령어 형식은, 그 중에서도 특히, 수행될 연산 및 그 연산이 수행되어야 하는 피연산자(들)를 지정하는 다양한 필드(비트의 수, 비트의 위치 등)를 나타낼 수 있다. 어떤 명령어 형식은 명령어 템플릿(또는 하위 형식)에 의해 추가로 세분되어 정의될 수 있다. 예를 들어, 주어진 명령어 형식의 명령어 템플릿이 명령어 형식의 필드들의 상이한 서브셋을 갖도록 정의되고 및/또는 주어진 필드가 상이하게 해석되도록 정의될 수 있다. 일 실시예에서, 명령어가 명령어 형식을 사용하여(정의되어 있는 경우, 그 명령어 형식의 명령어 템플릿들 중 주어진 명령어 템플릿에서) 표현되고, 연산 및 연산이 행해질 피연산자를 지정하거나 표시한다.

과학, 금융, 자동 벡터화되는(auto-vectorized) 범용, RMS(recognition, mining, and synthesis), 그리고 시각 및 멀티미디어 응용(예컨대, 2D/3D 그래픽, 영상 처리, 비디오 압축/압축 해제, 음성 인식 알고리즘 및 오디오 조작)은 동일한 연산이 많은 수의 데이터 항목에 대해 수행되는 것을 필요로 할 수 있다. 일 실시예에서, SIMD(Single Instruction Multiple Data)는 프로세서로 하여금 다수의 데이터 요소에 대해 연산을 수행하게 하는 한 유형의 명령어를 말한다. 레지스터에서의 비트들을 다수의 고정 크기의 또는 가변 크기의 데이터 요소들 - 각각이 개별적인 값을 나타냄 - 로 논리적으로 분할할 수 있는 SIMD 기술이 프로세서에서 사용될 수 있다. 예를 들어, 일 실시예에서, 64 비트 레지스터에서의 비트들이 4개의 개별적인 16 비트 데이터 요소 - 각각이 개별적인 16 비트 값을 나타냄 - 를 포함하는 소스 피연산자로서 구성될 수 있다. 이 유형의 데이터는 '패킹된(packed)' 데이터 유형 또는 '벡터' 데이터 유형이라고 할 수 있고, 이 데이터 유형의 피연산자는 패킹된 데이터 피연산자 또는 벡터 피연산자라고 한다. 일 실시예에서, 패킹된 데이터 항목 또는 벡터는 단일의 레지스터 내에 저장되어 있는 패킹된 데이터 요소들의 시퀀스일 수 있고, 패킹된 데이터 피연산자 또는 벡터 피연산자는 SIMD 명령어(또는 '패킹된 데이터 명령어' 또는 "벡터 명령어")의 소스 또는 목적지 피연산자일 수 있다. 일 실시예에서, SIMD 명령어는 2개의 소스 벡터 피연산자에 대해 수행되어, 동일한 또는 상이한 크기의, 동일한 또는 상이한 수의 데이터 요소를 가지며, 동일한 또는 상이한 데이터 요소 순서로 되어 있는 목적지 벡터 피연산자(결과 벡터 피연산자라고도 함)를 발생하는 단일의 벡터 연산을 지정한다.

x86, MMX™ SSE(Streaming SIMD Extensions), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어를 포함하는 명령어 세트를 가지는 Intel® Core™ 프로세서, VFP(Vector Floating Point) 및/또는 NEON 명령어를 포함하는 명령어 세트를 가지는 ARM Cortex® 계열의 프로세서 등의 ARM 프로세서, 및 중국 과학원(Chinese Academy of Sciences)의 ICT(Institute of Computing Technology)에 의해 개발된 Loongson 계열의 프로세서 등의 MIPS 프로세서에 의해 이용되는 것과 같은, SIMD 기술은 응용 프로그램 성능의 상당한 향상을 가능하게 해주었다(Core™ 및 MMX™ 미국 캘리포니아주 산타 클라라 소재의 Intel Corporation의 등록 상표 또는 상표임).

일 실시예에서, 목적지 및 소스 레지스터/데이터는 대응하는 데이터 또는 연산의 소스 및 목적지를 나타내는 일반 용어이다. 어떤 실시예들에서, 이들은 언급된 것과 다른 이름 또는 기능을 가지는 레지스터, 메모리, 또는 기타 저장 영역에 의해 구현될 수 있다. 예를 들어, 일 실시예에서, "DEST1"은 임시 저장 레지스터 또는 기타 저장 영역일 수 있는 반면, "SRC1" 및 "SRC2"는 제1 및 제2 소스 저장 레지스터 또는 기타 저장 영역일 수 있으며, 기타 등등일 수 있다. 다른 실시예들에서, SRC 및 DEST 저장 영역들 중 2개 이상은 동일한 저장 영역(예컨대, SIMD 레지스터) 내의 상이한 데이터 저장 요소에 대응할 수 있다. 일 실시예에서, 예를 들어, 제1 및 제2 소스 데이터에 대해 수행된 연산의 결과를 목적지 레지스터로서 역할하는 2개의 소스 레지스터 중 하나에 라이트백함으로써, 소스 레지스터들 중 하나가 목적지 레지스터로서도 기능할 수 있다.

도 1a는 본 발명의 일 실시예에 따른, 명령어를 실행하는 실행 유닛을 포함하는 프로세서로 형성된 예시적인 컴퓨터 시스템의 블록도이다. 시스템(100)은, 본 명세서에 기술된 실시예에서와 같은, 본 발명에 따라 데이터를 처리하는 알고리즘을 수행하는 논리를 포함하는 실행 유닛을 이용하는 프로세서(102) 등의 구성요소를 포함한다. 시스템(100)은 미국 캘리포니아주 산타클라라 소재의 Intel Corporation으로부터 입수가능한 PENTIUM® III, PENTIUM® 4, Xeon^tm, Itanium™ XScale^tm 및/또는 StrongARM^tm 마이크로프로세서에 기초한 처리 시스템을 나타내지만, (다른 마이크로프로세서, 엔지니어링 워크스테이션, 셋톱 박스 등을 가지는 PC를 포함하는) 다른 시스템도 역시 사용될 수 있다. 일 실시예에서, 샘플 시스템(100)은 미국 워싱턴주 레드몬드 소재의 Microsoft Corporation으로부터 입수가능한 WINDOWS^tm 운영 체제의 한 버전을 실행할 수 있지만, 다른 운영 체제(예를 들어, UNIX 및 Linux), 임베디드 소프트웨어, 및/또는 그래픽 사용자 인터페이스도 역시 사용될 수 있다. 이와 같이, 본 발명의 실시예들은 하드웨어 회로 및 소프트웨어의 임의의 특정의 조합으로 제한되지 않는다.

실시예들이 컴퓨터 시스템으로 제한되지 않는다. 본 발명의 대안의 실시예들이 핸드헬드 장치 및 임베디드 응용 등의 다른 장치들에서 사용될 수 있다. 핸드헬드 장치의 어떤 예는 셀폰, 인터넷 프로토콜 장치, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC를 포함한다. 임베디드 응용은 적어도 하나의 실시예에 따라 하나 이상의 명령어를 수행할 수 있는 마이크로컨트롤러, DSP(digital signal processor), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, WAN(wide area network) 스위치, 또는 임의의 다른 시스템을 포함할 수 있다.

도 1a는 본 발명의 일 실시예에 따른, 적어도 하나의 명령어를 실행하는 알고리즘을 수행하는 하나 이상의 실행 유닛(108)을 포함하는 프로세서(102)로 형성된 컴퓨터 시스템(100)의 블록도이다. 일 실시예가 단일 프로세서 데스크톱 또는 서버 시스템과 관련하여 기술될 수 있지만, 대안의 실시예들은 멀티프로세서 시스템에 포함될 수 있다. 시스템(100)은 '허브' 시스템 아키텍처의 한 예이다. 컴퓨터 시스템(100)은 데이터 신호를 처리하는 프로세서(102)를 포함하고 있다. 프로세서(102)는 CISC(complex instruction set computer) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 명령어 세트들의 조합을 구현하는 프로세서, 또는 임의의 다른 프로세서 장치[예를 들어, DSP(digital signal processor) 등]일 수 있다. 프로세서(102)는 프로세서(102)와 시스템(100) 내의 다른 구성요소들 사이에서 데이터 신호를 전송할 수 있는 프로세서 버스(110)에 결합되어 있다. 시스템(100)의 요소들은 기술 분야의 당업자에게 공지되어 있는 그의 종래의 기능들을 수행한다.

일 실시예에서, 프로세서(102)는 L1(Level 1) 내부 캐시 메모리(104)를 포함한다. 아키텍처에 따라, 프로세서(102)는 단일의 내부 캐시 또는 다수의 레벨의 내부 캐시를 가질 수 있다. 다른 대안으로서, 다른 실시예에서, 캐시 메모리가 프로세서(102)의 외부에 존재할 수 있다. 다른 실시예들은 또한, 특정의 구현 및 요구사항에 따라, 내부 캐시와 외부 캐시 둘 다의 조합을 포함할 수 있다. 레지스터 파일(106)은 정수 레지스터, 부동 소수점 레지스터, 상태 레지스터, 및 명령어 포인터 레지스터를 비롯한 다양한 레지스터에 상이한 유형의 데이터를 저장할 수 있다.

정수 및 부동 소수점 연산을 수행하는 논리를 포함하는 실행 유닛(108)이 또한 프로세서(102)에 존재한다. 프로세서(102)는 또한 특정의 마이크로 명령어에 대한 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함하고 있다. 일 실시예에서, 실행 유닛(108)은 패킹된 명령어 세트(109)를 처리하는 논리를 포함한다. 명령어를 실행하는 관련 회로와 함께, 범용 프로세서(102)의 명령어 세트에 패킹된 명령어 세트(109)를 포함시킴으로써, 많은 멀티미디어 응용 프로그램에 의해 사용되는 연산이 범용 프로세서(102)에서 패킹된 데이터를 사용하여 수행될 수 있다. 이와 같이, 패킹된 데이터에 대한 연산을 수행하기 위해 프로세서의 데이터 버스의 전체 폭을 사용함으로써, 많은 멀티미디어 응용 프로그램이 가속화되고 보다 효율적으로 실행될 수 있다. 이것은 한번에 하나의 데이터 요소에 대한 하나 이상의 연산을 수행하기 위해 프로세서의 데이터 버스를 통해 보다 작은 단위의 데이터를 전송할 필요성을 없애줄 수 있다.

실행 유닛(108)의 대안의 실시예는 또한 마이크로컨트롤러, 임베디드 프로세서, 그래픽 장치, DSP, 및 다른 유형의 논리 회로에서 사용될 수 있다. 시스템(100)은 메모리(120)를 포함하고 있다. 메모리(120)는 DRAM(dynamic random access memory) 장치, SRAM(static random access memory) 장치, 플래시 메모리 장치, 또는 기타 메모리 장치일 수 있다. 메모리(120)는 프로세서(102)에 의해 실행될 수 있는 명령어 및/또는 데이터(데이터 신호로 표현됨)를 저장할 수 있다.

시스템 논리 칩(116)은 프로세서 버스(110) 및 메모리(120)에 결합되어 있다. 예시된 실시예에서의 시스템 논리 칩(116)은 MCH(memory controller hub)이다. 프로세서(102)는 프로세서 버스(110)를 통해 MCH(116)와 통신할 수 있다. MCH(116)는 명령어 및 데이터 저장을 위해 그리고 그래픽 명령, 데이터 및 텍스처의 저장을 위해 메모리(120)로의 고대역폭 메모리 경로(118)를 제공한다. MCH(116)는 프로세서(102), 메모리(120) 및 시스템(100) 내의 다른 구성요소들 사이에서 데이터 신호를 보내고 프로세서 버스(110), 메모리(120) 및 시스템 I/O(122) 사이에서 데이터 신호를 브리징한다. 어떤 실시예들에서, 시스템 논리 칩(116)은 그래픽 제어기(112)에 결합하기 위한 그래픽 포트를 제공할 수 있다. MCH(116)는 메모리 인터페이스(118)를 통해 메모리(120)에 결합되어 있다. 그래픽 카드(112)는 AGP(Accelerated Graphics Port) 상호연결부(114)를 통해 MCH(116)에 결합되어 있다.

시스템(100)은 MCH(116)를 ICH(I/O controller hub)(130)에 결합시키기 위해 독점적 허브 인터페이스 버스(proprietary hub interface bus)(122)를 사용한다. ICH(130)는 로컬 I/O 버스를 통해 어떤 I/O 장치로의 직접 연결을 제공한다. 로컬 I/O 버스는 주변 장치를 메모리(120), 칩셋, 및 프로세서(102)에 연결시키는 고속 I/O 버스이다. 어떤 예는 오디오 제어기, 펌웨어 허브(플래시 BIOS)(128), 무선 송수신기(126), 데이터 저장 장치(124), 사용자 입력 및 키보드 인터페이스를 포함하는 레거시 I/O 제어기, USB(Universal Serial Bus) 등의 직렬 확장 포트, 및 네트워크 제어기(134)이다. 데이터 저장 장치(124)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 장치, 플래시 메모리 장치, 또는 기타 대용량 저장 장치를 포함할 수 있다.

시스템의 다른 실시예에서, 일 실시예에 따른 명령어가 시스템 온 칩에서 사용될 수 있다. 시스템 온 칩의 일 실시예는 프로세서 및 메모리를 포함한다. 하나의 이러한 시스템에 대한 메모리는 플래시 메모리이다. 플래시 메모리는 프로세서 및 기타 시스템 구성요소들과 동일한 다이 상에 위치해 있을 수 있다. 그에 부가하여, 메모리 제어기 또는 그래픽 제어기 등의 다른 논리 블록들도 역시 시스템 온 칩 상에 위치해 있을 수 있다.

도 1b는 본 발명의 일 실시예의 원리들을 구현하는 데이터 처리 시스템(140)을 나타낸 것이다. 기술 분야의 당업자라면 본 명세서에 기술된 실시예들이, 본 발명의 실시예들의 범위를 벗어나지 않고, 대안의 처리 시스템에서 사용될 수 있다는 것을 잘 알 것이다.

컴퓨터 시스템(140)은 일 실시예에 따라 적어도 하나의 명령어를 수행할 수 있는 처리 코어(159)를 포함하고 있다. 일 실시예에서, 처리 코어(159)는 CISC, RISC 또는 VLIW 유형 아키텍처(이들로 제한되지 않음)를 비롯한 임의의 유형의 아키텍처의 처리 유닛을 나타낸다. 처리 코어(159)는 또한 하나 이상의 공정 기술로 제조하는 데 적합할 수 있고, 기계 판독가능 매체 상에 충분히 상세히 표현됨으로써, 상기 제조를 용이하게 해주는 데 적합할 수 있다.

처리 코어(159)는 실행 유닛(142), 레지스터 파일(들)(145)의 세트, 및 디코더(144)를 포함한다. 처리 코어(159)는 또한 본 발명의 실시예들을 이해하는 데 필요하지 않은 부가의 회로(도시 생략)를 포함하고 있다. 실행 유닛(142)은 처리 코어(159)에 의해 수신된 명령어들을 실행하는 데 사용된다. 통상적인 프로세서 명령어를 수행하는 것에 부가하여, 실행 유닛(142)은 패킹된 데이터 형식에 대한 연산을 수행하기 위해 패킹된 명령어 세트(143) 내의 명령어를 수행할 수 있다. 패킹된 명령어 세트(143)는 본 발명의 실시예들을 수행하는 명령어 및 기타 패킹된 명령어를 포함한다. 실행 유닛(142)은 내부 버스에 의해 레지스터 파일(145)에 결합되어 있다. 레지스터 파일(145)은 데이터를 포함한 정보를 저장하는 처리 코어(159) 상의 저장 영역을 나타낸다. 앞서 언급한 바와 같이, 패킹된 데이터를 저장하는 데 사용되는 저장 영역이 중요하지 않다는 것을 잘 알 것이다. 실행 유닛(142)은 디코더(144)에 결합되어 있다. 디코더(144)는 처리 코어(159)에 의해 수신된 명령어를 제어 신호 및/또는 마이크로코드 진입점으로 디코딩하는 데 사용된다. 이들 제어 신호 및/또는 마이크로코드 진입점에 응답하여, 실행 유닛(142)은 적절한 연산을 수행한다. 일 실시예에서, 디코더는, 명령어 내에 표시된 대응하는 데이터에 대해 어떤 연산이 수행되어야만 하는지를 나타내는, 명령어의 연산 코드(opcode)를 해석하는 데 사용된다.

처리 코어(159)는, 예를 들어, SDRAM(synchronous dynamic random access memory) 제어(146), SRAM(static random access memory) 제어(147), 버스트 플래시 메모리 인터페이스(burst flash memory interface)(148), PCMCIA(personal computer memory card international association)/CF(compact flash) 카드 제어(149), LCD(liquid crystal display) 제어(150), DMA(direct memory access) 제어기(151), 및 대안의 버스 마스터 인터페이스(152)(이들로 제한되지 않음)를 포함할 수 있는 다양한 다른 시스템 장치들과 통신하기 위해 버스(141)와 결합되어 있다. 일 실시예에서, 데이터 처리 시스템(140)은 또한 I/O 버스(153)를 통해 다양한 I/O 장치들과 통신하기 위한 I/O 브리지(154)를 포함할 수 있다. 이러한 I/O 장치들은, 예를 들어, UART(universal asynchronous receiver/transmitter)(155), USB(universal serial bus)(156), 블루투스 무선 UART(157) 및 I/O 확장 인터페이스(158)(이들로 제한되지 않음)를 포함할 수 있다.

데이터 처리 시스템(140)의 일 실시예는 이동, 네트워크 및/또는 무선 통신 그리고 텍스트 문자열 비교 연산을 비롯한 SIMD 연산을 수행할 수 있는 처리 코어(159)를 제공한다. 처리 코어(159)는 Walsh-Hadamard 변환, FFT(fast Fourier transform), DCT(discrete cosine transform)와 같은 이산 변환, 및 그 각자의 역변환; 색 공간 변환, 비디오 인코드 움직임 추정 또는 비디오 디코드 움직임 보상 등의 압축/압축 해제 기법; 및 PCM(pulse coded modulation) 등의 MODEM(modulation/demodulation) 기능을 비롯한 다양한 오디오, 비디오, 영상 및 통신 알고리즘으로 프로그램될 수 있다.

도 1c는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행할 수 있는 데이터 처리 시스템의 다른 대안의 실시예를 나타낸 것이다. 한 대안의 실시예에 따르면, 데이터 처리 시스템(160)은 주 프로세서(166), SIMD 코프로세서(161), 캐시 메모리(167), 및 입/출력 시스템(168)을 포함할 수 있다. 입/출력 시스템(168)은 선택적으로 무선 인터페이스(169)에 결합될 수 있다. SIMD 코프로세서(161)는 일 실시예에 따른 명령어를 포함하는 연산을 수행할 수 있다. 처리 코어(170)는 하나 이상의 공정 기술로 제조하는 데 적합할 수 있고, 기계 판독가능 매체 상에 충분히 상세히 표현됨으로써, 처리 코어(170)를 포함하는 데이터 처리 시스템(160)의 전부 또는 일부의 제조를 용이하게 해주는 데 적합할 수 있다.

일 실시예에서, SIMD 코프로세서(161)는 실행 유닛(162) 및 레지스터 파일(들)(164)의 세트를 포함한다. 주 프로세서(166)의 일 실시예는 실행 유닛(162)에 의해 실행하기 위한 일 실시예에 따른 명령어를 포함하는 명령어 세트(163)의 명령어를 인식하는 디코더(165)를 포함한다. 대안의 실시예들에서, SIMD 코프로세서(161)는 또한 명령어 세트(163)의 명령어를 디코딩하는 디코더(165B)의 적어도 일부를 포함한다. 처리 코어(170)는 또한 본 발명의 실시예들을 이해하는 데 필요하지 않은 부가의 회로(도시 생략)를 포함하고 있다.

동작을 설명하면, 주 프로세서(166)는 캐시 메모리(167) 및 입/출력 시스템(168)과의 상호작용을 포함하는 일반 유형의 데이터 처리 연산을 제어하는 데이터 처리 명령어들의 스트림을 실행한다. SIMD 코프로세서 명령어는 데이터 처리 명령어들의 스트림 내에 내장되어 있다. 주 프로세서(166)의 디코더(165)는 이들 SIMD 코프로세서 명령어를 접속된 SIMD 코프로세서(161)에 의해 실행되어야만 하는 유형인 것으로 인식한다. 그에 따라, 주 프로세서(166)는 코프로세서 버스(171) 상에 이들 SIMD 코프로세서 명령어(또는 SIMD 코프로세서 명령어를 나타내는 제어 신호)를 발행하고, 그 명령어들이 코프로세서 버스(171)로부터 임의의 접속된 SIMD 코프로세서에 의해 수신된다. 이 경우에, SIMD 코프로세서(161)는 그에게로 보내진 임의의 수신된 SIMD 코프로세서 명령어를 수신하고 실행할 것이다.

SIMD 코프로세서 명령어에 의한 처리를 위해 무선 인터페이스(169)를 통해 데이터가 수신될 수 있다. 한 예에서, 음성 통신을 나타내는 디지털 오디오 샘플을 재발생하기 위해 SIMD 코프로세서 명령어에 의해 처리될 수 있는 디지털 신호의 형태로 음성 통신이 수신될 수 있다. 다른 예에서, 디지털 오디오 샘플 및/또는 동영상 비디오 프레임을 재발생하기 위해 SIMD 코프로세서 명령어에 의해 처리될 수 있는 디지털 비트 스트림의 형태로 압축된 오디오 및/또는 비디오가 수신될 수 있다. 처리 코어(170)의 일 실시예에서, 주 프로세서(166) 및 SIMD 코프로세서(161)는 실행 유닛(162), 레지스터 파일(들)(164)의 세트, 일 실시예에 따른 명령어를 포함하는 명령어 세트(163)의 명령어를 인식하는 디코더(165)를 포함하는 단일의 처리 코어(170) 내에 통합된다.

도 2는 본 발명의 일 실시예에 따른, 명령어를 수행하는 논리 회로를 포함하는 프로세서(200)에 대한 마이크로 아키텍처의 블록도이다. 어떤 실시예들에서, 일 실시예에 따른 명령어는 바이트, 워드, 더블워드, 쿼드워드 등의 크기는 물론 단정도 및 배정도 정수 및 부동 소수점 데이터 유형 등의 데이터 유형을 가지는 데이터 요소에 대해 연산을 하도록 구현될 수 있다. 일 실시예에서, 순차 프런트 엔드(in-order front end)(201)는 실행될 명령어를 페치하고 이를 프로세서 파이프라인에서 나중에 사용되도록 준비하는 프로세서(200)의 일부이다. 프런트 엔드(201)는 몇가지 유닛을 포함할 수 있다. 일 실시예에서, 명령어 프리페처(226)는 메모리로부터 명령어를 페치하고, 이를 명령어 디코더(228)에 피드하며, 명령어 디코더(228)는 차례로 이를 디코딩 또는 인터프리트한다. 예를 들어, 일 실시예에서, 디코더는 수신된 명령어를 기계가 실행할 수 있는 "마이크로 명령어" 또는 "마이크로-연산"(마이크로-op 또는 uop라고도 함)이라고 하는 하나 이상의 연산으로 디코딩한다. 다른 실시예들에서, 디코더는 명령어를 일 실시예에 따른 연산을 수행하기 위해 마이크로 아키텍처에 의해 사용되는 연산 코드와 대응하는 데이터 및 제어 필드로 파싱한다. 일 실시예에서, 추적 캐시(230)는 디코딩된 uop를 받아서 이를 실행을 위해 uop 큐(234)에서 프로그램 순차(program ordered) 시퀀스 또는 트레이스로 조립한다. 추적 캐시(230)가 복합 명령어(complex instruction)를 만날 때, 마이크로코드 ROM(232)은 연산을 완료하는 데 필요한 uop를 제공한다.

어떤 명령어들은 단일의 마이크로-op로 변환되는 반면, 다른 명령어들은 전체 연산을 완료하기 위해 몇개의 마이크로-op를 필요로 한다. 일 실시예에서, 명령어를 완료하는 데 5개 이상의 마이크로-op가 필요한 경우, 디코더(228)는 명령어를 완료하기 위해 마이크로코드 ROM(232)에 액세스한다. 일 실시예에서, 명령어 디코더(228)에서, 명령어가 처리를 위한 작은 수의 마이크로-op로 디코딩될 수 있다. 다른 실시예에서, 다수의 마이크로-op가 연산을 달성하는 데 필요한 경우, 명령어가 마이크로코드 ROM(232)에 저장될 수 있다. 추적 캐시(230)는 마이크로 코드 ROM(232)으로부터 일 실시예에 따른 하나 이상의 명령어를 완료하기 위해 마이크로 코드 시퀀스를 판독하기 위한 정확한 마이크로 명령어 포인터를 결정하는 진입점 PLA(programmable logic array)를 말한다. 마이크로코드 ROM(232)이 명령어에 대한 마이크로-op를 시퀀싱하는 것을 완료한 후에, 기계의 프런트 엔드(201)는 추적 캐시(230)로부터 마이크로-op를 페치하는 것을 재개한다.

비순차 실행 엔진(203)은 명령어가 실행될 준비가 되는 곳이다. 비순차 실행 논리는, 명령어들이 파이프라인을 따라 내려가면서 실행을 위해 스케줄링될 때, 성능을 최적화하기 위해 명령어들의 흐름을 평활화하고 재정렬하는 다수의 버퍼를 가진다. 할당기 논리는 실행하기 위해 각각의 uop가 필요로 하는 기계 버퍼 및 자원을 할당한다. 레지스터 재명명 논리는 레지스터 파일 내의 엔트리들에 대해 논리 레지스터를 재명명한다. 명령어 스케줄러들 - 메모리 스케줄러, 고속 스케줄러(fast scheduler)(202), 저속/일반 부동 소수점 스케줄러(slow/general floating point scheduler)(204), 및 단순 부동 소수점 스케줄러(simple floating point scheduler)(206) - 에 앞서, 할당기는 또한 2개의 uop 큐 - 하나는 메모리 연산을 위한 것이고 하나는 비메모리 연산을 위한 것임 - 중 하나에 각각의 uop에 대한 엔트리를 할당한다. uop 스케줄러(202, 204, 206)는, 그의 종속 입력 레지스터 피연산자의 준비됨 및 uop가 그의 연산을 완료하는 데 필요한 실행 자원의 이용가능성에 기초하여, uop가 실행될 준비가 되어 있을 때를 판정한다. 일 실시예의 고속 스케줄러(202)는 주 클럭 사이클의 각각의 절반마다 스케줄링될 수 있는 반면, 다른 스케줄러들은 주 프로세서 클럭 사이클마다 한번만 스케줄링될 수 있다. 스케줄러들은 디스패치 포트들이 실행을 위한 uop를 스케줄링하도록 중재한다.

레지스터 파일(208, 210)은 스케줄러들(202, 204, 206)과 실행 블록(211) 내의 실행 유닛들(212, 214, 216, 218, 220, 222, 224) 사이에 있다. 정수 및 부동 소수점 연산에 대해, 각각, 개별적인 레지스터 파일(208, 210)이 있다. 일 실시예의 각각의 레지스터 파일(208, 210)은 또한 레지스터 파일에 아직 기입되지 않은 방금 완료된 결과를 새로운 종속 uop로 바이패스하거나 전달할 수 있는 바이패스 네트워크(bypass network)를 포함한다. 정수 레지스터 파일(208) 및 부동 소수점 레지스터 파일(210)은 또한 상대방과 데이터를 주고 받을 수 있다. 일 실시예에서, 정수 레지스터 파일(208)은 2개의 개별적인 레지스터 파일 - 데이터의 하위 32 비트에 대한 하나의 레지스터 파일 및 데이터의 상위 32 비트에 대한 제2 레지스터 파일 - 로 분할된다. 일 실시예의 부동 소수점 레지스터 파일(210)은 128 비트 폭 엔트리를 가지는데, 그 이유는 부동 소수점 명령어가 통상적으로 폭이 64 비트 내지 128 비트인 피연산자를 가지기 때문이다.

실행 블록(211)은 명령어들이 실제로 실행되는 실행 유닛들(212, 214, 216, 218, 220, 222, 224)을 포함한다. 이 섹션은 마이크로 명령어를 실행하는 데 필요한 정수 및 부동 소수점 데이터 피연산자 값을 저장하는 레지스터 파일(208, 210)을 포함한다. 일 실시예의 프로세서(200)는 다수의 실행 유닛들 - AGU(address generation unit)(212), AGU(214), 고속 ALU(216), 고속 ALU(218), 저속 ALU(220), 부동 소수점 ALU(222), 부동 소수점 이동 유닛(224) - 로 이루어져 있다. 일 실시예에서, 부동 소수점 실행 블록(222, 224)은 부동 소수점, MMX, SIMD 및 SSE, 또는 기타 연산들을 실행한다. 일 실시예의 부동 소수점 ALU(222)는 나눗셈, 제곱근 및 나머지 마이크로-op를 실행하는 64 비트 x 64 비트 부동 소수점 나눗셈기를 포함한다. 본 발명의 실시예들에서, 부동 소수점 값을 수반하는 명령어는 부동 소수점 하드웨어에서 처리될 수 있다. 일 실시예에서, ALU 연산은 고속 ALU 실행 유닛(216, 218)으로 간다. 일 실시예의 고속 ALU(216, 218)는 클럭 사이클의 1/2의 유효 지연으로 고속 연산을 실행할 수 있다. 일 실시예에서, 대부분의 복잡한 정수 연산은 저속 ALU(220)로 가는데, 그 이유는 저속 ALU(220)가 지연이 긴 유형의 연산을 위한 정수 실행 하드웨어(곱셈기, 시프트, 플래그 논리, 및 분기 처리 등)를 포함하기 때문이다. 메모리 로드/저장 연산은 AGU(212, 214)에 의해 실행된다. 일 실시예에서, 정수 ALU(216, 218, 220)는 64 비트 데이터 피연산자에 대해 정수 연산을 수행하는 것과 관련하여 기술되어 있다. 대안의 실시예들에서, ALU(216, 218, 220)는 16, 32, 128, 256 등을 비롯한 각종의 데이터 비트를 지원하도록 구현될 수 있다. 이와 유사하게, 부동 소수점 유닛(222, 224)은 다양한 폭의 비트를 가지는 일정 범위의 피연산자를 지원하도록 구현될 수 있다. 일 실시예에서, 부동 소수점 유닛(222, 224)은, SIMD 및 멀티미디어 명령어와 함께, 128 비트 폭 패킹된 데이터 피연산자에 대해 연산을 할 수 있다.

일 실시예에서, uop 스케줄러(202, 204, 206)는, 부모 로드(parent load)가 실행을 완료하기 전에, 종속 연산을 디스패치한다. uop가 프로세서(200)에서 투기적으로 스케줄링되어 실행되기 때문에, 프로세서(200)는 또한 메모리 부적중(memory miss)을 처리하는 논리를 포함하고 있다. 데이터 캐시에서 데이터 로드가 부적중되는 경우, 스케줄러에 일시적으로 부정확한 데이터를 맡긴, 파이프라인에 진행 중인 종속 연산이 있을 수 있다. 재실행 메커니즘(replay mechanism)은 부정확한 데이터를 사용하는 명령어를 추적하여 재실행한다. 종속 연산만 재실행되면 되고, 독립 연산은 완료될 수 있다. 프로세서의 일 실시예의 스케줄러 및 재실행 메커니즘은 또한 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 포착(catch)하도록 설계되어 있다.

"레지스터"라는 용어는 피연산자를 식별해주기 위해 명령어의 일부로서 사용되는 온보드 프로세서 저장 위치를 말하는 것일 수 있다. 환언하면, 레지스터는 프로세서의 외부로부터(프로그래머의 관점으로부터) 사용가능한 것일 수 있다. 그렇지만, 일 실시예의 레지스터는 의미가 특정의 유형의 회로로 제한되어서는 안된다. 오히려, 일 실시예의 레지스터는 데이터를 저장하고 제공하며, 본 명세서에 기술된 기능들을 수행할 수 있다. 본 명세서에 기술된 레지스터는 전용 물리 레지스터, 레지스터 재명명을 사용하는 동적 할당 물리 레지스터, 전용 및 동적 할당 물리 레지스터의 조합 등과 같은 임의의 수의 상이한 기법들을 사용하여 프로세서 내의 회로에 의해 구현될 수 있다. 일 실시예에서, 정수 레지스터는 32 비트 정수 데이터를 저장한다. 일 실시예의 레지스터 파일은 또한 패킹된 데이터에 대한 8개의 멀티미디어 SIMD 레지스터를 포함한다. 이하의 논의를 위해, 레지스터가 미국 캘리포니아 산타클라라 소재의 Intel Corporation로부터의 MMX 기술로 가능하게 되는 마이크로프로세서에서의 64 비트 폭 MMX^tm 레지스터(어떤 경우에, 'mm' 레지스터라고도 함) 등의 패킹된 데이터를 보유하도록 설계되어 있는 데이터 레지스터인 것으로 이해된다. 정수 및 부동 소수점 형태 둘 다에서 이용가능한 이들 MMX 레지스터는 SIMD 및 SSE 명령어에 수반하는 패킹된 데이터 요소로 동작될 수 있다. 이와 유사하게, SSE2, SSE3, SSE4 또는 그 이상(전체적으로 "SSEx"라고 함)의 기술과 관련된 128 비트 폭 XMM 레지스터도 역시 이러한 패킹된 데이터 피연산자를 보유하는 데 사용될 수 있다. 일 실시예에서, 패킹된 데이터 및 정수 데이터를 저장할 시에, 레지스터는 2개의 데이터 유형을 구분할 필요가 없다. 일 실시예에서, 정수 및 부동 소수점이 동일한 레지스터 파일 또는 상이한 레지스터 파일에 들어 있다. 게다가, 일 실시예에서, 부동 소수점 및 정수 데이터가 상이한 레지스터 또는 동일한 레지스터에 저장될 수 있다.

이하의 도면들의 예들에서, 다수의 데이터 피연산자가 기술되어 있다. 도 3a는 본 발명의 일 실시예에 따른, 멀티미디어 레지스터에서의 다양한 패킹된 데이터 유형 표현을 나타낸 것이다. 도 3a는 128 비트 폭 피연산자에 대한 패킹된 바이트(310), 패킹된 워드(320), 및 패킹된 더블워드(dword)(330)에 대한 데이터 유형을 나타낸 것이다. 이 예의 패킹된 바이트 형식(310)은 128 비트 길이이고, 16개의 패킹된 바이트 데이터 요소를 포함하고 있다. 바이트는 여기서 8 비트의 데이터로서 정의된다. 각각의 바이트 데이터 요소에 대한 정보는 바이트 0에 대한 비트 7 내지 비트 0, 바이트 1에 대한 비트 15 내지 비트 8, 바이트 2에 대한 비트 23 내지 비트 16, 그리고 마지막으로 바이트 15에 대한 비트 120 내지 비트 127에 저장된다. 이와 같이, 레지스터에서 모든 이용가능한 비트가 사용된다. 이 저장 배열은 프로세서의 저장 효율을 증가시킨다. 마찬가지로, 16개의 데이터 요소가 액세스되는 경우, 하나의 연산이 이제 16개의 데이터 요소에 대해 병렬로 수행될 수 있다.

일반적으로, 데이터 요소는, 동일한 길이의 다른 데이터 요소와 함께, 단일의 레지스터 또는 메모리 장소에 저장되는 개별적인 데이터이다. SSEx 기술에 관련된 패킹된 데이터 시퀀스에서, XMM 레지스터에 저장된 데이터 요소의 수는 128 비트를 개별 데이터 요소의 길이(단위: 비트)로 나눈 것이다. 이와 유사하게, MMX 및 SSE 기술에 관련된 패킹된 데이터 시퀀스에서, MMX 레지스터에 저장된 데이터 요소의 수는 64 비트를 개별 데이터 요소의 길이(단위: 비트)로 나눈 것이다. 도 3a에 예시되어 있는 데이터 유형이 128 비트 길이이지만, 본 발명의 실시예들은 또한 64 비트 폭, 256 비트 폭, 512 비트 폭, 또는 다른 크기의 피연산자에 대해서도 동작할 수 있다. 이 예의 패킹된 워드 형식(320)은 128 비트 길이이고, 8개의 패킹된 워드 데이터 요소를 포함하고 있다. 각각의 패킹된 워드는 16 비트의 정보를 포함하고 있다. 도 3a의 패킹된 더블워드 형식(330)은 128 비트 길이이고, 4개의 패킹된 더블워드 데이터 요소를 포함하고 있다. 각각의 패킹된 더블워드 데이터 요소는 32 비트의 정보를 포함하고 있다. 패킹된 쿼드워드는 128 비트 길이이고, 2개의 패킹된 쿼드워드 데이터 요소를 포함하고 있다.

도 3b는 대안의 레지스터내(in-register) 데이터 저장 형식을 나타낸 것이다. 각각의 패킹된 데이터는 2개 이상의 독립 데이터 요소를 포함할 수 있다. 3개의 패킹된 데이터 형식 - 패킹된 하프(packed half)(341), 패킹된 싱글(packed single)(342) 및 패킹된 더블(343) - 이 예시되어 있다. 패킹된 하프(341), 패킹된 싱글(342) 및 패킹된 더블(343)의 일 실시예는 고정 소수점(fixed-point) 데이터 요소를 포함하고 있다. 대안의 실시예에서, 패킹된 하프(341), 패킹된 싱글(342) 및 패킹된 더블(343) 중 하나 이상은 부동 소수점 데이터 요소를 포함할 수 있다. 패킹된 하프(341)의 한 대안의 실시예는 128 비트 길이이고 8개의 16 비트 데이터 요소를 포함한다. 패킹된 싱글(342)의 일 실시예는 128 비트 길이이고 4개의 32 비트 데이터 요소를 포함한다. 패킹된 더블(343)의 일 실시예는 128 비트 길이이고 2개의 64 비트 데이터 요소를 포함한다. 이러한 패킹된 데이터 형식이 다른 레지스터 길이로(예를 들어, 96 비트, 160 비트, 192 비트, 224 비트, 256 비트, 512 비트 또는 그 이상으로) 추가로 확장될 수 있다는 것을 잘 알 것이다.

도 3c는 본 발명의 일 실시예에 따른, 멀티미디어 레지스터에서의 다양한 부호있는(signed) 및 부호없는(unsigned) 패킹된 데이터 유형 표현을 나타낸 것이다. 부호없는 패킹된 바이트 표현(344)은 SIMD 레지스터에 부호없는 패킹된 바이트를 저장하는 것을 나타낸 것이다. 각각의 바이트 데이터 요소에 대한 정보는 바이트 0에 대한 비트 7 내지 비트 0, 바이트 1에 대한 비트 15 내지 비트 8, 바이트 2에 대한 비트 23 내지 비트 16, ... 그리고 마지막으로 바이트 15에 대한 비트 120 내지 비트 127에 저장된다. 이와 같이, 레지스터에서 모든 이용가능한 비트가 사용된다. 이 저장 배열은 프로세서의 저장 효율을 증가시킬 수 있다. 마찬가지로, 16개의 데이터 요소가 액세스되는 경우, 하나의 연산이 이제 16개의 데이터 요소에 대해 병렬 방식으로 수행될 수 있다. 부호있는 패킹된 바이트 표현(345)은 부호있는 패킹된 바이트를 저장하는 것을 나타낸 것이다. 유의할 점은, 모든 바이트 데이터 요소의 제8 비트가 부호 표시자(sign indicator)라는 것이다. 부호없는 패킹된 워드 표현(346)은 워드 7 내지 워드 0가 SIMD 레지스터에 어떻게 저장되는지를 나타내고 있다. 부호있는 패킹된 워드 표현(347)은 부호없는 패킹된 워드 레지스터내 표현(346)과 유사하다. 유의할 점은, 모든 워드 데이터 요소의 제16 비트가 부호 표시자라는 것이다. 부호없는 패킹된 더블워드 표현(348)은 더블워드 데이터 요소가 어떻게 저장되는지를 보여준다. 부호있는 패킹된 더블워드 표현(349)은 부호없는 패킹된 더블워드 레지스터내 표현(348)과 유사하다. 유의할 점은, 필요한 부호 비트가 각각의 더블워드 데이터 요소의 제32 비트라는 것이다.

도 3d는 32개 이상의 비트를 가지는 연산 인코딩(연산 코드) 형식(360), 및 "Intel® 64 and IA-32 Intel Architecture Software Developer's Manual Combined Volumes 2A and 2B: Instruction Set Reference A-Z"(이는 월드 와이드 웹(www)의 intel.com/products/processor/manuals/에서 미국 캘리포니아주 산타클라라 소재의 Intel Corporation로부터 입수가능함)에 기술되어 있는 유형의 연산 코드 형식에 대응하는 레지스터/메모리 피연산자 어드레싱 모드의 일 실시예를 나타낸 것이다. 일 실시예에서, 명령어가 필드들(361 및 362) 중 하나 이상에 의해 인코딩될 수 있다. 최대 2개의 소스 피연산자 식별자(364 및 365)를 포함하는 명령어당 최대 2개의 피연산자 장소가 식별될 수 있다. 일 실시예에서, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(364)와 동일한 반면, 다른 실시예들에서, 이들은 상이하다. 대안의 실시예에서, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(365)와 동일한 반면, 다른 실시예들에서, 이들은 상이하다. 일 실시예에서, 소스 피연산자 식별자(364 및 365)에 의해 식별되는 소스 피연산자들 중 하나는 명령어의 결과에 의해 덮어쓰기되는 반면, 다른 실시예들에서, 식별자(364)는 소스 레지스터 요소에 대응하고, 식별자(365)는 목적지 레지스터 요소에 대응한다. 일 실시예에서, 피연산자 식별자(364 및 365)는 32 비트 또는 64 비트 소스 및 목적지 피연산자를 식별하는 데 사용될 수 있다.

도 3e는 40개 이상의 비트를 가지는 다른 대안의 연산 인코딩(연산 코드) 형식(370)을 나타낸 것이다. 연산 코드 형식(370)은 연산 코드 형식(360)에 대응하고 선택적인 프리픽스 바이트(378)를 포함하고 있다. 일 실시예에 따른 명령어가 필드들(378, 371 및 372) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 최대 2개의 피연산자 장소가 소스 피연산자 식별자(374 및 375)에 의해 그리고 프리픽스 바이트(378)에 의해 식별될 수 있다. 일 실시예에서, 프리픽스 바이트(378)는 32 비트 또는 64 비트 소스 및 목적지 피연산자를 식별하는 데 사용될 수 있다. 일 실시예에서, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(374)와 동일한 반면, 다른 실시예들에서, 이들은 상이하다. 대안의 실시예에서, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(375)와 동일한 반면, 다른 실시예들에서, 이들은 상이하다. 일 실시예에서, 명령어는 피연산자 식별자(374 및 375)에 의해 식별되는 피연산자들 중 하나 이상에 대해 연산을 하고, 피연산자 식별자(374 및 375)에 의해 식별되는 하나 이상의 피연산자가 명령어의 결과에 의해 덮여쓰기되는 반면, 다른 실시예들에서, 식별자(374 및 375)에 의해 식별되는 피연산자가 다른 레지스터 내의 다른 데이터 요소에 기입된다. 연산 코드 형식(360 및 370)은 MOD 필드(363 및 373)에 의해 그리고 선택적인 SIB(scale-index-base) 및 변위 바이트에 의해 부분적으로 지정되는, 레지스터 투 레지스터(register to register), 메모리 투 레지스터(memory to register), 레지스터 바이 메모리(register by memory), 레지스터 바이 레지스터(register by register), 레지스터 바이 즉치(register by immediate), 레지스터 투 메모리(register to memory) 어드레싱을 가능하게 해준다.

그 다음에 도 3f를 참조하면, 어떤 대안의 실시예들에서, 64 비트(또는 128 비트, 또는 256 비트, 또는 512 비트 또는 그 이상의) SIMD(single instruction multiple data) 산술 연산이 CDP(coprocessor data processing) 명령어를 통해 수행될 수 있다. 연산 인코딩(연산 코드) 형식(380)은 CDP 연산 코드 필드(382 및 389)를 가지는 하나의 이러한 CDP 명령어를 나타낸 것이다. 대안의 실시예에 대한 이 유형의 CDP 명령어는 필드들(383, 384, 387 및 388) 중 하나 이상에 의해 인코딩될 수 있다. 최대 2개의 소스 피연산자 식별자(385 및 390) 및 하나의 목적지 피연산자 식별자(386)를 포함하는 명령어당 최대 3개의 피연산자 장소가 식별될 수 있다. 코프로세서의 일 실시예는 8, 16, 32, 및 64 비트 값에 대해 연산을 할 수 있다. 일 실시예에서, 명령어가 정수 데이터 요소에 대해 수행된다. 어떤 실시예들에서, 명령어가 조건 필드(381)를 사용하여 조건부로 실행될 수 있다. 어떤 실시예들에서, 소스 데이터 크기가 필드(383)에 의해 인코딩될 수 있다. 어떤 실시예들에서, SIMD 필드에 대해 제로(Z), 음수(N), 캐리(C) 및 오버플로우(V) 검출이 행해질 수 있다. 어떤 명령어들에 대해, 포화(saturation)의 유형이 필드(384)에 의해 인코딩될 수 있다.

그 다음에 도 3g를 참조하면, 월드 와이드 웹(www)의 intel.com/products/processor/manuals/에서 미국 캘리포니아주 산타클라라 소재의 Intel Corp.로부터 입수가능한 "Intel® Advanced Vector Extensions Programming Reference"에 기술되어 있는 유형의 연산 코드 형식에 대응하는, 다른 실시예에 따른 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 다른 대안의 연산 인코딩(연산 코드) 형식(397)이 도시되어 있다.

원래의 x86 명령어 세트는 부가의 바이트 - 제1 "피연산자" 바이트로부터 그의 존재를 알고 있었음 - 에 포함되어 있는 다양한 형식의 주소 음절(address syllable) 및 즉치 피연산자(immediate operand)를 갖는 1 바이트 연산 코드를 제공하였다. 그에 부가하여, 연산 코드에 대한 변경자(modifier)[명령어 이전에 위치되어야만 하기 때문에 프리픽스(prefix)라고 함]로서 예약되어 있는 특정의 바이트 값이 있었다. 원래의 256개 연산 코드 바이트들(이들 특수 프리픽스 값을 포함함)의 팔레트(palette of)가 소진되었을 때, 단일의 바이트가 새로운 256개 연산 코드들의 세트로의 이스케이프(escape)로서 전용되어 있었다. 벡터 명령어(예컨대, SIMD)가 부가되었기 때문에, 보다 많은 연산 코드에 대한 필요성이 발생되었고, "2 바이트" 연산 코드 맵이 또한 불충분하였으며, 프리픽스의 사용을 통해 확장될 때에도 그렇다. 이를 위해, 2 바이트 및 선택적인 프리픽스를 식별자로서 사용하는 새로운 명령어가 부가의 맵에 부가되었다.

그에 부가하여, 64 비트 모드에서 부가의 레지스터를 용이하게 해주기 위해, 프리픽스와 연산 코드 사이에 부가의 프리픽스("REX"라고 함)가 사용될 수 있다(연산 코드를 판정하기 위해 임의의 이스케이프 바이트가 필요함). 일 실시예에서, REX는 64 비트 모드에서의 부가의 레지스터의 사용을 나타내기 위해 4개의 "페이로드" 비트를 가질 수 있다. 다른 실시예들에서, 이는 4보다 적거나 그보다 많은 비트를 가질 수 있다. 적어도 하나의 명령어 세트의 일반 형식[일반적으로 형식(360) 및/또는 형식(370)에 대응함]은 일반적으로 다음과 같이 나타내어진다:

[프리픽스] [rex] 이스케이프 [이스케이프2] 연산 코드 modrm (기타)

연산 코드 형식(397)은 연산 코드 형식(370)에 대응하고, 대부분의 다른 흔히 사용되는 레거시 명령어 프리픽스 바이트 및 이스케이프 코드를 대체하는 선택적인 VEX 프리픽스 바이트(391)(일 실시예에서, C4 hex로 시작함)를 포함한다. 예를 들어, 이하에서는 제2 이스케이프 코드가 원래의 명령어에 존재할 때 또는 REX 필드에서의 부가의 비트(예컨대, XB 및 W 필드)가 사용될 필요가 있을 때 사용될 수 있는, 명령어를 인코딩하기 위해 2개의 필드를 사용하는 실시예를 예시하고 있다. 이하에 예시되어 있는 실시예에서, 레거시 이스케이프는 새로운 이스케이프 값으로 표현되고, 레거시 프리픽스는 "페이로드" 바이트의 일부로서 완전히 압축되며, 레거시 프리픽스가 복구되어 장래의 확장을 위해 이용가능하고, 제2 이스케이프 코드가 장래의 맵 또는 특징 공간이 이용가능한 "맵" 필드에 압축되어 있으며, 새로운 특징이 부가된다(예컨대, 증가된 벡터 길이 및 부가의 소스 레지스터 지정자).

일 실시예에 따른 명령어가 필드들(391 및 392) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 최대 4개의 피연산자 장소가 소스 피연산자 식별자(374 및 375)와 함께 그리고 선택적인 SIB(scale-index-base) 식별자(393), 선택적인 변위 식별자(394) 및 선택적인 즉치 바이트(395)와 함께 필드(391)에 의해 식별될 수 있다. 일 실시예에서, VEX 프리픽스 바이트(391)는 32 비트 또는 64 비트 소스 및 목적지 피연산자 및/또는 128 비트 또는 256 비트 SIMD 레지스터 또는 메모리 피연산자를 식별하는 데 사용될 수 있다. 일 실시예에서, 연산 코드 형식(397)에 의해 제공되는 기능은 연산 코드 형식(370)과 중복될 수 있는 반면, 다른 실시예들에서, 이들은 상이하다. 연산 코드 형식(370 및 397)은 MOD 필드(373)에 의해 그리고 선택적인 (SIB) 식별자(393), 선택적인 변위 식별자(394), 및 선택적인 즉치 바이트(395)에 의해 부분적으로 지정되는, 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉치, 레지스터 투 메모리 어드레싱을 가능하게 해준다.

그 다음에 도 3h를 참조하면, 다른 실시예에 따른, 다수의 테스트 소스에 대해 OR-테스트 및 AND-테스트 기능을 제공하는 다른 대안의 연산 인코딩(연산 코드) 형식(398)이 도시되어 있다. 연산 코드 형식(398)은 연산 코드 형식(370 및 397)에 대응하고, 대부분의 다른 흔히 사용되는 레거시 명령어 프리픽스 바이트 및 이스케이프 코드를 대체하고 부가의 기능을 제공하는 선택적인 EVEX 프리픽스 바이트(396)(일 실시예에서, 62 hex로 시작함)를 포함한다. 일 실시예에 따른 명령어가 필드들(396 및 392) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 최대 4개의 피연산자 장소 및 마스크가 소스 피연산자 식별자(374 및 375)와 함께 그리고 선택적인 SIB(scale-index-base) 식별자(393), 선택적인 변위 식별자(394) 및 선택적인 즉치 바이트(395)와 함께 필드(396)에 의해 식별될 수 있다. 일 실시예에서, EVEX 프리픽스 바이트(396)는 32 비트 또는 64 비트 소스 및 목적지 피연산자 및/또는 128 비트, 256 비트 또는 512 비트 SIMD 레지스터 또는 메모리 피연산자를 식별하는 데 사용될 수 있다. 일 실시예에서, 연산 코드 형식(398)에 의해 제공되는 기능은 연산 코드 형식(370 또는 397)과 중복될 수 있는 반면, 다른 실시예들에서, 이들은 상이하다. 연산 코드 형식(398)은 MOD 필드(373)에 의해 그리고 선택적인 (SIB) 식별자(393), 선택적인 변위 식별자(394), 및 선택적인 즉치 바이트(395)에 의해 부분적으로 지정되는 마스크를 갖는, 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉치, 레지스터 투 메모리 어드레싱을 가능하게 해준다. 적어도 하나의 명령어 세트의 일반 형식[일반적으로 형식(360) 및/또는 형식(370)에 대응함]은 일반적으로 다음과 같이 나타내어진다:

evex1 RXBmmmmm WvvvLpp evex4 opcode modrm [sib] [disp] [imm]

일 실시예에서, EVEX 형식(398)에 따라 인코딩된 명령어는, 예를 들어, 사용자 구성가능 마스크 레지스터, 또는 부가의 피연산자, 또는 선택할 128 비트, 256 비트 또는 512 비트 벡터 레지스터 또는 그 이상의 레지스터 중에서의 선택 등의 부가의 새로운 특징과 함께 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 데 사용될 수 있는 부가의 "페이로드" 비트를 가질 수 있다.

예를 들어, VEX 형식(397)이 암시적인 마스크로 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 데 사용될 수 있는 경우, EVEX 형식(398)은 명시적인 사용자 구성가능 마스크로 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 데 사용될 수 있다. 그에 부가하여, VEX 형식(397)이 128 비트 또는 256 비트 벡터 레지스터 상의 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 데 사용될 수 있는 경우, EVEX 형식(398)이 128 비트, 256 비트 또는 512 비트 또는 그보다 큰(또는 그보다 작은) 벡터 레지스터 상의 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 데 사용될 수 있다.

다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트를 제공하는 예시적인 융합가능 명령어가 이하의 예에 예시되어 있다.

이상의 예들에서와 같이, 다수의 테스트 소스에 대해 OR-테스트 및/또는 AND-테스트 기능을 제공하는 융합가능 명령어 및 논리가, 동적 약형일 수 있고 객체 지향, 명령형 및 기능적 프로그래밍 형식을 지원할 수 있는, 하나 이상의 인터프리트되는 컴퓨터 프로그래밍 언어(예를 들어, JavaScript, JScript 또는 ECMAScript 등)를 지원하는 JIT 컴파일러에 의해 발생되는 빈번히 실행되는 유형 테스트 명령어 이디엄과 연관되어 있는 성능 제한 문제, 에너지 소비 걱정 및 기타 런타임 병목 현상을 거의 제거하는 데 사용될 수 있다는 것을 잘 알 것이다.

도 4a는 본 발명의 적어도 하나의 실시예에 따른, 순차 파이프라인(in-order pipeline) 및 레지스터 재명명(register renaming) 스테이지, 비순차 발행/실행 파이프라인을 나타낸 블록도이다. 도 4b는 본 발명의 적어도 하나의 실시예에 따른, 프로세서에 포함될 순차 아키텍처 코어(in-order architecture core) 및 레지스터 재명명 논리, 비순차 발행/실행 논리를 나타낸 블록도이다. 도 4a에서의 실선 박스는 순차 파이프라인을 나타내는 반면, 파선 박스는 레지스터 재명명, 비순차 발행/실행 파이프라인을 나타낸다. 이와 유사하게, 도 4b에서의 실선 박스는 순차 아키텍처 논리를 나타내는 반면, 파선 박스는 레지스터 재명명 논리 및 비순차 발행/실행 논리를 나타낸다.

도 4a에서, 프로세서 파이프라인(400)은 페치(fetch) 스테이지(402), 길이 디코드 스테이지(404), 디코드 스테이지(406), 할당 스테이지(408), 재명명 스테이지(410), 스케줄링[디스패치(dispatch) 또는 발행이라고도 함] 스테이지(412), 레지스터 판독/메모리 판독 스테이지(414), 실행 스테이지(416), 라이트백(write back)/메모리 기입 스테이지(418), 예외 처리 스테이지(422), 및 커밋(commit) 스테이지(424)를 포함한다.

도 4b에서, 화살표는 2개 이상의 유닛들 사이의 결합을 나타내고, 화살표의 방향은 그 유닛들 사이의 데이터 흐름의 방향을 나타낸다. 도 4b는 실행 엔진 유닛(450)에 결합되어 있는 프런트 엔드 유닛(front end unit)(430) - 둘 다는 메모리 유닛(470)에 결합되어 있음 - 을 포함하는 프로세서 코어(490)을 나타낸 것이다.

코어(490)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안의 코어 유형일 수 있다. 또 다른 옵션으로서, 코어(490)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 그래픽 코어 등과 같은 특수 목적 코어일 수 있다.

프런트 엔드 유닛(430)은 분기 예측 유닛(432), 분기 예측 유닛(432)에 결합되어 있는 명령어 캐시 유닛(434), 명령어 캐시 유닛(434)에 결합되어 있는 명령어 TLB(translation lookaside buffer)(436), 명령어 TLB(436)에 결합되어 있는 명령어 페치 유닛(438), 및 명령어 페치 유닛(438)에 결합되어 있는 디코드 유닛(440)을 포함한다. 디코드 유닛 또는 디코더는 명령어를 디코딩하고, 원래의 명령어로부터 디코딩되거나, 원래의 명령어를 다른 방식으로 반영하거나, 원래의 명령어로부터 도출되는 하나 이상의 마이크로-연산, 마이크로 코드 진입점, 마이크로 명령어, 기타 명령어, 또는 기타 제어 신호를 출력으로서 발생할 수 있다. 디코더는 각종의 상이한 메커니즘을 사용하여 구현될 수 있다. 적당한 메커니즘의 예는 탐색 테이블(look-up table), 하드웨어 구현, PLA(programmable logic array), 마이크로코드 ROM(read only memory) 등을 포함하지만, 이들로 제한되지 않는다. 명령어 캐시 유닛(434)은 또한 메모리 유닛(470) 내의 L2(level 2) 캐시 유닛(476)에 결합되어 있다. 디코드 유닛(440)은 실행 엔진 유닛(450) 내의 재명명/할당기 유닛(452)에 결합되어 있다.

실행 엔진 유닛(450)은 회수 유닛(retirement unit)(454) 및 하나 이상의 스케줄러 유닛(들)의 세트(456)에 결합되어 있는 재명명/할당기 유닛(452)을 포함하고 있다. 스케줄러 유닛(들)(456)은 예약 스테이션(reservations station), 중앙 명령어 윈도우(central instruction window) 등을 비롯한 임의의 수의 상이한 스케줄러를 나타낸다. 스케줄러 유닛(들)(456)은 물리 레지스터 파일(들) 유닛(들)(458)에 결합되어 있다. 물리 레지스터 파일(들) 유닛(들)(458) 각각은 하나 이상의 물리 레지스터 파일을 나타내고, 그 중 상이한 물리 레지스터 파일은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예컨대, 실행될 다음 명령어의 주소인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 유형을 저장한다. 레지스터 재명명 및 비순차 실행이 구현될 수 있는 다양한 방식들[예컨대, 재정렬 버퍼(들) 및 회수 레지스터 파일(들)을 사용하는 것, 장래 파일(future file)(들), 이력 버퍼(history buffer)(들), 및 회수 레지스터 파일(들)을 사용하는 것; 레지스터 맵 및 레지스터들의 풀(pool)을 사용하는 것 등]을 나타내기 위해, 물리 레지스터 파일(들) 유닛(들)(458)이 회수 유닛(454)과 중복되어 있다. 일반적으로, 아키텍처 레지스터는 프로세서의 외부로부터 또는 프로그래머의 관점으로부터 보인다. 레지스터가 임의의 공지된 특정의 유형의 회로로 제한되지 않는다. 각종의 상이한 유형의 레지스터가, 본 명세서에 기술된 바와 같이 데이터를 저장하고 제공할 수 있는 한, 적합하다. 적합한 레지스터의 예는 전용 물리 레지스터, 레지스터 재명명을 사용하는 동적 할당 물리 레지스터, 전용 및 동적 할당 물리 레지스터의 조합 등을 포함하지만, 이들로 제한되지 않는다. 회수 유닛(454) 및 물리 레지스터 파일(들) 유닛(들)(458)이 실행 클러스터(들)(460)에 결합되어 있다. 실행 클러스터(들)(460)는 하나 이상의 실행 유닛들(462)의 세트 및 하나 이상의 메모리 액세스 유닛들(464)의 세트를 포함한다. 실행 유닛들(462)은 다양한 유형의 데이터(예컨대, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산(예컨대, 시프트, 덧셈, 뺄셈, 곱셈)을 수행할 수 있다. 어떤 실시예들이 특정의 기능들 또는 기능 세트들에 전용된 다수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단지 하나의 실행 유닛 또는 다수의 실행 유닛들(모두가 모든 기능들을 수행함)을 포함할 수 있다. 스케줄러 유닛(들)(456), 물리 레지스터 파일(들) 유닛(들)(458), 및 실행 클러스터(들)(460)가 어쩌면 복수개일 수 있는 것으로 도시되어 있는데, 그 이유는 특정의 실시예들이 특정의 유형의 데이터/연산에 대해 개별적인 파이프라인[예컨대, 그 자신의 스케줄러 유닛, 물리 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 가지는 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 메모리 액세스 파이프라인; 개별적인 메모리 액세스 파이프라인의 경우에, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(464)을 가지는 특정의 실시예들이 구현됨]을 생성하기 때문이다. 또한, 개별적인 파이프라인들이 사용되는 경우에, 이들 파이프라인 중 하나 이상은 비순차 발행/실행일 수 있고 나머지는 순차 발행/실행일 수 있다는 것을 잘 알 것이다.

메모리 액세스 유닛들(464)의 세트는 메모리 유닛(470)에 결합되어 있고, 메모리 유닛(470)은 데이터 TLB 유닛(472), 데이터 TLB 유닛(472)에 결합되어 있는 데이터 캐시 유닛(474), 및 데이터 캐시 유닛(474)에 결합되어 있는 L2(level 2) 캐시 유닛(476)을 포함한다. 한 예시적인 실시예에서, 메모리 액세스 유닛들(464)은 로드 유닛, 주소 저장 유닛, 및 데이터 저장 유닛을 포함할 수 있고, 이들 각각은 메모리 유닛(470) 내의 데이터 TLB 유닛(472)에 결합되어 있다. L2 캐시 유닛(476)은 하나 이상의 다른 레벨의 캐시에 그리고 궁극적으로 주 메모리(main memory)에 결합되어 있다.

예로서, 예시적인 레지스터 재명명, 비순차 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(400)을 구현할 수 있다: 1) 명령어 페치(438)는 페치 스테이지(402) 및 길이 디코딩 스테이지(404)를 수행함; 2) 디코드 유닛(440)은 디코드 스테이지(406)를 수행함; 3) 재명명/할당기 유닛(452)은 할당 스테이지(408) 및 재명명 스테이지(410)를 수행함; 4) 스케줄러 유닛(456)은 스케줄링 스테이지(412)를 수행함; 5) 물리 레지스터 파일(들) 유닛(들)(458) 및 메모리 유닛(470)은 레지스터 판독/메모리 판독 스테이지(414)를 수행하고; 실행 클러스터(460)는 실행 스테이지(416)를 수행함; 6) 메모리 유닛(470) 및 물리 레지스터 파일(들) 유닛(들)(458)은 라이트백/메모리 기입 스테이지(418)를 수행함; 7) 다양한 유닛들이 예외 처리 스테이지(422)에 관여되어 있을 수 있음; 및 8) 회수 유닛(454) 및 물리 레지스터 파일(들) 유닛(들)(458)은 커밋 스테이지(424)를 수행함.

코어(490)는 하나 이상의 명령어 세트[예컨대, (보다 최신의 버전에서 추가된 어떤 확장을 갖는) x86 명령어 세트; 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트; 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 (NEON 등의 선택적인 부가의 확장을 갖는) ARM 명령어 세트]를 지원할 수 있다.

코어가 (2개 이상의 병렬 연산 또는 스레드 세트들을 실행하는) 멀티스레딩을 지원할 수 있고, 시분할 멀티스레딩(time sliced) multithreading, 동시 멀티스레딩(simultaneous multithreading)(단일의 물리 코어가 물리 코어가 동시에 멀티스레딩하고 있는 스레드들 각각에 대한 논리 코어를 제공하는 경우), 또는 이들의 조합[예컨대, Intel® 하이퍼스레딩(Hyperthreading) 기술에서와 같은 시분할 페칭 및 디코딩과 그 후의 동시 멀티스레딩]을 비롯한 각종의 방식으로 그렇게 할 수 있다는 것을 잘 알 것이다.

레지스터 재명명이 비순차 실행과 관련하여 기술되어 있지만, 레지스터 재명명이 순차 아키텍처에서 사용될 수 있다는 것을 잘 알 것이다. 프로세서의 예시된 실시예가 또한 개별적인 명령어 캐시 유닛(434) 및 데이터 캐시 유닛(474)과 공유 L2 캐시 유닛(476)을 포함하고 있지만, 대안의 실시예들은, 예를 들어, L1(Level 1) 내부 캐시 또는 다수의 레벨의 내부 캐시 등의 명령어 및 데이터 둘 다에 대한 단일의 내부 캐시를 가질 수 있다. 어떤 실시예들에서, 본 시스템은 내부 캐시와 코어 및/또는 프로세서의 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 다른 대안으로서, 모든 캐시가 코어 및/또는 프로세서의 외부에 있을 수 있다.

도 5는 본 발명의 실시예들에 따른, 통합된 메모리 제어기 및 그래픽을 갖는 단일 코어 프로세서 및 멀티코어 프로세서(500)의 블록도이다. 도 5에서의 실선 박스는 단일의 코어(502A), 시스템 에이전트(510), 및 하나 이상의 버스 제어기 유닛들(516)의 세트를 갖는 프로세서(500)를 나타낸 것인 반면, 파선 박스의 선택적인 부가는 다수의 코어(502A 내지 502N), 시스템 에이전트 유닛(510) 내의 하나 이상의 통합된 메모리 제어기 유닛(들)(514)의 세트, 및 통합된 그래픽 논리(508)를 갖는 대안의 프로세서(500)를 나타낸 것이다.

메모리 계층구조는 코어들 내의 하나 이상의 레벨의 캐시, 하나 이상의 공유 캐시 유닛들(506)의 세트, 및 통합된 메모리 제어기 유닛들(514)의 세트에 결합되어 있는 외부 메모리(도시 생략)를 포함하고 있다. 공유 캐시 유닛들(506)의 세트는 L2(level 2), L3(level 3), L4(level 4), 또는 기타 레벨의 캐시 등의 하나 이상의 중간 레벨 캐시, LLC(last level cache), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 링 기반 상호연결 유닛(ring based interconnect unit)(512)은 통합된 그래픽 논리(508), 공유 캐시 유닛들(506)의 세트, 및 시스템 에이전트 유닛(510)을 상호연결시키는 반면, 대안의 실시예들은 이러한 유닛들을 상호연결시키는 데 임의의 수의 공지된 기법들을 사용할 수 있다.

어떤 실시예들에서, 코어들(502A 내지 502N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(510)는 코어들(502A 내지 502N)을 조정하고 동작시키는 그 구성요소들을 포함하고 있다. 시스템 에이전트 유닛(510)은, 예를 들어, PCU(power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(502A 내지 502N) 및 통합된 그래픽 논리(508)의 전력 상태를 조절하는 데 필요한 논리 및 구성요소이거나 이를 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 연결 디스플레이들을 구동하기 위한 것이다.

코어들(502A 내지 502N)은 아키텍처 및/또는 명령어 세트의 면에서 동종이거나 이기종일 수 있다. 예를 들어, 코어들(502A 내지 502N) 중 어떤 것들은 순차(in order)일 수 있지만, 다른 것들은 비순차(out-of-order)이다. 다른 예로서, 코어들(502A 내지 502N) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있는 반면, 다른 것들은 그 명령어 세트의 일부만 또는 다른 명령어 세트를 실행할 수 있다.

프로세서는 미국 캘리포니아주 산타 클라라 소재의 Intel Corporation으로부터 입수가능한 Core™ i3, i5, i7, 2 Duo 및 Quad, Xeon™ Itanium™ XScale™ 또는 StrongARM™ 프로세서 등의 범용 프로세서일 수 있다. 다른 대안으로서, 프로세서는 ARM Holdings, Ltd, MIPS 등과 같은 다른 회사로부터의 것일 수 있다. 프로세서는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, 코프로세서, 임베디드 프로세서(embedded processor) 등과 같은 특수 목적 프로세서일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(500)는, 예를 들어, BiCMOS, CMOS, 또는 NMOS 등의 다수의 공정 기술들 중 임의의 것을 사용하여 하나 이상의 기판 상에 구현될 수 있고 및/또는 그의 일부일 수 있다.

도 6 내지 도 8은 프로세서(500)를 포함하기에 적합한 예시적인 시스템인 반면, 도 9는 코어들(502) 중 하나 이상을 포함할 수 있는 예시적인 SoC(system on a chip)이다. 랩톱, 데스크톱, 핸드헬드 PC, PDA(personal digital assistant), 엔지니어링 워크스테이션, 서버, 네트워크 장치, 네트워크 허브, 스위치, 임베디드 프로세서, DSP(digital signal processor), 그래픽 장치, 비디오 게임 장치, 셋톱 박스, 마이크로 컨트롤러, 셀폰, 휴대용 미디어 플레이어, 핸드헬드 장치, 및 다양한 다른 전자 장치에 대한 기술 분야에 공지된 다른 시스템 설계 및 구성도 역시 적합하다. 일반적으로, 본 명세서에 개시되어 있는 것과 같은 프로세서 및/또는 기타 실행 논리를 포함할 수 있는 아주 다양한 시스템 또는 전자 장치가 일반적으로 적합하다.

이제 도 6을 참조하면, 본 발명의 일 실시예에 따른 시스템(600)의 블록도가 도시되어 있다. 시스템(600)은 GMCH(graphics memory controller hub)(620)에 결합되어 있는 하나 이상의 프로세서들(610, 615)을 포함할 수 있다. 부가의 프로세서(615)의 선택적인 특성은 도 6에서 파선으로 나타내어져 있다.

각각의 프로세서(610, 615)는 프로세서(500)의 어떤 버전일 수 있다. 그렇지만, 유의할 점은, 통합된 그래픽 논리 및 통합된 메모리 제어 유닛이 프로세서들(610, 615)에 존재하지 않을 수 있다는 것이다. 도 6은 GMCH(620)가, 예를 들어, DRAM(dynamic random access memory)일 수 있는 메모리(640)에 결합되어 있을 수 있다는 것을 나타내고 있다. DRAM은, 적어도 하나의 실시예에서, 비휘발성 캐시와 연관되어 있을 수 있다.

GMCH(620)는 칩셋, 또는 칩셋의 일부분일 수 있다. GMCH(620)는 프로세서(들)(610, 615)와 통신하고 프로세서(들)(610, 615)와 메모리(640) 사이의 상호작용을 제어할 수 있다. GMCH(620)는 또한 프로세서(들)(610, 615)와 시스템(600)의 다른 요소들 사이의 가속 버스 인터페이스(accelerated bus interface)로서 기능할 수 있다. 적어도 하나의 실시예에서, GMCH(620)는 FSB(frontside bus)(695) 등의 멀티-드롭 버스(multi-drop bus)를 통해 프로세서(들)(610, 615)와 통신한다.

게다가, GMCH(620)는 (평판 디스플레이 등의) 디스플레이(645)에 결합되어 있다. GMCH(620)는 통합된 그래픽 가속기를 포함할 수 있다. GMCH(620)는 또한 다양한 주변 장치들을 시스템(600)에 결합시키는 데 사용될 수 있는 ICH[I/O(input/output) controller hub](650)에 결합되어 있다. 다른 주변 장치(670)와 함께, ICH(650)에 결합되어 있는 개별 그래픽 장치일 수 있는 외부 그래픽 장치(660)가, 예를 들어, 도 6의 실시예에 도시되어 있다.

다른 대안으로서, 부가의 또는 상이한 프로세서들이 또한 시스템(600)에 존재할 수 있다. 예를 들어, 부가의 프로세서(들)(615)는 프로세서(610)와 동일한 부가의 프로세서(들), 프로세서(610)에 대해 이기종이거나 비대칭인 부가의 프로세서(들), 가속기[예컨대, 그래픽 가속기 또는 DSP(digital signal processing) 유닛 등], FPGA(field programmable gate array), 또는 임의의 다른 프로세서를 포함할 수 있다. 아키텍처, 마이크로 아키텍처, 열적, 전력 소비 특성 등을 비롯한 다양한 장점 척도(metric of merit)의 면에서 물리 자원들(610, 615) 간에 다양한 차이점이 있을 수 있다. 이들 차이점은 사실상 프로세서들(610, 615) 간의 비대칭 및 이질성(heterogeneity)으로서 나타날 수 있다. 적어도 하나의 실시예에서, 다양한 프로세서들(610, 615)이 동일한 다이 패키지에 존재할 수 있다.

이제 도 7을 참조하면, 본 발명의 일 실시예에 따른 제2 시스템(700)의 블록도가 도시되어 있다. 도 7에 도시된 바와 같이, 멀티프로세서 시스템(700)은 점대점 상호연결 시스템이고, 점대점 상호연결부(750)를 통해 결합되어 있는 제1 프로세서(770) 및 제2 프로세서(780)를 포함하고 있다. 프로세서들(770 및 780) 각각은, 프로세서들(610, 615) 중 하나 이상과 같이, 프로세서(500)의 어떤 버전일 수 있다.

단지 2개의 프로세서(770, 780)로 도시되어 있지만, 본 발명의 범위가 그것으로 제한되지 않는다는 것을 잘 알 것이다. 다른 실시예들에서, 주어진 프로세서에 하나 이상의 부가의 프로세서가 존재할 수 있다.

프로세서들(770 및 780)은, 각각, 통합된 메모리 제어기 유닛(772 및 782)을 포함하는 것으로 도시되어 있다. 프로세서(770)는 또한, 그의 버스 제어기 유닛의 일부로서, P-P(point-to-point) 인터페이스(776 및 778)를 포함하고; 이와 유사하게, 제2 프로세서(780)는 P-P 인터페이스(786 및 788)를 포함하고 있다. 프로세서들(770, 780)은 P-P(point-to-point) 인터페이스 회로(778, 788)를 사용하여 P-P 인터페이스(750)를 통해 정보를 교환할 수 있다. 도 7에 도시된 바와 같이, IMC(772 및 782)는 프로세서들을 각자의 메모리, 즉 각자의 프로세서에 로컬적으로 접속되어 있는 주 메모리의 일부분일 수 있는 메모리(732) 및 메모리(734)에 결합시킨다.

프로세서들(770, 780) 각각은 점대점 인터페이스 회로(776, 794, 786, 798)를 사용하여 개개의 P-P 인터페이스(752, 754)를 통해 칩셋(790)과 정보를 교환할 수 있다. 칩셋(790)은 또한 고성능 그래픽 인터페이스(739)를 통해 고성능 그래픽 회로(738)와 정보를 교환할 수 있다.

공유 캐시(도시 생략)가 프로세서 내에 또는 양 프로세서의 외부에 포함되어 있을 수 있지만, P-P 상호연결부를 통해 프로세서와 연결되어 있으며, 따라서 프로세서가 저전력 모드에 있는 경우, 어느 한 프로세서 또는 양 프로세서의 로컬 캐시 정보가 공유 캐시에 저장될 수 있다.

칩셋(790)은 인터페이스(796)를 통해 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제1 버스(716)는 PCI(Peripheral Component Interconnect) 버스일 수 있거나, PCI Express 버스 또는 다른 3세대 I/O 상호연결 버스 등의 버스일 수 있지만, 본 발명의 범위가 그것으로 제한되지 않는다.

도 7에 도시된 바와 같이, 제1 버스(716)를 제2 버스(720)에 결합시키는 버스 브리지(718)와 함께, 다양한 I/O 장치(714)가 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제2 버스(720)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(722), 통신 장치(727), 그리고 명령어/코드 및 데이터(730)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 장치 등의 저장 유닛(728)을 비롯한 다양한 장치들이 제2 버스(720)에 결합될 수 있다. 게다가, 오디오 I/O(724)가 제2 버스(720)에 결합될 수 있다. 유의할 점은, 기타 아키텍처들이 가능하다는 것이다. 예를 들어, 도 7의 점대점 아키텍처 대신에, 시스템은 멀티-드롭 버스 또는 기타 이러한 아키텍처를 구현할 수 있다.

이제 도 8을 참조하면, 본 발명의 일 실시예에 따른 제3 시스템(800)의 블록도가 도시되어 있다. 도 7 및 도 8에서의 유사한 요소들은 유사한 참조 번호를 지니고 있으며, 도 8의 다른 측면들을 불명료하게 하는 것을 피하기 위해 도 7의 특정의 측면이 도 8로부터 생략되어 있다.

도 8은 프로세서(870, 880)가, 각각, 통합된 메모리 및 I/O 제어 논리("CL")(872 및 882)를 포함할 수 있다는 것을 나타내고 있다. 적어도 하나의 실시예에서, CL(872, 882)은 도 5 및 도 7과 관련하여 앞서 기술된 것과 같은 통합된 메모리 제어기 유닛을 포함할 수 있다. 그에 부가하여, CL(872, 882)은 또한 I/O 제어 논리를 포함할 수 있다. 도 8은 메모리(832, 834)가 CL(872, 882)에 결합되어 있을 뿐만 아니라 I/O 장치(814)가 또한 제어 논리(872, 882)에 결합되어 있는 것을 나타내고 있다. 레거시 I/O 장치(815)는 칩셋(890)에 결합되어 있다.

이제 도 9를 참조하면, 본 발명의 일 실시예에 따른 SoC(900)의 블록도가 도시되어 있다. 도 5에서의 유사한 요소들은 유사한 참조 번호를 지니고 있다. 또한, 파선 박스는 보다 진보된 SoC 상의 선택적인 특징이다. 도 9에서, 상호연결 유닛(들)(902)은 하나 이상의 코어들(502A 내지 502N)의 세트 및 공유 캐시 유닛(들)(506)을 포함하는 응용 프로그램 프로세서(910); 시스템 에이전트 유닛(510); 버스 제어기 유닛(들)(516); 통합된 메모리 제어기 유닛(들)(514); 통합된 그래픽 논리(508), 정지 및/또는 비디오 카메라 기능을 제공하는 영상 프로세서(924), 하드웨어 오디오 가속을 제공하는 오디오 프로세서(926), 및 비디오 인코딩/디코딩 가속을 제공하는 비디오 프로세서(928)를 포함할 수 있는 하나 이상의 미디어 프로세서들(920)의 세트; SRAM(static random access memory) 유닛(930); DMA(direct memory access) 유닛(932); 및 하나 이상의 외부 디스플레이에 결합하기 위한 디스플레이 유닛(940)에 결합되어 있다.

도 10은 일 실시예에 따른 적어도 하나의 명령어를 수행할 수 있는 CPU(central processing unit) 및 GPU(graphics processing unit)를 포함하는 프로세서를 나타낸 것이다. 일 실시예에서, 적어도 하나의 실시예에 따른 연산들을 수행하는 명령어가 CPU에 의해 수행될 수 있을 것이다. 다른 실시예에서, 명령어가 GPU에 의해 수행될 수 있을 것이다. 또 다른 실시예에서, 명령어가 GPU 및 CPU에 의해 수행되는 연산들의 조합을 통해 수행될 수 있다. 예를 들어, 일 실시예에서, 일 실시예에 따른 명령어가 수신되고 GPU 상에서 실행하기 위해 디코딩될 수 있다. 그렇지만, 디코딩된 명령어 내의 하나 이상의 연산들이 CPU에 의해 수행될 수 있고, 결과가 명령어의 최종적인 회수를 위해 GPU로 반환된다. 이와 달리, 어떤 실시예들에서, CPU는 주 프로세서로서 기능할 수 있고, GPU는 코프로세서로서 기능할 수 있다.

어떤 실시예들에서, 높은 병렬 처리율(highly parallel, throughput)의 프로세서들로부터 이득을 보는 명령어는 GPU에 의해 수행될 수 있는 반면, 고도로 파이프라인화된(deeply pipelined) 아키텍처로부터 이득을 보는 프로세서의 성능으로부터 이득을 보는 명령어는 CPU에 의해 수행될 수 있다. 예를 들어, 그래픽, 과학 응용 프로그램, 금융 응용 프로그램, 및 기타 병렬 작업 부하는 GPU의 성능으로부터 이득을 볼 수 있고 그에 따라 실행될 수 있는 반면, 운영 체제 커널 또는 응용 프로그램 코드 등의 보다 순차적인 응용 프로그램은 CPU에 더 적합할 수 있다.

도 10에서, 프로세서(1000)는 CPU(1005), GPU(1010), 영상 프로세서(1015), 비디오 프로세서(1020), USB 제어기(1025), UART 제어기(1030), SPI/SDIO 제어기(1035), 디스플레이 장치(1040), HDMI(High-Definition Multimedia Interface) 제어기(1045), MIPI 제어기(1050), 플래시 메모리 제어기(1055), DDR(dual data rate) 제어기(1060), 보안 엔진(1065), 및 I²S/I²C(Integrated Interchip Sound/Inter-Integrated Circuit) 인터페이스(1070)를 포함하고 있다. 추가의 CPU 또는 GPU 및 기타 주변 장치 인터페이스 제어기를 비롯한 기타 논리 및 회로가 도 10의 프로세서에 포함될 수 있다.

적어도 하나의 실시예의 하나 이상의 측면들은, 기계에 의해 판독될 때, 기계로 하여금 본 명세서에 기술된 기법들을 수행하는 논리를 제조하게 하는, 프로세서 내에서의 다양한 논리를 나타내는 기계 판독가능 매체에 저장되어 있는 대표적인 데이터로 구현될 수 있다. "IP 코어"라고 하는 이러한 표현들은 유형의 기계 판독가능 매체("테이프")에 저장되고, 논리 또는 프로세서를 실제로 만드는 제조 기계에 로드하기 위해, 다양한 고객 또는 제조 시설에 공급될 수 있다. 예를 들어, ARM Holdings, Ltd.에 의해 개발된 Cortex 계열의 프로세서 등의 IP 코어 및 중국 과학원의 ICT(Institute of Computing Technology)에 의해 개발된 Loongson IP 코어가 Texas Instruments, Qualcomm, Apple, 또는 Samsung 등의 다양한 고객 또는 실시권자에게 사용허가되거나 판매되고 이들 고객 또는 실시권자에 의해 생산된 프로세서에 구현될 수 있다.

도 11은 일 실시예에 따른 IP 코어의 개발을 예시하는 블록도를 나타낸 것이다. 저장 장치(1130)는 시뮬레이션 소프트웨어(1120) 및/또는 하드웨어 또는 소프트웨어 모델(1110)을 포함하고 있다. 일 실시예에서, IP 코어 설계를 표현하는 데이터가 메모리(1140)(예컨대, 하드 디스크), 유선 연결(예컨대, 인터넷)(1150) 또는 무선 연결(1160)을 통해 저장 장치(1130)에 제공될 수 있다. 시뮬레이션 도구 및 모델에 의해 발생된 IP 코어 정보는 이어서 IP 코어가 적어도 하나의 실시예에 따른 적어도 하나 명령어를 수행하기 위해 써드 파티에 의해 제조될 수 있는 제조 시설로 전송될 수 있다.

어떤 실시예들에서, 하나 이상의 명령어는 제1 유형 또는 아키텍처(예컨대, x86)에 대응하고 상이한 유형 또는 아키텍처(예컨대, ARM)의 프로세서 상에서 변환 또는 에뮬레이트될 수 있다. 일 실시예에 따른 명령어는, 따라서, ARM, x86, MIPS, GPU, 또는 기타 프로세서 유형 또는 아키텍처를 비롯한 임의의 프로세서 또는 프로세서 유형 상에서 수행될 수 있다.

도 12는 일 실시예에 따른, 제1 유형의 명령어가 상이한 유형의 프로세서에 의해 어떻게 에뮬레이트되는지를 나타내고 있다. 도 12에서, 프로그램(1205)은 일 실시예에 따른 명령어와 동일하거나 실질적으로 동일한 기능을 수행할 수 있는 어떤 명령어들을 포함한다. 그렇지만, 프로그램(1205)의 명령어는 프로세서(1215)와 상이하거나 호환되지 않는 유형 및/또는 형식일 수 있고, 이는 프로그램(1205)에서의 유형의 명령어가 프로세서(1215)에 의해 기본적으로 실행될 수 없을지도 모른다는 것을 의미한다. 그렇지만, 에뮬레이션 논리(1210)의 도움으로, 프로그램(1205)의 명령어는 프로세서(1215)에 의해 기본적으로 실행될 수 있는 명령어로 변환된다. 일 실시예에서, 에뮬레이션 논리는 하드웨어로 구현되어 있다. 다른 실시예에서, 에뮬레이션 논리는 프로그램(1205)에서의 유형의 명령어를 프로세서(1215)에 의해 기본적으로 실행가능한 유형으로 변환하는 소프트웨어를 포함하는 유형의(tangible) 기계 판독가능 매체에 구현되어 있다. 다른 실시예들에서, 에뮬레이션 논리는 고정 기능 또는 프로그램가능 하드웨어와 유형의(tangible) 기계 판독가능 매체에 저장되어 있는 프로그램의 조합이다. 일 실시예에서, 프로세서는 에뮬레이션 논리를 포함하는 반면, 다른 실시예들에서, 에뮬레이션 논리는 프로세서의 외부에 존재하고 써드 파티에 의해 제공된다. 일 실시예에서, 프로세서는 프로세서에 포함되어 있거나 그와 연관되어 있는 마이크로코드 또는 펌웨어를 실행함으로써 소프트웨어를 포함하는 유형의(tangible) 기계 판독가능 매체에 구현된 에뮬레이션 논리를 로드할 수 있다.

도 13은 본 발명의 실시예들에 따른, 소스 명령어 세트에서의 바이너리 명령어를 대상 명령어 세트에서의 바이너리 명령어로 변환하기 위해 소프트웨어 명령어 변환기를 사용하는 것을 대비하는 블록도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 다른 대안으로서, 명령어 변환기가 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합으로 구현될 수 있다. 도 13은 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316)에 의해 기본적으로 실행될 수 있는 x86 바이너리 코드(1306)를 발생하기 위해 고수준 언어(1302)로 된 프로그램이 x86 컴파일러(1304)를 사용하여 컴파일될 수 있다는 것을 나타낸 것이다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 결과를 달성하기 위해, (1) Intel x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서 상에서 실행되도록 되어 있는 응용 프로그램 또는 다른 소프트웨어의 오브젝트 코드 버전을 호환가능하게 실행하거나 다른 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1304)는, 부가의 링크(linkage) 처리에 의해 또는 부가의 링크 처리 없이, 적어도 하나의 x86 명령어 세트 코어(1316)를 갖는 프로세서 상에서 실행될 수 있는 x86 바이너리 코드(1306)(예컨대, 오브젝트 코드)를 발생하는 동작을 하는 컴파일러를 나타낸다. 이와 유사하게, 도 13은 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(1314)(예컨대, 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어를 갖는 프로세서)에 의해 기본적으로 실행될 수 있는 대안의 명령어 세트 바이너리 코드(1310)를 발생하기 위해 고수준 언어(1302)로 된 프로그램이 대안의 명령어 세트 컴파일러(1308)를 사용하여 컴파일될 수 있다는 것을 나타낸 것이다. 명령어 변환기(1312)는 x86 바이너리 코드(1306)를 x86 명령어 세트 코어를 갖지 않는 프로세서(1314)에 의해 기본적으로 실행될 수 있는 코드로 변환하는 데 사용된다. 이것을 할 수 있는 명령어 변환기를 만드는 것이 어렵기 때문에 변환된 코드가 대안의 명령어 세트 바이너리 코드(1310)와 동일하지 않을 가능성이 있지만; 변환된 코드는 일반적인 연산을 달성할 것이고 대안의 명령어 세트로부터의 명령어로 이루어져 있을 것이다. 이와 같이, 명령어 변환기(1312)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 기타 전자 장치가 x86 바이너리 코드(1306)를 실행할 수 있게 해주는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.

도 14는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세서 마이크로 아키텍처의 한 대안의 실시예의 요소들을 나타낸 것이다. 프로세서 마이크로 아키텍처(1400)의 실시예들은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어의 실행을 위한 파이프라인(400)의 일부 또는 코어(490)의 일부[예컨대, 프런트 엔드 유닛(430) 및 실행 엔진 유닛(450)]일 수 있다. 장치(1400)의 실시예들은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어 - 이 명령어는 제1 소스 데이터 피연산자, 제2 소스 데이터 피연산자, 제3 소스 데이터 피연산자, 및 연산 유형을 지정함 - 를 디코딩하기 위해 디코드 스테이지[예컨대, 디코드(406)] 또는 디코더[예컨대, 디코드 유닛(440)]와 결합되어 있을 수 있다. 하나 이상의 실행 유닛[예컨대, 실행 유닛(462) 및/또는 실행 유닛(464)]은, 디코딩된 명령어에 응답하여, 제1 소스 데이터 피연산자로부터의 데이터와 제2 소스 데이터 피연산자로부터의 데이터 간에 지정된 연산 유형(예컨대, 비트별 논리 OR 또는 비트별 논리 AND)에 따라 제1 논리 연산을 수행하고, 제3 소스 데이터 피연산자로부터의 데이터와 제1 논리 연산의 결과 간의 제2 논리 연산(예컨대, 테스트 연산, 또는 비파괴적 비트별 논리 AND)을 수행하여 조건 플래그를 세트시킨다.

예를 들어, 프로세서 파이프라인(1400)의 실시예들은 페치 스테이지(1402), 명령어 큐 스테이지(1403), 길이 디코딩 스테이지(1404), 매크로 명령어 융합 스테이지(1405), 디코드 스테이지(1406), 마이크로-op 저장 스테이지(1407), 마이크로-op 융합 스테이지(1411), 스케줄링(디스패치 또는 발행이라고도 함) 스테이지(1412), 실행 스테이지(1416), 및 라이트백/메모리 기입 스테이지(1418)를 포함한다. 프로세서 파이프라인(1400)의 실시예들은 또한, 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 것과 관련하여, 프로세서 파이프라인(1400)의 기능적 측면들을 이해하는 데 필요하지 않은 다른 파이프라인 스테이지들(이 예시에 도시되어 있지 않음)을 포함할 수 있다.

프로세서 파이프라인(1400)의 어떤 실시예들에서, 디코드 스테이지(1406)는, 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 제1 명령어를 디코딩할 때, 제1 명령어를 매크로 명령어 융합 스테이지(1405)에 의해 명령어 큐 스테이지(1403)로부터의 제1 명령어와 융합가능한 것으로 식별되는 분기 명령어와 융합시키고 프로세서 파이프라인(1400)에서 실행하기 위해 마이크로-op 저장 스테이지(1407)에 저장할 단일의 융합된 마이크로-연산을 생성한다.

프로세서 파이프라인(1400)의 어떤 대안의 실시예들에서, 페치 스테이지(1402)는 제1 피연산자 목적지를 지정하는 제1 논리 명령어(예컨대, 비트별 논리 OR, 또는 비트별 논리 AND 명령어); 제2 피연산자 소스를 지정하는 제2 명령어(예컨대, 비트별 논리 AND, 또는 비파괴적 테스트 명령어); 및 분기 조건을 지정하는 제3 명령어[예컨대, JZ(jump-zero), JNZ(jump-not-zero), 또는 어떤 다른 JCC(jump-condition-code) 명령어]를 비롯한 다수의 명령어를 페치할 수 있다. 페치 스테이지(1402)는 명령어를 명령어 큐 스테이지(1403)에 저장하고, 여기서 길이 디코딩 스테이지(1404) 및 매크로 명령어 융합 스테이지(1405)의 프리디코딩 논리는 명령어 경계를 확인하고 디코드 스테이지(1406)에서 디코딩하기 위한 융합가능 명령어를 식별한다. 디코드 스테이지(1406)는 명령어들의 일부분 - , 그 일부분은, 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고(예컨대, 단일의 레지스터임) 상기 분기 조건이 제2 명령어에 의존하는 경우(예컨대, 제2 명령어가 제3 명령어에 의해 분기 조건으로서 사용되는 조건 코드를 변경할 마지막 명령어인 경우), 제1 및 제2 명령어 둘 다를 포함함 - 을 단일의 마이크로-연산으로 융합시킬 수 있다. 어떤 실시예들에서, 융합되는 일부분은 제1, 제2 및 제3 명령어를 포함할 수 있다(예컨대, 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 제2 및 제3 명령어가 순차적이며, 제2 명령어가 테스트 명령어인 경우). 어떤 대안의 실시예들에서, 융합되는 일부분은 제1 및 제2 명령어만을 포함할 수 있고, 여기서 디코드 스테이지(1406)는 제1 및 제2 명령어를 프로세서 파이프라인(1400)에서 실행하기 위해 마이크로-op 저장 스테이지(1407)에 저장될 다수의 테스트 소스에 대한 OR-테스트 또는 AND-테스트 기능을 제공하는 단일의 마이크로-연산으로 디코딩한다.

프로세서 파이프라인(1400)의 어떤 대안의 실시예들에서, 마이크로-op 저장 스테이지(1407)는 또한 분기 조건이 다수의 테스트 소스에 대한 OR-테스트 또는 AND-테스트 기능을 제공하는 단일의 제1 마이크로-연산에 의존하는 경우 상기 제3 명령어에 대한 제2 마이크로-연산을 상기 단일의 마이크로-연산과 융합하기 위해 마이크로-op 융합 스테이지(1411)와 결합될 수 있다. 이러한 실시예에서, 스케줄링 스테이지(1412)는 실행 스테이지(1416)로 그리고 이어서 라이트백/메모리 기입 스테이지(1418)로 발행할 단지 하나의 융합된 마이크로-연산을 수신할 수 있고, 그 하나의 융합된 마이크로-연산은 다수의 테스트 소스에 대한 OR-테스트 또는 AND-테스트 기능 및 결과에 따른 분기를 제공한다.

어떤 빈번히 실행되는 명령어 시퀀스 이디엄은 2개의 소스 데이터 피연산자를 결합하는 논리 연산(예컨대, 어느 하나의 소스에 있는 비트가 1인지를 테스트할 때의 OR, 어느 하나의 소스에 있는 비트가 0인지를 테스트할 때의 AND); 비교 또는 테스트 명령어(예컨대, 논리 연산의 결과를 마스크와 대조하여 TEST함); 및 조건 분기(예컨대, 제로 플래그가 TEST에 의해 세트되는/세트되지 않는 경우 보다 느린 일반 코드 시퀀스로 점프하는 JZ/JNZ)를 포함할 수 있다. 프로세서 디코드 논리는 비교 명령어 또는 테스트 명령어(예컨대, TEST)를 조건 분기 명령어(예컨대, JZ)와 결합시킬 시에 매크로 융합을 사용할 수 있다.

어떤 실시예들은 또한 하나의 논리 명령어(예컨대, OR)를 종래 기술의 테스트 명령어와 융합함으로써 동적으로 테스트 명령어를 발생할 수 있다. 다른 실시예들은 동적으로 그렇지만 JIT 컴파일러를 통해 테스트 명령어를 발생한다. 어떤 실시예들은 또한 테스트 명령어를 차후의 조건 분기 명령어(예컨대, JZ)와 융합하고, 조건 플래그가 어떻게 세트되는지에 따라 분기를 수행할 수 있다. 이와 같이, 빈번히 실행되는 명령어 시퀀스 이디엄이 단일의 명령어로 융합가능할 수 있고, 그 결과 런타임 시에 프로세서 내에서 하나의 마이크로-연산 시퀀스가 얻어진다.

도 15a는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 융합된 명령어 구조(1501)의 일 실시예에 대한 흐름도를 나타낸 것이다. 제1 피연산자 목적지 TEMP를 지정하는 제1 논리 명령어(예컨대, 비트별 논리 OR, 또는 비트별 논리 AND 명령어), 및 제2 피연산자 소스를 지정하는 제2 명령어 TEST(예컨대, 비파괴적 TEST 명령어)는 [예컨대, 페치 스테이지(1402)에 의해] 명령어 큐(IQ)(1510)에 저장된다. 분기 조건을 지정하는 제3 명령어(1514)[예컨대, JCC(jump-condition-code) 명령어]도 역시 IQ(1510)에[예컨대, 명령어 큐 스테이지(1403)에] 저장된다. [예컨대, 길이 디코딩 스테이지(1404) 및 매크로 명령어 융합 스테이지(1405)의] 프리디코딩 논리는 명령어 경계를 확인하고 [예컨대, 디코드 스테이지(1406)에서] 디코딩하기 위한 융합가능 명령어들(1512)을 식별한다. [예컨대, 디코드 스테이지(1406)에서의] 디코딩 동안, 명령어들[예컨대, 명령어들(1512)]의 일부분 - , 그 일부분은, 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고(예컨대, 단일의 레지스터 TEMP임) 상기 분기 조건 코드(CC)이 제2 명령어에 의존하는 경우(예컨대, 제2 명령어가 제3 명령어에 의해 분기 조건으로서 사용되는 CC를 변경할 마지막 명령어인 경우), 제1 및 제2 명령어(1512) 둘 다를 포함함 - 은 단일의 마이크로-연산(1522)으로 융합될 수 있다. 어떤 대안의 실시예들에서, 융합되는 일부분은 제1 및 제2 명령어(1512)만을 포함할 수 있고, 여기서 프로세서는 제1 및 제2 명령어(1512)를 마이크로-op 저장소(1520)에[예컨대, 프로세서 파이프라인(1400)에서 실행하기 위해 마이크로-op 저장 스테이지(1407)에] 저장될 다수의 테스트 소스에 대한 OR-테스트 또는 AND-테스트 기능을 제공하는 단일의 마이크로-연산(1522)으로 디코딩한다. 어떤 실시예들에서, 마이크로-op 저장소(1520)는 또한 분기 조건이 다수의 테스트 소스에 대한 OR-테스트 또는 AND-테스트 기능을 제공하는 단일의 제1 마이크로-연산(1522)에 의존하는 경우 (예를 들어, 마이크로-op 융합 스테이지(1411)에서) 상기 제3 명령어(1514)에 대한 제2 마이크로-연산(1524)을 상기 단일의 제1 마이크로-연산(1522)과 융합하기 위해 마이크로-op 융합 논리와 결합될 수 있다. 이러한 실시예에서, 하나의 융합된 마이크로-연산(1526)은 [예컨대, 프로세서 파이프라인(1400)에서 실행하기 위해] 마이크로-op 저장소(1520)에 다시 저장될 수 있고, 그 하나의 융합된 마이크로-연산(1526)은 다수의 테스트 소스에 대한 OR-테스트 또는 AND-테스트 기능 및 얻어지는 CC에 따른 분기를 제공한다.

어떤 실시예들에서, 융합되는 일부분은 제1, 제2 및 제3 명령어를 포함할 수 있다(예컨대, 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 제2 및 제3 명령어가 순차적이며, 제2 또는 중간 명령어가 테스트 명령어인 경우).

도 15b는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능 및 얻어진 CC에 따른 분기를 제공하는 융합된 명령어 구조(1502)의 대안의 실시예에 대한 흐름도를 나타낸 것이다. 제1 피연산자 목적지 TEMP를 지정하는 제1 논리 명령어(예컨대, 비트별 논리 OR, 또는 비트별 논리 AND 명령어), 제2 피연산자 소스를 지정하는 제2 명령어 TEST(예컨대, 비파괴적 TEST 명령어), 및 분기 조건을 지정하는 제3 명령어[예컨대, JCC(jump-condition-code) 명령어]는 IQ(1510)에[예컨대, 페치 스테이지(1402)에 의해 명령어 큐 스테이지(1403)에] 저장된다. [예컨대, 길이 디코딩 스테이지(1404) 및 매크로 명령어 융합 스테이지(1405)의] 프리디코딩 논리는 명령어 경계를 확인하고 [예컨대, 디코드 스테이지(1406)에서] 디코딩하기 위한 융합가능 명령어들(1516)을 식별한다. [예컨대, 디코드 스테이지(1406)에서의] 디코딩 동안, 명령어들[예컨대, 명령어들(1516)]의 일부분은 단일의 마이크로-연산(1526)으로 융합될 수 있고, 제1 피연산자 목적지 및 제2 피연산자 소스가 동일하고(예컨대, TEMP임), 제2 명령어(예컨대, TEST) 및 제3 명령어(예컨대, JCC)가 순차적이며, 제2 또는 중간 명령어가 [예컨대, 프로세서 파이프라인(1400)에서의] 실행의 결과 분기 CC를 변경하는 TEST 등의 명령어인 경우, 그 일부분은 제1, 제2 및 제3 명령어(1516)를 포함한다.

어떤 실시예들에서, 프로세서 ISA(instruction set architecture)는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 대안의 유형의 매크로 명령어 TEST2를 제공할 수 있다. 이러한 실시예에서, 단일의 마이크로-연산으로 융합될 수 있을 명령어들의 일부분을 식별하는 작업이 단순화될 수 있다.

도 15c는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능 및 얻어진 CC에 따른 분기를 제공하는 융합된 명령어 구조(1503)의 다른 대안의 실시예에 대한 흐름도를 나타낸 것이다. 제1 소스 데이터 피연산자, 제2 소스 데이터 피연산자, 제3 소스 데이터 피연산자, 및 연산 유형(예컨대, OR-테스트 또는 AND-테스트 명령어)을 지정하는 제1 명령어 TEST2, 및 분기 조건을 지정하는 제2 분기 명령어[예컨대, JCC(jump-condition-code) 명령어]는 IQ(1511)에[페치 스테이지(1402)에 의해 명령어 큐 스테이지(1403)에] 저장되고, 여기서 디코드 스테이지[예컨대, 디코드 스테이지(1406)]는, 제1 명령어를 디코딩할 때, 다수의 테스트 소스에 대한 OR-테스트 또는 AND-테스트 기능 및 얻어진 CC에 따른 분기를 제공하는 단일의 융합된 마이크로-연산(1526)으로서 실행하기 위해 제1 명령어를 분기 명령어와 융합시키며, 단일의 융합된 마이크로-연산(1526)은 마이크로-op 저장소(1520)에[프로세서 파이프라인(1400)에서 실행하기 위해 마이크로-op 저장 스테이지(1407)에] 저장된다.

이와 같이, 융합가능 명령어 및 논리의 실시예들은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공할 수 있다. 어떤 실시예들에서, 프로세서 디코드 스테이지(1406)는 실행을 위해 새로운 테스트 명령어(예컨대, OR-테스트 또는 AND-테스트 등)를 디코딩할 수 있고, 이 명령어는 제1, 제2 및 제3 소스 데이터 피연산자와 연산 유형(예컨대, OR-테스트 또는 AND-테스트)을 지정하고 있다. 실행 유닛[예컨대, 실행 유닛(462) 및/또는 실행 유닛(464)]은, 디코딩된 테스트 명령어에 응답하여, 제1 소스 데이터 피연산자로부터의 데이터와 제2 소스 데이터 피연산자로부터의 데이터 간의 지정된 연산 유형에 따른 하나의 논리 연산(예컨대, OR)을 수행하고, 제3 소스 데이터 피연산자로부터의 데이터와 제1 논리 연산의 결과 간의 제2 논리 연산(예컨대, AND)을 수행하여 조건 플래그를 세트시킨다. 어떤 대안의 실시예들에서, 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 처리가 전용 하드웨어에 의해 수행될 수 있다. 어떤 다른 대안의 실시예들에서, 이러한 처리는 범용 기계에 의해 또는 특수 목적 기계에 의해 또는 어떤 조합에 의해 실행가능한 소프트웨어 또는 펌웨어 연산 코드에 의해 수행될 수 있다.

도 16a는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세스(1601)의 일 실시예에 대한 흐름도를 나타낸 것이다. 언급한 바와 같이, 프로세스(1601) 및 본 명세서에 개시되어 있는 기타 프로세스들이 범용 기계에 의해 또는 특수 목적 기계에 의해 또는 이 둘의 조합에 의해 실행가능한 전용 하드웨어 또는 소프트웨어 또는 펌웨어 연산 코드들을 포함할 수 있는 처리 블록들에 의해 수행된다.

프로세스(1601)의 처리 블록(1610)에서, 제1 피연산자 목적지를 지정하는 제1 명령어가 페치된다. 처리 블록(1620)에서, 제2 피연산자 소스를 지정하는 제2 명령어가 페치된다. 처리 블록(1630)에서, 제1 및 제2 피연산자가 동일한지 여부가 판정된다. 아니오인 경우, 처리는 처리 블록(1610)에서 계속된다. 그렇지 않은 경우, 처리는 제1 및 제2 명령어가 단일의 마이크로-op 또는 마이크로-연산으로 융합되는 처리 블록(1640)에서 계속된다. 처리 블록(1650)에서, 제2 명령어에 의존하는 분기 조건을 지정하는 제3 명령어가 페치된다. 이어서, 처리 블록(1660)에서, 제3 명령어가 또한 단일의 마이크로-op 또는 마이크로-연산으로 융합된다.

도 16b는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세스(1602)의 대안의 실시예에 대한 흐름도를 나타낸 것이다. 프로세스(1602)의 처리 블록(1610)에서, 제1 피연산자 목적지를 지정하는 제1 명령어가 페치된다. 처리 블록(1620)에서, 제2 피연산자 소스를 지정하는 제2 명령어가 페치된다. 처리 블록(1650)에서, 제2 명령어에 의존하는 분기 조건을 지정하는 제3 명령어가 페치된다. 이어서, 처리 블록(1670)에서, 페치된 명령어들의 일부분이 융합되고, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고 분기 조건이 제2 명령어에 의존하는 경우, 이 일부분은 제1 및 제2 명령어 둘 다를 포함한다.

도 16c는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세스(1603)의 다른 대안의 실시예에 대한 흐름도를 나타낸 것이다. 프로세스(1603)의 처리 블록(1645)에서, 2개의 피연산자를 테스트하는 제1 명령어 - 제1 명령어는 제1 피연산자 소스, 제2 피연산자 소스, 제3 피연산자 소스, 및 연산 유형을 지정함 - 가 페치된다. 처리 블록(1655)에서, 제1 명령어에 의존하는 분기 조건 플래그를 지정하는 제2 명령어가 페치된다. 이어서, 처리 블록(1665)에서, 예를 들어, 분기 조건 플래그가 제1 명령어에 의존하는 경우 페치된 명령어들의 일부분이 융합되고, 그 일부분은 제1 및 제2 명령어 둘 다를 포함한다.

도 16d는 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 융합하는 프로세스(1604)의 다른 대안의 실시예에 대한 흐름도를 나타낸 것이다. 프로세스(1604)의 처리 블록(1647)에서, 제1 피연산자 소스 데이터, 제2 피연산자 소스 데이터, 제3 피연산자 소스 데이터, 및 연산 유형을 지정하는 제1 명령어가 실행을 위해 디코딩된다. 처리 블록(1649)에서, 제1 명령어에 대한 제1 마이크로-op 또는 마이크로-연산이 저장된다. 처리 블록(1657)에서, 분기 조건을 명시하는 제2 명령어가 실행을 위해 디코딩된다. 처리 블록(1659)에서, 제2 명령어에 대한 제2 마이크로-op 또는 마이크로-연산이 저장된다. 처리 블록(1667)에서, 분기 조건이 제1 명령어에 의존하는 경우, 제1 및 제2 마이크로-op가 단일의 마이크로-op로 융합된다.

어떤 실시예들은 새로운 테스트 명령어(예컨대, OR-테스트 또는 AND-테스트 명령어)를 동적으로 그렇지만 JIT 컴파일러를 통해 발생할 수 있다. 이들 실시예들은 또한 테스트 명령어를 차후의 조건 분기 명령어(예컨대, JZ)와 융합하고, 조건 플래그가 어떻게 세트되는지에 따라 분기를 수행할 수 있다. 이와 같이, 빈번히 실행되는 명령어 시퀀스 이디엄이 단일의 명령어로 융합가능할 수 있고, 그 결과 런타임 시에 프로세서 파이프라인 내에서 단일의 마이크로-연산이 얻어진다.

도 17은 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능을 제공하는 명령어를 실행하는 프로세스(1701)의 일 실시예에 대한 흐름도를 나타낸 것이다. 프로세스(1701)의 처리 블록(1710)에서, 제1 피연산자 소스 데이터, 제2 피연산자 소스 데이터, 제3 피연산자 소스 데이터, 및 연산 유형을 지정하는 제1 명령어가 실행을 위해 디코딩된다. 처리 블록(1720)에서, 하나 이상의 실행 유닛이, 디코딩된 제1 명령어에 응답하여, 제1 피연산자 소스로부터의 데이터와 제2 피연산자 소스로부터의 데이터 간에 지정된 연산 유형에 따른 제1 논리 연산을 수행한다. 처리 블록(1730)에서, 제3 피연산자 소스로부터의 데이터와 제1 논리 연산의 결과 간의 제2 연산이 수행되어 조건 플래그를 조건부로 세트시킨다. 처리 블록(1740)에서, 프로그램 흐름은 조건 플래그가 세트되는 경우 조건부로 분기한다. 어떤 실시예들에서, 다수의 테스트 소스에 대한 OR-테스트 및 AND-테스트 기능 및 얻어진 CC에 따른 분기를 제공하는 단일의 융합된 마이크로-op 또는 마이크로-연산에 응답하여 처리 블록들(1720 내지 1740)이 수행될 수 있다.

빈번히 실행되는 명령어 시퀀스 이디엄은 종종 2개의 소스 데이터 피연산자를 결합하는 논리 연산(예컨대, 어느 하나의 소스에 있는 비트가 1인지를 테스트할 때의 OR, 어느 하나의 소스에 있는 비트가 0인지를 테스트할 때의 AND); 비교 또는 테스트 명령어(예컨대, 논리 연산의 결과를 마스크와 대조하여 TEST함); 및 조건 분기(예컨대, 제로 플래그가 TEST에 의해 세트되는/세트되지 않는 경우 보다 느린 일반 코드 시퀀스로 점프하는 JZ/JNZ)를 포함할 수 있다. 프로세서 디코드 논리는 비교 명령어 또는 테스트 명령어(예컨대, TEST)를 조건 분기 명령어(예컨대, JZ)와 결합시킬 시에 매크로 융합을 사용할 수 있다.

본 명세서에 개시되어 있는 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 방식들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, 저장 시스템(휘발성 및 비휘발성 메모리 및/또는 저장 요소를 포함함), 적어도 하나의 입력 장치, 및 적어도 하나의 출력 장치를 포함하는 프로그램가능 시스템에서 실행되는 컴퓨터 프로그램 또는 프로그램 코드로서 구현될 수 있다.

본 명세서에 기술된 기능들을 수행하고 출력 정보를 발생하기 위해 프로그램 코드가 입력 명령어에 인가될 수 있다. 출력 정보가 공지된 방식으로 하나 이상의 출력 장치에 인가될 수 있다. 본 출원의 목적상, 처리 시스템은 프로세서[예를 들어, DSP(digital signal processor), 마이크로컨트롤러, ASIC(application specific integrated circuit), 또는 마이크로프로세서 등]를 가지는 임의의 시스템을 포함한다.

프로그램 코드는 처리 시스템과 통신하기 위해 고수준의 절차적 또는 객체 지향 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또는, 원하는 경우, 어셈블리어 또는 기계어로 구현될 수 있다. 실제로, 본 명세서에 기술된 메커니즘들은 범위가 임의의 특정의 프로그래밍 언어로 제한되지 않는다. 어느 경우든지, 이 언어는 컴파일되거나 인터프리트되는 언어일 수 있다.

적어도 하나의 실시예의 하나 이상의 측면들은, 기계에 의해 판독될 때, 기계로 하여금 본 명세서에 기술된 기법들을 수행하는 논리를 제조하게 하는, 프로세서 내에서의 다양한 논리를 나타내는 기계 판독가능 매체에 저장되어 있는 대표적인 명령어로 구현될 수 있다. "IP 코어"라고 하는 이러한 표현들은 유형의 기계 판독가능 매체에 저장되고, 논리 또는 프로세서를 실제로 만드는 제조 기계에 로드하기 위해, 다양한 고객 또는 제조 시설에 공급될 수 있다.

이러한 기계 판독가능 저장 매체는 하드 디스크, 임의의 다른 유형의 디스크[플로피 디스크, 광 디스크, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable) 및 광자기 디스크를 포함함], 반도체 장치[DRAM(dynamic random access memory), SRAM(static random access memory), EPROM(erasable programmable read-only memory) 등), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory)과 같은 ROM(read-only memory), RAM(random access memory) 등], 자기 또는 광 카드, 또는 전자 명령어를 저장하는 데 적합한 임의의 다른 유형의 매체 등의 저장 매체를 비롯한, 기계 또는 장치에 의해 제조 또는 형성되는 물품의 비일시적, 유형의(tangible) 구성을 포함할 수 있지만, 이들로 제한되지 않는다.

그에 따라, 본 발명의 실시예들은 또한 명령어를 포함하는 또는 본 명세서에 기술된 구조, 회로, 장치, 프로세서 및/또는 시스템 특징들을 정의하는 HDL(Hardware Description Language) 등의 설계 데이터를 포함하는 비일시적, 유형의 기계 판독가능 매체를 포함한다. 이러한 실시예들은 또한 프로그램 제품이라고 할 수 있다.

어떤 경우에, 소스 명령어 세트로부터 대상 명령어 세트(target instruction set)로 명령어를 변환하기 위해 명령어 변환기가 사용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로 변환(예컨대, 정적 바이너리 변환, 동적 컴파일을 포함하는 동적 바이너리 변환을 사용함), 모핑(morph), 에뮬레이트, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.

이와 같이, 적어도 하나의 실시예에 따른 하나 이상의 명령어들을 수행하는 기법들이 개시되어 있다. 특정의 예시적인 실시예가 기술되고 첨부 도면에 도시되어 있지만, 본 개시 내용을 연구하면 다양한 다른 수정들이 당업자에게 안출될 수 있기 때문에, 이러한 실시예들이 광의의 발명을 제한하는 것이 아니라 단지 예시하는 것이고 본 발명이 도시되고 기술된 특정의 구성 및 배열로 제한되지 않는다는 것을 잘 알 것이다. 성장이 빠르고 추가의 개선이 쉽게 예견되지 않는 이것과 같은 기술 영역에서, 개시된 실시예들은, 본 개시 내용의 원리들 또는 첨부된 청구항들의 범위를 벗어나지 않고 기술적 진보를 가능하게 해줌으로써 용이하게 되는 것처럼, 구성 및 상세가 용이하게 수정가능할 수 있다.

Claims

프로세서에서 명령어들을 융합하는 방법으로서,
제1 피연산자 목적지를 지정하는 제1 명령어, 제2 피연산자 소스를 지정하는 제2 명령어, 및 분기 조건을 지정하는 제3 명령어를 포함하는 복수의 명령어들을 페치하는 단계; 및
상기 복수의 명령어들의 일부분을 단일의 마이크로-연산으로 융합하는 단계
를 포함하고, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고 상기 분기 조건이 상기 제2 명령어에 의존하는 경우, 상기 일부분은 상기 제1 및 제2 명령어 둘 다를 포함하는 방법.
제1항에 있어서, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 상기 제2 및 제3 명령어가 순차적이며, 상기 제2 명령어가 테스트 명령어인 경우, 상기 일부분은 상기 제1, 제2 및 제3 명령어를 포함하는 방법.
제2항에 있어서, 상기 제1 명령어는 논리 OR 명령어인 방법.
제2항에 있어서, 상기 제1 명령어는 논리 AND 명령어인 방법.
제1항에 있어서, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 상기 제2 및 제3 명령어가 순차적이며, 상기 제2 명령어가 논리 AND 명령어인 경우, 상기 일부분은 상기 제1, 제2 및 제3 명령어를 포함하는 방법.
제1항에 있어서, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 상기 제2 및 제3 명령어가 순차적이며, 상기 제1 명령어가 논리 OR 명령어인 경우, 상기 일부분은 상기 제1, 제2 및 제3 명령어를 포함하는 방법.
제1항에 있어서, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 상기 제2 및 제3 명령어가 순차적이며, 상기 제1 명령어가 논리 AND 명령어인 경우, 상기 일부분은 상기 제1, 제2 및 제3 명령어를 포함하는 방법.
제1 피연산자 목적지를 지정하는 제1 명령어, 제2 피연산자 소스를 지정하는 제2 명령어, 및 분기 조건을 지정하는 제3 명령어를 포함하는 복수의 명령어들을 페치하는 제1 파이프라인 스테이지; 및
상기 복수의 명령어들의 일부분을 단일의 제1 마이크로-연산으로 디코딩하는 제2 파이프라인 스테이지
를 포함하고, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고 상기 분기 조건이 상기 제2 명령어에 의존하는 경우, 상기 일부분은 상기 제1 및 제2 명령어 둘 다를 포함하는 프로세서.
제8항에 있어서, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 상기 제2 및 제3 명령어가 순차적이며, 상기 제2 명령어가 테스트 명령어인 경우, 상기 일부분은 상기 제1, 제2 및 제3 명령어를 포함하는 프로세서.
제9항에 있어서, 상기 제1 명령어는 논리 OR 명령어인 프로세서.
제9항에 있어서, 상기 제1 명령어는 논리 AND 명령어인 프로세서.
제8항에 있어서, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 상기 제2 명령어가 테스트 명령어이며, 상기 제1 명령어가 논리 OR 명령어인 경우, 상기 일부분은 상기 제1 및 제2 명령어 둘 다를 포함하는 프로세서.
제12항에 있어서, 상기 분기 조건이 상기 제2 명령어에 의존하는 경우, 상기 제3 명령어에 대한 제2 마이크로-연산을 상기 단일의 제1 마이크로-연산과 융합하는 마이크로-융합 논리를 포함하는 제3 파이프라인 스테이지를 포함하는 프로세서.
제8항에 있어서, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 상기 제2 및 제3 명령어가 순차적이며, 상기 제1 명령어가 논리 OR 명령어인 경우, 상기 일부분은 상기 제1, 제2 및 제3 명령어를 포함하는 프로세서.
제8항에 있어서, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 상기 제2 및 제3 명령어가 순차적이며, 상기 제1 명령어가 논리 AND 명령어인 경우, 상기 일부분은 상기 제1, 제2 및 제3 명령어를 포함하는 프로세서.
프로세서에서 명령어들을 융합하는 시스템으로서,
복수의 명령어들을 저장하는 메모리; 및
프로세서를 포함하고, 상기 프로세서는
제1 피연산자 목적지를 지정하는 제1 명령어, 제2 피연산자 소스를 지정하는 제2 명령어, 및 분기 조건을 지정하는 제3 명령어를 포함하는 상기 복수의 명령어들을 페치하는 제1 파이프라인 스테이지; 및
상기 복수의 명령어들의 일부분을 단일의 마이크로-연산으로 디코딩하는 제2 파이프라인 스테이지
를 포함하고, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고 상기 분기 조건이 상기 제2 명령어에 의존하는 경우, 상기 일부분은 상기 제1 및 제2 명령어 둘 다를 포함하는 시스템.
제16항에 있어서, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고, 상기 제2 및 제3 명령어가 순차적이며, 상기 제2 명령어가 테스트 명령어인 경우, 상기 일부분은 상기 제1, 제2 및 제3 명령어를 포함하는 시스템.
제17항에 있어서, 상기 제1 명령어는 논리 OR 명령어인 시스템.
제17항에 있어서, 상기 제1 명령어는 논리 AND 명령어인 시스템.
제16항에 있어서, 상기 프로세서는
상기 분기 조건이 상기 제2 명령어에 의존하는 경우, 상기 제3 명령어에 대한 제2 마이크로-연산을 상기 단일의 제1 마이크로-연산과 융합하는 마이크로-융합 논리를 포함하는 제3 파이프라인 스테이지를 포함하는 시스템.
제1 피연산자 소스/목적지 및 제2 피연산자 소스를 지정하는 제1 명령어,
상기 제1 피연산자 소스 및 제3 피연산자 소스를 지정하는 제2 명령어, 및
분기 목표(branch target)를 지정하는 제3 명령어
를 디코딩하는 디코드 스테이지(decode stage) - 상기 디코드 스테이지는 단일의 융합된 마이크로-연산으로서 실행하기 위해 상기 제1 명령어 및 상기 제2 명령어를 상기 제3 명령어와 융합함 -; 및
상기 단일의 융합된 마이크로-연산에 응답하여,
상기 제1 피연산자 소스/목적지로부터의 데이터와 상기 제2 피연산자 소스로부터의 데이터 간에 제1 논리 연산을 수행하고,
상기 제3 피연산자 소스로부터의 데이터와 상기 제1 논리 연산의 결과 간에 제2 논리 연산을 수행하여 조건 플래그를 세트시키며,
상기 조건 플래그가 세트되는 경우 상기 분기 목표로의 조건 분기를 수행하는
하나 이상의 실행 유닛들을 포함하는 프로세서.
제21항에 있어서, 상기 제2 논리 연산을 수행하는 것은 논리 TEST 연산을 포함하고 조건부로 제로 플래그를 세트시키는 것을 포함하는 프로세서.
제22항에 있어서, 상기 제1 명령어에 따라, 상기 제1 피연산자 소스/목적지로부터의 데이터와 상기 제2 피연산자 소스로부터의 데이터 간에 논리 AND가 수행되는 프로세서.
제23항에 있어서, 상기 제1 명령어에 따라, 상기 제1 피연산자 소스/목적지로부터의 데이터와 상기 제2 피연산자 소스로부터의 데이터 간에 논리 OR가 수행되는 프로세서.
제1 피연산자 목적지를 지정하는 제1 명령어, 제2 피연산자 소스를 지정하는 제2 명령어, 및 분기 조건을 지정하는 제3 명령어를 포함하는 복수의 명령어들을 페치하는 제1 파이프라인 스테이지 - 상기 제1 명령어는 논리 명령어임 - ; 및
상기 복수의 명령어들의 일부분을 단일의 제1 마이크로-연산으로 디코딩하는 제2 파이프라인 스테이지
를 포함하고, 상기 제1 피연산자 목적지 및 상기 제2 피연산자 소스가 동일하고 상기 분기 조건이 상기 제2 명령어에 의존하는 때에, 상기 일부분은 상기 제1 및 제2 명령어 둘 다를 포함하는 프로세서.
제1 피연산자 소스/목적지 및 제2 피연산자 소스를 지정하는 제1 명령어 - 상기 제1 명령어는 논리 명령어임 - ,
상기 제1 피연산자 소스 및 제3 피연산자 소스를 지정하는 제2 명령어, 및
분기 목표(branch target)를 지정하는 제3 명령어
를 디코딩하는 디코드 스테이지(decode stage) - 상기 디코드 스테이지는 단일의 융합된 마이크로-연산으로서 실행하기 위해 상기 제1 명령어 및 상기 제2 명령어를 상기 제3 명령어와 융합함 -; 및
상기 단일의 융합된 마이크로-연산에 응답하여,
상기 제1 피연산자 소스/목적지로부터의 데이터와 상기 제2 피연산자 소스로부터의 데이터 간에 제1 논리 연산을 수행하고,
상기 제3 피연산자 소스로부터의 데이터와 상기 제1 논리 연산의 결과 간에 제2 논리 연산을 수행하여 조건 플래그를 세트시키며,
상기 조건 플래그가 세트되는 때에 상기 분기 목표로의 조건 분기를 수행하는
하나 이상의 실행 유닛들을 포함하는 프로세서.