KR101706119B1 - 보울 형상 솔더 구조물 - Google Patents

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Abstract

대체로 기판에 관한 장치가 개시된다. 이러한 장치에서, 제1 금속 층이 기판 상에 있다. 제1 금속 층은 개구를 갖는다. 제1 금속 층의 개구는 저부 및 저부로부터 연장된 하나 이상의 측부들을 갖는다. 제2 금속 층이 제1 금속 층 상에 있다. 제1 금속 층 및 제2 금속 층은 보울 형상 구조물을 제공한다. 보울 형상 구조물의 내부 표면은 제1 금속 층의 개구 및 그 상부의 제2 금속 층에 대응하여 한정된다. 보울 형상 구조물의 개구는 리플로우 공정 동안에 접합 재료를 수용하도록 그리고 그를 적어도 부분적으로 보유하도록 구성된다.

Description

보울 형상 솔더 구조물{BOWL-SHAPED SOLDER STRUCTURE}
하기의 설명은 집적 회로("IC")들에 관한 것이다. 더 구체적으로, 하기의 설명은 IC용 보울 형상 솔더 구조물에 관한 것이다.
마이크로전자 어셈블리들은 대체로, 예를 들어 하나 이상의 패키징 다이("칩")들 또는 하나 이상의 다이들과 같은 하나 이상의 IC들을 포함한다. 그러한 IC들 중 하나 이상은, 예컨대 웨이퍼 층 패키징("WLP") 내의 웨이퍼, 프린트 기판("PB"), 프린트 배선 기판("PWB"), 프린트 회로 기판("PCB"), 프린트 배선 어셈블리("PWA"), 프린트 회로 어셈블리("PCA"), 패키지 기판, 인터포저(interposer), 또는 칩 캐리어와 같은 회로 플랫폼 상에 실장될 수 있다. 또한, 하나의 IC는 다른 IC 상에 실장될 수 있다. 인터포저는 IC일 수 있고, 인터포저는 수동 또는 능동 IC일 수 있는데, 여기서 능동 IC는 예를 들어 트랜지스터들과 같은 하나 이상의 능동 디바이스들을 포함하고, 수동 IC는 어떠한 능동 디바이스도 포함하지 않는다. 또한, 인터포저는 PWB처럼 형성될 수 있는 것으로, 다시 말해 커패시터, 저항, 또는 능동 디바이스와 같은 어떠한 회로 요소들 없이 형성될 수 있다. 추가로, 인터포저는 적어도 하나의 스루-기판 비아(through-substrate-via)를 포함한다.
IC는, 예를 들어 회로 플랫폼과 전기적 상호접속을 행하는 데 이용될 수 있는 경로, 트레이스, 트랙, 비아, 콘택트, 콘택트 패드 및 접합 패드와 같은 패드, 플러그, 노드, 또는 단자와 같은 전도성 요소들을 포함할 수 있다. 이러한 배열물들은 IC들의 기능을 제공하는 데 이용되는 전기 접속을 가능하게 할 수 있다. IC는, 예를 들어 IC의 접합 패드들이나 핀들 또는 기둥들의 노출 단부들 등에 회로 플랫폼의 트레이스들 또는 단자들을 접합시키는 것과 같은 접합에 의해 그러한 회로 플랫폼에 커플링될 수 있다. 추가로, 재배선 층("RDL")이 IC의 일부분이어서, 예를 들어 플립-칩 구성, 다이 스택화, 또는 접합 패드들의 더 편리한 또는 액세스가능한 위치지정을 가능하게 할 수 있다. 다른 IC에의 또는 회로 플랫폼에의 종래의 IC 상호접속은 솔더 브리징(bridging)의 문제들을 갖는다.
따라서, 솔더 브리징을 경감하는 IC의 상호접속을 위한 구조물을 제공하는 것이 바람직할 것이고 유용할 것이다.
장치는 대체로 기판에 관한 것이다. 그러한 장치에서, 제1 금속 층이 기판 상에 있다. 제1 금속 층은 개구를 갖는다. 제1 금속 층의 개구는 저부, 및 저부로부터 연장된 하나 이상의 측부들을 갖는다. 제2 금속 층이 제1 금속 층 상에 있다. 제1 금속 층 및 제2 금속 층은 보울 형상 구조물을 제공한다. 보울 형상 구조물의 내부 표면은 제1 금속 층의 개구 및 그 상부의 제2 금속 층에 대응하여 한정된다. 보울 형상 구조물의 개구는 리플로우 공정 동안에 접합 재료를 수용하도록 그리고 그를 적어도 부분적으로 보유하도록 구성된다.
장치는 대체로 다른 기판에 관한 것이다. 그러한 장치에서, 제1 금속 층 및 폴리머 층이 기판 상에 있다. 제2 금속 층이 제1 금속 층 상에 있고, 제2 금속 층은 폴리머 층의 일부분을 따라서 연장된다. 제1 금속 층, 제2 금속 층, 및 폴리머 층은 조합하여 보울 형상 구조물을 제공한다. 제2 금속 층은 보울 형상 구조물의 내부 표면을 제공한다. 폴리머 층은 보울 형상 구조물의 하나 이상의 측부들을 제공하는데, 하나 이상의 측부들은 기판으로부터 연장된다. 제1 금속 층은 기판과 제2 금속 층 사이에 배치되어, 제2 금속 층이 도금되는 보울 형상 구조물의 저부를 제공한다. 제2 금속 층이 연장되는 폴리머 층의 일부분은 보울 형상 구조물의 하나 이상의 측부들에 포함된다. 보울 형상 구조물은 개구를 한정한다. 보울 형상 구조물의 개구는 리플로우 공정 동안에 접합 재료를 수용하도록 그리고 그를 적어도 부분적으로 보유하도록 구성된다.
방법은 대체로 보울 형상 구조물을 형성하는 것에 관한 것이다. 제1 금속 층 및 제2 금속 층을 갖는 기판이 획득된다. 제2 금속 층은 제1 금속 층 상에 배치된다. 제1 마스크가 제2 금속 층의 상부 표면 상에 형성된다. 개구가 제1 마스크에서의 개구에 대응하게 제2 금속 층에 에칭된다. 제2 금속 층에서의 개구 내의 하부 표면 및 측벽 표면이 제1 금속으로 도금된다. 제2 금속이 제1 금속 상에 도금된다. 제1 마스크가 제거된다. 제2 마스크가 개구에 그리고 개구를 둘러싼 제2 금속 층의 상부 표면의 일부분 상에 형성된다. 제2 금속 층은 에치 정지 층까지 제2 마스크에서의 개구에 대응하게 에칭되어, 보울 형상 구조물을 제공한다.
첨부 도면(들)은 예시적인 장치(들) 또는 방법(들)의 하나 이상의 태양들에 따른 예시적인 실시예(들)를 도시한다. 그러나, 첨부 도면들은 청구범위의 범주를 제한하도록 취해져야 하는 것이 아니라, 오로지 설명 및 이해만을 위한 것이다.
도 1a는 집적 회로("IC")를 제공하기 위한 공정 중 웨이퍼(in-process wafer)의 예시적인 부분을 묘사한 단면도의 개략도이다.
도 1b는 다른 IC를 제공하기 위한 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 개략도이다.
도 1c는 도 1a의 다이어그램으로, IC가 IC의 기판의 하부 표면의 화학적-기계적 연마 이후에 수직으로 플립(flip)되어 있다.
도 1d는 도 1a의 다이어그램으로, IC가 IC의 기판의 하부 표면의 배면 에치 이후에 수직으로 플립되어 그의 비아 전도체의 하단부 콘택트 표면을 노출하고 있다.
도 1e는 도 1d의 다이어그램으로, IC의 하부 표면 상에는 하나 이상의 유전체 층들로 형성될 수 있는 패시베이션 층이 형성되어 있다.
도 2a는 비아 구조물들을 갖는 예시적인 3차원("3D") IC 패키징 소자를 묘사한 단면도의 블록 다이어그램이다.
도 2b는 비아 구조물들을 갖는 다른 예시적인 3D IC 패키징 소자를 묘사한 단면도의 블록 다이어그램이다.
도 3a는 IC를 제공하기 위한 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 3b는 다른 IC를 제공하기 위한 다른 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 4a는 도 3a의 IC의 후속 처리 이후의 구성에 대한 도 3a의 공정 중 웨이퍼들의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 4b는 도 3b의 IC의 후속 처리 이후의 구성에 대한 도 3b의 공정 중 웨이퍼들의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 4c는 도 3a의 IC의 후속 처리 이후의 다른 구성에 대한 도 3a의 공정 중 웨이퍼들의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 4d는 도 3b의 IC의 후속 처리 이후의 다른 구성에 대한 도 3b의 공정 중 웨이퍼들의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 4e는 도 3a의 IC의 후속 처리 이후의 또 다른 구성에 대한 도 3a의 공정 중 웨이퍼들의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 5a는 도 4a의 IC의 후속 처리 이후의 도 4a의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 5b는 도 4b의 IC의 후속 처리 이후의 도 4b의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 6a는 도 5a의 IC의 후속 처리 이후의 도 5a의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 6b는 도 5b의 IC의 후속 처리 이후의 도 5b의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 7a는 도 6a의 IC의 후속 처리 이후의 도 6a의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 7b는 도 6b의 IC의 후속 처리 이후의 도 6b의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 8a는 도 7a의 IC의 후속 처리 이후의 도 7a의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 8b는 도 7b의 IC의 후속 처리 이후의 도 7b의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 9a는 도 8a의 IC의 후속 처리 이후의 도 8a의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 9b는 도 7b의 IC의 후속 처리 이후의 도 7b의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 10은 도 9a의 IC의 후속 처리 이후의 도 9a의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 11은 도 10의 IC의 후속 처리 이후의 도 10의 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다.
도 12는 복수의 보울 형상 구조물들을 갖는 도 9a 또는 도 9b의 공정 중 웨이퍼의 예시적인 부분을 묘사한 상부 입면도의 블록 다이어그램이다.
하기의 설명에서, 많은 구체적인 상세사항들이 본 명세서에 기술된 구체적인 예들의 더 철저한 설명을 제공하기 위해 기술된다. 그러나, 하나 이상의 다른 예들 또는 이러한 예들의 변형들이 하기에 주어지는 모든 구체적인 상세사항들 없이 실시될 수 있다는 것은 당업자에게 자명할 것이다. 다른 경우들에 있어서, 주지의 특징부들은 본 명세서의 예들의 설명을 불명료하지 않게 하기 위해 상세히 설명되지는 않았다. 설명의 용이성을 위해, 동일한 번호 표기들이 상이한 도면들에서 동일한 항목들을 지칭하는 데 사용되지만; 대안 예들에서, 항목들은 상이할 수 있다.
도 1a는 IC(10) 소자를 제공하기 위한 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 개략도이다. IC(10)는 실리콘(Si), 갈륨 비화물(GaAs), 폴리머, 세라믹, 다이아몬드 및 실리콘 탄화물(SiC)과 같은 탄소계 기판, 게르마늄(Ge), Si1-xGex 등과 같은 반도체 재료의 기판(12)을 포함한다. 공정 중 웨이퍼로부터 제공되는 바와 같은 반도체 기판(12)이 대체적으로 하기에 기술되지만, 예를 들어 세라믹 또는 유리와 같은 반도체 재료 또는 유전체 재료의 임의의 시트 또는 층이 기판으로서 사용될 수도 있다. 또한, IC(10)가 기술되지만, 하나 이상의 스루-기판 비아 구조물들을 포함하는 임의의 마이크로전자 소자가 사용될 수도 있다.
기판(12)은, 측방향으로 연장되고 대체로 기판(12)의 두께에서 서로 평행한 상부 표면(14) 및 하부 표면(16)을 포함한다. "상부" 및 "하부"와 같은 용어들 또는 다른 지향성 용어들의 사용은 도면들의 기준 프레임에 대해 행해지고, 추가 어셈블리들에서와 같은 또는 다양한 시스템들에서 사용되는 바와 같은 잠재적인 대안의 배향들에 대해 제한하는 것으로 의도되지는 않는다.
상부 표면(14)은, 대체로, 공정 중 웨이퍼의 "정면"(4)으로 지칭되는 것과 연관될 수 있고, 하부 표면(16)은, 대체로, 공정 중 웨이퍼의 "배면"(6)으로 지칭되는 것과 연관될 수 있다. 이러한 방식에 따라, 공정 중 웨이퍼의 정면(4)은 "FEOL(front-end-of-line)" 구조물들(3) 및 "BEOL(back-end-of-line)" 구조물들(5)로 지칭되는 것을 형성하는 데 사용될 수 있다. 대체로, FEOL 구조물들(3)은, 다른 FEOL 구조물들 중에서도, 얕은 트렌치 격리부("STI")들(7), 트랜지스터 게이트들(8), 트랜지스터 소스/드레인 영역들(도시되지 않음), 트랜지스터 게이트 유전체들(도시되지 않음), 콘택트 에치 정지 층("CESL"; 도시되지 않음), 금속화 전 유전체 또는 금속 전 유전체("PMD")(11), 및 콘택트 플러그들(9)을 포함할 수 있다. PMD(11)는 하나 이상의 층들로 구성될 수 있다. 대체로, BEOL 구조물들(5)은 하나 이상의 층간 유전체("ILD")들 및 하나 이상의 금속화 층("M")들을 포함할 수 있다. 이러한 예에서는, 4개의 ILD들, 즉 ILD1, ILD2, ILD3, 및 ILD4가 있지만; 다른 구성들에서는, 더 적은 또는 더 많은 ILD들이 있을 수 있다. 또한, 각각의 ILD는 하나 이상의 유전체 층들로 구성될 수 있다. 이러한 예에서는, 5개의 금속화 층들, 즉 M1, M2, M3, M4, 및 M5가 있지만; 다른 구성들에서는, 더 적은 또는 더 많은 금속화 층들이 있을 수 있다. 추가로, 금속화 층으로부터의 금속은 공지되어 있는 바와 같이 하나 이상의 ILD들을 통해 연장될 수 있다. 또한, 각각의 금속화 층은 하나 이상의 금속 층들로 구성될 수 있다. 패시베이션 층(13)이 마지막 금속화 층 상에 형성될 수 있다. 그러한 패시베이션 층(13)은 하나 이상의 유전체 층들을 포함할 수 있고, 추가로 반사 방지 코팅부("ARC")를 포함할 수 있다. 또한, 재배선 층("RDL")이 그러한 패시베이션 층 상에 형성될 수 있다. 통상적으로, RDL은, 예를 들어 폴리이미드 층과 같은 유전체 층; 그러한 유전체 층 상에 있고 마지막 금속화 층의 금속 층의 접합 패드에 접속된 다른 금속 층; 및 다른 접합 패드를 제공하도록 노출된 부분을 남겨두면서 그러한 RDL 금속 층 위에 있는, 예를 들어 다른 폴리이미드 층과 같은 다른 유전체 층을 포함할 수 있다. 단자 개구가 그러한 RDL 금속 층의 그러한 다른 접합 패드를 노출시킬 수 있다. 그 후, 솔더 범프 또는 와이어 접합이 통상적으로 그러한 접합 패드에 커플링될 수 있다.
FEOL 또는 BEOL 구조물 형성의 일부로서, 복수의 비아 구조물들(18)이 개구들 내에서 연장될 수 있는데, 개구들은 기판(12)에 형성되어 기판(12) 내로 연장된다. 비아 구조물들(18)은 대체로 기판(12)에 형성된 개구를 충전함으로써 형성되는 임의의 형상의 임의의 고체의 형태로 있을 수 있다. 그러한 고체 형상들의 예들은 대체로 원통형, 원뿔형, 절두원뿔형, 직사각 각기둥형, 입방형 등을 포함한다. 비아 구조물용 개구들, 비아들, 및 이들의 제조를 위한 공정들의 예들은 2011년 7월 29일자로 출원된 미국 특허 출원 제13/193,814호와 양자 모두가 2010년 7월 23일자로 출원된 미국 특허 출원 제12/842,717호 및 제12/842,651호에서 찾을 수 있으며, 이러한 특허 출원들 각각은 이로써 본 발명의 설명과 부합하는 범위까지 모든 목적을 위해 본 명세서에 참조로 포함된다.
통상적으로, 비아 구조물들(18)은 상부 표면(14)으로부터 하부 표면(16)을 향해 아래로 연장될 수 있고, 배면 노출 이후, 비아 구조물들(18)은 표면(14)과 표면(16) 사이에서 연장될 수 있는데, 이는 효과적으로 기판(12)의 두께가 비아 구조물들(18)의 하단부 표면들을 노출시키도록 박막화될 수 있기 때문이며, 이는 추가로 상세히 후술된다. 표면(14)과 표면(16) 사이에서 기판(12)을 통해 연장되는 비아 구조물들(18)은, 이들이 각각 그러한 표면들의 위로 또는 아래로 연장될 수 있다 하더라도, 스루-기판 비아들로 지칭될 수 있다. 기판이 종종 실리콘으로 형성됨에 따라, 그러한 스루-기판 비아들은 대개 TSV들로 지칭되는데, 이는 스루-실리콘 비아들을 의미한다.
기판(12)에 형성된 그러한 개구들은 라이너 또는 절연체(15)로 등각 코팅될 수 있거나, 산화될 수 있거나, 또는 달리 라이닝될 수 있다. 통상적으로, 라이너(15)는 실리콘 이산화물이지만; 실리콘 산화물, 실리콘 질화물, 또는 다른 유전체 재료가 비아 구조물들(18)을 기판(12)으로부터 전기적으로 격리시키는 데 사용될 수 있다. 대체로, 라이너(15)는 비아 구조물(18)의 임의의 및 모든 전도성 부분들과 기판(12) 사이에 배치되어 그러한 비아 구조물(18)에 의해 전달되는 전자 신호, 접지, 공급 전압 등이 실질적으로 기판(12) 내로 누설되지 않게 하는 절연 또는 유전체 재료인데, 누설은 신호 손실이나 감쇄, 단락, 또는 다른 회로 고장을 야기할 수 있다.
라이너(15) 위에는 장벽 층(24)이 놓일 수 있다. 대체로, 장벽 층(24)은 비아 구조물(18)이 형성되는 개구의 나머지를 대체로 충전하는 데 사용되는 금속성 재료에 대해 확산 장벽을 제공하는 것이다. 장벽 층(24)은 하나 이상의 층들로 구성될 수 있다. 또한, 장벽 층(24)은 후속 전기 도금 또는 다른 침착을 위한 시드 층을 제공할 수 있고, 이에 따라 장벽 층(24)은 장벽/시드 층으로 지칭될 수 있다. 게다가, 장벽 층(24)은 후속으로 침착되는 금속의 접착을 위한 접착 층을 제공할 수 있다. 따라서, 장벽 층(24)은 장벽/접착 층, 장벽/시드 층, 또는 장벽/접착/시드 층일 수 있다. 장벽 층(24)에 사용될 수 있는 재료들의 예들은, 특히, 탄탈룸(Ta), 탄탈룸 질화물(TaN), 팔라듐(Pd), 티타늄 질화물(TiN), TaSiN, Ta 화합물, Ti 화합물, Ni 화합물, Cu 화합물을 포함한다.
비아 구조물들(18)은, 대체로, 기판(12)에 형성된 개구 내의 잔여 공극을 대체적으로 충전하여 비아 전도체(21)를 제공하는 금속성 또는 다른 전도성 재료로 이루어질 수 있다. 다양한 예들에서, 비아 구조물(18)의 비아 전도체(21)는 대체로 구리 또는 구리 합금으로 이루어질 수 있다. 그러나, 비아 전도체(21)는, 추가로 또는 대안으로, 탄탈룸, 니켈, 티타늄, 몰리브덴, 텅스텐, 알루미늄, 금, 또는 은 중 하나 이상의 것의 다양한 합금들 또는 화합물들 등을 비롯해서 이들 재료들과 같은 하나 이상의 다른 전도성 재료들을 포함할 수 있다. 비아 전도체(21)는 비아 구조물(18)의 다양한 환경 또는 동작 파라미터들을 조절하는 비금속성 첨가제들을 포함할 수 있다.
비아 구조물들(18) 각각은, 배면 노출 이후, 기판(12)의 상부 표면(14)과 대등할 수 있는 상단부 콘택트 표면(20) 및 기판(12)의 하부 표면(16)과 대등할 수 있는 하단부 콘택트 표면(22)을 포함할 수 있다. 단부 표면들(20, 22)은 비아 구조물들(18)을 다른 내부 또는 외부 소자들과 상호접속시키는 데 사용될 수 있는데, 이는 추가로 상세히 후술된다.
이러한 예에서, 비아 전도체들(21)의 상단부 콘택트 표면(20)은 각자의 콘택트 패드(23)를 통해 M1에 상호접속된다. 콘택트 패드들(23)은 M1이 연장된 PMD(11)에 형성된 각자의 개구들 내에 형성될 수 있다. 그러나, 다른 구성들에서, 하나 이상의 비아 전도체들(21)은 하나 이상의 ILD들을 통해 하나 이상의 다른 더 상위의 금속화 층들로 연장될 수 있다. 또한, 비아 구조물(18)은 정면 TSV로 지칭될 수 있는 것인데, 이는 비아 구조물을 형성하는 데 사용된 개구가 기판(12)의 정면으로부터 에칭함으로써 초기에 형성되기 때문이다.
그러나, 비아 구조물은 배면 TSV일 수 있는데, 이는 다른 IC(10)를 제공하기 위한 공정 중 웨이퍼의 예시적인 부분을 묘사한 단면도의 개략도가 도시된 도 1b에 대체로 나타내진 바와 같다. 배면 TSV의 제조는 대체로 "비아 최종 어프로치(via last approach)"로 지칭되며, 따라서 정면 TSV의 제조는 대체로 "비아 최초 어프로치(via first approach)"로 지칭된다.
도 1b의 IC(10)는 배면 TSV들인 복수의 비아 구조물들(18)을 포함한다. 비아 구조물(18)에 대한 배면 TSV의 경우, 라이너(15)는, "도넛" 실리콘 트렌치 에치 내로의 그리고 패시베이션 층(28)으로서 하부 표면(16) 상에 침착되고, 뒤이어 "도넛" 실리콘 트렌치의 내부 부분을 제거하는 중앙 실리콘 트렌치 에치가 계속되고, 뒤이어 패턴화 및 전기 도금 이전에 각자의 솔더 범프 패드들 또는 랜딩(landing)들(29)을 갖는 비아 전도체들(21)을 제공하는 시드 층 침착이 계속되게 되는 침착된 폴리머일 수 있다. 선택적으로, 종래의 이방성 실리콘 에치가 폴리머 격리 층을 라이너(15)로서 침착하고 패턴화하기 전에 사용될 수 있다.
제한사항이 아닌 예로서, 명료성의 목적을 위해, 정면 TSV들이 사용된다는 것이 가정될 것인데, 이는 하기의 설명이 대체로 배면 TSV들에 동등하게 적용가능하기 때문이다.
도 1c는 기판(12)의 하부 표면(16)의 화학적-기계적 연마("CMP") 이후의 IC(10)를 갖는 도 1a의 다이어그램이다. 그러한 CMP는 하단부 콘택트 표면(22)을 일시적으로 노출시키도록 수행될 수 있고, 이에 따라 이전에 하단부 콘택트 표면(22)의 아래에 있는 라이너(15) 및 장벽 층(24)의 일부분들이 CMP에 의해 제거될 수 있다. 따라서, 이러한 예에서, 하단부 콘택트 표면(22)은 하부 표면(16)과 동일 평면 상일 수 있고 그와 대등할 수 있다.
도 1d는 도 1a의 다이어그램으로, IC(10)가 기판(12)의 하부 표면(16)의 배면 에치 이후에 비아 전도체(21)의 하단부 콘택트 표면(22)을 일시적으로 노출시키고 있다. 이러한 예에서, 하단부 콘택트 표면(22)은 하부 표면(16)과 동일 평면 상일 수 있지만; 비아 전도체(21) 및 선택적으로 장벽 층(24)이 배면 노출 에치 이후에 기판(12)으로부터 돌출할 수 있기 때문에, 이러한 예에서의 하단부 콘택트 표면(22)은 하부 표면(16)과 대등하지 않다. 제한사항이 아니라 명료성의 목적을 위해, 도 1d의 IC(10)는 추가로 기술될 것인데, 이는 하기의 설명이 도 1c의 IC(10)에 마찬가지로 적용될 수 있기 때문이다.
도 1e는 도 1d의 다이어그램으로, 기판(12)의 하부 표면(16) 상에 하나 이상의 유전체 층들로 형성될 수 있는 패시베이션 층(31)이 형성되어 있다. 또한, 패시베이션 층(31)은 폴리머 층일 수 있다. 예를 들어, 패시베이션 층(31)은 벤조사이클로부텐("BCB") 층 또는 실리콘 질화물 층과 BCB 층의 조합물일 수 있다. 일부 응용예들에서, 패시베이션 층(31)은 다이간 층(inter-die layer)으로 지칭될 수 있다. 구리, 구리 합금, 또는 전술된 다른 금속과 같은 금속 층(32)이 패시베이션 층(31) 상에 그리고 비아 전도체들(21)의 하단부 콘택트 표면들(22) 상에 형성될 수 있다. 이러한 금속 층(32)은 RDL 금속 층일 수 있다. 볼들(33)이 각각 접합 패드들(34) 상에 형성될 수 있는데, 여기서 그러한 패드들은 금속 층(32) 상에 또는 그의 일부로서 형성될 수 있다. 볼들(33)은 솔더 또는 다른 접합 재료와 같은 접합 재료로 형성될 수 있다. 볼들(33)은 마이크로범프, C4 범프, 볼 그리드 어레이("BGA") 볼, 또는 일부 다른 다이 상호접속 구조물일 수 있다. 일부 응용예들에서, 금속 층(32)은 랜딩 패드로 지칭될 수 있다.
더 최근에, TSV들은 3차원("3D") IC들 또는 "3D IC"들로 지칭되는 것을 제공하는 데 사용되어 왔다. 대체로, 부분적으로 TSV들을 사용하여, 하나의 다이를 다른 다이에 부착하는 것은 접합 패드 층 또는 온-칩 전기 배선 층에서 수행될 수 있다. IC들(10)은 웨이퍼로부터 단일 다이들로 다이싱될 수 있다. 그러한 단일 다이들은 서로 접합될 수 있거나 또는 전술된 바와 같이 회로 플랫폼에 접합될 수 있다. 제한사항이 아닌 예로서, 명료성의 목적을 위해, 인터포저가 그러한 회로 플랫폼에 사용된다는 것이 가정될 것이다.
인터포저들과 같은 상호접속 소자들은, 특히, 상이한 접속 구성들을 갖는 소자들 사이에서의 상호접속을 가능하게 하는 것 또는 마이크로전자 어셈블리에서 소자들 사이에 간격을 제공하는 것을 비롯한 다양한 목적을 위해 전자 어셈블리들 내에 있을 수 있다. 인터포저들은 재료 시트 또는 재료 층의 형태인, 예컨대 실리콘 등의 반도체 층, 또는 그러한 반도체 재료 층을 통해 연장된 개구들 내에 연장되는 전도성 비아들과 같은 전도성 요소들을 갖는 다른 기판을 포함할 수 있다. 그러한 전도성 비아들은 그러한 인터포저를 통한 신호 전달에 사용될 수 있다. 일부 인터포저들에 있어서, 그러한 비아들의 단부들은 다른 마이크로전자 소자들에의 그러한 인터포저의 접속을 위한 콘택트 패드들로서 사용될 수 있다. 다른 예들에 있어서, 하나 이상의 RDL들은 그러한 인터포저의 일부로서 그의 하나 이상의 측부들 상에 형성될 수 있고, 그러한 비아들의 일 단부 또는 양 단부들과 접속될 수 있다. RDL은 하나 이상의 유전체 시트들 또는 층들 상에 또는 그 내부에 연장되는 많은 전도성 트레이스들을 포함할 수 있다. 그러한 트레이스들은 그러한 RDL 내의 유전체 재료의 부분들에 의해 이격되게 단일 유전체 층 전체에 걸쳐서 단일 층으로 또는 다층으로 제공될 수 있다. 비아들은 RDL에 포함되어 그러한 RDL의 상이한 층들에서의 트레이스들을 상호접속시킬 수 있다.
도 2a는 비아 구조물들(18)을 갖는 예시적인 3D IC 패키징 소자(50)를 묘사한 단면도의 블록 다이어그램이다. 스택형 다이 또는 패키지-온-패키지 다이가 TSV 상호접속부들을 포함할 수 있지만, 3D IC 패키징 소자(50)에 대한 비아 구조물들(18)의 사용이 예로서 명료성의 목적을 위해 기술된다. 3D IC 패키징 소자(50)의 이러한 예에는, 하나 위에 다른 것이 스택되는 3개의 IC들(10), 즉 IC들(10-1, 10-2, 10-3)이 있다. 다른 구현예들에서는, 하나의 스택에 3개 미만 또는 3개 초과의 IC들(10)이 있을 수 있다. IC들(10)은 마이크로범프들(52) 또는 플립-칩 솔더 범프들을 사용하여 서로 접합될 수 있다. 선택적으로, 다이의 배면으로부터 연장된 Cu 필라(pillar)들이 사용될 수 있다. 이러한 마이크로범프들(52) 중 일부는 비아 구조물들(18)에 상호접속될 수 있다. 예를 들어, Cu/Sn 마이크로범프 천이 액상(transient liquid phase, "TLP") 접합 기술이 IC들을 서로 접합시키는 데 이용될 수 있다. 따라서, 상호접속 층들은 3D 스택의 IC(10)의 상부 또는 하부의 하나의 측부 상에 또는 상부와 하부 양측 모두의 측부들 상에 있을 수 있다.
3D 스택에서의 그러한 IC들의 저부 IC(10-3)는 선택적으로 인터포저(40)에 커플링될 수 있다. 인터포저(40)는 능동 다이일 수 있거나 또는 수동 다이일 수 있다. 제한사항이 아닌 명료성의 목적을 위해, 인터포저(40)가 수동 다이인 것으로 가정될 것이다. IC(10-3)는 마이크로범프들(52)에 의해 인터포저(40)에 커플링될 수 있다. 인터포저(40)는 패키지 기판에 커플링될 수 있다. 패키지 기판은 적층체들 또는 적층 기판들로 지칭되는 박층들로 형성될 수 있다. 적층체들은 유기적일 수 있거나 또는 무기적일 수 있다. "강성(rigid)" 패키지 기판용 재료들의 예들은 FR4와 같은 에폭시계 적층체, 비스말레이미드-트리아진("BT")과 같은 수지계 적층체, 세라믹 기판, 유리 기판, 또는 다른 형태의 패키지 기판을 포함한다. 플립 칩 부착용 하부 충전물(53)이 인터포저 다이(40)와 패키지 기판(41)을 커플링하는 데 사용되는 C4 범프들 또는 다른 솔더 볼들(53)을 캡슐화할 수 있다. 스프레더/열 싱크("열 싱크")(42)가 패키지 기판(41)에 부착될 수 있고, 그러한 열 싱크(42) 및 기판 패키지(41)가 조합하여 그러한 3D 스택의 IC들(10) 및 인터포저(40)를 둘러쌀 수 있다. 서멀 페이스트(42)가 그러한 3D 스택의 최상부 상에 있는 IC(10-1)의 상부 표면을 그러한 열 싱크(42)의 상부 내부 표면에 커플링할 수 있다. 볼 그리드 어레이("BGA") 볼들 또는 다른 어레이 상호접속부들(44)은 패키지 기판(41)을, 예를 들어 PCB와 같은 회로 플랫폼에 커플링하는 데 사용될 수 있다.
도 2b는 비아 구조물들(18)을 갖는 다른 예시적인 3D IC 패키징 소자(50)를 묘사한 단면도의 블록 다이어그램이다. 도 2a 및 도 2b의 3D IC 패키징 소자들(50)은 하기의 차이점들을 제외하면 동일한 것으로; 도 2b에서는, 다른 IC(10-4)가 마이크로범프들(52)을 통해 인터포저(40)에 개별적으로 커플링되고, 여기서 IC(10-4)는 IC들(10-1, 10-2, 10-3)의 스택에서 커플링되지 않는다. 또한, 인터포저(40)는 IC들(10-3, 10-4)을 상호접속시키기 위한 와이어들(47)을 제공하기 위한 금속 및 비아 층들을 포함한다. 또한, 인터포저(40)는 마이크로범프들(52)을 통해 IC(10-4)에 커플링되는 비아 구조물들(18)을 포함한다.
3D 웨이퍼 층 패키징("3D-WLP")은 2개 이상의 IC들을 상호접속시키는 것, 하나 이상의 IC들을 인터포저에 상호접속시키는 것, 또는 이들의 임의의 조합에 이용될 수 있는데, 여기서 이들의 상호접속부들은 비아 구조물들(18)을 사용할 수 있다. 선택적으로, IC들은 상호접속된 다이-투-다이("D2D") 또는 칩-투-칩("C2C")일 수 있는데, 여기서 이들의 상호접속부들은 비아 구조물들(18)을 사용할 수 있다. 또한, 선택적으로, IC들은 상호접속된 다이-투-웨이퍼("D2W") 또는 칩-투-웨이퍼("C2W")일 수 있는데, 여기서 이들의 상호접속부들은 비아 구조물들(18)을 사용할 수 있다. 따라서, 다양한 다이 적층화 또는 칩 적층화 어프로치들 중 임의의 것이 3D 스택형 IC("3D-SIC" 또는 "3D-IC")를 제공하는 데 이용될 수 있다.
도 3a는 IC(100)를 제공하기 위한 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 제한사항이 아닌 예로서, 명료성의 목적을 위해, 웨이퍼(101)가 제조된 다층 구조물("기판")(102)을 포함하는 것이 가정될 것인데, 대체로 임의의 및 모든 BEOL 및 FEOL 처리 동작들이 대체로 IC(100)를 제공하기 위해 완료되어 있다. 예를 들어 수동 인터포저와 같은 수동 다이 구성들에 있어서는, 어떠한 FEOL 처리 동작들도 없을 수가 있다. 상기에서 사용된 바와 같이, 예를 들어 도 1a의 기판(12)은 단일 층이었다. 그러나, 더 대체적으로, 기판은 수동 또는 능동 소자를 형성하는 데 사용되는 단일 층 또는 다층일 수 있다. 이러한 방식에 따라, 반도체 다이는 기판으로 지칭될 수 있다.
또한, 제한사항이 아닌 예로서, 명료성의 목적을 위해, BEOL 층 또는 RDL 금속 층("금속 층")(103)이 공정 중 웨이퍼(101)의 일부로서 기판(102)의 상부 표면 상에 형성되었다는 것이 가정될 것이다. 추가로, 예컨대 유전체 재료로 형성될 수 있는 에치 정지 층(111)이 금속 층(103)의 상부 표면 상에 침착될 수 있다는 것이 가정될 것이다. 그러한 에치 정지 층(111)의 예들은, 특히, SiN 및 SiO2를 포함한다. 에치 정지 층(111)은 침착되고, 뒤이어 후속 처리를 위해 에치 정지 층(111)에서 개구(112)를 포함한 개구들을 에칭하여 금속 층(103)의 상부 표면 부분들을 일시적으로 노출시키도록 마스킹 재료(총체적으로, "레지스트 층")의 침착 및 패턴화가 계속될 수 있다.
금속 층(103)의 그러한 상부 표면 부분들 및 에치 정지 층(111)의 상부 표면 상에는 금속 층(104)이 침착될 수 있다. 따라서, 금속 층(104)은 개구(112)를 포함한 개구들을 통해 금속 층(103)의 그러한 노출된 상부 표면 부분들과 접촉하게 될 수 있다. 금속 층(104)은, 예를 들어, 전술된 바와 같이, 다른 다이에의 IC(100)의 상호접속을 위한 상호접속 층일 수 있다. 레지스트 층(105)과 같은 마스킹 층은, 금속 층(104)의 상부 표면 부분(107)을 포함한 상부 표면 부분들을 일시적으로 노출시키도록 개구(106)를 한정하기 위해 금속 층(104)의 상부 표면 상에 형성될 수 있다. 개구(106)는 개구(112) 바로 위에 배치될 수 있고, 동심 개구들을 제공하기 위해 대체로 개구(112)에 대해 중심이 맞춰질 수 있다. 개구(106)는 형성될 보울 형상 구조물의 측벽들을 제공하기 위해 개구(112)보다 더 좁을 수 있는데, 이는 추가로 상세히 후술된다. 그러나, 다른 구현예들에서, 개구(106)는 개구(112)보다 더 넓을 수 있거나, 또는 그와 동일하거나 유사한 치수들을 가질 수 있고, 다른 구현예에서, 개구는 개구(112)에 대해 중심이 맞춰지지 않을 수 있다. 이러한 비-중심화는 마스크들 사이의 정합 면에서의 리소그래픽 설계 및/또는 정렬 오류로 인한 것일 수 있다. 그러나, 개구(106, 112)는 적어도 부분적으로 서로 위에 놓일 것이다.
도 3b는 다른 IC(100)를 제공하기 위한 다른 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 3a 및 도 3b의 IC들(100)은 유사하며, 따라서, 대체로, 차이점들만이 제한사항이 아닌 명료성의 목적을 위해 하기에 기술된다.
금속 층(104)은 보울 형상 구조물들의 저부용 금속 패드들을 제공하기 위해 금속 층(103)의 상부 표면 상에 형성될 수 있는데, 이는 추가로 상세히 후술된다. 금속 층(104)으로 형성된 패드의 영역은 개구(106)의 것과 적어도 대략 동일한 영역일 수 있고, 대체로 개구(106)와 정렬될 수 있다. 선택적으로, 그러한 금속 패드들은 금속 층(103)의 일부로서 형성될 수 있다. 금속 층(104)으로 형성된 금속 패드들은 각자의 개구들(106) 바로 아래에 배치되어, 대체로, 금속 층(104)의 금속 패드들에 대해 동심으로 배치되는 개구들을 제공할 수 있다. 금속 층들(103, 104) 상에는 폴리머 층(121)이 침착될 수 있다. 예를 들어, 폴리머 층(121)은 스핀(spin)될 수 있거나 또는 달리 침착될 수 있다. 레지스트 층(105)이 폴리머 층(121)의 상부 표면 부분(107)과 같은 상부 표면 부분들을 일시적으로 노출시키도록 개구(106)를 한정하기 위해 폴리머 층(121) 상에 형성될 수 있다. 개구(106)는 금속 층(104)의 금속 패드 바로 위에 배치될 수 있고, 대체로, 금속 층(104)의 그러한 금속 패드의 하나 이상의 측벽들(114)과 레지스트 층(105)의 하나 이상의 측벽들(117) 사이의 정렬을 제공하기 위해 그러한 패드에 대해 중심이 맞춰질 수 있다. 선택적으로, 개구(106)는 금속 층(104)의 금속 패드의 폭보다 더 좁아서, 추가로 상세히 후술되는 바와 같이, 형성될 보울 형상 구조물의 측벽들이 여분의 정렬 마진을 위해 상부 표면(115) 상으로 연장되게 하기 위해 금속 층(104)의 그러한 금속 패드의 상부 표면(115)의 영역이 개구(106)의 영역보다 더 넓게 될 수 있다. 그러나, 다른 구현예들에서, 개구는 금속 층(104)의 그러한 금속 패드보다 더 클 수 있거나 또는 그와 동일한 치수들을 가질 수 있다. 선택적으로, 희생 에치 정지 층(이 도면에는 도시되지 않음)이 금속 층(104) 상에 형성되어, 예컨대 폴리머 층(121)의 형성에 의해, 그러한 하부 금속 층을 오염시키거나 산화시키는 것을 방지하는 패시베이션 층으로서 작용할 수 있다. 그러한 희생 에치 정지 층은 예를 들어 실리콘 산화물 또는 실리콘 질화물일 수 있다.
도 4a는 IC(100)를 제공하기 위한 도 3a의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 레지스트 층(105)을 패턴화한 후, 금속 이방성 에치(200)가 개구(201)를 금속 층(104) 내로 에칭하도록 수행될 수 있다. 그러나, 다른 구현예들에서, 금속 등방성 에치(200)는 이것이 레지스트 층(105)에 대해 금속 층(104)의 일부 언더컷을 수반할 수 있다 하더라도 사용될 수 있는데, 이는 개구(106)의 폭이 레지스트 층(105)의 두께 또는 개구(201)의 깊이에 비해 클 수 있기 때문이다. 그러한 개구(201)는 보울 형상 구조물의 저부를 제공하기 위한 저부 두께(202)를 남겨두도록 금속 층(104) 전체에 연장되지 않을 수도 있다. 따라서, 일부 구현예들에서, 이것은 타이밍 금속 에치(timed metal etch)일 수 있는데, 여기서 두께(202)는 대략 500 옹스트롬 이하일 수 있다. 그러나, 두께(202)는 대략 3000 옹스트롬 이하여서, 개구(106)의 폭 또는 길이에 걸쳐서 충분히 낮은 저항을 제공하여, 도금을 위해 더 강력한 전원을 사용해야 하는 것을 회피시킬 수 있다. 개구(201)의 위치는 개구(106)의 위치에 대응할 수 있다. 대체로, 두께(202)는 개구(106)의 치수들, 개구(201)의 종횡비, 개구(201)에 침착될 금속의 양, 및/또는 금속 층(104)의 두께에 대해 구현예마다 다를 수 있다.
도 4b는 IC(100)를 제공하기 위한 도 3b의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 레지스트 층(105)을 패턴화한 후, 폴리머 이방성 에치(250)가 개구(201)를 패시베이션 층으로서 금속 층(104) 상에 형성된 선택적 희생 에치 정지 층(444)의 상부 표면(115)까지 에칭하도록 수행될 수 있다. 다른 구현예들에서, 폴리머 이방성 에치(250)는, 또한 이것이 레지스트 층(105)에 대해 폴리머 층(121)의 일부 언더컷을 수반할 수 있다 하더라도 사용될 수 있다. 그러한 에치(250)는 에치 정지 층(444) 상에서 정지할 수 있다. 다른 구현예에서, 에치 정지 층(444)은 생략될 수 있고, 에치(250)는 금속 층(104)까지 에칭될 수 있다. 예를 들어, 플라즈마 또는 건식 에치, 예컨대 반응성 이온 에치("RIE")는 에치 정지 층(444)을 제외한 금속 층(104)을 손상시킬 수 있지만, 금속 층(104)을 손상시키지 않는 습식 에치가 이용될 수도 있다. 또한, 화학적 성질이 RIE에 대해 원 위치로 변화될 수 있어서, 예를 들어 개구(201)를 형성하기 위해 금속 층(104)을 에칭한 후에 에치 정지 층(444)을 제거할 수 있고, 그러한 변화된 화학적 성질은 금속 층(104) 상에서 정지할 수 있다. 또한, 그러한 에치 정지 층(444)은 예를 들어 실리콘 산화물 또는 실리콘 질화물일 수 있다. 또한, 예를 들어, 예컨대 HF를 이용한 습식 에치의 경우, 산화물 에치 정지 층(444)이 사용될 수 있다. 금속 층(104)은 보울 형상 구조물의 저부를 제공하기 위한 저부 두께(202)를 제공할 수 있다. 개구(201)의 위치는 개구(106)의 위치에 대응할 수 있다.
도 4c는 IC(100)를 제공하기 위한 도 3a의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 레지스트 층(105)을 패턴화한 후, 습식 금속 이방성 에치 또는 전자-스컬프팅(electro-sculpting)(260)이 금속 층(104) 내로 개구(201)를 에칭하여, 개구(201)의 하부 표면의 저부 윤곽을 한정하기 위해 개구(201) 내에서 기둥 또는 그러한 기둥(265) 주위에 리세스 또는 "해자(moat)"(262)에 의해 한정되는 바와 같은 융기된 중앙 부분(265)을 남겨두도록 수행될 수 있다. 기둥(265)은 금속 층(104)의 상부 표면(275) 아래에 있는 상부 표면(261)을 가질 수 있다.
그러한 개구(201)는, 예를 들어, 예컨대 기계적 연속성을 위해, 보울 형상 구조물의 저부를 제공하기 위한 저부 두께(202)를 남겨두도록 금속 층(104) 전체에 연장되지 않을 수도 있는데, 이는 추가로 상세히 후술된다. 추가로, 금속 층(104)의 저부 두께(202)는, 예컨대 시드 층에 대해, 전기적 연속성을 제공할 수 있는데, 이는 하기의 설명으로부터 추가로 이해될 것이다. 에치(260)는 타이밍 습식 금속 에치일 수 있다. 습식 화학적 성질을 이용하는, 그러한 습식 금속 에치에 이용될 수 있는 "전자-스컬프팅" 또는 "전해 스컬프팅(electrolytic sculpting)" 또는 "전해 형상화(electrolytic shaping)"에 대한 추가적인 상세사항들은 발명의 명칭이 "Method For Preparing Low Cost Substrates"인 공계류 중의 미국 특허 출원 제14/046,443호에서 찾을 수 있으며, 이 미국 특허 출원은 모든 목적을 위해 전체적으로 본 명세서에 참고로 포함된다. 그러한 전해 스컬프팅 또는 형상화는 재료의 임의의 전해 습식 화학적 성질 제거일 수 있는데, 여기서 전기장이 습식 화학적 성질의 제거 속도(removal rate)를 국부적으로 향상시키도록 형상화된다. 개구(201)의 위치는 개구(106)와의 정렬을 위해 개구(106)의 위치에 대응할 수 있다. 개구(201)는 개구(201)의 리세스(262) 연장부에 의해 묘사되는 바와 같이 기둥(265)을 갖는 하부 표면을 가질 수 있다. 리세스(262)의 하부 표면과 금속 층(103)의 상부 표면 사이의 거리들이 두께(202)일 수 있다.
도 4d는 IC(100)를 제공하기 위한 도 3b의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 레지스트 층(105)을 패턴화한 후, 폴리머 에치(250)가 개구(201)를 금속 층(104)의 상부 표면(261) 부분까지 에칭하도록 수행될 수 있다. 그러한 에치(250)는 금속 층(104) 상에서 정지할 수 있다. 금속 층(104)은 보울 형상 구조물의 저부를 제공하기 위한 저부 두께(202)를 제공할 수 있다. 그러한 에치(250)는 도 4c를 참조하여 전술된 바와 같이 금속 에치(260)가 기둥(265) 및 리세스(262)를 형성하도록 하기 위해 원 위치로 변화될 수 있다. 또한, 개구(201)의 위치는 개구(106)와의 정렬을 위해 개구(106)의 위치에 대응할 수 있고, 기둥(265)의 상부 표면(261)은 폴리머 층(121)의 상부 표면(276) 아래에 있을 수 있다.
도 4e는 IC(100)를 제공하기 위한 도 3a의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 4e는 개구(201)의 하부 표면(270)이 오목한 형상 또는 프로파일을 갖는 것으로 예시적으로 묘사된 것을 제외하면 도 4a와 동일하다. 이러한 방식에 따라, 에치(200, 250, 또는 260)가 본 명세서에 기술된 바와 같은 보울 형상 구조물을 생성하도록 오목한 하부 표면을 생성할 수 있지만, 반드시 그러할 필요는 없다. 하기에서 사용되는 바와 같이, "보울 형상"이라는 용어는, 저부 및 측벽을 가지되, 그러한 저부 또는 측벽의 표면 윤곽과는 무관한 임의의 중공(hollow)을 지칭한다. 그러나, 제한사항이 아닌 예로서, 명료성의 목적을 위해, 도 4a 및 도 4b는 이하에서 보울 형상 구조물들의 형성의 추가 설명에 이용된다.
도 5a는 IC(100)를 제공하기 위한 도 4a의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 금속 침착(300)이 개구(201) 내에 금속 층(301)을 제공하도록 수행된다. 이러한 방식에 따라, 그러한 금속 침착(300)은 금속 층(104)의 전기 도금 또는 전해 도금일 수 있는데, 이는 금속 층(104)이 전기 도금을 위해 그러한 금속 층(104)을 바이어싱할 목적으로 연속적일 수 있기 때문이다. 따라서, 등각의 또는 선택적으로 비-등각의 금속 층(301)이 금속 층(104)에서 한정된 개구(201)의 측벽 표면(302) 및 하부 표면(107) 상에 도금될 수 있다. 선택적으로, 무전해 도금이 이용될 수 있다. 금속 층(301)은 접착 층 및/또는 장벽 층을 포함할 수 있고, 금속 층(301)은 1개 초과 유형의 금속 또는 더 대체적으로 1개 초과 유형의 전도체를 포함할 수 있다. 예를 들어, Cu 금속 층(104)의 경우, 금속 층(301)은 Pd 또는 임의의 합금 재료를 함유할 수 있다. 금속 층(301)에 사용될 수 있는 다른 재료들은, 다른 금속들 또는 금속 화합물들이나 합금들 중에서도, 니켈, 니켈-텅스텐, 또는 니켈-인을 제한 없이 포함한다. 이러한 방식에 따라, 예를 들어 무전해 니켈 도금("EN")이 자가 촉매 침착(auto-catalytic deposition)이라는 것이 이해되어야 한다. 따라서, 금속 층(301)은 상부 표면(304), 외부 측벽 표면(302), 및 내부 측벽 표면(301)뿐만 아니라, 외부 하부 표면(107) 및 내부 하부 표면(303)을 가질 수 있는데, 여기서 내부 및 외부는 금속 층(301)을 기준으로 한다.
도 5b는 IC(100)를 제공하기 위한 도 4b의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 금속 침착(300)이 개구(201) 내에 금속 층(301)을 제공하도록 수행된다. 이러한 방식에 따라, 그러한 금속 침착(300)은, 예를 들어 자가 촉매 반응을 이용하는, 금속 층(104)의 상부 표면 및 폴리머(121)의 측벽 표면 상에의 무전해 도금일 수 있다. 따라서, 등각의 또는 비-등각의 금속 층(301)이 폴리머 층(121)의 측벽 표면(312) 및 금속 층(104)의 상부 표면(115) 상에 도금될 수 있는데, 여기서 표면들(312, 115)은 개구(201)의 양측 표면들이다. 또한, 금속 층(301)은 접착 층 및/또는 장벽 층일 수 있다. 예를 들어, Cu 금속 층(104) 및 폴리머 층(121)의 경우, 환원제를 갖는 니켈-인 또는 니켈-붕소가 금속 침착(300)을 위한 그러한 무전해 도금에 사용될 수 있다. 접착/장벽 층의 무전해 도금에 사용될 수 있는 다른 재료들은, 특히, 팔라듐, 니켈, 니켈-코발트, 또는 니켈-텅스텐을 제한 없이 포함한다. 일단 시드 층이 개구(201) 내에 형성되면, 예를 들어 솔더와 같은 다른 전도성 재료가 개구(201) 내에 전해 또는 무전해 침착될 수 있다. 게다가, 일단 시드 층이, 예컨대 무전해 도금에 의해 확립되면, 그러한 화학적 성질은 전해 도금을 위해 원 위치로 전환될 수 있다.
도 6a는 IC(100)를 제공하기 위한 도 5a의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 6b는 IC(100)를 제공하기 위한 도 5b의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 6a 및 도 6b가 실질적으로 유사하므로, 이들은 하기에 동시에 기술된다.
금속 침착(400)이 개구(201) 내에 금속 층(402)을 제공하도록 수행된다. 금속 층(402)은 콘택트 층일 수 있다. 이러한 방식에 따라, 그러한 금속 침착(400)은 금속 층(301) 상에 금속 층(402)을 형성하는 침지욕 도금(immersion bath plating) 또는 전기 도금과 침지욕 도금의 조합일 수 있다. 따라서, 금속 층(402)은 개구(201)의 나머지 부분을 부분적으로 충전하도록 침착될 수 있다. 그러한 금속 층(402)은 개구(201) 내의 금속 층(301)의 내부 측벽 표면뿐만 아니라 내부 하부 표면 상에 도금될 수 있거나 또는 코팅될 수 있다. 예를 들어, 팔라듐 금속 층(301)의 경우, 금이 금속 층(402)에 사용될 수 있다. 일부 구현예들에서, 금속 층(402)은 1개 초과의 전도성 재료를 포함할 수 있다. 금속 층(402)의 하나 이상의 전도성 금속들은 금속 코팅 동작들로부터 순차적으로 코팅될 수 있다. 다른 구현예들에서, 금속 층(402)은 합금일 수 있다. 일부 경우들에 있어서, 금속 층(402)의 조성은 금속 층(402)의 두께 내에서 변할 수 있다. 금속 층(402)에 사용될 수 있는 다른 재료들은, 특히, 팔라듐, 주석, 주석-구리, 주석-솔더 합금을 제한 없이 포함한다. 추가로, 다른 실시예들에서, 금속 층(301)의 상부 표면 상에 금속 층(402)의 코팅이 있을 수 있지만, 예시적으로 묘사되어 있지는 않다.
도 7a는 IC(100)를 제공하기 위한 도 6a의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 3a, 도 5a, 도 6a, 및 도 7a를 동시에 참조하여, 도 7a가 추가로 기술된다. 레지스트 층(501)과 같은 마스킹 층이 금속 층들(301, 402)뿐만 아니라, 에치 정지 층(111)과 연관된 바와 같은, 금속 층(301)의 외부 측벽 표면(302)과 개구(112)의 측벽(503) 사이의 금속 층(104)의 일부분을 보호하도록 침착되고 패턴화된다, 개구(201)를 둘러싸는 금속 층(104)의 일부분이 레지스트 층(501)에 의해 보호되는데, 여기서 그러한 레지스트 층(501)은 복수의 개구들(201)과 각각 연관되는 금속 층(104)의 복수의 그러한 부분들을 보호할 수 있다. 대체로 점선들(504)로 나타낸 바와 같이, 레지스트 층(501)의 외부 측벽(502)은 대체로 측벽(503)과 정렬될 수 있다. 선택적으로, 일부 오정렬 마진을 허용하기 위해, 외부 측벽(502)은 에치 정지 층(111)과 중첩하도록 정렬될 수 있다. 대체적인 면에서, 레지스트 층(501)은 대응하는 개구들(201)에 대한 복수의 플러그들을 제공할 수 있을 뿐만 아니라, 대응하는 개구들(112)을 지나서 외향 연장되어, 보울 형상 구조물들이 제공될 측벽들을 제공할 수 있다.
도 7b는 IC(100)를 제공하기 위한 도 6b의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 3a, 도 5a, 도 6a, 도 7a, 및 도 7b를 동시에 참조하여, 도 7b가 추가로 기술된다. 도 7b는 레지스트 층(501)이 층들(301, 402)뿐만 아니라, 금속 층(301)의 외부 측벽 표면(302)과 레지스트 층(501)의 외부 측벽(502) 사이의 폴리머 층(121)의 일부분을 보호하도록 침착되고 패턴화된다는 것을 제외하면 도 7a와 실질적으로 유사하다. 이러한 간격은 보울 형상 솔더 구조물의 측벽을 형성하는 데 충분할 수 있다.
도 8a는 IC(100)를 제공하기 위한 도 7a의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 이방성 금속 에치(600)가 레지스트 층(501)에 의해 보호되지 않는 금속 층(104)의 노출 부분을 에치 정지 층(111)까지 제거하는 데 사용될 수 있다. 선택적으로, 금속 에치(600)는 이방성 에치일 수 있다.
도 8b는 IC(100)를 제공하기 위한 도 7b의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 이방성 폴리머 에치(610)는 레지스트 층(501)에 의해 보호되지 않는 폴리머 층(121)의 노출 부분을 금속 층(103), 즉 금속 에치 상의 정지부까지 제거하는 데 이용될 수 있다. 또한, 선택적으로, 패시베이션 층(이 도면에는 도시되지 않음)이 에치 정지 층으로서 사용될 수 있는 금속 층(103) 상에 형성될 수 있다. 따라서, 에치(610)는, 선택적으로, 폴리머 층(121)의 비보호 부분의 제거 후에 그러한 희생 에치 정지 층을 제거하도록 원 위치로 변화될 수 있다.
도 9a는 IC(100)를 제공하기 위한 도 8a의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 9a의 웨이퍼(101)는 에치 정지 층(111) 및 레지스트 층(501)의 제거 후의 도 8a의 웨이퍼(101)이다. 선택적으로, 에치 정지 층(111)은 제거될 필요가 있는 것이 아니라, 보울 형상 구조물(700)과 함께 IC(100)의 일부로서 남아 있을 수 있다. 따라서, 금속 층(104)은 복수의 보울 형상 구조물들을, 예컨대 개구(201) 내에 층들(301, 402)을 갖는 보울 형상 구조물(700)로서, 제공하도록 형성될 수 있다.
도 9b는 IC(100)를 제공하기 위한 도 8b의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 9b의 웨이퍼(101)는 레지스트 층(501)의 제거 후의 도 8b의 웨이퍼(101)이다. 보울 형상 구조물(710)은 다이(100)의 일부로서 남아 있을 수 있다. 따라서, 금속 층(104)은 보울 형상 구조물(710)의 저부와 같은, 연관된 복수의 보울 형상 구조물들의 복수의 저부들을 제공하도록 형성될 수 있다. 폴리머 층(121)은 보울 형상 구조물(710)의 측벽과 같은, 그러한 복수의 보울 형상 구조물들의 복수의 측벽들을 제공할 수 있다. 그러한 보울 형상 구조물(710)은 개구(201) 내에 층들(301, 402)을 가질 수 있다. 보울 형상 구조물(710)의 측벽들이 폴리머 층(121)으로 제조될 수 있기 때문에, 그러한 측벽들의 외부 표면들은 비습윤성(non-wettable)이다. 다시 말해, 폴리머 층(121)에 의해 제공된 보울 형상 구조물들(710)의 외부 측벽 표면들 및 상부 표면들은 솔더에 대해 비습윤성이다. 폴리머 층(121)의 내부 표면들은, 전술된 바와 같이, 금속의 접착을 위해 코팅되는 내부 측벽들을 제공할 수 있다.
도 10은 IC(100)를 제공하기 위한 도 9a의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 10은 도 9a를 동시에 참조하여 추가로 기술된다.
도 10의 웨이퍼(101)는 에치 정지 층(111) 및 레지스트 층(501)의 제거 후의 도 9a의 웨이퍼(101)이다. 보울 형상 구조물(700)은 IC(100)의 일부로서 남아 있을 수 있다. 따라서, 금속 층(104)은 개구(201) 내에 금속 층들(301, 402)을 갖는 보울 형상 구조물(700)로서 형성될 수 있다.
금속 층(104)이 구리인 경우, 패시베이션 층(801)이 선택적으로 보울 형상 구조물(700)의 외부 상부 표면 및 측벽 표면들 상에 형성될 수 있다. 예를 들어, 그러한 패시베이션 층(801)은 벤조트리아졸("BTA")과 그러한 구리 사이에 형성되는 복합체일 수 있다. 구리를 BTA에 노출시키는 것이 부식 방지 코팅을 생성하는 목적을 위해 공지되어 있지만, 이러한 예에서의 패시베이션 층(801)은 솔더에 대해 보울 형상 구조물(700)의 비습윤성 외부 표면을 제공하는 것이다. 또한, BTA는 금에 대해 습윤하지 않는다.
개구(201)의 나머지 부분은 접합 재료를 수용하기 위한 것이다. 개구(201)는 리플로우 공정 동안에 그러한 접합 재료를 수용하도록 그리고 그를 적어도 부분적으로 보유하도록 구성된 보울 형상 구조물을 한정한다. 예를 들어, 솔더 볼(802)은, 전술된 바와 같이, 다른 다이 또는 다른 회로 플랫폼에의 IC(100)의 상호접속을 위해 개구(201)의 그러한 나머지 부분 내에 침착될 수 있다. 이러한 방식에 따라, 본 명세서에 기술된 바와 같은 보울 형상 구조물은 본 명세서에 기술된 바와 같은 비아 구조물(18)과 함께 사용될 수 있다. 개구(201)의 그러한 나머지 부분은 그러한 솔더 볼(802)에 의해 완전히 충전될 수 있지만, 반드시 그러할 필요는 없다. 그러한 솔더 볼(802)은, 본 명세서에서 전술된 바와 같이, 마이크로범프, C4 범프, BGA 볼, 또는 다른 형태의 솔더 볼일 수 있다. 마찬가지로, 솔더 볼(802)은 도 9b의 보울 형상 구조물(710)의 개구(201)의 나머지 부분 내에 드롭될 수 있다.
도 11은 IC(100)를 제공하기 위한 도 10의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 단면도의 블록 다이어그램이다. 도 11의 웨이퍼(101)는 패시베이션 층(801)의 형성 후의 도 10의 웨이퍼(101)이다. 예를 들어 솔더와 같은 접합 재료(901)가 금 대신에 또는 금에 더해서 개구(201)의 나머지 부분 내에 침착되어, 중공(201)을 추가로 완전히 또는 부분적으로 충전할 수 있다.
도 12는, 각각 복수의 보울 형상 구조물들(700-1 내지 700-4 또는 710-1 내지 710-4)을 갖는 도 9a 또는 도 9b의 공정 중 웨이퍼(101)의 예시적인 부분을 묘사한 상부 입면도의 블록 다이어그램이다. 따라서, 예를 들어, 금속 층(104), 또는 금속 층(104)과 폴리머 층(121)의 조합물이 예를 들어 플립-칩 볼 그리드 어레이 패키지 또는 다른 영역 어레이 패키지와 같은 영역 어레이 패키지에 대한 복수의 보울 형상 구조물들(700 또는 710)을 각각 제공할 수 있다. 또한, 웨이퍼(101)는 시스템-인-패키지(system-in-a-package)("SiP") 또는 인터포저의 하나 이상의 다이들, 즉, 대체로 IC(100)를 사용하여 3D IC를 형성하기 위해 D2D, W2D, 또는 WLP 상호접속에 또는 이를 위해 사용되는 하나 이상의 다이들에 대한 것일 수 있다.
전술한 설명이 본 발명의 하나 이상의 태양들에 따른 예시적인 실시예(들)를 기술하고 있지만, 본 발명의 하나 이상의 태양들에 따른 다른 및 추가 실시예(들)이 하기의 청구항(들) 및 그의 등가물들에 의해 판정되는 본 발명의 범주로부터 벗어남이 없이 고안될 수 있다. 단계들이 나열된 청구항(들)은 단계들의 어떠한 순서도 시사하지 않는다. 상표들은 그들의 각자의 소유주들의 재산이다.

Claims (20)

  1. 장치로서,
    기판;
    상기 기판 상에 있고, 개구를 갖는 제1 금속 층 - 상기 제1 금속 층의 상기 개구는 저부 및 상기 저부로부터 연장된 하나 이상의 측부들을 가짐 -; 및
    상기 제1 금속 층 상의 제2 금속 층을 포함하고;
    상기 제1 금속 층 및 상기 제2 금속 층은 보울 형상 구조물 - 상기 보울 형상 구조물의 내부 표면은 상기 제1 금속 층의 상기 개구 및 그 상부의 상기 제2 금속 층에 대응하여 한정됨 - 을 제공하고;
    상기 보울 형상 구조물의 상기 개구는 리플로우 공정 동안에 접합 재료를 수용하도록 그리고 상기 접합 재료를 적어도 부분적으로 보유하도록 구성되고;
    상기 보울 형상 구조물의 상기 저부는 리세스 및 기둥을 포함하는 윤곽을 갖고, 상기 기둥은 상기 기둥 주위에 상기 리세스에 의해 한정된 상기 제1 금속 층의 일부분인, 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 보울 형상 구조물의 외부 측벽 표면은 비습윤성 표면이고;
    상기 외부 측벽 표면은 상기 개구에 대응하게 한정되는 상기 보울 형상 구조물의 상기 내부 표면에 대향하는 부분을 포함하고;
    상기 외부 측벽 표면은 상기 저부로부터 연장되는 상기 기판 상의 상기 제1 금속 층의 상기 하나 이상의 측부들에 포함되는, 장치.
  5. 제4항에 있어서,
    상기 비습윤성 표면은 솔더 비습윤성 표면인, 장치.
  6. 제5항에 있어서, 상기 제1 금속 층 및 상기 제2 금속 층은 영역 어레이 패키지를 제공하도록 상기 보울 형상 구조물을 포함하는 복수의 보울 형상 구조물들을 제공하는, 장치.
  7. 제4항에 있어서, 상기 보울 형상 구조물의 상기 외부 측벽 표면은 상기 비습윤성 표면을 제공하도록 상부에 패시베이션 층을 갖는, 장치.
  8. 제1항에 있어서,
    상기 기판은 재배선(redistribution) 금속 층을 포함하고;
    상기 제1 금속 층은 상기 재배선 금속 층과 접촉하는, 장치.
  9. 장치로서,
    기판;
    상기 기판 상의 제1 금속 층 및 폴리머 층; 및
    상기 제1 금속 층 상에 있는 제2 금속 층으로서, 상기 제1 금속 층의 하나 이상의 측부들 상에 배치된 상기 폴리머 층의 일부분을 따라서 연장되는, 제2 금속 층을 포함하고;
    상기 제1 금속 층, 상기 제2 금속 층 및 상기 폴리머 층은, 조합하여, 보울 형상 구조물 - 상기 제2 금속 층은 상기 보울 형상 구조물의 내부 표면을 제공하고, 상기 폴리머 층은 상기 기판으로부터 연장되는 상기 보울 형상 구조물의 하나 이상의 측부들을 제공하고, 상기 기판과 상기 제2 금속 층 사이에 배치된 상기 제1 금속 층은 상기 제2 금속 층이 도금되는 상기 보울 형상 구조물의 저부를 제공하고, 상기 제2 금속 층이 연장되어 있는 상기 폴리머 층의 상기 일부분은 상기 보울 형상 구조물의 상기 하나 이상의 측부들에 포함됨 - 을 제공하고;
    상기 보울 형상 구조물은 개구를 한정하고;
    상기 보울 형상 구조물의 상기 개구는 리플로우 공정 동안에 접합 재료를 수용하도록 그리고 상기 접합 재료를 적어도 부분적으로 보유하도록 구성되는, 장치.
  10. 제9항에 있어서, 상기 보울 형상 구조물의 외부 측벽 표면은 비습윤성 표면인, 장치.
  11. 제10항에 있어서, 상기 제1 금속 층, 상기 제2 금속 층 및 상기 폴리머 층은, 조합하여, 영역 어레이 패키지를 제공하도록 상기 보울 형상 구조물을 포함하는 복수의 보울 형상 구조물들을 제공하는, 장치.
  12. 제11항에 있어서,
    상기 비습윤성 표면은 솔더 비습윤성 표면인, 장치.
  13. 제9항에 있어서, 상기 보울 형상 구조물의 상기 내부 표면의 하부 부분은 리세스 및 기둥을 포함하는 윤곽을 갖는, 장치.
  14. 제13항에 있어서, 상기 리세스는 상기 기둥 주위에 배치되는, 장치.
  15. 제9항에 있어서,
    상기 기판은 재배선 금속 층을 포함하고;
    상기 제1 금속 층은 상기 재배선 금속 층과 접촉하는, 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
TWI566354B (zh) * 2014-08-13 2017-01-11 矽品精密工業股份有限公司 中介板及其製法
US9711474B2 (en) * 2014-09-24 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure with polymeric layer and manufacturing method thereof
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
DE102015110437B4 (de) * 2015-06-29 2020-10-08 Infineon Technologies Ag Halbleitervorrichtung mit einer Metallstruktur, die mit einer leitfähigen Struktur elektrisch verbunden ist und Verfahren zur Herstellung
US10020239B2 (en) * 2016-01-12 2018-07-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10049996B2 (en) 2016-04-01 2018-08-14 Intel Corporation Surface finishes for high density interconnect architectures
US10892210B2 (en) * 2016-10-03 2021-01-12 Delta Electronics, Inc. Package structures
US10483221B2 (en) 2017-10-30 2019-11-19 Micron Technology, Inc. 3DI solder cup
US11694976B2 (en) * 2018-10-11 2023-07-04 Intel Corporation Bowl shaped pad
US11177171B2 (en) * 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects
US11322464B2 (en) * 2019-10-01 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Film structure for bond pad

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090289360A1 (en) 2008-05-23 2009-11-26 Texas Instruments Inc Workpiece contact pads with elevated ring for restricting horizontal movement of terminals of ic during pressing

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3446508B2 (ja) 1996-12-03 2003-09-16 松下電器産業株式会社 バンプ付きワークの実装方法および実装基板
GB2331999B (en) 1997-10-28 2003-01-22 Ibm Copper preservative treatment
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
JP2003188507A (ja) * 2001-12-18 2003-07-04 Mitsubishi Electric Corp 半導体集積回路およびこれを実装するためのプリント配線板
US6661098B2 (en) 2002-01-18 2003-12-09 International Business Machines Corporation High density area array solder microjoining interconnect structure and fabrication method
US6930032B2 (en) * 2002-05-14 2005-08-16 Freescale Semiconductor, Inc. Under bump metallurgy structural design for high reliability bumped packages
JP2012506628A (ja) 2008-10-21 2012-03-15 アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 基板上にはんだ堆積物を形成する方法
US9245834B2 (en) 2012-03-16 2016-01-26 Stats Chippac, Ltd. Semiconductor device and method of forming compliant conductive interconnect structure in flipchip package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090289360A1 (en) 2008-05-23 2009-11-26 Texas Instruments Inc Workpiece contact pads with elevated ring for restricting horizontal movement of terminals of ic during pressing

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