KR101701669B1 - Adaptive soft video switch for field programmable gate arrays - Google Patents

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KR101701669B1
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아셀산 엘렉트로닉 사나이 베 티카렛 아노님 시르케티
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Abstract

본 발명은 FPGA에서 비디오를 스위치하는 시스템 및 방법에 연관된다. 본 발명의 목표는 클락 스위치 요건을 제거하는 것이다. 본 발명의 다른 목표는 입력 및 출력 비디오의 수를 조정하기 위해 유연성을 제공하는 것이다. 본 발명의 다른 목표는 프레임 버퍼(외부 메모리) 제공의 필요성을 제거하는 것이다. 본 발명의 또 다른 목표는 프레임 레이턴시를 추가하지 않고 더 적은 라인 레이턴시를 추가하는 것이다. 본 발명의 또 다른 목표는 다른 입력과 출력 사이에서 스위치할 수 있는 사용자 제어를 제공하는 것이다.The present invention relates to a system and method for switching video in an FPGA. The goal of the present invention is to eliminate the clock switch requirement. Another object of the present invention is to provide flexibility to adjust the number of input and output video. Another object of the present invention is to eliminate the necessity of providing a frame buffer (external memory). Another goal of the present invention is to add less line latency without adding frame latency. Another object of the present invention is to provide a user control that can be switched between different inputs and outputs.

Description

FPGA의 적응형 소프트 비디오 스위치{ADAPTIVE SOFT VIDEO SWITCH FOR FIELD PROGRAMMABLE GATE ARRAYS}ADAPTIVE SOFT VIDEO SWITCH FOR FIELD PROGRAMMABLE GATE ARRAYS < RTI ID = 0.0 >

본 발명은 FPGA의 비디오를 스위치하는 시스템 및 방법에 연관된다.The present invention relates to a system and method for switching video in an FPGA.

유럽 특허 EP1956832는 적어도 두 개의 비디오 소스 중 각각의 하나로부터 적어도 두 명의 사용자가 비디오 데이터를 볼 수 있도록 허용하는 비디오 스위치를 제시한다. 비디오 스위치는 적어도 두 개의 비디오 소스 중 하나를 선택하는 스위치 및 스위치와 연결되는 적어도 하나의 샘플러를 포함한다. 샘플러는 적어도 두 개의 비디오 소스로부터 비디오 데이터를 샘플링한다. 비디오 스위치는 스위치를 제어하는 컨트롤러 및 적어도 두 개의 비디오 소스 중 하나를 선택하고 비디오 데이터의 프레임을 샘플링하는 샘플러를 더 포함한다. 출력은 비디오 데이터를 적어도 두 사용자에게 전송하도록 제공된다. 출력은 적어도 두 명의 최대 동시 사용자를 지원하고, 비디오 스위치의 샘플러의 수는 최대 동시 사용자의 수보다 적고, 본 발명에 따른 비디오는 비디오 데이터를 캡쳐하는 샘플러가 적어도 두 명의 동시 사용자 사이에서 공유되도록 허용한다. 이는 비디오 스위치를 구현하기 위해 요구되는 하드웨어의 복잡성 및 비용 사이즈를 감소시킨다. 본 발명의 일실시예에서, 샘플러는 프로그램 가능한 위상 잠금 루프(Phase Locked Loop)를 포함할 수 있고, 위상 고정 루프는 패스트 잠금 모드를 선택적으로 가질 수 있다. 그러나 이러한 시스템은 비디오 프레임 버퍼를 요구하고, 비디오 프레임 버퍼링은 외부 메모리의 이용을 요구한다. 추가로 비디오 프레임 버퍼링은 비디오 레이턴시를 추가한다.
미국 특허 제US20050046748호는 다중의 입력 사이에서 스위칭하는 비디오를 실행하는 시스템 및 방법을 제시하고 출력이 제시된다. 일실시예에서, 시스템은 적어도 하나의 사용자 인터페이스, 복수의 비디오 입력 및 복수의 비디오 출력에 연결되는 비디오 박스를 포함한다. 비디오 박스는 적어도 하나의 사용자 인터페이스 및 복수의 비디오 입력 및 복수의 비디오 출력에 연결되는 비디오 스위치를 포함한다. 사용자 인터페이스의 활성화는 생성되는 비디오 제어 신호로 보내지는 비디오 제어 신호를 생성한다. 비디오 컨트롤러는 수신되는 비디오 제어 신호에 기반하여 비디오 스위칭 신호를 생성한다. 비디오 스위치는 생성되는 비디오 제어 신호에 기반하여 복수의 비디오 입력 중 적어도 하나를 복수의 비디오 출력 중 적어도 하나로 연결시킨다. 그러나 이러한 시스템에서 FIFO는 비디오 스위칭을 위해 이용되지 않고, 실제로 FIFO는 비디오 스위칭 명령을 숨기기 위해 이용된다. 또한 이러한 시스템은 비디오 스위칭을 위한 FPGA를 이용하지 않고, 아날로그 장치(Analog Device)에 의해 생성되는 특별한 마이크로칩을 이용하고, 이러한 시스템에서 비디오 시스템 프로세스는 소프트웨어가 아닌 하드웨어에서 수행된다.
중국 특허 제CN202276408호는 관리 가능한 비디오 매트릭스 스위칭 기기를 개시하고, W77E58 단일 칩 마이크로 컴퓨터 모듈, AD8115 비디오 매트릭스 스위칭 모듈, AD8054 비디오 드라이빙 모듈, FPGA(Field Programmable Gate Array) 비디오 검출 모듈 및 다른 기능의 모듈을 포함한다. 관리 가능한 비디오 매트릭스 스위칭 기기는 관리 가능한 비디오 매트릭스 스위칭 기기에 의해, 관련된 중요한 부분을 중요한 기기의 동작 조건 또는 중요한 장소와 연관되는 상황을 적절하고 효율적으로 모니터링하도록 하기 위해, 요구되는 바와 같이 여덟 경로의 모니터링되는 비디오 입력 및 열여섯 개의 모니터링되는 비디오 출력의 매트릭스 스위칭을 수행하고, 스위칭되는 비디오 입력 및 비디오 출력을 요구되는 부분으로 전송하기 위해 이용되는 디스플레이 콘솔에서 터치하고, 기기에 관한 상태 모니터링 및 상태 관리를 기기 관리 소프트웨어를 통해 수행하고, 네트워크 원격 제어 채널 스위칭을 수신할 지 여부와 이와 유사한 것이 충족될 수 있는 지를 선택할 수 있는 장점을 가진다. 그러나, 입력 비디오의 여덟 경로는 직접 출력을 통해 물리적으로 검출될 수 있다. 따라서, 관리 가능한 비디오 매트릭스 스위칭 기기는 제한된 쉽(ship) 공간 및 테스팅 기기 하에서 디스플레이 콘솔의 분해(dismantling) 없이 고장을 결정하는 역할을 수행할 수 있다. 그러나 이러한 시스템은 비디오 스위칭을 위한 FPGA를 이용하지 않고, 아날로그 장치에 의해 생성되는 특별한 마이크로 칩을 이용한다.
다른 비디오 포맷은 다른 픽셀 클락을 가진다. 따라서, 이러한 비디오 사이를 스위칭하기 위해서는 클락 스위치를 이용하여야 한다. 그러나, 클락 스위치에 대한 두 가지 문제가 있다. 하나는 클락 스위치 입력의 수가 제한되는 것이고, 그 결과 많은 비디오 입력을 이러한 스위치에 연결하는 것이 불가능하다. 다른 하나는 클락 스위치의 이용이 FPGA (Field Programmable Gate Array) 이용과 강하게 연관되는 점이다. 고밀도의 FPGA에서, 클락 스위치가 불가능할 수 있다.
European Patent EP1956832 proposes a video switch that allows at least two users from each of at least two video sources to view video data. The video switch includes a switch for selecting one of the at least two video sources and at least one sampler coupled to the switch. The sampler samples video data from at least two video sources. The video switch further includes a controller for controlling the switch and a sampler for selecting one of the at least two video sources and sampling a frame of video data. The output is provided to transmit video data to at least two users. The output supports at least two maximum concurrent users, the number of samplers of the video switch is less than the maximum number of concurrent users, and the video according to the invention allows the sampler to capture video data to be shared among at least two concurrent users do. This reduces the hardware complexity and cost size required to implement the video switch. In one embodiment of the invention, the sampler may comprise a programmable phase locked loop and the phase locked loop may optionally have a fast lock mode. However, such a system requires a video frame buffer, and video frame buffering requires the use of external memory. In addition, video frame buffering adds video latency.
U.S. Patent No. US20050046748 presents a system and method for performing video switching between multiple inputs and output is presented. In one embodiment, the system includes at least one user interface, a plurality of video inputs, and a video box coupled to the plurality of video outputs. The video box includes at least one user interface and a video switch coupled to the plurality of video inputs and the plurality of video outputs. Activation of the user interface generates a video control signal to be sent to the generated video control signal. The video controller generates a video switching signal based on the received video control signal. The video switch couples at least one of the plurality of video inputs to at least one of the plurality of video outputs based on the generated video control signal. However, in such a system, the FIFO is not used for video switching, and in fact the FIFO is used to hide the video switching command. In addition, such a system does not use an FPGA for video switching but uses a special microchip generated by an analog device, in which the video system process is performed in hardware rather than in software.
Chinese patent CN202276408 discloses a manageable video matrix switching device and includes a W77E58 single-chip microcomputer module, an AD8115 video matrix switching module, an AD8054 video driving module, a field programmable gate array (FPGA) video detection module, . A manageable video matrix switching device can be monitored by a manageable video matrix switching device to monitor eight critical paths as required, in order to properly and effectively monitor the relevant parts of the device, To perform matrix switching of the video input and the sixteen monitored video outputs and to touch the display console used to transmit the switched video input and video output to the required portion and to perform status monitoring and status management Device management software, and has the advantage of being able to choose whether or not to receive network remote control channel switching and the like can be satisfied. However, eight paths of input video can be physically detected through direct output. Thus, a manageable video matrix switching device can play a role in determining the failure without dismantling the display console under limited ship space and testing equipment. However, such a system does not use an FPGA for video switching but uses a special microchip generated by an analog device.
Other video formats have different pixel clocks. Therefore, a clock switch should be used to switch between such videos. However, there are two problems with the clock switch. One is that the number of clock switch inputs is limited, and as a result, it is impossible to connect many video inputs to these switches. The other is that the use of a clock switch is strongly related to the use of an FPGA (Field Programmable Gate Array). In high density FPGAs, the clock switch may not be possible.

본 발명의 목적은 클락 스위치 요건을 제거하는 것이다.
본 발명의 다른 목적은 입력 및 출력 비디오 수를 조정하도록 유연성을 제공하는 것이다.
본 발명의 다른 목적은 프레임 버퍼(외부 메모리)의 필요성을 제거하는 것이다.
본 발명의 다른 목적은 프레임 레이턴시를 추가하지 않고, 라인 레이턴시보다 적게 추가하는 것이다.
본 발명의 다른 목적은 다른 입력 출력 사이에서 스위치하도록 사용자 제어를 제공하는 것이다.
It is an object of the present invention to eliminate the clock switch requirement.
Another object of the present invention is to provide flexibility to adjust the number of input and output video.
Another object of the present invention is to eliminate the necessity of a frame buffer (external memory).
Another object of the present invention is to add less frame latency and less than line latency.
Another object of the present invention is to provide user control to switch between different input and output.

비디오 스위치 시스템(1)을 위한 인벤티브 시스템은 상기 비디오 스위치 시스템을 제어하고, 상기 비디오 스위치 시스템(1)의 다른 모든 부분을 서로 연결하는 적어도 하나의 메인 제어 인터페이스(2); 상기 들어오는 비디오 라인을 캡쳐하고, 상기 들어오는 비디오 라인을 상기 메인 제어 인터페이스(2)로 송신하는 적어도 두 개의 비디오 입력 인터페이스(3); 상기 메인 제어 인터페이스(2)로부터 상기 스위치되는 비디오를 획득하고, 상기 스위치되는 비디오를 상기 출력으로 송신하는 적어도 하나의 비디오 출력 인터페이스($); 및 상기 사용자 선택 및 제어를 캡쳐하고, 상기 명령을 상기 메인 제어 인터페이스(2)로 송신하는 적어도 하나의 사용자 인터페이스(5)를 필수적으로 포함한다.
비디오 스위치 방법(100)을 위한 인벤티브 방법은 상기 비디오 입력 인터페이스(3)에 의해 비디오를 획득하는 단계(101); 상기 비디오 입력 인터페이스(3)에 의해 픽셀 클락과 함께 비디오를 상기 메인 제어 인터페이스(2)로 송신하는 단계(102); 상기 비디오 입력 인터페이스로(3)부터 오는 비디오를 판독하고 메인 제어 인터페이스(2)에 의해 상기 들어오는 비디오의 클락과 메인 제어 인터페이스의 로컬 클락을 비교하는 단계(103); 메인 제어 인터페이스(2)에 의해 상기 스위칭 공식을 이용하여 비디오를 스위치하는 단계(104); 상기 사용자 인터페이스(5)로부터 사용자에 의해 선택되는 데이터 어드레스를 획득하고, 상기 비디오의 제어 데이터를 숨기도록 상기 어드레스를 상기 비디오로 할당하는 단계(105); 메인 제어 인터페이스(2)에 의해 상기 픽셀 데이터에 관해 비디오를 비디오 출력 인터페이스(4)로 송신하는 단계(106); 비디오 출력 인터페이스에 의해 레지스터에 저장되는 상기 정보에 따라 상기 동기화 신호를 생성하는 단계(107); 및 비디오 출력 인터페이스(4)에 의해 비디오를 상기 출력으로 송신하는 단계(108)를 필수적으로 포함한다.
An inventive system for a video switch system (1) comprises at least one main control interface (2) for controlling said video switch system and for connecting all other parts of said video switch system (1) to each other; At least two video input interfaces (3) for capturing the incoming video lines and for transmitting the incoming video lines to the main control interface (2); At least one video output interface ($) for obtaining the switched video from the main control interface (2) and for transmitting the switched video to the output; And at least one user interface (5) capturing the user selection and control and transmitting the command to the main control interface (2).
An inventive method for a video switch method (100) includes: obtaining (101) video by means of the video input interface (3); Transmitting (102) video with the pixel clock to the main control interface (2) by the video input interface (3); Reading (103) video from the video input interface (3) and comparing the clock of the incoming video with the local clock of the main control interface by the main control interface (2); Switching (104) the video using the switching formula by the main control interface (2); Acquiring a data address selected by the user from the user interface (5), and allocating (105) the address to the video to hide control data of the video; Transmitting (106) video on the pixel data to the video output interface (4) by the main control interface (2); Generating (107) the synchronization signal according to the information stored in the register by a video output interface; And transmitting (108) video to the output by the video output interface (4).

본 발명의 목표를 충족하는 시스템 및 방법은 첨부되는 도면에서 설명된다.
도 1은 비디오 스위치를 위한 시스템이다.
도 2는 비디오 스위치를 위한 방법이다.
Systems and methods that meet the objectives of the present invention are described in the accompanying drawings.
Figure 1 is a system for a video switch.
Figure 2 is a method for a video switch.

비디오 스위치 시스템(1)을 위한 인벤티브 시스템은 상기 비디오 스위치 시스템(1)을 제어하고, 상기 비디오 스위치 시스템(1)의 다른 모든 부분을 서로 연결하는 적어도 하나의 메인 제어 인터페이스(2), 상기 들어오는 비디오 라인을 캡쳐하고, 상기 들어오는 비디오 라인을 상기 메인 제어 인터페이스(2)로 송신하는 적어도 두 개의 비디오 입력 인터페이스(3), 상기 메인 제어 인터페이스(2)로부터 상기 스위치되는 비디오를 획득하고, 상기 스위치되는 비디오를 상기 출력으로 송신하는 적어도 하나의 비디오 출력 인터페이스(4), 및 상기 사용자 선택 및 제어를 캡쳐하고, 상기 명령을 상기 메인 제어 인터페이스(2)로 송신하는 적어도 하나의 사용자 인터페이스(5)를 포함한다.
선호되는 실시예에서, 단계(101)의 "상기 비디오 입력 인터페이스(3)에 의해 비디오를 획득하는 단계"에서, 비디오 입력 인터페이스(3)는 라인 FIFO를 포함한다. 비디오 동기화 신호 vsync, hsync 및 데이터 유효성은 비디오 입력 인터페이스(3)에 의해 캡쳐된다. 들어오는 픽셀 데이터는 비디오 입력 인터페이스(3)에 의한 데이터 유효성 신호 및 픽셀 클락을 이용함으로써 FIFO로 기록된다.
선호되는 실시예에서, 단계(102)의 "상기 비디오 입력 인터페이스(3)에 의해 픽셀 클락을 이용하여 비디오를 상기 메인 제어 인터페이스(2)로 송신하는 단계"의, 특정 수의 픽셀 데이터가 FIFO로 기록되고 비디오가 메인 제어 인터페이스(2)로 송신된 후, 특정 수의 픽셀 데이터가 FIFO로 기록되는 경우, 단계(103)의 "상기 비디오 입력 인터페이스(3)로부터 오는 비디오를 판독하고 메인 제어 인터페이스(2)에 의해 메인 제어 인터페이스(2)의 로컬 클락과 상기 들어오는 비디오의 클락을 비교하는 단계"에서 메인 제어 인터페이스(2)는 시작하고, 단계(104)의 "메인 제어 인터페이스(2)에 의해 스위칭 공식을 이용하여 비디오를 스위칭하는 단계"에서, 상기 메인 제어 인터페이스(2)는 동작의 스위칭을 하고, "대기"를 요구받은 비디오의 특정 수는 공식:

Figure 112016101197280-pct00001
를 이용하여 계산될 수 있다. 성공적으로 라인 지속(duration)을 이용하고 판독 동작을 완료하기 위해서, 비디오가 들어오는 동안, 로컬 클락은 픽셀 클락보다 동일하거나 높아야한다. 단계(105)의 "사용자에 의해 상기 사용자 인터페이스(5)로부터 선택되는 데이터 어드레스를 획득하고 상기 어드레스를 상기 비디오 제어 데이터를 숨기도록 상기 비디오로 할당하는 단계" 후에, 사용자 인터페이스(5)는 상기 비디오 플로우 제어를 수행하고 사용자 인터페이스(5)는 사익 데이터를 보관하도록 어드레스 공간(레지스터)을 포함한다. WR_EN 신호는 데이터를 어드레스로 기록하기 위해 이용된다. 데이터는 비디오 입력 및 출력을 위해 필요한 정보를 포함하고, 이러한 어드레스는 메인 제어 인터페이스(2)에 의해 사용자 인터페이스로부터 획득된다.
선호되는 실시예에서, 단계(106)의 "메인 제어 인터페이스(2)에 의해 상기 픽셀 데이터에 관해 비디오 출력 인터페이스(4)로 비디오를 송신하는 단계"에서 메인 제어 인터페이스(2)는 상기 로컬 클락 주파수를 이용하여 비디오를 상기 비디오 출력 인터페이스(4)로 송신한다.
선호되는 실시예에서, 단계(107)의 "비디오 출력 인터페이스에 의해 레지스터에 저장되는 상기 정보에 따라 상기 동기화 신호를 생성하는 단계"에서, 비디오 출력 인터페이스(4)는 레지스터에 저장되는 정보에 따라 상기 필요한 동기화 신호를 생성한다. 메인 정보는 레지스터에 저장된다.
모든 비디오는 스위치되는 비디오 입력의 수, 및 출력 동기화 신호의 극성을 출력한다.
모든 비디오는 픽셀 클락 주파수, 동기화 신호의 극성, 및 연속하여(on a row) 위치하는 픽셀 수가 입력된다.
또한, 비디오 출력 인터페이스(4)는 vsync 출력, hsync 출력, 데이터 유효성 출력 및 픽셀 데이터 출력 신호를 생성한다. 입력 동기화 신호는 로컬 클락에 의해 버퍼링되고, 출력 동기화 신호는 입력 동기화 신호 상태에 따라 생성된다. 다음으로, 비디오 출력 인터페이스는 선택된 비디오를 출력으로 송신한다.An inventive system for a video switch system (1) comprises at least one main control interface (2) for controlling said video switch system (1) and for connecting all other parts of said video switch system (1) At least two video input interfaces (3) for capturing video lines and transmitting said incoming video lines to said main control interface (2), for acquiring said switched video from said main control interface (2) At least one video output interface (4) for transmitting video to said output, and at least one user interface (5) for capturing said user selection and control and transmitting said command to said main control interface (2) do.
In the preferred embodiment, in the step "acquiring video by the video input interface 3" of the step 101, the video input interface 3 includes a line FIFO. The video synchronization signals vsync, hsync and data validity are captured by the video input interface 3. The incoming pixel data is written into the FIFO by using the data validity signal and the pixel clock by the video input interface 3. [
In the preferred embodiment, a certain number of pixel data of the "step of transmitting video to the main control interface 2 by using the pixel clock by the video input interface 3 " The video from the video input interface 3 is read out and the main control interface (not shown) is read out in step 103, if a certain number of pixel data is recorded in the FIFO after the video is recorded and transmitted to the main control interface 2. [ The main control interface 2 starts in step " compare the local clock of the main control interface 2 with the clock of the incoming video " by the main control interface 2, Quot ;, the main control interface 2 switches the operation and the specific number of videos requested to "wait "
Figure 112016101197280-pct00001
. ≪ / RTI > To successfully use the line duration and complete the read operation, the local clock must be equal to or higher than the pixel clock while the video is being received. After step "obtain the data address selected by the user from the user interface 5 and allocate the address to the video to hide the video control data " in step 105, And the user interface 5 includes an address space (register) to store the private data. The WR_EN signal is used to write data to an address. The data includes information necessary for video input and output, and these addresses are obtained from the user interface by the main control interface 2. [
In the preferred embodiment, in the step "transmitting video to the video output interface 4 with respect to the pixel data by the main control interface 2" in step 106, the main control interface 2 transmits the local clock frequency To the video output interface (4).
In the preferred embodiment, in the step "generating the synchronization signal in accordance with the information stored in the register by the video output interface" of step 107, the video output interface 4 outputs, in accordance with the information stored in the register, And generates a necessary synchronization signal. The main information is stored in a register.
Every video outputs the number of video inputs switched and the polarity of the output synchronization signal.
All video inputs the pixel clock frequency, the polarity of the synchronization signal, and the number of pixels that are positioned on a row.
The video output interface 4 also generates a vsync output, an hsync output, a data validity output, and a pixel data output signal. The input synchronization signal is buffered by the local clock, and the output synchronization signal is generated in accordance with the input synchronization signal state. Next, the video output interface transmits the selected video to the output.

도면에 도시되는 요소는 다음과 같이 부호화된다.
1. 비디오 스위치 시스템
2. 메인 제어 인터페이스
3. 비디오 입력 인터페이스
4. 비디오 출력 인터페이스
5. 사용자 인터페이스
The elements shown in the figure are encoded as follows.
1. Video Switch System
2. Main control interface
3. Video input interface
4. Video output interface
5. User Interface

Claims (11)

비디오 스위치 시스템을 위한 인벤티브 시스템에 있어서,
상기 비디오 스위치 시스템을 제어하고, 상기 비디오 스위치 시스템의 다른 모든 부분을 서로 연결하는 적어도 하나의 메인 제어 인터페이스;
들어오는 비디오 라인을 캡쳐하여 상기 메인 제어 인터페이스로 송신하는 적어도 두 개의 비디오 입력 인터페이스;
상기 메인 제어 인터페이스로부터 스위치되는 비디오를 획득하고, 상기 스위치되는 비디오를 출력으로 송신하는 적어도 하나의 비디오 출력 인터페이스; 및
사용자 선택 및 제어를 캡쳐하고, 명령을 상기 메인 제어 인터페이스로 송신하는 적어도 하나의 사용자 인터페이스
를 필수적으로 포함하고,
상기 메인 제어 인터페이스는 상기 비디오 입력 인터페이스로부터 오는 비디오를 판독하고 들어오는 비디오의 픽셀 클락과 상기 메인 제어 인터페이스의 로컬 클락을 비교하고 스위칭 공식을 이용하여 비디오를 스위치하는 것을 특징으로 하는 시스템.
1. An inventive system for a video switch system,
At least one main control interface for controlling the video switch system and connecting all other parts of the video switch system to each other;
At least two video input interfaces for capturing incoming video lines and transmitting them to the main control interface;
At least one video output interface for obtaining video switched from the main control interface and for transmitting the switched video to an output; And
At least one user interface for capturing user selections and controls, and sending commands to the main control interface
, ≪ / RTI >
Wherein the main control interface reads video from the video input interface and compares the pixel clock of the incoming video with the local clock of the main control interface and switches the video using a switching formula.
비디오 스위치 방법을 위한 인벤티브 방법에 있어서,
비디오 입력 인터페이스에 의해 비디오를 획득하는 단계;
상기 비디오 입력 인터페이스에 의해 픽셀 클락과 함께 비디오를 메인 제어 인터페이스로 송신하는 단계;
상기 비디오 입력 인터페이스로부터 오는 비디오를 판독하고 메인 제어 인터페이스에 의해 들어오는 비디오의 픽셀 클락과 메인 제어 인터페이스의 로컬 클락을 비교하는 단계;
메인 제어 인터페이스에 의해 스위칭 공식을 이용하여 비디오를 스위치하는 단계;
사용자 인터페이스로부터 사용자에 의해 선택되는 데이터 어드레스를 획득하고, 상기 비디오의 제어 데이터를 숨기도록 상기 어드레스를 상기 비디오로 할당하는 단계;
메인 제어 인터페이스에 의해 픽셀 데이터에 관해 비디오를 비디오 출력 인터페이스로 송신하는 단계;
비디오 출력 인터페이스에 의해 레지스터에 저장되는 정보에 따라 동기화 신호를 생성하는 단계; 및
비디오 출력 인터페이스에 의해 비디오를 상기 출력으로 송신하는 단계
를 필수적으로 포함하는 방법.
An inventive method for a video switch method,
Obtaining video by a video input interface;
Transmitting video with a pixel clock to the main control interface by the video input interface;
Reading video from the video input interface and comparing the pixel clock of the video incoming by the main control interface with the local clock of the main control interface;
Switching video using a switching formula by a main control interface;
Obtaining a data address selected by a user from a user interface and allocating the address to the video to hide control data of the video;
Transmitting video on pixel data by a main control interface to a video output interface;
Generating a synchronization signal according to information stored in the register by the video output interface; And
Transmitting video to the output by a video output interface
. ≪ / RTI >
제1항에 있어서,
동기화 신호 vsync, hsync 및 데이터 유효성을 캡쳐하는 비디오 입력 인터페이스를 특징으로 하는 시스템.
The method according to claim 1,
A system characterized by a video input interface that captures synchronization signals vsync, hsync and data validity.
제1항에 있어서,
공식
Figure 112016101197280-pct00002
을 이용하여 상기 비디오를 스위치하는 메인 제어 인터페이스를 특징으로 하는 시스템.
The method according to claim 1,
Formula
Figure 112016101197280-pct00002
Characterized in that the main control interface switches the video using a video signal.
제1항에 있어서,
vsync 출력, hsync 출력, 데이터 유효성 출력 및 픽셀 데이터 출력 신호를 생성하는 비디오 출력 인터페이스를 특징으로 하는 시스템.
The method according to claim 1,
a video output interface for generating a vsync output, an hsync output, a data validity output, and a pixel data output signal.
제1항에 있어서,
FPGA를 위한 적응형 소프트 비디오 스위치에 이용되는 메인 제어 인터페이스를 특징으로 하는 시스템.
The method according to claim 1,
A system characterized by a main control interface used in an adaptive soft video switch for an FPGA.
제1항에 있어서,
클락 스위치 대신 비디오를 스위치하도록 오직 라인 FIFO를 이용하는 메인 제어 인터페이스를 특징으로 하는 시스템.
The method according to claim 1,
A system characterized by a main control interface using only a line FIFO to switch video instead of a clock switch.
제1항에 있어서,
프레임 레이턴시 대신 라인 레이턴시 이하를 추가하는 메인 제어 인터페이스를 특징으로 하는 시스템.
The method according to claim 1,
A system that features a main control interface that adds less than the line latency to frame latency.
제1항에 있어서,
비디오 입력 및 비디오 출력의 개수의 변경을 조정 가능한 구조인 메인 제어 인터페이스를 특징으로 하는 시스템.
The method according to claim 1,
Characterized in that the main control interface is an adjustable structure for changing the number of video inputs and video outputs.
제1항에 있어서,
다른 비디오 해상도를 위한 조정 가능한 구조인 메인 제어 인터페이스를 특징으로 하는 시스템.
The method according to claim 1,
Characterized in that the main control interface is an adjustable structure for different video resolutions.
제1항에 있어서,
비디오 스위치 동작 및 출력 비디오 특성 조절에 이용되는 사용자 인터페이스를 특징으로 하는 시스템.
The method according to claim 1,
A system characterized by a user interface used for video switch operation and output video property adjustment.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109788214B (en) * 2018-12-13 2020-04-03 中国科学院西安光学精密机械研究所 Multi-channel video seamless switching system and method based on FPGA

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999052246A1 (en) * 1998-04-03 1999-10-14 Avid Technology, Inc. Method and apparatus for controlling switching of connections among data processing devices
US20090244393A1 (en) * 2008-04-01 2009-10-01 Tomoji Mizutani Signal switching apparatus and control method of signal switching apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6836839B2 (en) * 2001-03-22 2004-12-28 Quicksilver Technology, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
SG135022A1 (en) * 2003-05-01 2007-09-28 Genesis Microchip Inc Method and apparatus for efficient transmission of multimedia data packets
US7190412B2 (en) 2003-08-28 2007-03-13 The Boeing Company Video switching systems and methods
GB2446455B (en) 2007-02-08 2011-08-17 Adder Tech Ltd Video switch and method of sampling simultaneous video sources
WO2011000041A1 (en) * 2009-06-30 2011-01-06 Avega Systems Pty Ltd Systems and methods for providing synchronization in a networked environment
CN202276408U (en) 2011-10-28 2012-06-13 韩绍泽 Manageable video matrix switching equipment

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999052246A1 (en) * 1998-04-03 1999-10-14 Avid Technology, Inc. Method and apparatus for controlling switching of connections among data processing devices
US20090244393A1 (en) * 2008-04-01 2009-10-01 Tomoji Mizutani Signal switching apparatus and control method of signal switching apparatus

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