KR101696065B1 - Multi-chip stack type semiconductor package and method for manufacturing the same - Google Patents

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Abstract

본 발명은 기판 위에 적층되는 다수의 반도체 칩을 인터포저를 이용하여 전기적 신호 교환 가능하게 연결시킬 수 있도록 한 새로운 구조의 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 기판의 상면에 인터포저를 별도로 부착하고, 이 인터포저를 통하여 기판에 부착되는 복수의 반도체 칩들간의 전기적인 인터커넥션이 용이하게 이루어질 수 있도록 한 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.The present invention relates to a multi-chip stacked semiconductor package and a method of manufacturing the same, which enable a plurality of semiconductor chips stacked on a substrate to be interchangeably electrically signaled using an interposer.
That is, the present invention provides a multi-chip stacked semiconductor package in which an interposer is separately attached to an upper surface of a substrate, and electrical interconnection between a plurality of semiconductor chips attached to the substrate is easily performed through the interposer, And to provide a method.

Description

멀티 칩 적층형 반도체 패키지 및 이의 제조 방법{MULTI-CHIP STACK TYPE SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multi-chip stacked semiconductor package,

본 발명은 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 기판 위에 적층되는 다수의 반도체 칩을 인터포저를 이용하여 전기적 신호 교환 가능하게 연결시킬 수 있도록 한 새로운 구조의 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
The present invention relates to a multi-chip stacked semiconductor package and a method of manufacturing the same. More particularly, the present invention relates to a multi-chip stacked semiconductor package having a structure in which a plurality of semiconductor chips stacked on a substrate can be connected electrically, To a semiconductor package and a manufacturing method thereof.

멀티 칩 반도체 패키지는 마이크로 소자와 같은 로직 칩과 정보를 저장/재생할 수 있는 메모리 칩을 기판에 동일 선상 또는 상하로 적층시킨 후, 로직 칩과 로직칩을 전기적으로 연결함과 함께 로직 칩과 메모리 칩을 전기적으로 연결하는 구조로 제조된다.In a multi-chip semiconductor package, a logic chip such as a micro device and a memory chip capable of storing / reproducing information are stacked on a substrate in a line or on top of each other, and then the logic chip and the logic chip are electrically connected, Are electrically connected to each other.

첨부한 도 4는 종래의 멀티 칩 반도체 패키지를 도시한 단면도이다.4 is a cross-sectional view of a conventional multi-chip semiconductor package.

도 4에서, 도면부호 10은 도전성 패턴 및 비아홀이 여러층(multi-layer)으로 구성된 기판(PCB, Printed Circuit Board)을 지시한다.In FIG. 4, reference numeral 10 designates a PCB (Printed Circuit Board) having a conductive pattern and a via-hole formed of a multi-layer.

상기 기판(10)의 내부에는 반도체 칩 상호 간을 전기적으로 연결시키기 위한 인터커넥션용 인터포저(12)가 내설되어 있다.Inside the substrate 10, an inter-connection interposer 12 for electrically connecting semiconductor chips to each other is installed.

즉, 상기 기판(10)의 각 층을 형성하는 단계에서, 특정층의 원하는 위치에 복수개의 인터포저(12)를 내장시키고, 그 위에 도전성 패턴 및 절연층 등을 더 깔아주는 공정을 진행함으로써, 인터포저(12)가 내장된 기판(10)이 제조될 수 있다.That is, in the step of forming each layer of the substrate 10, by embedding a plurality of interposers 12 at desired positions of a specific layer, and further forming a conductive pattern and an insulating layer thereon, The substrate 10 in which the interposer 12 is embedded can be manufactured.

상기 기판(10) 위에는 여러개의 반도체 칩이 도전 가능하게 부착되는 바, 기판(10) 위에 부착된 제1반도체 칩(21)과 제2반도체 칩(22)이 인터포저(12)를 매개로 전기적인 인터커넥션이 이루어지고, 제2반도체 칩(22)과 제3반도체 칩(23)도 인터포저(12)를 매개로 전기적인 인터커넥션이 이루어지게 된다.A plurality of semiconductor chips are electroconductively attached on the substrate 10 so that the first semiconductor chip 21 and the second semiconductor chip 22 attached to the substrate 10 are electrically connected to each other through the interposer 12, And the second semiconductor chip 22 and the third semiconductor chip 23 are also electrically interconnected via the interposer 12. As a result,

예를 들어, 상기 제1반도체 칩(21) 및 제2반도체 칩(22)의 본딩패드에 통상의 범핑 공정에 도전성 범프를 형성시킨 상태에서, 이 도전성 범프를 기판(10)의 최상층 도전성패턴에 도전 가능하게 융착시키는 동시에 인터포저(12)의 회로부에 융착시킴으로써, 제1반도체 칩(21)과 제2반도체 칩(22)이 인터포저(12)를 매개로 전기적인 인터커넥션이 이루어지고, 제2반도체 칩(22)과 제3반도체 칩(23)도 동일한 방식으로 인터커넥션된다.For example, in a state in which conductive bumps are formed in the bonding pads of the first semiconductor chip 21 and the second semiconductor chip 22 in a normal bumping process, the conductive bumps are bonded to the uppermost conductive pattern of the substrate 10 The first semiconductor chip 21 and the second semiconductor chip 22 are electrically interconnected via the interposer 12 by fusion bonding the semiconductor chip 21 and the circuit portion of the interposer 12, 2 semiconductor chip 22 and the third semiconductor chip 23 are interconnected in the same manner.

그러나, 종래의 멀티 칩 반도체 패키지는 다음과 같은 문제점이 있다.However, the conventional multi-chip semiconductor package has the following problems.

첫째, 기판의 특정층내에 복수개의 인터포저를 내장시킴에 따라, 기판 제조 공수 및 비용이 크게 증가하는 문제점이 있다.First, as a plurality of interposers are embedded in a specific layer of the substrate, the manufacturing cost and the manufacturing cost of the substrate are greatly increased.

즉, 기판의 특정층에 인터포저를 내장시킴에 따라, 기판 제조 공정이 복잡해지고, 기판의 내부 구조가 복잡해지므로, 기판 제조 공수 및 비용이 크게 증가한다.That is, by embedding the interposer in a specific layer of the substrate, the substrate manufacturing process becomes complicated and the internal structure of the substrate becomes complicated, thereby greatly increasing the substrate manufacturing cost and cost.

둘째, 기판의 특정층내에 인터포저가 내장됨에 따라, 기판의 두께가 크게 증가하고, 인터포저의 열방출이 원활하게 이루어지지 않는 문제점이 있다.
Secondly, as the interposer is embedded in a specific layer of the substrate, the thickness of the substrate is greatly increased, and heat dissipation of the interposer is not smooth.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 기판의 상면에 인터포저를 별도로 부착하고, 이 인터포저를 통하여 기판에 부착되는 복수의 반도체 칩들간의 전기적인 인터커넥션이 용이하게 이루어질 수 있도록 한 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a semiconductor device in which an interposer is separately mounted on an upper surface of a substrate and electrical interconnection between a plurality of semiconductor chips The present invention provides a multi-chip stacked semiconductor package and a method of manufacturing the same.

상기한 목적을 달성하기 위한 본 발명의 제1구현예에 따른 멀티 칩 적층형 반도체 패키지는: 기판과; 기판의 상면에 제1도전성범프를 매개로 도전 가능하게 적층되는 복수의 반도체 칩과; 각 반도체 칩의 저면과 기판의 상면 사이에 배치되는 동시에 각 반도체 칩에 제2도전성범프를 매개로 도전 가능하게 연결되어, 각 반도체 칩 간의 전기적인 인터커넥션이 이루어지도록 한 인터포저; 를 포함하여 구성된 것을 특징으로 한다.According to a first aspect of the present invention, there is provided a multi-chip stack semiconductor package comprising: a substrate; A plurality of semiconductor chips electrically stacked on an upper surface of a substrate through a first conductive bump; An interposer disposed between a bottom surface of each semiconductor chip and an upper surface of the substrate and electrically connected to each of the semiconductor chips through a second conductive bump so as to electrically connect the semiconductor chips; And a control unit.

상기한 목적을 달성하기 위한 본 발명의 제1구현예에 따른 멀티 칩 적층형 반도체 패키지 제조 방법은: 제1도전성범프가 범핑 공정에 의하여 형성된 복수의 반도체 칩을 구비하는 단계와; 상기 제1도전성범프가 형성된 복수의 반도체 칩을 일정 면적의 캐리어 다이 위에 적층 부착하는 단계와; 제2도전성범프가 범핑 공정에 의하여 형성된 인터포저를 구비하는 단계와; 상기 인터포저의 제2도전성범프를 복수의 반도체 칩에 걸쳐 도전 가능하게 연결하는 인터포저 부착 단계와; 상기 캐리어 다이에 각 반도체 칩이 부착 지지된 상태에서 각 반도체 칩의 제1도전성범프를 기판의 상면에 도전 가능하게 융착하는 반도체 칩 부착 단계; 를 포함하는 것을 특징으로 한다.According to a first aspect of the present invention, there is provided a method of manufacturing a multi-chip stacked semiconductor package, including: providing a plurality of semiconductor chips formed by a bumping process; Stacking a plurality of semiconductor chips on which the first conductive bumps are formed on a carrier die having a predetermined area; The second conductive bump having an interposer formed by the bumping process; An interposer attaching step of electrically connecting the second conductive bumps of the interposer over the plurality of semiconductor chips; A semiconductor chip attaching step of electrically fusing the first conductive bumps of each semiconductor chip to the upper surface of the substrate in a state that each semiconductor chip is attached to and supported by the carrier die; And a control unit.

상기한 목적을 달성하기 위한 본 발명의 제2구현예에 따른 멀티 칩 적층형 반도체 패키지는: 기판과; 상기 기판의 상면에 접착수단을 매개로 부착되는 인터포저와; 상기 기판의 상면에서 인터포저의 주변 위치에 범핑 공정에 의하여 도전 가능하게 형성되는 다수의 금속 포스트와; 상기 금속포스트에 연결되는 제1도전성범프와 상기 인터포저에 연결되는 제2도전성범프를 동시에 갖는 복수의 반도체 칩; 을 포함하여 구성되고, 상기 반도체 칩의 제1도전성범프를 금속포스트에 융착시키는 동시에 제2도전성범프를 인터포저에 융착시킨 것을 특징으로 한다.According to another aspect of the present invention, there is provided a multi-chip stacked-type semiconductor package comprising: a substrate; An interposer attached to an upper surface of the substrate via an adhesive means; A plurality of metal posts formed on the upper surface of the substrate so as to be conductive by a bumping process at a peripheral position of the interposer; A plurality of semiconductor chips simultaneously having a first conductive bump connected to the metal post and a second conductive bump connected to the interposer; Wherein the first conductive bump of the semiconductor chip is fused to the metal post and the second conductive bump is fused to the interposer.

상기한 목적을 달성하기 위한 본 발명의 제2구현예에 따른 멀티 칩 적층형 반도체 패키지 제조 방법은: 기판의 상면에서 인터포저 부착 자리의 주변 위치에 범핑 공정에 의한 다수의 금속포스트를 도전 가능하게 형성하는 단계와; 기판의 인터포저 부착 자리에 접착수단을 매개로 인터포저를 부착하는 단계와; 제1도전성범프와 제2도전성범프를 동시에 갖는 복수의 반도체 칩을 구비하는 단계와; 상기 반도체 칩의 제1도전성범프를 금속포스트에 융착시키는 동시에 제2도전성범프를 인터포저 위에 융착시키는 반도체 칩 적층 부착 단계; 를 포함하는 것을 특징으로 한다.According to a second aspect of the present invention, there is provided a method of manufacturing a multi-chip stacked semiconductor package, the method comprising: forming a plurality of metal posts on the upper surface of a substrate at a peripheral location of the substrate by bumping, ; Attaching an interposer to the place of interposer attachment of the substrate via an adhesive means; Comprising: a plurality of semiconductor chips having a first conductive bump and a second conductive bump at the same time; A semiconductor chip stacking step of fusing the first conductive bumps of the semiconductor chip to the metal posts and fusing the second conductive bumps on the interposer; And a control unit.

상기한 목적을 달성하기 위한 본 발명의 제3구현예에 따른 멀티 칩 적층형 반도체 패키지는: 상면에 인터포저 안착홈이 가공된 기판과; 상기 기판의 인터포저 안착홈내에 접착수단을 매개로 부착되는 인터포저와; 상기 기판에 연결되는 제1도전성범프와 상기 인터포저에 연결되는 제2도전성범프를 동시에 갖는 복수의 반도체 칩; 을 포함하여 구성되고, 상기 반도체 칩의 제1도전성범프를 기판에 도전 가능하게 융착시키는 동시에 제2도전성범프를 인터포저에 도전 가능하게 융착시킨 것을 특징으로 한다.According to a third aspect of the present invention, there is provided a multi-chip stacked semiconductor package comprising: a substrate having an interposer seating groove formed on an upper surface thereof; An interposer attached to the substrate through an adhesive means in an interposer seating groove of the substrate; A plurality of semiconductor chips simultaneously having a first conductive bump connected to the substrate and a second conductive bump connected to the interposer; Wherein the first conductive bump of the semiconductor chip is conductively fused to the substrate and the second conductive bump is fused to the interposer so as to be capable of being electrically conductive.

상기한 목적을 달성하기 위한 본 발명의 제3구현예에 따른 멀티 칩 적층형 반도체 패키지 제조 방법은: 인터포저 안착홈이 가공된 기판을 제공하는 단계와; 상기 기판의 인터포저 안착홈내에 접착수단을 매개로 인터포저를 부착하는 단계와; 제1도전성범프와 제2도전성범프를 동시에 갖는 복수의 반도체 칩을 구비하는 단계와; 상기 반도체 칩의 제1도전성범프를 기판에 도전 가능하게 융착시키는 동시에 제2도전성범프를 인터포저에 도전 가능하게 융착시키는 단계; 를 포함하는 것을 특징으로 한다.
According to a third aspect of the present invention, there is provided a method of manufacturing a multi-chip stacked semiconductor package, including: providing a substrate on which an interposer seating groove is machined; Attaching an interposer through an adhesive means in an interposer receiving groove of the substrate; Comprising: a plurality of semiconductor chips having a first conductive bump and a second conductive bump at the same time; Fusing the first conductive bump of the semiconductor chip to the substrate to conductively fuse the second conductive bump to the interposer; And a control unit.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

첫째, 기판의 상면에 복수개의 반도체 칩이 부착됨과 함께 각 반도체 칩 간의 전기적인 인터커넥션을 위한 인터포저를 기판의 외부에 부착함으로써, 각 반도체 칩 간의 전기적인 인터커넥션 작업이 원활하게 이루어질 수 있다.First, a plurality of semiconductor chips are attached to the upper surface of the substrate, and an interposer for electrical interconnection between the semiconductor chips is attached to the outside of the substrate, so that electrical interconnection work between the semiconductor chips can be smoothly performed.

둘째, 기판의 특정층내에 복수개의 인터포저를 내장시키는 기존 기술과 달리, 기판의 외부에 인터포저를 배치함으로써, 기판 제조 공수 및 비용을 절감할 수 있다.Second, unlike the existing technology in which a plurality of interposers are embedded in a specific layer of the substrate, the interposer is disposed outside the substrate, thereby reducing the manufacturing cost and cost of the substrate.

셋째, 기판의 특정층내에 인터포저가 내장됨에 따라 인터포저의 열방출이 원활하지 않던 기존 기술과 달리, 인터포저가 기판 외부에 배치됨에 따라 열방출 효율을 향상시킬 수 있다.
Third, unlike the conventional technology in which the heat dissipation of the interposer is not smooth as the interposer is embedded in a specific layer of the substrate, the heat dissipation efficiency can be improved as the interposer is disposed outside the substrate.

도 1은 본 발명의 제1실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도,
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도,
도 3은 본 발명의 제3실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도,
도 4는 종래의 멀티 칩 적층형 반도체 패키지를 도시한 개략도.1 is a cross-sectional view illustrating a multi-chip stacked semiconductor package and a method of manufacturing the same according to a first embodiment of the present invention.
FIGS. 2A and 2B are cross-sectional views illustrating a multi-chip stacked semiconductor package and a method of manufacturing the same according to a second embodiment of the present invention;
3 is a cross-sectional view illustrating a multi-chip stacked semiconductor package and a method of manufacturing the same according to a third embodiment of the present invention.
4 is a schematic view showing a conventional multi-chip stacked semiconductor package;

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1실시예First Embodiment

첨부한 도 1은 본 발명의 제1실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도이다.1 is a cross-sectional view illustrating a multi-chip stacked semiconductor package and a method of manufacturing the same according to a first embodiment of the present invention.

도 1에서, 도면부호 100은 도전성 패턴 및 비아홀이 여러층(multi-layer)으로 구성된 기판(PCB, Printed Circuit Board)을 지시한다.1, reference numeral 100 designates a PCB (Printed Circuit Board) having a conductive pattern and a via-hole formed of multi-layers.

상기 기판(100)의 상면에는 복수의 반도체 칩이 소정의 간격을 이루며 도전 가능하게 적층되는 바, 본 발명의 이해를 돕기 위하여 제1 내지 제3반도체 칩(210,220,230)이 적층 부착되는 것을 예로들어 설명하기로 한다.In order to facilitate understanding of the present invention, the first to third semiconductor chips 210, 220 and 230 are laminated on the upper surface of the substrate 100, .

이에, 상기 기판(100) 위에 제1 내지 제3반도체 칩(210,220,230)이 소정의 간격을 이루며 제1도전성범프(110)를 매개로 도전 가능하게 적층된다.The first to third semiconductor chips 210, 220, and 230 are stacked on the substrate 100 at predetermined intervals through the first conductive bump 110.

또한, 상기 기판(100)의 외부 위치 즉, 제1반도체 칩(210) 및 제2반도체 칩(220)의 일측 저면과 기판(100)의 상면 사이에 인터포저(300)가 배치되는 동시에 이 인터포저(300)는 제1 및 제2반도체 칩(210,220)의 일측 저면에 제2도전성범프(120)를 매개로 도전 가능하게 연결된다.The interposer 300 is disposed between the bottom surface of the first semiconductor chip 210 and the bottom surface of the second semiconductor chip 220 and the top surface of the substrate 100, The perforator 300 is conductively connected to a bottom surface of the first and second semiconductor chips 210 and 220 through a second conductive bump 120.

이때, 상기 인터포저(300)에는 미도시되었지만, 제2도전성범프(120)와 도전 가능하게 연결되는 재배선이 형성된다.At this time, a rewiring line that is not shown in the interposer 300 but is conductively connected to the second conductive bump 120 is formed.

이에, 상기 제1반도체 칩(210)과 제2반도체 칩(220) 간의 전기적인 인터커넥션이 인터포저(300)의 재배선 및 제2도전성범프(120)를 통하여 이루어진다.Electrical interconnection between the first semiconductor chip 210 and the second semiconductor chip 220 is performed through the rewiring of the interposer 300 and the second conductive bump 120.

마찬가지로, 상기 제2반도체 칩(220)과 제3반도체 칩(230)도 위와 같은 인터포저(300)에 의하여 전기적인 인터커넥션이 이루어진다.Similarly, the second semiconductor chip 220 and the third semiconductor chip 230 are electrically interconnected by the interposer 300 as described above.

바람직하게는, 상기 복수의 반도체 칩 즉, 제1 내지 제3반도체 칩(210,220,230)은 로직 칩으로 채택되고, 상기 인터포저(300)는 메모리 칩으로 채택될 수 있다.Preferably, the plurality of semiconductor chips, that is, the first to third semiconductor chips 210, 220, and 230, are employed as logic chips, and the interposer 300 may be adopted as a memory chip.

한편, 상기 제1 내지 제3반도체 칩(210,220,230)의 본딩패드와 인터포저(300)의 제2도전성범프(120)가 하기와 같이 설명되는 제조 공정 중 정확하게 매칭되어 전기적으로 연결되도록 제1 내지 제3반도체 칩(210,220,230)의 상면에는 하나의 캐리어 다이(240)가 동시에 적층 부착된다.The bonding pads of the first to third semiconductor chips 210, 220 and 230 and the second conductive bumps 120 of the interposer 300 are accurately matched and electrically connected to each other in the following manufacturing process, One carrier die 240 is laminated on the upper surfaces of the three semiconductor chips 210, 220, and 230 at the same time.

이러한 구성을 갖는 본 발명의 제1실시예에 따른 멀티칩 적층형 반도체 패키지의 제조 공정을 살펴보면 다음과 같다.The manufacturing process of the multi-chip stacked semiconductor package according to the first embodiment of the present invention having such a structure will be described below.

먼저, 제1도전성범프(110)를 갖는 복수의 반도체 칩이 구비된다.First, a plurality of semiconductor chips having the first conductive bumps 110 are provided.

즉, 상기 제1 내지 제3반도체 칩(210,220,230)의 본딩패드에 통상의 범핑 공정에 의하여 제1도전성범프(110)가 형성된다.That is, the first conductive bumps 110 are formed on the bonding pads of the first to third semiconductor chips 210, 220, and 230 by a normal bumping process.

이어서, 위와 같이 구비된 제1 내지 제3반도체 칩(210,220,230)을 일정 면적의 캐리어 다이(240) 위에 부착하는 단계가 진행되며, 각 칩의 비활성면(제1도전성범프가 형성된 반대면)이 캐리어 다이(240) 위에 접착수단을 매개로 부착된다.Subsequently, the step of attaching the first to third semiconductor chips 210, 220, and 230 on the carrier dice 240 having a predetermined area is performed, and the inactive surface (the opposite surface on which the first conductive bump is formed) Is attached to the die 240 via an adhesive means.

다음으로, 제2도전성범프(120)를 갖는 인터포저(300)가 구비되어, 제1 및 제2반도체 칩(210,220)에 동시에 도전 가능하게 적층 부착되고, 또한 제2 및 제3반도체 칩(220,230)에 동시에 도전 가능하게 적층 부착된다.Next, the interposer 300 having the second conductive bump 120 is provided so as to be laminated on the first and second semiconductor chips 210 and 220 at the same time to be conductively laminated, and the second and third semiconductor chips 220 and 230 ) At the same time.

이때, 상기 인터포저(300)에는 미도시되었지만, 각 반도체 칩 간의 전기적인 인터커넥션을 위한 일종의 배선라인인 재배선이 도금 공정에 의하여 형성된 상태이며, 제2도전성범프가 재배선의 입출력패드에 통상의 범핑 공정에 의하여 융착된다.Although not shown in the interposer 300, a rewiring line, which is a kind of wiring line for electrical interconnection between the semiconductor chips, is formed by a plating process, and the second conductive bump is formed on the input / And is fused by the bumping process.

따라서, 상기 인터포저(300)의 제2도전성범프(120)를 캐리어 다이(240) 위에 부착된 제1 및 제2반도체 칩(210,220)의 본딩패드에 융착시키는 동시에 제2 및 제3반도체 칩(220,230)의 본딩패드에 융착시키게 된다.The second conductive bump 120 of the interposer 300 is fused to the bonding pads of the first and second semiconductor chips 210 and 220 attached to the carrier die 240 and the second and third semiconductor chips 220, and 230, respectively.

이에 따라, 상기 제1 및 제2반도체 칩(210,220)이 인터포저(300)에 의하여 전기적으로 연결되는 상태가 되고, 제2 및 제3반도체 칩(220,230)도 인터포저(300)에 의하여 전기적으로 연결되는 상태가 된다.As a result, the first and second semiconductor chips 210 and 220 are electrically connected by the interposer 300, and the second and third semiconductor chips 220 and 230 are electrically connected to each other by the interposer 300 It becomes a connected state.

상기와 같이 캐리어 다이(240) 위에 제1 내지 제3반도체 칩(210,220,230)을 부착한 후, 제1 및 제2반도체 칩(210,220)을 비롯하여 제2 및 제3반도체 칩(220,230)에 인터포저(300)를 적층 부착함으로써, 캐리어 다이(240)와, 제1 내지 제3반도체 칩(210,220,230)과, 인터포저(300) 등이 하나로 모듈화된다.After the first to third semiconductor chips 210, 220 and 230 are mounted on the carrier die 240 as described above, the first and second semiconductor chips 210 and 220 and the second and third semiconductor chips 220 and 230 are connected to the interposer The carrier die 240, the first to third semiconductor chips 210, 220, and 230, the interposer 300, and the like are modularized into one.

이때, 상기 캐리어 다이(240) 위에 제1 내지 제3반도체 칩(210,220,230)을 적층시킨 상태에서, 인터포저(300)의 제2도전성범프(120)를 각 반도체 칩의 본딩패드에 균일하게 연결함으로써, 각 반도체 칩과 인터포저 간의 정확한 전기적 인터커넥션이 이루어질 수 있다.At this time, the second conductive bumps 120 of the interposer 300 are uniformly connected to the bonding pads of the semiconductor chips while the first to third semiconductor chips 210, 220, and 230 are laminated on the carrier die 240 , Accurate electrical interconnection between each semiconductor chip and the interposer can be achieved.

최종적으로, 위와 같이 모듈화된 것을 기판에 도전 가능하게 부착함으로써, 본 발명의 제1실시예에 따른 멀티칩 적층형 반도체 패키지가 완성된다.Finally, the multi-chip stacked semiconductor package according to the first embodiment of the present invention is completed by attaching the above-modulized conductive material to the substrate in a conductive manner.

즉, 제1 내지 제3반도체 칩(210,220,230)의 본딩패드에 형성된 제1도전성범프(110)를 기판(100)의 도전성패턴 부분에 도전 가능하게 융착시킴으로써, 본 발명의 제1실시예에 따른 멀티칩 적층형 반도체 패키지가 완성된다.That is, the first conductive bumps 110 formed on the bonding pads of the first to third semiconductor chips 210, 220 and 230 are electrically fused to the conductive pattern portions of the substrate 100, A chip stacked semiconductor package is completed.

이와 같이, 본 발명의 제1실시예는 기판(100)의 상면에 제1도전성범프(110)를 매개로 도전 가능하게 적층되는 복수의 반도체 칩(210,220,230)과, 각 반도체 칩(210,220,230)의 저면과 기판(100)의 상면 사이에 배치되는 동시에 각 반도체 칩(210,220,230)에 제2도전성범프(120)를 매개로 도전 가능하게 연결되는 인터포저(300)를 포함하는 구성을 통하여, 각 반도체 칩(210,220,230) 간의 전기적인 인터커넥션이 기판(100)의 외부에서 이루어지도록 한 멀티칩 적층형 반도체 패키지를 제공한다.As described above, according to the first embodiment of the present invention, a plurality of semiconductor chips 210, 220, and 230 are stacked on the upper surface of the substrate 100 via the first conductive bumps 110, And an interposer 300 disposed between the semiconductor chip 210 and the upper surface of the substrate 100 and electrically connected to the semiconductor chips 210, 220, and 230 through the second conductive bump 120, 210, 220, 230) is formed outside the substrate (100).

한편, 상기 인터포저(300) 자체가 메모리 칩으로 채택될 수 있지만, 인너포저(300) 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착될 수 있다.Meanwhile, although the interposer 300 itself may be employed as a memory chip, a memory chip may be further laminated on the inner receptacle 300 via a conductive bump.

제2실시예Second Embodiment

첨부한 도 2a 및 도 2b는 본 발명의 제2실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도이다.2A and 2B are cross-sectional views illustrating a multi-chip stacked semiconductor package and a method of manufacturing the same according to a second embodiment of the present invention.

도 2a에서, 도면부호 100은 도전성 패턴 및 비아홀이 여러층(multi-layer)으로 구성된 기판(PCB, Printed Circuit Board)을 지시한다.In FIG. 2A, reference numeral 100 designates a PCB (Printed Circuit Board) having a conductive pattern and a via-hole made up of multiple layers.

제1실시예와 마찬가지로, 상기 기판(100)의 상면에는 복수의 반도체 칩이 소정의 간격을 이루며 도전 가능하게 적층되는 바, 본 발명의 이해를 돕기 위하여 제1 내지 제3반도체 칩(210,220,230)이 적층 부착되는 것을 예로들어 설명하기로 한다.As in the first embodiment, a plurality of semiconductor chips are laminated on the upper surface of the substrate 100 so as to be electrically conductive. In order to facilitate understanding of the present invention, the first to third semiconductor chips 210, 220, The following description will be made by way of example of lamination and attachment.

본 발명의 제2실시예에 따른 멀티칩 적층형 반도체 패키지는 기판(100)의 상면에 접착수단을 매개로 부착되는 인터포저(300)와, 기판(100)의 상면에서 인터포저(300)의 주변 위치에 범핑 공정에 의하여 도전 가능하게 형성되는 다수의 금속 포스트(130)와, 금속포스트(130)에 도전 가능하게 연결되는 제1도전성범프(110)와 인터포저(300)에 도전 가능하게 연결되는 제2도전성범프(120)를 동시에 갖는 복수의 반도체 칩(210,220,230)으로 포함하여 구성된다.The multi-chip stacked semiconductor package according to the second embodiment of the present invention includes an interposer 300 attached to an upper surface of a substrate 100 through an adhesive means, A plurality of metal posts 130 electrically conductive to the metal posts 130 and electrically conductively connected to the interposer 300 and electrically conductive bumps 110 electrically conductively connected to the metal posts 130, And a plurality of semiconductor chips 210, 220, and 230 having the second conductive bumps 120 at the same time.

바람직하게는, 상기 다수의 금속포스트(130)는 구리(Cu) 재질을 이용하여 기판(100)의 도전성패턴 위에 도금 공정에 의하여 일정 높이로 형성되고, 더욱 바람직하게는 상기 다수의 금속포스트(130)는 기판(100)에 부착되는 인터포저(300)와 동일 높이로 형성된다.Preferably, the plurality of metal posts 130 are formed at a predetermined height by a plating process on a conductive pattern of the substrate 100 using a copper (Cu) material. More preferably, the plurality of metal posts 130 Are formed at the same height as the interposer 300 attached to the substrate 100. [

이때, 상기 인터포저(300)에는 미도시되었지만, 제2도전성범프(120)와 도전 가능하게 연결되는 재배선이 형성된다.At this time, a rewiring line that is not shown in the interposer 300 but is conductively connected to the second conductive bump 120 is formed.

이에, 상기 제1반도체 칩(210)과 제2반도체 칩(220) 간의 전기적인 인터커넥션이 인터포저(300)의 재배선을 통하여 이루어지고, 마찬가지로 상기 제2반도체 칩(220)과 제3반도체 칩(230)도 인터포저(300)의 재배선에 의하여 전기적인 인터커넥션이 이루어진다.Electrical interconnection between the first semiconductor chip 210 and the second semiconductor chip 220 is performed through rewiring of the interposer 300. Similarly, the second semiconductor chip 220 and the third semiconductor chip 220 are electrically connected, The chip 230 is also electrically interconnected by rewiring the interposer 300.

바람직하게는, 상기 복수의 반도체 칩 즉, 제1 내지 제3반도체 칩(210,220,230)은 로직 칩으로 채택되고, 상기 인터포저(300)는 메모리 칩으로 채택될 수 있다.Preferably, the plurality of semiconductor chips, that is, the first to third semiconductor chips 210, 220, and 230, are employed as logic chips, and the interposer 300 may be adopted as a memory chip.

이러한 구성을 갖는 본 발명의 제2실시예에 따른 멀티칩 적층형 반도체 패키지의 제조 공정을 살펴보면 다음과 같다.The manufacturing process of the multi-chip stacked semiconductor package according to the second embodiment of the present invention having such a structure will be described below.

먼저, 기판(100)의 상면에서 인터포저 부착 자리의 주변 위치에 통상의 범핑 공정 또는 도금 공정 등에 의한 다수의 금속포스트(130)를 도전 가능하게 형성하는 단계가 선행된다.First, a step of forming a plurality of metal posts 130 in a conductive manner by a normal bumping process, a plating process, or the like is performed at a peripheral position of the interposer attaching position on the upper surface of the substrate 100.

이어서, 상기 기판(100)의 인터포저 부착 자리에 접착수단을 매개로 인터포저(300)를 부착한다.Then, the interposer 300 is attached to the place where the interposer of the substrate 100 is attached through the adhesive means.

이때, 상기 인터포저(300)를 부착할 때, 다수의 금속 포스트(130)와 동일한 높이가 되도록 부착하도록 하고, 그 이유는 복수의 반도체 칩(210,220,230)에 동일 높이로 형성된 제1도전성범프(110)와 제2도전성범프(120)가 각각 금속포스트(130)와 인터포저(300)에 균일한 높이를 이루면서 접합될 수 있도록 함에 있다.At this time, when the interposer 300 is attached, it is attached so as to have the same height as that of the plurality of metal posts 130 because the first conductive bumps 110 (110) formed at the same height on the plurality of semiconductor chips 210, 220, And the second conductive bump 120 are bonded to the metal posts 130 and the interposer 300 at a uniform height.

다음으로, 제1도전성범프(110)와 제2도전성범프(120)를 동시에 갖는 제1 내지 제3반도체 칩(210,220,230)을 구비한다.Next, the first to third semiconductor chips 210, 220, and 230 having the first conductive bump 110 and the second conductive bump 120 at the same time are provided.

즉, 상기 제1 내지 제3반도체 칩(210,220,230)의 본딩패드에 통상의 범핑 공정 또는 도금 공정 등을 이용하여 일정 높이의 도전성범프를 형성하되, 금속포스트(130)에 융착되는 제1도전성범프(110)는 큰 직경으로 형성하고, 인터포저(300)에 융착되는 제2도전성범프(120)는 제1도전성범프(110)에 비하여 작은 직경으로 형성하도록 한다.That is, a conductive bump having a predetermined height is formed on the bonding pads of the first to third semiconductor chips 210, 220, and 230 using a conventional bumping process or a plating process, and a first conductive bump The first conductive bump 110 and the second conductive bump 120 are formed to have a larger diameter and a smaller diameter than the first conductive bump 110.

따라서, 상기 제1반도체 칩(210)의 제1도전성범프(110)를 기판(200)의 금속포스트(130)에 융착시키는 동시에 제2도전성범프(120)를 인터포저(300)의 재배선에 형성된 입출력패드에 융착시키고, 마찬가지로 제2 및 제3반도체 칩(220,230)도 동일한 방식으로 기판(100)의 금속포스트(130) 및 인터포저(300)에 전기적으로 연결시킴으로써, 본 발명의 제2실시예에 따른 멀티 칩 적층형 반도체 패키지가 완성된다.The first conductive bumps 110 of the first semiconductor chip 210 are fused to the metal posts 130 of the substrate 200 and the second conductive bumps 120 are electrically connected to the re- And the second and third semiconductor chips 220 and 230 are electrically connected to the metal posts 130 and the interposer 300 of the substrate 100 in the same manner in the same manner as in the second embodiment The multi-chip stacked semiconductor package according to the example is completed.

이와 같이 본 발명의 제2실시예는 기판(100)에 금속포스트(130)를 형성함과 함께 인터포저(300)를 부착한 상태에서, 각 반도체 칩(210,220,230)을 금속포스트(130) 및 인터포저(300)에 동시에 도전 가능하게 적층시킴으로써, 각 반도체 칩(210,220,230) 간의 전기적인 인터커넥션이 기판(100)의 외부에서 인터포저(300)를 통하여 이루어질 수 있다.As described above, according to the second embodiment of the present invention, the metal posts 130 are formed on the substrate 100, and the semiconductor chips 210, 220 and 230 are connected to the metal posts 130 and the interposer 300, Electrical interconnection between the semiconductor chips 210, 220, and 230 can be performed through the interposer 300 outside the substrate 100 by simultaneously stacking the semiconductor chips 210, 220, and 230 on the perforator 300.

한편, 본 발명의 제2실시예에서도 첨부한 도 2b에서 보듯이, 상기 인터포저(300) 자체가 메모리 칩으로 채택될 수 있지만, 인너포저(300) 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착될 수 있다.2B, although the interposer 300 itself may be employed as a memory chip, a memory chip may be further stacked on the inner receptacle 300 via a conductive bump. In the second embodiment of the present invention, .

제3실시예Third Embodiment

첨부한 도 3은 본 발명의 제3실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도이다.FIG. 3 is a cross-sectional view illustrating a multi-chip stacked semiconductor package and a method of manufacturing the same according to a third embodiment of the present invention.

도 3에서, 도면부호 100은 도전성 패턴 및 비아홀이 여러층(multi-layer)으로 구성된 기판(PCB, Printed Circuit Board)을 지시한다.In FIG. 3, reference numeral 100 designates a PCB (Printed Circuit Board) having a conductive pattern and a via-hole made of a multi-layer.

제1 및 제2실시예와 마찬가지로, 상기 기판(100)의 상면에는 복수의 반도체 칩이 소정의 간격을 이루며 도전 가능하게 적층되는 바, 본 발명의 이해를 돕기 위하여 제1 내지 제3반도체 칩(210,220,230)이 적층 부착되는 것을 예로들어 설명하기로 한다.As in the first and second embodiments, a plurality of semiconductor chips are stacked on the upper surface of the substrate 100 so as to be electrically conductive with a predetermined gap. In order to facilitate understanding of the present invention, 210, 220, and 230 are stacked and attached.

본 발명의 제3실시예에 따른 멀티칩 적층형 반도체 패키지는 인터포저 안착홈(140)이 가공된 기판(100)과, 기판(100)의 인터포저 안착홈(140)내에 접착수단을 매개로 부착되는 인터포저(300)와, 기판(100)에 도전 가능하게 연결되는 제1도전성범프(110)와 인터포저(300)에 도전 가능하게 연결되는 제2도전성범프(120)를 동시에 갖는 복수의 반도체 칩(210,220,230)을 포함하여 구성된다.The multi-chip stacked semiconductor package according to the third embodiment of the present invention includes a substrate 100 on which an interposer seating groove 140 is formed, A first conductive bump 110 that is conductively connected to the substrate 100 and a second conductive bump 120 that is conductively connected to the interposer 300. The first conductive bump 110 is electrically coupled to the substrate 100, And chips 210, 220, and 230.

이때, 상기 각 반도체 칩(210,220,230)의 제1도전성범프(110)를 기판(100)에 도전 가능하게 융착시키는 동시에 제2도전성범프(120)를 인터포저(300)에 도전 가능하게 융착시킴으로써, 각 반도체 칩들 간의 전기적 신호 교환이 기판(100)의 외부에서 인터포저(300)를 통하여 이루어지게 된다.At this time, the first conductive bumps 110 of the respective semiconductor chips 210, 220 and 230 are electrically fused to the substrate 100 and the second conductive bumps 120 are fused to the interposer 300 in a conductive manner, Electrical signals between the semiconductor chips are exchanged through the interposer 300 outside the substrate 100.

바람직하게는, 상기 복수의 반도체 칩 즉, 제1 내지 제3반도체 칩(210,220,230)은 로직 칩으로 채택되고, 상기 인터포저(300)는 메모리 칩으로 채택될 수 있다.Preferably, the plurality of semiconductor chips, that is, the first to third semiconductor chips 210, 220, and 230, are employed as logic chips, and the interposer 300 may be adopted as a memory chip.

이러한 구성을 갖는 본 발명의 제3실시예에 따른 멀티칩 적층형 반도체 패키지의 제조 공정을 살펴보면 다음과 같다.The manufacturing process of the multi-chip stacked semiconductor package according to the third embodiment of the present invention having such a structure will be described below.

먼저, 기판(100)의 소정 위치에 인터포저 안착홈(140)을 형성한다.First, an interposer seating groove 140 is formed at a predetermined position of the substrate 100.

상기 인터포저 안착홈(140)은 기판(100)내의 도전성패턴이 손상되지 않도록 레이저 가공 등을 통하여 가공할 수 있고, 바람직하게는 상기 인터포저 안착홈(140)은 기판(100)의 제조 단계에서 기판내에 도전성패턴을 배제한 홈 형상부를 미리 설계하여 형성시킬 수 있다.The interposer seating groove 140 may be formed by laser processing or the like so that the conductive pattern in the substrate 100 is not damaged. Preferably, the interposer seating groove 140 is formed in the manufacturing process of the substrate 100 It is possible to previously design and form a groove-like portion excluding the conductive pattern in the substrate.

다음으로, 상기 기판(100)의 인터포저 안착홈(140)내에 접착수단을 매개로 인터포저(300)를 부착하는 단계가 진행되며, 제1 및 제2실시예에서 설명된 바와 같이 인터포저(300)에는 미도시되었지만 도전성범프와 도전 가능하게 연결되는 일종의 회로라인인 재배선이 형성된다.Next, the step of attaching the interposer 300 to the interposer mounting groove 140 of the substrate 100 via the bonding means is performed. As described in the first and second embodiments, 300, a rewiring line is formed, which is a circuit line that is not shown but is conductively connected to the conductive bump.

이때, 상기 인터포저(300)를 기판(100)의 인터포저 안착홈(140)내에 부착할 때, 인터포저(300)의 상면이 기판(100)의 상면과 동일 평면을 이루도록 부착하며, 그 이유는 복수의 반도체 칩(210,220,230)에 동일 높이로 형성된 제1도전성범프(110)와 제2도전성범프(120)가 각각 기판(100)과 인터포저(300)에 균일한 높이를 이루면서 접합될 수 있도록 함에 있다.At this time, when the interposer 300 is attached to the interposer receiving groove 140 of the substrate 100, the upper surface of the interposer 300 is attached so as to be flush with the upper surface of the substrate 100, The first conductive bump 110 and the second conductive bump 120 formed at the same height in the plurality of semiconductor chips 210, 220 and 230 can be bonded to the substrate 100 and the interposer 300 at a uniform height, It is in the cage.

다음으로, 제1도전성범프(110)와 제2도전성범프(120)를 동시에 갖는 제1 내지 제3반도체 칩(210,220,230)을 구비한다.Next, the first to third semiconductor chips 210, 220, and 230 having the first conductive bump 110 and the second conductive bump 120 at the same time are provided.

즉, 상기 제1 및 제3반도체 칩(210,220,230)의 본딩패드에 통상의 범핑 공정또는 도금 공정 등을 이용하여 일정 높이의 도전성범프를 형성하되, 기판(100)에 융착되는 제1도전성범프(110)는 큰 직경으로 형성하고, 인터포저(300)에 융착되는 제2도전성범프(120)는 제1도전성범프(110)에 비하여 작은 직경으로 형성하도록 한다.That is, a conductive bump having a predetermined height is formed on the bonding pads of the first and third semiconductor chips 210, 220, and 230 using a conventional bumping process or a plating process, and a first conductive bump 110 And the second conductive bump 120 fused to the interposer 300 is formed to have a diameter smaller than that of the first conductive bump 110.

따라서, 상기 제1반도체 칩(210)의 제1도전성범프(110)를 기판(200)의 도전성패턴에 융착시키는 동시에 제2도전성범프(120)를 인터포저(300)의 재배선에 형성된 입출력패드에 융착시키고, 마찬가지로 제2 및 제3반도체 칩(220,230)도 동일한 방식으로 기판(100) 및 인터포저(300)에 전기적으로 연결시킴으로써, 본 발명의 제3실시예에 따른 멀티 칩 적층형 반도체 패키지가 완성된다.The first conductive bump 110 of the first semiconductor chip 210 is fused to the conductive pattern of the substrate 200 and the second conductive bump 120 is connected to the input / Chip stacked semiconductor package according to the third embodiment of the present invention is formed by electrically connecting the second and third semiconductor chips 220 and 230 to the substrate 100 and the interposer 300 in the same manner, Is completed.

이와 같이 본 발명의 제3실시예는 기판(100)의 인터포저 안착홈(140)내에 인터포저(300)를 부착한 상태에서, 각 반도체 칩(210,220,230)의 제1 및 제2도전성범프(110,120)를 기판(100) 및 인터포저(300)에 동시에 도전 가능하게 적층시킴으로써, 각 반도체 칩(210,220,230) 간의 전기적인 인터커넥션이 기판(100)의 외부에서 인터포저(300)를 통하여 이루어질 수 있다.As described above, the third embodiment of the present invention is characterized in that, in a state where the interposer 300 is attached to the interposer mounting groove 140 of the substrate 100, the first and second conductive bumps 110 and 120 of the semiconductor chips 210, The electrical interconnection between the semiconductor chips 210, 220 and 230 can be performed through the interposer 300 outside the substrate 100 by stacking the semiconductor chips 210 and 220 on the substrate 100 and the interposer 300 at the same time.

한편, 본 발명의 제3실시예에서도 상기 인터포저(300) 자체가 메모리 칩으로 채택될 수 있지만, 인너포저(300) 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착될 수 있다.
In the third embodiment of the present invention, the interposer 300 itself may be adopted as a memory chip, but a memory chip may be further laminated on the inner receptacle 300 via conductive bumps.

100 : 기판
110 : 제1도전성범프
120 : 제2도전성범프
130 : 금속포스트
140 : 인터포저 안착홈
210 : 제1반도체 칩
220 : 제2반도체 칩
230 : 제3반도체 칩
240 : 캐리어 다이
300 : 인터포저100: substrate
110: first conductive bump
120: second conductive bump
130: metal post
140: interposer seat
210: a first semiconductor chip
220: second semiconductor chip
230: Third semiconductor chip
240: carrier die
300: interposer

Claims (21)

기판과;
기판의 상면에 제1도전성범프를 매개로 도전 가능하게 적층되는 복수의 반도체 칩과;
각 반도체 칩의 저면과 기판의 상면 사이에 배치되는 동시에 각 반도체 칩에 제2도전성범프를 매개로 도전 가능하게 연결되어, 각 반도체 칩 간의 전기적인 인터커넥션이 이루어지도록 한 인터포저;
를 포함하고,
상기 복수의 반도체 칩이 인터포저에 균일한 간격으로 부착되도록 복수의 반도체 칩 상면에는 하나의 캐리어 다이가 동시에 적층 부착된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
Claims [1]
A plurality of semiconductor chips electrically stacked on an upper surface of a substrate through a first conductive bump;
An interposer disposed between a bottom surface of each semiconductor chip and an upper surface of the substrate and electrically connected to each of the semiconductor chips through a second conductive bump so as to electrically connect the semiconductor chips;
Lt; / RTI >
Wherein one carrier die is laminated on the upper surface of the plurality of semiconductor chips so that the plurality of semiconductor chips are attached to the interposer at a uniform interval.
청구항 1에 있어서,
상기 복수의 반도체 칩은 로직 칩으로 채택되고, 상기 인터포저는 메모리 칩으로 채택된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
The method according to claim 1,
Wherein the plurality of semiconductor chips are employed as a logic chip, and the interposer is adopted as a memory chip.
삭제delete 청구항 1에 있어서,
상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착되는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
The method according to claim 1,
Wherein a memory chip is further laminated on the interposer via conductive bumps.
제1도전성범프가 범핑 공정에 의하여 형성된 복수의 반도체 칩을 구비하는 단계와;
상기 제1도전성범프가 형성된 복수의 반도체 칩을 일정 면적의 캐리어 다이 위에 적층 부착하는 단계와;
제2도전성범프가 범핑 공정에 의하여 형성된 인터포저를 구비하는 단계와;
상기 인터포저의 제2도전성범프를 복수의 반도체 칩에 걸쳐 도전 가능하게 연결하는 인터포저 부착 단계와;
상기 캐리어 다이에 각 반도체 칩이 부착 지지된 상태에서 각 반도체 칩의 제1도전성범프를 기판의 상면에 도전 가능하게 융착하는 반도체 칩 부착 단계;
를 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
The first conductive bump comprising a plurality of semiconductor chips formed by a bumping process;
Stacking a plurality of semiconductor chips on which the first conductive bumps are formed on a carrier die having a predetermined area;
The second conductive bump having an interposer formed by the bumping process;
An interposer attaching step of electrically connecting the second conductive bumps of the interposer over the plurality of semiconductor chips;
A semiconductor chip attaching step of electrically fusing the first conductive bumps of each semiconductor chip to the upper surface of the substrate in a state that each semiconductor chip is attached to and supported by the carrier die;
Wherein the step of forming the multi-chip stacked-type semiconductor package comprises the steps of:
청구항 5에 있어서,
상기 반도체 칩 부착 단계시, 인터포저는 각 반도체 칩의 저면과 기판의 상면 사이에 배치되는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
The method of claim 5,
Wherein the interposer is disposed between the bottom surface of each semiconductor chip and the top surface of the substrate at the step of attaching the semiconductor chip.
청구항 5에 있어서,
상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
The method of claim 5,
Further comprising depositing a memory chip on the interposer via conductive bumps. ≪ RTI ID = 0.0 > 11. < / RTI >
기판과;
상기 기판의 상면에 접착수단을 매개로 부착되는 인터포저와;
상기 기판의 상면에서 인터포저의 주변 위치에 범핑 공정에 의하여 도전 가능하게 형성되는 다수의 금속 포스트와;
상기 금속포스트에 연결되는 제1도전성범프와 상기 인터포저에 연결되는 제2도전성범프를 동시에 갖는 복수의 반도체 칩;
을 포함하여 구성되고,
상기 반도체 칩의 제1도전성범프를 금속포스트에 융착시키는 동시에 제2도전성범프를 인터포저에 융착시킨 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
Claims [1]
An interposer attached to an upper surface of the substrate via an adhesive means;
A plurality of metal posts formed on the upper surface of the substrate so as to be conductive by a bumping process at a peripheral position of the interposer;
A plurality of semiconductor chips simultaneously having a first conductive bump connected to the metal post and a second conductive bump connected to the interposer;
And,
Wherein the first conductive bump of the semiconductor chip is fused to the metal post and the second conductive bump is fused to the interposer.
청구항 8에 있어서,
상기 다수의 금속포스트는 구리(Cu) 재질을 이용하여 인터포저와 동일 높이로 형성된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
The method of claim 8,
Wherein the plurality of metal posts are formed to have the same height as the interposer using a copper (Cu) material.
청구항 8에 있어서,
상기 복수의 반도체 칩은 로직 칩으로 채택되고, 상기 인터포저는 메모리 칩으로 채택된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
The method of claim 8,
Wherein the plurality of semiconductor chips are employed as a logic chip, and the interposer is adopted as a memory chip.
청구항 8에 있어서,
상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착되는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
The method of claim 8,
Wherein a memory chip is further laminated on the interposer via conductive bumps.
기판의 상면에서 인터포저 부착 자리의 주변 위치에 범핑 공정에 의한 다수의 금속포스트를 도전 가능하게 형성하는 단계와;
기판의 인터포저 부착 자리에 접착수단을 매개로 인터포저를 부착하는 단계와;
제1도전성범프와 제2도전성범프를 동시에 갖는 복수의 반도체 칩을 구비하는 단계와;
상기 반도체 칩의 제1도전성범프를 금속포스트에 융착시키는 동시에 제2도전성범프를 인터포저 위에 융착시키는 반도체 칩 적층 부착 단계;
를 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
Forming a plurality of metal posts on the upper surface of the substrate at a peripheral position of the interposer mounting place so as to be conductive by the bumping process;
Attaching an interposer to the place of interposer attachment of the substrate via an adhesive means;
Comprising: a plurality of semiconductor chips having a first conductive bump and a second conductive bump at the same time;
A semiconductor chip stacking step of fusing the first conductive bumps of the semiconductor chip to the metal posts and fusing the second conductive bumps on the interposer;
Wherein the step of forming the multi-chip stacked-type semiconductor package comprises the steps of:
청구항 12에 있어서,
상기 인터포저를 부착할 때, 다수의 금속 포스트와 동일한 높이가 되도록 부착하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
The method of claim 12,
And attaching the interposer so as to have the same height as the plurality of metal posts when attaching the interposer.
청구항 12에 있어서,
상기 인터포저 위에 도전성범프를 매개로 메모리 칩을 더 적층 부착하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
The method of claim 12,
Further comprising depositing a memory chip on the interposer via conductive bumps. ≪ RTI ID = 0.0 > 11. < / RTI >
상면에 인터포저 안착홈이 가공된 기판과;
상기 기판의 인터포저 안착홈내에 접착수단을 매개로 부착되는 인터포저와;
상기 기판에 연결되는 제1도전성범프와 상기 인터포저에 연결되는 제2도전성범프를 동시에 갖는 복수의 반도체 칩;
을 포함하여 구성되고,
상기 반도체 칩의 제1도전성범프를 기판에 도전 가능하게 융착시키는 동시에 제2도전성범프를 인터포저에 도전 가능하게 융착시킨 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
A substrate on which an interposer seating groove is formed on an upper surface thereof;
An interposer attached to the substrate through an adhesive means in an interposer seating groove of the substrate;
A plurality of semiconductor chips simultaneously having a first conductive bump connected to the substrate and a second conductive bump connected to the interposer;
And,
Wherein the first conductive bump of the semiconductor chip is conductively fused to the substrate and the second conductive bump is fused to the interposer so as to be able to conduct.
청구항 15에 있어서,
상기 기판의 인터포저 안착홈내에 부착된 인터포저의 상면은 기판의 상면과 동일 평면을 이루는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
16. The method of claim 15,
Wherein the upper surface of the interposer attached in the interposer mounting groove of the substrate is flush with the upper surface of the substrate.
청구항 15에 있어서,
상기 복수의 반도체 칩은 로직 칩으로 채택되고, 상기 인터포저는 메모리 칩으로 채택된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
16. The method of claim 15,
Wherein the plurality of semiconductor chips are employed as a logic chip, and the interposer is adopted as a memory chip.
청구항 15에 있어서,
상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착되는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
16. The method of claim 15,
Wherein a memory chip is further laminated on the interposer via conductive bumps.
인터포저 안착홈이 가공된 기판을 제공하는 단계와;
상기 기판의 인터포저 안착홈내에 접착수단을 매개로 인터포저를 부착하는 단계와;
제1도전성범프와 제2도전성범프를 동시에 갖는 복수의 반도체 칩을 구비하는 단계와;
상기 반도체 칩의 제1도전성범프를 기판에 도전 가능하게 융착시키는 동시에 제2도전성범프를 인터포저에 도전 가능하게 융착시키는 단계;
를 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
Providing a substrate on which an interposer seating groove is machined;
Attaching an interposer through an adhesive means in an interposer receiving groove of the substrate;
Comprising: a plurality of semiconductor chips having a first conductive bump and a second conductive bump at the same time;
Fusing the first conductive bump of the semiconductor chip to the substrate to conductively fuse the second conductive bump to the interposer;
Wherein the step of forming the multi-chip stacked-type semiconductor package comprises the steps of:
청구항 19에 있어서,
상기 인터포저를 기판의 인터포저 안착홈내에 부착할 때, 인터포저의 상면이 기판의 상면과 동일 평면을 이루도록 부착하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
The method of claim 19,
And attaching the interposer so that the upper surface of the interposer is flush with the upper surface of the substrate when the interposer is mounted in the interposer mounting groove of the substrate.
청구항 19에 있어서,
상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착되는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.The method of claim 19,
Further comprising depositing a memory chip on the interposer via conductive bumps. ≪ RTI ID = 0.0 > 11. < / RTI >
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