KR101680403B1 - Ｄｖｂ-ｃ2 송신기에서 일정한 데이터 전송률 제공을 위한 방법 및 장치 - Google Patents
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Abstract
본 발명은 차세대 케이블 방송 전송 기술에서 방송 컨텐츠를 전송할 때, 송신기 입력으로 정확한 전송률에 해당하는 데이터 입력이 이루어지지 못하는 경우 이를 보정하여 전송하는 기술에 관련된다. 특히, 본 발명의 실시예에 의하면, 여러 입력 포맷과 하나 이상의 스트림을 입력 받는 변조기에서 입력 전송률과 출력 전송률이 일치하지 못할 수 있는 비동기 정합 방식을 지원하여 변조기가 일정한 속도의 전송률로 동작할 수 있도록 하는 DVB-C2 송신기에서 일정한 데이터 전송률 제공을 위한 방법 및 장치를 제공할 수 있다.
Description
아래 실시예들은 차세대 케이블 방송 전송 기술에서 방송 컨텐츠를 전송할 때, 송신기 입력으로 정확한 전송률에 해당하는 데이터 입력이 이루어지지 못하는 경우 이를 보정하여 전송하는 기술에 관련된다.
일반적으로, 방송 컨텐츠를 전송하는 시스템은 방송 컨텐츠를 압축하는 A/V (Audio/Video) 인코더, 그 압축된 A/V 신호를 하나의 채널로 전송하기 위해 여러 개의 압축된 A/V 컨텐츠를 입력 받아 하나의 다중화된 스트림으로 변환하는 재다중화기(Re-multiplexer), 및 그 다중화된 스트림을 RF 신호로 변환하는 변조기(Modulator)를 포함한다.
여기에서, 재다중화기 및 변조기간의 정합은 동기 방식 또는 비동기 방식으로 이루어질 수 있다.
동기 방식의 경우, 재다중화기가 변조기의 전송 속도에 맞추어 데이터를 출력하는 속도를 조절하는 방식이다. 이 경우, 재다중화기와 변조기간의 동기를 위한 신호가 요구될 수 있다.
비동기 방식의 경우, 재다중화기는 변조기의 속도에 맞추어 데이터의 출력 속도를 맞추지 않는다. 따라서, 재다중화기의 데이터 출력 속도가 변조기에서 요구하는 데이터 입력 속도와 정확하게는 일치하지 않을 수 있다.
통상적인 방송 시스템에서는 변조기 입력과 관련된 정합은 비동기 방식으로 이루어진다. 최근 변조기의 입력 인터페이스로 비동기 방식의 IP(Internet Protocol)을 사용하는 추세에 있다. 특히, 변조기는 항상 일정한 전송률로 데이터를 출력하는 계속(Continuous) 모드로 동작하지만, A/V 컨텐츠는 경우에 따라 일정한 데이터 전송률로 출력되지 않는 버스트(Burst) 모드로 동작할 수 있으므로, 비동기 방식의 정합이 더 적합할 수 있다.
종래에서 재다중화기 및 변조기 간의 정합이 비동기 방식으로 이루어지는 경우, 변조기로 입력되는 데이터 속도가 변조기의 전송률보다 크다면, 변조기는 일반적으로 입력 오류 처리를 수행하여 변조를 수행하지 않을 수 있다. 반대로, 변조기로 입력되는 데이터 속도가 변조기의 전송률보다 작다면, 변조기 내부에서 임의의 데이터를 생성하여, 변조기가 요구하는 데이터 입력량을 맞출 수 있다.
한편, 변조기의 입력 데이터 포맷은 주로 MPEG-2 TS(Transport Stream)을 사용한다. MPEG-2 TS는 188바이트 패킷의 열로 구성된다. 물론 IP 인터페이스를 통해 입력 받는 경우도 있지만, 이 경우에도 IP 패킷 내 포함되는 데이터는 MPEG-2 TS 패킷들이기 때문에, 실질적인 전송은 IP 패킷을 내 MPEG-2 TS 패킷들만이 전송 데이터에 의해 이루어질 수 있다.
결국, MPEG-2 TS을 입력으로 사용하는 비동기 정합 방식에서는 변조기가 자신의 전송률을 맞추기 위해 Null TS 패킷을 내부에서 생성할 수 있다. Null TS 패킷은 일반적으로 MPEG-2 System 규격에 정의된 구조를 따른다. 변조기는 일반적으로 일정량의 입력 데이터가 있어야 연속적인 동작이 가능하다. 따라서, 어떤 시점에서 입력되는 데이터가 없는 경우, 변조기는 Null TS 패킷을 생성하고, 그 생성된 Null TS 패킷을 입력 데이터 대신에 사용하여 전송률을 맞출 수 있다. 또한, Null 패킷의 삽입은 변조기의 입력 인터페이스에서 연속되는 변조 심벌의 출력 클럭에 제어되어 이루어지는 것이 일반적이다.
최근, 표준화가 완료된 차세대 케이블 방송 전송 표준은 DVB-C2이다. 상기의 표준은 A/V 방송 컨텐츠 전송 및 일반적인 데이터 통신 또한 지원하기 위해 변조기의 입력 포맷으로 MPEG-2 TS를 비롯하여 IP 데이터와 같은 가변 길이의 데이터 패킷 스트림을 지원할 수 있도록 GSE(Generic Encapsulated Stream) 프로토콜의 입력 포맷 또한 규정하고 있다. 이러한 다양한 입력 포맷을 사용하는 경우 각각의 입력 포맷에 맞추어 비동기 방식의 정합을 지원하기가 매우 어려울 수 있다.
또한, DVB-C2에서는 하나의 변조기 출력 신호에 대해 1개 이상의 데이터 스트림 입력이 가능하기 때문에, 기존의 방식과 같이 입력 인터페이스에 Null 패킷을 삽입하는 방식으로 전송률을 맞추는 것이 힘들 수 있다.
여기에서, 재다중화기 및 변조기간의 정합은 동기 방식 또는 비동기 방식으로 이루어질 수 있다.
동기 방식의 경우, 재다중화기가 변조기의 전송 속도에 맞추어 데이터를 출력하는 속도를 조절하는 방식이다. 이 경우, 재다중화기와 변조기간의 동기를 위한 신호가 요구될 수 있다.
비동기 방식의 경우, 재다중화기는 변조기의 속도에 맞추어 데이터의 출력 속도를 맞추지 않는다. 따라서, 재다중화기의 데이터 출력 속도가 변조기에서 요구하는 데이터 입력 속도와 정확하게는 일치하지 않을 수 있다.
통상적인 방송 시스템에서는 변조기 입력과 관련된 정합은 비동기 방식으로 이루어진다. 최근 변조기의 입력 인터페이스로 비동기 방식의 IP(Internet Protocol)을 사용하는 추세에 있다. 특히, 변조기는 항상 일정한 전송률로 데이터를 출력하는 계속(Continuous) 모드로 동작하지만, A/V 컨텐츠는 경우에 따라 일정한 데이터 전송률로 출력되지 않는 버스트(Burst) 모드로 동작할 수 있으므로, 비동기 방식의 정합이 더 적합할 수 있다.
종래에서 재다중화기 및 변조기 간의 정합이 비동기 방식으로 이루어지는 경우, 변조기로 입력되는 데이터 속도가 변조기의 전송률보다 크다면, 변조기는 일반적으로 입력 오류 처리를 수행하여 변조를 수행하지 않을 수 있다. 반대로, 변조기로 입력되는 데이터 속도가 변조기의 전송률보다 작다면, 변조기 내부에서 임의의 데이터를 생성하여, 변조기가 요구하는 데이터 입력량을 맞출 수 있다.
한편, 변조기의 입력 데이터 포맷은 주로 MPEG-2 TS(Transport Stream)을 사용한다. MPEG-2 TS는 188바이트 패킷의 열로 구성된다. 물론 IP 인터페이스를 통해 입력 받는 경우도 있지만, 이 경우에도 IP 패킷 내 포함되는 데이터는 MPEG-2 TS 패킷들이기 때문에, 실질적인 전송은 IP 패킷을 내 MPEG-2 TS 패킷들만이 전송 데이터에 의해 이루어질 수 있다.
결국, MPEG-2 TS을 입력으로 사용하는 비동기 정합 방식에서는 변조기가 자신의 전송률을 맞추기 위해 Null TS 패킷을 내부에서 생성할 수 있다. Null TS 패킷은 일반적으로 MPEG-2 System 규격에 정의된 구조를 따른다. 변조기는 일반적으로 일정량의 입력 데이터가 있어야 연속적인 동작이 가능하다. 따라서, 어떤 시점에서 입력되는 데이터가 없는 경우, 변조기는 Null TS 패킷을 생성하고, 그 생성된 Null TS 패킷을 입력 데이터 대신에 사용하여 전송률을 맞출 수 있다. 또한, Null 패킷의 삽입은 변조기의 입력 인터페이스에서 연속되는 변조 심벌의 출력 클럭에 제어되어 이루어지는 것이 일반적이다.
최근, 표준화가 완료된 차세대 케이블 방송 전송 표준은 DVB-C2이다. 상기의 표준은 A/V 방송 컨텐츠 전송 및 일반적인 데이터 통신 또한 지원하기 위해 변조기의 입력 포맷으로 MPEG-2 TS를 비롯하여 IP 데이터와 같은 가변 길이의 데이터 패킷 스트림을 지원할 수 있도록 GSE(Generic Encapsulated Stream) 프로토콜의 입력 포맷 또한 규정하고 있다. 이러한 다양한 입력 포맷을 사용하는 경우 각각의 입력 포맷에 맞추어 비동기 방식의 정합을 지원하기가 매우 어려울 수 있다.
또한, DVB-C2에서는 하나의 변조기 출력 신호에 대해 1개 이상의 데이터 스트림 입력이 가능하기 때문에, 기존의 방식과 같이 입력 인터페이스에 Null 패킷을 삽입하는 방식으로 전송률을 맞추는 것이 힘들 수 있다.
본 발명의 실시예에 의하면, 여러 입력 포맷과 하나 이상의 스트림을 입력 받는 변조기에서 입력 전송률과 출력 전송률이 일치하지 못할 수 있는 비동기 정합 방식을 지원하여 변조기가 일정한 속도의 전송률로 동작할 수 있도록 하는 DVB-C2 송신기에서 일정한 데이터 전송률 제공을 위한 방법 및 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 데이터 슬라이스 생성기는 디지털 방송 시스템에서 복수의 입력 스트림을 입력 받고 하나의 RF 신호를 출력하는 변조기에 포함된 데이터 슬라이스 생성기에 있어서, 복수의 PLP들로부터 출력되는 FEC 프레임들 각각을 입력 받는 입력 FIFO들과, 상기 입력 FIFO들을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 입력 FIFO들 중 적어도 하나의 출력을 지시하는 입력 FIFO 컨트롤러와, 상기 적어도 하나의 입력 FIFO로부터 출력되는 FEC 프레임을 입력 받아서, 현재까지 입력되어 있는 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력하는 데이터 슬라이스 FIFO와, 상기 데이터 슬라이스 FIFO를 모니터링하고, 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO에 현재까지 입력되어 있는 FEC 프레임들의 크기가 상기 일정 크기가 되면 상기 데이터 슬라이스 FIFO에게 출력을 지시하고, 상기 데이터 슬라이스 FIFO에게 프리엠블 구간만큼의 출력을 정지할 것을 지시하는 데이터 슬라이스 FIFO 컨트롤러를 포함한다.
이때, 상기 슬라이스 생성기는 스터핑 프레임(stuffing frame)을 생성하고, 상기 생성된 스터핑 프레임을 상기 데이터 슬라이스 FIFO에 입력하는 스터핑 프레임 생성기를 더 포함하고, 상기 데이터 슬라이스 FIFO 컨트롤러는 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 빈(empty) 상태인 경우, 상기 스터핑 프레임 생성기에게 스터핑 프레임의 생성을 지시할 수 있다.
또한, 상기 스터핑 프레임 생성기는 미리 결정된 스터핑 프레임 헤더를 저장하는 스터핑 프레임 헤더 메모리와, PN 시퀀스를 기반으로 하는 I/Q 데이터 쌍을 생성하는 PN 시퀀스 생성기와, 상기 생성된 I/Q 데이터 쌍을 기초로 QPSK 심볼 매핑을 수행하여, 정규화된 QPSK 심볼들을 생성하는 QPSK 매핑기를 포함하고, 상기 스터핑 프레임 생성기는 상기 스터핑 프레임 헤더 메모리에 저장된 스터핑 프레임 헤더 및 상기 PN 시퀀스 생성기와 QPSK 매핑기의 연동에 의해 생성된 QPSK 심볼들을 포함하는 스터핑 프레임을 생성할 수 있다.
또한, 상기 스터핑 프레임 헤더는 FEC 프레임 헤더와 동일한 형식을 가지고, 스터핑 프레임임을 나타내는 정보를 포함할 수 있다.
또한, 상기 데이터 슬라이스 FIFO 컨트롤러는 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 풀(full) 상태인 경우, 관리자에게 데이터 입력 속도가 전송률보다 높음을 통지할 수 있다.
본 발명의 다른 실시예에 따른 변조기는 디지털 방송 시스템에서 복수의 입력 스트림들을 입력받고 하나의 RF 신호를 출력하는 변조기에 있어서, 상기 복수의 입력 스트림들에 관련된 FEC 프레임들을 출력하는 복수의 PLP들과, 상기 복수의 PLP들로부터 출력된 FEC 프레임들에 기초하여, 일정 크기의 데이터 슬라이스들을 출력하는 데이터 슬라이스 생성기와, 상기 출력된 데이터 슬라이스들의 시간 및 주파수간의 인터리빙을 수행하는 시간/주파수 인터리빙 모듈과, 상기 시간/주파수 인터리빙 모듈의 인터리빙 결과로 출력되는 데이터 슬라이스들에 기초하여 하나의 전송 프레임을 출력하는 프레임 생성기를 포함하고, 상기 데이터 슬라이스 생성기는 상기 복수의 PLP들로부터 출력된 FEC 프레임들의 입력을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 FEC 프레임들의 입력이 부족한 경우 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 이용하여 데이터 슬라이스를 출력할 수 있다.
본 발명의 또 다른 실시예에 따른 데이터 슬라이스 생성기의 동작 방법은 디지털 방송 시스템에서 복수의 입력 스트림을 입력받고 하나의 RF 신호를 출력하는 변조기에 포함된 데이터 슬라이스 생성기의 동작 방법에 있어서, 입력 FIFO들이 복수의 PLP들로부터 출력되는 FEC 프레임들 각각을 입력 받는 단계와, 입력 FIFO 컨트롤러가 상기 입력 FIFO들을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 입력 FIFO들 중 적어도 하나의 출력을 지시하는 단계와, 데이터 슬라이스 FIFO가 상기 적어도 하나의 입력 FIFO로부터 출력되는 FEC 프레임을 입력 받는 단계와, 데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO를 모니터링하고, 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO에 현재까지 입력되어 있는 FEC 프레임들의 크기가 상기 일정 크기가 되면 상기 데이터 슬라이스 FIFO에게 출력을 지시하고, 상기 데이터 슬라이스 FIFO에게 프리엠블 구간만큼 출력을 정지할 것을 지시하는 단계와, 상기 데이터 슬라이스 FIFO가 현재까지 입력되어 있는 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력하고, 프리엠블 구간만큼 출력을 정지하는 단계와, 상기 데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 빈(empty) 상태인 경우, 스터핑 프레임 생성기에게 스터핑 프레임의 생성을 지시하는 단계와, 상기 스터핑 프레임 생성기가 상기 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 상기 데이터 슬라이스 FIFO에 입력하는 단계를 포함한다.
이때, 상기 슬라이스 생성기는 스터핑 프레임(stuffing frame)을 생성하고, 상기 생성된 스터핑 프레임을 상기 데이터 슬라이스 FIFO에 입력하는 스터핑 프레임 생성기를 더 포함하고, 상기 데이터 슬라이스 FIFO 컨트롤러는 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 빈(empty) 상태인 경우, 상기 스터핑 프레임 생성기에게 스터핑 프레임의 생성을 지시할 수 있다.
또한, 상기 스터핑 프레임 생성기는 미리 결정된 스터핑 프레임 헤더를 저장하는 스터핑 프레임 헤더 메모리와, PN 시퀀스를 기반으로 하는 I/Q 데이터 쌍을 생성하는 PN 시퀀스 생성기와, 상기 생성된 I/Q 데이터 쌍을 기초로 QPSK 심볼 매핑을 수행하여, 정규화된 QPSK 심볼들을 생성하는 QPSK 매핑기를 포함하고, 상기 스터핑 프레임 생성기는 상기 스터핑 프레임 헤더 메모리에 저장된 스터핑 프레임 헤더 및 상기 PN 시퀀스 생성기와 QPSK 매핑기의 연동에 의해 생성된 QPSK 심볼들을 포함하는 스터핑 프레임을 생성할 수 있다.
또한, 상기 스터핑 프레임 헤더는 FEC 프레임 헤더와 동일한 형식을 가지고, 스터핑 프레임임을 나타내는 정보를 포함할 수 있다.
또한, 상기 데이터 슬라이스 FIFO 컨트롤러는 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 풀(full) 상태인 경우, 관리자에게 데이터 입력 속도가 전송률보다 높음을 통지할 수 있다.
본 발명의 다른 실시예에 따른 변조기는 디지털 방송 시스템에서 복수의 입력 스트림들을 입력받고 하나의 RF 신호를 출력하는 변조기에 있어서, 상기 복수의 입력 스트림들에 관련된 FEC 프레임들을 출력하는 복수의 PLP들과, 상기 복수의 PLP들로부터 출력된 FEC 프레임들에 기초하여, 일정 크기의 데이터 슬라이스들을 출력하는 데이터 슬라이스 생성기와, 상기 출력된 데이터 슬라이스들의 시간 및 주파수간의 인터리빙을 수행하는 시간/주파수 인터리빙 모듈과, 상기 시간/주파수 인터리빙 모듈의 인터리빙 결과로 출력되는 데이터 슬라이스들에 기초하여 하나의 전송 프레임을 출력하는 프레임 생성기를 포함하고, 상기 데이터 슬라이스 생성기는 상기 복수의 PLP들로부터 출력된 FEC 프레임들의 입력을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 FEC 프레임들의 입력이 부족한 경우 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 이용하여 데이터 슬라이스를 출력할 수 있다.
본 발명의 또 다른 실시예에 따른 데이터 슬라이스 생성기의 동작 방법은 디지털 방송 시스템에서 복수의 입력 스트림을 입력받고 하나의 RF 신호를 출력하는 변조기에 포함된 데이터 슬라이스 생성기의 동작 방법에 있어서, 입력 FIFO들이 복수의 PLP들로부터 출력되는 FEC 프레임들 각각을 입력 받는 단계와, 입력 FIFO 컨트롤러가 상기 입력 FIFO들을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 입력 FIFO들 중 적어도 하나의 출력을 지시하는 단계와, 데이터 슬라이스 FIFO가 상기 적어도 하나의 입력 FIFO로부터 출력되는 FEC 프레임을 입력 받는 단계와, 데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO를 모니터링하고, 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO에 현재까지 입력되어 있는 FEC 프레임들의 크기가 상기 일정 크기가 되면 상기 데이터 슬라이스 FIFO에게 출력을 지시하고, 상기 데이터 슬라이스 FIFO에게 프리엠블 구간만큼 출력을 정지할 것을 지시하는 단계와, 상기 데이터 슬라이스 FIFO가 현재까지 입력되어 있는 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력하고, 프리엠블 구간만큼 출력을 정지하는 단계와, 상기 데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 빈(empty) 상태인 경우, 스터핑 프레임 생성기에게 스터핑 프레임의 생성을 지시하는 단계와, 상기 스터핑 프레임 생성기가 상기 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 상기 데이터 슬라이스 FIFO에 입력하는 단계를 포함한다.
도 1은 본 발명의 일 실시예에 따른 디지털 방송 시스템에서 일정한 데이터 전송률 제공을 위한 방법을 적용하기 위한 송신기에 구비되는 변조기를 설명하기 위한 도면.
도 2는 본 발명의 일 실시예에 따른 디지털 방송 시스템에서 일정한 데이터 전송률 제공을 위한 방법에서 제공되는 전송 프레임의 구조를 설명하기 위한 도면.
도 3은 도 1에 도시된 데이터 슬라이스 생성기의 구성을 보여주는 도면.
도 4는 도 3에 도시된 스터핑 프레임 생성기의 구성을 설명하기 위한 도면.
도 2는 본 발명의 일 실시예에 따른 디지털 방송 시스템에서 일정한 데이터 전송률 제공을 위한 방법에서 제공되는 전송 프레임의 구조를 설명하기 위한 도면.
도 3은 도 1에 도시된 데이터 슬라이스 생성기의 구성을 보여주는 도면.
도 4는 도 3에 도시된 스터핑 프레임 생성기의 구성을 설명하기 위한 도면.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 디지털 방송 시스템에서 일정한 데이터 전송률 제공을 위한 방법을 적용하기 위한 송신기에 구비되는 변조기를 설명하기 위한 도면이다.
도 1을 참조하면, 변조기는 DVB-C2 규격을 위해, 복수의 입력 스트림(Input Stream)들을 입력받고, 하나의 RF 신호(RF Signal)를 출력한다. 상기의 복수의 입력 스트림들의 입력 포맷은 MPEG-2 TS 뿐 아니라, 다른 형식(예컨대, IP 데이터)들 중 하나 이상이 될 수 있다.
변조기는 입력 스트림 각각에 대하여, 입력 처리(Input processing)(100), 채널 부호화(Forward Error Correction, Bit-interleaving)(101), QAM 변조심벌 맵핑(QAM Mapping)(102) 각각을 수행하는 모듈을 포함한다. 여기에서, 하나의 입력 스트림에 대하여 입력 처리, 채널 부호화 및 QAM 변조심벌 맵핑의 과정을 PLP(Physical Layer Pipe)라 칭할 수 있다. 상기의 PLP는 입력 스트림 각각에 대한, 입력 처리, 오류정정 레벨, 변조 포맷 등을 다르게 설정할 수 있으며, 입력 데이터의 특성에 맞는 전송이 가능할 수 있다.
한편, 데이터 슬라이스 생성기(Data Slice Builder)(106)는 복수의 PLP를 묶어서 하나의 데이터 슬라이스를 생성한다. 그리고, 시간/주파수 인터리빙 모듈(Time + Frequency Interleaving)은 전송 시 발생될 수 있는 burst 오류 및 협대역 간섭의 영향을 줄이기 위해, 시간 및 주파수 간의 인터리빙을 수행하고, 그 수행 결과로 출력되는 데이터 슬라이스를 프레임 생성기(Frame Builder) (130)으로 전달한다.
프레임 생성기(130)는 데이터 슬라이스 생성기(106) 외 다른 데이터 슬라이스 생성기(116)으로부터도, 데이터 슬라이스를 전달받는다. 프레임 생성기(130)는 자신에게 전달된 데이터 슬라이스들을 하나의 전송 프레임으로 형성한다.
한편, 변조기는 상기의 전송 프레임의 형성 동작외에도, L1 시그널링 정보(L1 Config.)에 기초하여, 상기 전송 프레임의 프리엠블(Preamble)을 생성할 수 있다.
자세히 말해서, 변조기는 L1 시그널링 정보에 기초하여 L1 신호를 생성하는 모듈(L1 signal Generating)(120), 채널을 부호화하는 모듈(FFC, Bit-interleaving)(121), QAM 변조 심벌을 맵핑하는 모듈(QAM Mapper)(122), 시간 인터리빙을 수행하는 모듈(Time Interleaving)(123), L1 블록을 생성하는 모듈(Ll Block builder)(124) 및 주파수 인터리빙을 수행하는 모듈(Frequency Interleaving)(125)을 포함한다. 변조기는 상기의 모듈들을 이용하여, L1 시그널링 정보에 따른 L1 블록을 출력한 후, 상기 출력된 L1 블록에 대하여 주파수 인터리빙을 수행하고, 그 수행된 결과의 L1 블록을 프레임 생성기(130)로 전달한다.
프레임 생성기(130)는 상기 전달된 L1 블록으로부터 상기 전송 프레임의 프리엠블을 생성할 수 있다. 즉, 프레임 생성기는 L1 시그널링 정보에 따른 프리엠블을 포함하는 전송 프레임을 출력할 수 있다.
나아가, 변조기는 삽입 처리부(131)를 이용하여, 프레임 생성기(130)에 의해 생성된 전송 프레임을 OFDM(Orthogonal Frequency Division Multiplexing) 신호를 생성 한 IFFT(Inverse Fast Fourier Transform), 보호 구간(Guard Interval) 및 파일롯(Pilot) 중 적어도 하나를 삽입한다.
변조기는 DAC(Digital Analog Conversion) 변환기(132)를 이용하여, 삽입 처리부(131)에 의해 IFFT(Inverse Fast Fourier Transform), 보호 구간(Guard Interval) 및 파일롯(Pilot) 중 적어도 하나가 삽입된 전송 프레임에 디지털/아날로그 변환을 수행하고, RF 신호를 최종 출력한다.
상기의 실시예에서, 변조기는 출력단에서, 일정한 전송률을 가질 수 있다.
그러나, 변조기의 입력단에서는 A/V 컨텐츠 및 데이터 컨텐츠의 특성상 일정한 전송률이 발생하기는 힘들 수 있다. 특히, 입력이 여러 개라면, 일정한 전송률이 발생하는 것은 더 힘들 수 있다. 예를 들어서, IP 통신에서 데이터 전송은 유효 데이터가 있을 때만 전송되므로, 항상 일정량의 데이터가 입력된다는 보장이 없다. 따라서, 일정한 전송률이 발생할 수 있도록, 입력 데이터가 없는 경우, 변조기는 내부에서 더미(dummy) 데이터를 생성하고, 그 생성된 더미 데이터를 입력 데이터를 대신하여 사용할 수 있다.
그러나, 종래의 변조기와 같이 단일 입력의 경우에는 입력단에서 더미 데이터의 삽입이 용이하지만, 복수의 입력을 가진 경우에는 입력 인터페이스에서 최종 출력의 전송률을 맞추는 것이 어려울 수 있다. 따라서, 본 발명의 변조기는 데이터 슬라이스 생성기에서 더미 데이터를 생성하여, 최종 출력 전송률을 맞추도록 한다.
도 2는 본 발명의 일 실시예에 따른 디지털 방송 시스템에서 일정한 데이터 전송률 제공을 위한 방법에서 제공되는 전송 프레임의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 전송 프레임(200)은 OFDM을 사용한 DVB-C2 전송 프레임이며, 도 2에서는 그 구조를 시간 및 주파수 영역에서 도시한 것을 보여준다. 도면에서, 가로 방향은 주파수를 의미하고, 세로 방향은 시간을 의미한다. 프레임 내부의 세로 열은 OFDM의 하나의 부 반송파에 해당하고, 가로 열은 OFDM의 하나의 심벌에 해당한다.
또한, 전송 프레임(200)은 프리엠블 구간 및 데이터 구간으로 구분될 수 있다. 또한, 전송 프레임(200)의 프리엠블은 실시예로서, 적어도 하나의 OFDM 심벌에서, 최대 8개까지의 OFDM 심벌로 구성될 수 있다. 데이터 구간은 실시예로서, 448개의 OFDM 심벌로 구성될 수 있다.
한편, 하나의 프레임은 복수의 데이터 슬라이스(즉, 제1 데이터 슬라이스, 제2 데이터 슬라이스 내지 제n 데이터 슬라이스)를 포함할 수 있다. 본 발명에서는 n개의 데이터 슬라이스가 존재할 수 있으며, 이 데이터 슬라이스들은 주파수를 기준으로 하여 각각의 크기가 달라질 수 있다. 그리고, 데이터 슬라이스들의 크기는 각각의 데이터 슬라이스가 포함하는 부반송파의 개수로 표현될 수 있다. 그리고, 하나의 데이터 슬라이스에 대한 전송률은 그 데이터 슬라이스가 시간당 전송할 수 있는 데이터량이기 때문에, 그 데이터 슬라이스가 포함하는 부반송파의 수에 의해 결정될 수 있다.
한편, DVB-C2 전송프레임에서 각 데이터 슬라이스의 크기 및 위치는 프리엠블을 통해 전송된다. 따라서, 수신기는 전송 프레임의 프리엠블을 해석함으로써, 그 전송 프레임으로부터 데이터 슬라이스들을 분리하는 것이 가능하다.
DVB-C2 규격에서는 전송 프레임마다 데이터 슬라이스의 크기 및 위치를 다르게 하는 것이 가능하다. 그러나, 이러한 것은 시스템 운용의 관점에서 복잡해질 수 있다. 특히, 예를 들어서, 채널 서비스들에 대한 채널 배치의 변경이 요구되거나, 서비스 채널의 추가나 삭제가 요구된다면, 송신기나 수신기 모두가 복잡해질 수 있다. 따라서, 본 발명에서는 하나의 데이터 슬라이스 크기가 결정되면, 그 슬라이스는 일정 전송률을 유지하면서 운용되도록 한다.
도 1에서 보여준 바와 같이, PLP 입력에서 최종 전송률을 맞추는 것은 어려울 수 있다. 또한, 도 2에서와 같이 하나의 데이터 슬라이스는 적어도 하나의 PLP 입력이 가능하고, 각 PLP 입력들 마다 전송률이 다를 수 있다. 따라서, 상기의 PLP 입력들을 하나의 데이터 슬라이스로 묶는 과정에서, PLP의 전송률을 데이터 슬라이스의 전송률과 맞추는 것이 어려울 수 있다. 이에 따라, 본 발명은 입력 처리 부분이 아닌, 데이터 슬라이스 생성 시 최종 전송률을 맞추는 방법을 제안한다.
도 3은 도 1에 도시된 데이터 슬라이스 생성기(300)의 구성을 보여주는 도면이다. 데이터 슬라이스 생성기(300)는 실시예로서, n개의 PLP 출력을 받는 구조를 가정하였다.
도 3을 참조하면, 데이터 슬라이스 생성기(300)는 복수의 입력 FIFO들(310-1 내지 310-n) 및 입력 FIF 컨트롤러(320), 데이터 슬라이스 FIFO(330), 데이터 슬라이스 FIFO 컨트롤러(340) 및 스터핑 프레임 생성기(350)을 포함할 수 있다.
한편, PLP 출력은 FEC 프레임이다. 상기 FEC 프레임의 구조는 32개 QPSK 심벌 또는 16개 16QAM 심벌의 프레임 헤더와 5,400 ~ 16,200개 QAM 심벌의 프레임 데이터 구간으로 구성될 수 있다. 그리고, 하나의 프레임 헤더는 1개 또는 2개의 FEC 프레임 데이터 구간을 포함할 수 있다. FEC 프레임의 데이터 구간은 QAM 포맷에 의해 결정될 수 있다. 또한, QAM 심벌 맵핑 이전 FEC 프레임 구간의 데이터는 64,800 비트를 가질 수 있다. 이 구간의 데이터를 QAM 포맷에 의한 심벌 당 비트 수로 나누면, QAM 심벌 맵핑 이후에 해당하는 FEC 프레임의 데이터 구간의 심벌 수가 산출될 수 있다. QAM 포맷은 실시예로서 16QAM, 64QAM, 256QAM, 1024QAM 및 4096QAM 중 하나가 될 수 있다. 예를 들어서, 16QAM의 경우, 심벌 당 비트 수가 4이다. 64,800를 4로 나눔에 따라, QAM 심벌 맵핑 이후에 해당하는 FEC 프레임의 데이터 구간의 심벌 수는 16,200 개로 산출될 수 있다. 마찬가지로, 4096QAM의 경우, 심벌 당 비트 수가 12이므로, 64,800를 12로 나눔에 따라, QAM 심벌 맵핑 이후에 해당하는 FEC 프레임의 데이터 구간의 심벌 수는 5,400개로 산출될 수 있다.
데이터 슬라이스 생성기(300)은 아래와 같은 동작을 수행할 수 있다.
데이터 슬라이스 생성기(300)의 입력 FIFO들(310-1 내지 310-n) 각각은 실시예로서, 최대 2개의 FEC 프레임을 저장할 수 있는 크기를 가질 수 있다. 입력 FIFO들(310-1 내지 310-n)에 FEC 프레임이 입력되며, 입력 FIFO 컨트롤러(320)는 입력 FIFO들(310-1 내지 310-n) 각각에 대한 제어를 수행하고, 입력 FIFO들(310-1 내지 310-n)의 출력을 데이터 슬라이스 FIFO(330)로 전달한다. 입력 FIFO들(310-1 내지 310-n)으로부터 데이터 슬라이스 FIFO(330)로 전달되는 출력은 FEC 프레임 단위이다. 입력 FIFO 컨트롤러(320)이 이러한 제어를 수행하기 위해서는, 입력 FIFO 컨트롤러(320)가 미리 각 PLP에 대한 FEC 프레임에 관련된 정보를 알고 있어야 한다.
입력 FIFO 컨트롤러(320)는 각 PLP에 대한 FEC 프레임에 관련된 정보에 기초하여, 클럭마다 매번 라운드 로빈(Round Robin) 방식으로 입력 FIFO들(310-1 내지 310-n)의 상태를 모니터링할 수 있다. 모니터링 결과, 입력 FIFO들(310-1 내지 310-n) 중 적어도 하나(예컨대, 310-1)에 데이터 입력이 있다면, 입력 FIFO 컨트롤러(320)는 그 입력 FIFO(310-1)에서 FEC 프레임을 출력하도록 읽기 인에이블(Read Enable) 신호를 인가한다. 여기서, 입력 FIFO 컨트롤러(320)는 입력 FIFO(310-1)에 읽기 인에이블 신호를 FEC 프레임 길이 만큼 인가할 수 있다. 또한, 입력 FIFO(310-1)에 FEC 프레임이 출력되는 동안, 다른 입력 FIFO(예컨대, 310-2)에서 다른 FEC 프레임이 출력된다면, 입력 FIFO(310-1)와 다른 입력 FIFO(310-2) 간의 출력 데이터가 충돌될 수 있다. 이를 방지하기 위해, 입력 FIFO 컨트롤러(320)는 입력 FIFO(310-1)에 FEC 프레임이 출력되는 동안에 다른 입력 FIFO들에서 출력이 발생하지 않도록 할 필요가 있다. 따라서, 입력 FIFO 컨트롤러(320)는 하나의 입력 FIFO에서 FEC 프레임의 출력이 완료된 후에, 다른 입력 FIFO의 상태 점검을 진행할 수 있다.
한편, 데이터 슬라이스 FIFO(330)는 복수의 입력 FIFO들(310-1 내지 310-n)로부터 출력된 FEC 프레임들을 입력 받는다. 데이터 슬라이스 FIFO(330)는 입력받은 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력한다. 데이터 슬라이스 FIFO(330)의 출력은 출력 심벌의 속도와 동일한 클럭에 의해 이루어지며, 매 클럭마다 변조 심벌을 출력시킬 수 있다. 여기에서, 데이터 슬라이스 FIFO 컨트롤러(340)는 데이터 슬라이스 FIFO(330)의 출력을 제어한다.
데이터 슬라이스 FIFO 컨트롤러(340)는 데이터 슬라이스 FIFO(330)의 상태에 기초하여, 데이터 슬라이스 FIFO(330)의 출력을 제어한다. 자세히 말해서, 데이터 슬라이스 FIFO 컨트롤러(340)는 데이터 슬라이스 FIFO(330)에 FEC 프레임들이 입력되는 것을 체크하였다가, 입력된 FEC 프레임들이 일정 크기가 되면, 데이터 슬라이스 FIFO(330)의 출력을 지시할 수 있다. 여기에서, 데이터 슬라이스 FIFO 컨트롤러(340)가 입력된 FEC 프레임들의 크기가 일정 크기가 될 때까지 기다리는 이유는 데이터 슬라이스 FIFO(330)의 출력이 연속적으로 이루어질 수 있도록, 데이터 슬라이스 FIFO(330) 내부에 항상 데이터가 남아있도록 하기 위함이 될 수 있다. 또한, 데이터 슬라이스 FIFO(330)은 데이터 슬라이스 FIFO 컨트롤러(340)의 지시에 따라, 일정 크기만큼의 데이터 슬라이스를 출력하였다가, 프리엠블 구간만큼의 출력을 정지하였다가, 상기 일정 크기만큼의 데이터 슬라이스를 출력하는 것을 반복한다.
만약, 어느 시점에 데이터 슬라이스 FIFO로 데이터가 입력되지 않아 데이터 슬라이스 FIFO의 데이터 입력 상태가 빈(empty) 상태인 경우(즉, empty에 가까워 진다면), 데이터 슬라이스 FIFO 컨트롤러(340)는 스터핑(Stuffing) 프레임 생성기(350)에게 스터핑 프레임을 생성할 것을 지시할 수 있다. 스터핑(Stuffing) 프레임 생성기(350)는 스터핑 프레임을 생성하고, 그 생성된 스터핑 프레임을 데이터 슬라이스 FIFO(330)에게 입력한다. 이에 따라, 데이터 슬라이스 FIFO(330)는 일정 수준의 데이터를 가지고 있을 수 있다.
만약, 데이터 슬라이스 FIFO(330)가 풀(full) 상태인 경우(즉, full이 되어서 더 이상의 데이터 입력이 되지 않는다면), 데이터 슬라이스 FIFO 컨트롤러(340)는 데이터 입력 속도가 전송률보다 높아서 오류가 발생함을 관리자에게 통지할 수 있다.
도 4는 도 3에 도시된 스터핑 프레임 생성기(350)의 구성을 설명하기 위한 도면이다.
도 4를 참조하면, 스터핑 프레임 생성기(400)는 데이터 슬라이스 FIFO 컨트롤러로부터 스터핑 프레임 생성 제어(Stuffing Frame Generating Ctrl)) 명령을 수신하고, 아래의 동작을 수행할 수 있다.
스터핑 프레임 생성기(400)는 ROM 형태로 구현된 스터핑 프레임 헤더 메모리(410)에 저장된 스터핑 프레임 헤더의 심볼(예컨대, 16 심볼 또는 32 심볼)을 읽는다. 여기에서, 스터핑 프레임 헤더는 FEC 프레임 헤더와 동일한 형식을 가질 수 있고, 스터핑 프레임임을 나타내는 정보를 포함할 수 있다.
한편, 스터핑 프레임 생성기(400)는 스터핑 프레임의 데이터 구간 심볼들을 출력한다. 이를 위하여, 스터핑 프레임 생성기(400)는 실시예로서 PN 시퀀스 생성기(420) 및 QPSK 매핑기(430)를 이용할 수 있다.
PN 시퀀스 생성기(420)는 PN 시퀀스를 기반으로 하는 I/Q 데이터 쌍을 생성하고, QPSK 매핑기(430)로 전달한다. QPSK 매핑기(430)는 전달된 I/Q 데이터 쌍을 QPSK 심볼 매핑을 통해 정규화된 QPSK 심볼들(예컨대, 9,000개)를 출력한다. 본 발명에서, 스터핑 프레임 생성기(400)가 PN 시퀀스를 이용하는 이유는, 전송 심벌의 에너지 분포가 균형을 가지게 하기 위함이다. 또한, 스터핑 프레임 생성기(400)가 QPSK 맵핑을 이용하는 이유는 스터핑 프레임이 의미없는 데이터에 해당하므로, 굳이 고차의 QAM 맵핑을 사용할 필요가 없기 때문이다.
결과적으로, 스터핑 프레임 생성기(400)에서 출력된 스터핑 프레임은 스터핑 프레임 헤더 메모리(410)에서 출력된 스터핑 프레임 헤더 심볼 및 PN 시퀀스 생성기(420) 및 QPSK 매핑기(430)의 연동에 의해 출력된 QPSK 심볼들을 포함할 수 있다.
본 발명에서 제안하는 데이터 슬라이스 생성기는 여러 입력 포맷과 하나 이상의 스트림을 입력 받는 DVB-C2 규격의 변조기에서, 입력 전송률과 출력 전송률이 일치하지 않는 비동기 정합 방식을 지원한다. 특히, 데이터 슬라이스 생성기는 PLP로부터 입력되는 FEC 프레임들의 수 및 속도에 관계없이, 데이터 슬라이스 FIFO의 모니터링을 통해, 데이터 슬라이스의 출력을 일정한 속도로 유지시킬 수 있다. 특히, 데이터 슬라이스 생성기는 최종 전송률에 맞추어 데이터 슬라이스의 출력을 조절시킬 수 있다. 다만, 본 발명에서는 PLP 입력에 대한 최대 전송률이 사전에 정의될 수 있고, PLP 입력이 최대 전송률을 넘지 않도록 하는 입력 제한이 필요할 수 있다.
정리하자면, 본 발명에서 제안하는 데이터 슬라이스 생성기는 디지털 방송 시스템에서 복수의 입력 스트림을 입력받고 하나의 RF 신호를 출력하는 변조기에 포함된 데이터 슬라이스 생성기로서, 복수의 PLP들로부터 출력되는 FEC 프레임들 각각을 입력 받는 입력 FIFO들과, 상기 입력 FIFO들을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 입력 FIFO들 중 적어도 하나의 출력을 지시하는 입력 FIFO 컨트롤러와, 상기 적어도 하나의 입력 FIFO로부터 출력되는 FEC 프레임을 입력 받아서, 현재까지 입력되어 있는 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력하는 데이터 슬라이스 FIFO와, 상기 데이터 슬라이스 FIFO를 모니터링하고, 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO에 현재까지 입력되어 있는 FEC 프레임들의 크기가 상기 일정 크기가 되면 상기 데이터 슬라이스 FIFO에게 출력을 지시하고, 상기 데이터 슬라이스 FIFO에게 프리엠블 구간만큼의 출력을 정지할 것을 지시하는 데이터 슬라이스 FIFO 컨트롤러를 포함한다.
또한, 본 발명에서 제안하는 변조기는 디지털 방송 시스템에서 복수의 입력 스트림들을 입력받고 하나의 RF 신호를 출력하는 변조기로서, 상기 복수의 입력 스트림들에 관련된 FEC 프레임들을 출력하는 복수의 PLP들과, 상기 복수의 PLP들로부터 출력된 FEC 프레임들에 기초하여, 일정 크기의 데이터 슬라이스들을 출력하는 데이터 슬라이스 생성기와, 상기 출력된 데이터 슬라이스들의 시간 및 주파수간의 인터리빙을 수행하는 시간/주파수 인터리빙 모듈과, 상기 시간/주파수 인터리빙 모듈의 인터리빙 결과로 출력되는 데이터 슬라이스들에 기초하여 하나의 전송 프레임을 출력하는 프레임 생성기를 포함하고, 상기 데이터 슬라이스 생성기는 상기 복수의 PLP들로부터 출력된 FEC 프레임들의 입력을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 FEC 프레임들의 입력이 부족한 경우 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 이용하여 데이터 슬라이스를 출력한다.
또한, 본 발명에서 제안하는 데이터 슬라이스 생성기의 동작 방법은 디지털 방송 시스템에서 복수의 입력 스트림을 입력받고 하나의 RF 신호를 출력하는 변조기에 포함된 데이터 슬라이스 생성기의 동작 방법로서, 입력 FIFO들이 복수의 PLP들로부터 출력되는 FEC 프레임들 각각을 입력 받는 단계와, 입력 FIFO 컨트롤러가 상기 입력 FIFO들을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 입력 FIFO들 중 적어도 하나의 출력을 지시하는 단계와, 데이터 슬라이스 FIFO가 상기 적어도 하나의 입력 FIFO로부터 출력되는 FEC 프레임을 입력 받는 단계와, 데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO를 모니터링하고, 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO에 현재까지 입력되어 있는 FEC 프레임들의 크기가 상기 일정 크기가 되면 상기 데이터 슬라이스 FIFO에게 출력을 지시하고, 상기 데이터 슬라이스 FIFO에게 프리엠블 구간만큼 출력을 정지할 것을 지시하는 단계와, 상기 데이터 슬라이스 FIFO가 현재까지 입력되어 있는 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력하고, 프리엠블 구간만큼 출력을 정지하는 단계와, 상기 데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 빈(empty) 상태인 경우, 스터핑 프레임 생성기에게 스터핑 프레임의 생성을 지시하는 단계와, 상기 스터핑 프레임 생성기가 상기 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 상기 데이터 슬라이스 FIFO에 입력하는 단계를 포함한다.
본 발명의 실시 예에 따른 방법들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 디지털 방송 시스템에서 일정한 데이터 전송률 제공을 위한 방법을 적용하기 위한 송신기에 구비되는 변조기를 설명하기 위한 도면이다.
도 1을 참조하면, 변조기는 DVB-C2 규격을 위해, 복수의 입력 스트림(Input Stream)들을 입력받고, 하나의 RF 신호(RF Signal)를 출력한다. 상기의 복수의 입력 스트림들의 입력 포맷은 MPEG-2 TS 뿐 아니라, 다른 형식(예컨대, IP 데이터)들 중 하나 이상이 될 수 있다.
변조기는 입력 스트림 각각에 대하여, 입력 처리(Input processing)(100), 채널 부호화(Forward Error Correction, Bit-interleaving)(101), QAM 변조심벌 맵핑(QAM Mapping)(102) 각각을 수행하는 모듈을 포함한다. 여기에서, 하나의 입력 스트림에 대하여 입력 처리, 채널 부호화 및 QAM 변조심벌 맵핑의 과정을 PLP(Physical Layer Pipe)라 칭할 수 있다. 상기의 PLP는 입력 스트림 각각에 대한, 입력 처리, 오류정정 레벨, 변조 포맷 등을 다르게 설정할 수 있으며, 입력 데이터의 특성에 맞는 전송이 가능할 수 있다.
한편, 데이터 슬라이스 생성기(Data Slice Builder)(106)는 복수의 PLP를 묶어서 하나의 데이터 슬라이스를 생성한다. 그리고, 시간/주파수 인터리빙 모듈(Time + Frequency Interleaving)은 전송 시 발생될 수 있는 burst 오류 및 협대역 간섭의 영향을 줄이기 위해, 시간 및 주파수 간의 인터리빙을 수행하고, 그 수행 결과로 출력되는 데이터 슬라이스를 프레임 생성기(Frame Builder) (130)으로 전달한다.
프레임 생성기(130)는 데이터 슬라이스 생성기(106) 외 다른 데이터 슬라이스 생성기(116)으로부터도, 데이터 슬라이스를 전달받는다. 프레임 생성기(130)는 자신에게 전달된 데이터 슬라이스들을 하나의 전송 프레임으로 형성한다.
한편, 변조기는 상기의 전송 프레임의 형성 동작외에도, L1 시그널링 정보(L1 Config.)에 기초하여, 상기 전송 프레임의 프리엠블(Preamble)을 생성할 수 있다.
자세히 말해서, 변조기는 L1 시그널링 정보에 기초하여 L1 신호를 생성하는 모듈(L1 signal Generating)(120), 채널을 부호화하는 모듈(FFC, Bit-interleaving)(121), QAM 변조 심벌을 맵핑하는 모듈(QAM Mapper)(122), 시간 인터리빙을 수행하는 모듈(Time Interleaving)(123), L1 블록을 생성하는 모듈(Ll Block builder)(124) 및 주파수 인터리빙을 수행하는 모듈(Frequency Interleaving)(125)을 포함한다. 변조기는 상기의 모듈들을 이용하여, L1 시그널링 정보에 따른 L1 블록을 출력한 후, 상기 출력된 L1 블록에 대하여 주파수 인터리빙을 수행하고, 그 수행된 결과의 L1 블록을 프레임 생성기(130)로 전달한다.
프레임 생성기(130)는 상기 전달된 L1 블록으로부터 상기 전송 프레임의 프리엠블을 생성할 수 있다. 즉, 프레임 생성기는 L1 시그널링 정보에 따른 프리엠블을 포함하는 전송 프레임을 출력할 수 있다.
나아가, 변조기는 삽입 처리부(131)를 이용하여, 프레임 생성기(130)에 의해 생성된 전송 프레임을 OFDM(Orthogonal Frequency Division Multiplexing) 신호를 생성 한 IFFT(Inverse Fast Fourier Transform), 보호 구간(Guard Interval) 및 파일롯(Pilot) 중 적어도 하나를 삽입한다.
변조기는 DAC(Digital Analog Conversion) 변환기(132)를 이용하여, 삽입 처리부(131)에 의해 IFFT(Inverse Fast Fourier Transform), 보호 구간(Guard Interval) 및 파일롯(Pilot) 중 적어도 하나가 삽입된 전송 프레임에 디지털/아날로그 변환을 수행하고, RF 신호를 최종 출력한다.
상기의 실시예에서, 변조기는 출력단에서, 일정한 전송률을 가질 수 있다.
그러나, 변조기의 입력단에서는 A/V 컨텐츠 및 데이터 컨텐츠의 특성상 일정한 전송률이 발생하기는 힘들 수 있다. 특히, 입력이 여러 개라면, 일정한 전송률이 발생하는 것은 더 힘들 수 있다. 예를 들어서, IP 통신에서 데이터 전송은 유효 데이터가 있을 때만 전송되므로, 항상 일정량의 데이터가 입력된다는 보장이 없다. 따라서, 일정한 전송률이 발생할 수 있도록, 입력 데이터가 없는 경우, 변조기는 내부에서 더미(dummy) 데이터를 생성하고, 그 생성된 더미 데이터를 입력 데이터를 대신하여 사용할 수 있다.
그러나, 종래의 변조기와 같이 단일 입력의 경우에는 입력단에서 더미 데이터의 삽입이 용이하지만, 복수의 입력을 가진 경우에는 입력 인터페이스에서 최종 출력의 전송률을 맞추는 것이 어려울 수 있다. 따라서, 본 발명의 변조기는 데이터 슬라이스 생성기에서 더미 데이터를 생성하여, 최종 출력 전송률을 맞추도록 한다.
도 2는 본 발명의 일 실시예에 따른 디지털 방송 시스템에서 일정한 데이터 전송률 제공을 위한 방법에서 제공되는 전송 프레임의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 전송 프레임(200)은 OFDM을 사용한 DVB-C2 전송 프레임이며, 도 2에서는 그 구조를 시간 및 주파수 영역에서 도시한 것을 보여준다. 도면에서, 가로 방향은 주파수를 의미하고, 세로 방향은 시간을 의미한다. 프레임 내부의 세로 열은 OFDM의 하나의 부 반송파에 해당하고, 가로 열은 OFDM의 하나의 심벌에 해당한다.
또한, 전송 프레임(200)은 프리엠블 구간 및 데이터 구간으로 구분될 수 있다. 또한, 전송 프레임(200)의 프리엠블은 실시예로서, 적어도 하나의 OFDM 심벌에서, 최대 8개까지의 OFDM 심벌로 구성될 수 있다. 데이터 구간은 실시예로서, 448개의 OFDM 심벌로 구성될 수 있다.
한편, 하나의 프레임은 복수의 데이터 슬라이스(즉, 제1 데이터 슬라이스, 제2 데이터 슬라이스 내지 제n 데이터 슬라이스)를 포함할 수 있다. 본 발명에서는 n개의 데이터 슬라이스가 존재할 수 있으며, 이 데이터 슬라이스들은 주파수를 기준으로 하여 각각의 크기가 달라질 수 있다. 그리고, 데이터 슬라이스들의 크기는 각각의 데이터 슬라이스가 포함하는 부반송파의 개수로 표현될 수 있다. 그리고, 하나의 데이터 슬라이스에 대한 전송률은 그 데이터 슬라이스가 시간당 전송할 수 있는 데이터량이기 때문에, 그 데이터 슬라이스가 포함하는 부반송파의 수에 의해 결정될 수 있다.
한편, DVB-C2 전송프레임에서 각 데이터 슬라이스의 크기 및 위치는 프리엠블을 통해 전송된다. 따라서, 수신기는 전송 프레임의 프리엠블을 해석함으로써, 그 전송 프레임으로부터 데이터 슬라이스들을 분리하는 것이 가능하다.
DVB-C2 규격에서는 전송 프레임마다 데이터 슬라이스의 크기 및 위치를 다르게 하는 것이 가능하다. 그러나, 이러한 것은 시스템 운용의 관점에서 복잡해질 수 있다. 특히, 예를 들어서, 채널 서비스들에 대한 채널 배치의 변경이 요구되거나, 서비스 채널의 추가나 삭제가 요구된다면, 송신기나 수신기 모두가 복잡해질 수 있다. 따라서, 본 발명에서는 하나의 데이터 슬라이스 크기가 결정되면, 그 슬라이스는 일정 전송률을 유지하면서 운용되도록 한다.
도 1에서 보여준 바와 같이, PLP 입력에서 최종 전송률을 맞추는 것은 어려울 수 있다. 또한, 도 2에서와 같이 하나의 데이터 슬라이스는 적어도 하나의 PLP 입력이 가능하고, 각 PLP 입력들 마다 전송률이 다를 수 있다. 따라서, 상기의 PLP 입력들을 하나의 데이터 슬라이스로 묶는 과정에서, PLP의 전송률을 데이터 슬라이스의 전송률과 맞추는 것이 어려울 수 있다. 이에 따라, 본 발명은 입력 처리 부분이 아닌, 데이터 슬라이스 생성 시 최종 전송률을 맞추는 방법을 제안한다.
도 3은 도 1에 도시된 데이터 슬라이스 생성기(300)의 구성을 보여주는 도면이다. 데이터 슬라이스 생성기(300)는 실시예로서, n개의 PLP 출력을 받는 구조를 가정하였다.
도 3을 참조하면, 데이터 슬라이스 생성기(300)는 복수의 입력 FIFO들(310-1 내지 310-n) 및 입력 FIF 컨트롤러(320), 데이터 슬라이스 FIFO(330), 데이터 슬라이스 FIFO 컨트롤러(340) 및 스터핑 프레임 생성기(350)을 포함할 수 있다.
한편, PLP 출력은 FEC 프레임이다. 상기 FEC 프레임의 구조는 32개 QPSK 심벌 또는 16개 16QAM 심벌의 프레임 헤더와 5,400 ~ 16,200개 QAM 심벌의 프레임 데이터 구간으로 구성될 수 있다. 그리고, 하나의 프레임 헤더는 1개 또는 2개의 FEC 프레임 데이터 구간을 포함할 수 있다. FEC 프레임의 데이터 구간은 QAM 포맷에 의해 결정될 수 있다. 또한, QAM 심벌 맵핑 이전 FEC 프레임 구간의 데이터는 64,800 비트를 가질 수 있다. 이 구간의 데이터를 QAM 포맷에 의한 심벌 당 비트 수로 나누면, QAM 심벌 맵핑 이후에 해당하는 FEC 프레임의 데이터 구간의 심벌 수가 산출될 수 있다. QAM 포맷은 실시예로서 16QAM, 64QAM, 256QAM, 1024QAM 및 4096QAM 중 하나가 될 수 있다. 예를 들어서, 16QAM의 경우, 심벌 당 비트 수가 4이다. 64,800를 4로 나눔에 따라, QAM 심벌 맵핑 이후에 해당하는 FEC 프레임의 데이터 구간의 심벌 수는 16,200 개로 산출될 수 있다. 마찬가지로, 4096QAM의 경우, 심벌 당 비트 수가 12이므로, 64,800를 12로 나눔에 따라, QAM 심벌 맵핑 이후에 해당하는 FEC 프레임의 데이터 구간의 심벌 수는 5,400개로 산출될 수 있다.
데이터 슬라이스 생성기(300)은 아래와 같은 동작을 수행할 수 있다.
데이터 슬라이스 생성기(300)의 입력 FIFO들(310-1 내지 310-n) 각각은 실시예로서, 최대 2개의 FEC 프레임을 저장할 수 있는 크기를 가질 수 있다. 입력 FIFO들(310-1 내지 310-n)에 FEC 프레임이 입력되며, 입력 FIFO 컨트롤러(320)는 입력 FIFO들(310-1 내지 310-n) 각각에 대한 제어를 수행하고, 입력 FIFO들(310-1 내지 310-n)의 출력을 데이터 슬라이스 FIFO(330)로 전달한다. 입력 FIFO들(310-1 내지 310-n)으로부터 데이터 슬라이스 FIFO(330)로 전달되는 출력은 FEC 프레임 단위이다. 입력 FIFO 컨트롤러(320)이 이러한 제어를 수행하기 위해서는, 입력 FIFO 컨트롤러(320)가 미리 각 PLP에 대한 FEC 프레임에 관련된 정보를 알고 있어야 한다.
입력 FIFO 컨트롤러(320)는 각 PLP에 대한 FEC 프레임에 관련된 정보에 기초하여, 클럭마다 매번 라운드 로빈(Round Robin) 방식으로 입력 FIFO들(310-1 내지 310-n)의 상태를 모니터링할 수 있다. 모니터링 결과, 입력 FIFO들(310-1 내지 310-n) 중 적어도 하나(예컨대, 310-1)에 데이터 입력이 있다면, 입력 FIFO 컨트롤러(320)는 그 입력 FIFO(310-1)에서 FEC 프레임을 출력하도록 읽기 인에이블(Read Enable) 신호를 인가한다. 여기서, 입력 FIFO 컨트롤러(320)는 입력 FIFO(310-1)에 읽기 인에이블 신호를 FEC 프레임 길이 만큼 인가할 수 있다. 또한, 입력 FIFO(310-1)에 FEC 프레임이 출력되는 동안, 다른 입력 FIFO(예컨대, 310-2)에서 다른 FEC 프레임이 출력된다면, 입력 FIFO(310-1)와 다른 입력 FIFO(310-2) 간의 출력 데이터가 충돌될 수 있다. 이를 방지하기 위해, 입력 FIFO 컨트롤러(320)는 입력 FIFO(310-1)에 FEC 프레임이 출력되는 동안에 다른 입력 FIFO들에서 출력이 발생하지 않도록 할 필요가 있다. 따라서, 입력 FIFO 컨트롤러(320)는 하나의 입력 FIFO에서 FEC 프레임의 출력이 완료된 후에, 다른 입력 FIFO의 상태 점검을 진행할 수 있다.
한편, 데이터 슬라이스 FIFO(330)는 복수의 입력 FIFO들(310-1 내지 310-n)로부터 출력된 FEC 프레임들을 입력 받는다. 데이터 슬라이스 FIFO(330)는 입력받은 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력한다. 데이터 슬라이스 FIFO(330)의 출력은 출력 심벌의 속도와 동일한 클럭에 의해 이루어지며, 매 클럭마다 변조 심벌을 출력시킬 수 있다. 여기에서, 데이터 슬라이스 FIFO 컨트롤러(340)는 데이터 슬라이스 FIFO(330)의 출력을 제어한다.
데이터 슬라이스 FIFO 컨트롤러(340)는 데이터 슬라이스 FIFO(330)의 상태에 기초하여, 데이터 슬라이스 FIFO(330)의 출력을 제어한다. 자세히 말해서, 데이터 슬라이스 FIFO 컨트롤러(340)는 데이터 슬라이스 FIFO(330)에 FEC 프레임들이 입력되는 것을 체크하였다가, 입력된 FEC 프레임들이 일정 크기가 되면, 데이터 슬라이스 FIFO(330)의 출력을 지시할 수 있다. 여기에서, 데이터 슬라이스 FIFO 컨트롤러(340)가 입력된 FEC 프레임들의 크기가 일정 크기가 될 때까지 기다리는 이유는 데이터 슬라이스 FIFO(330)의 출력이 연속적으로 이루어질 수 있도록, 데이터 슬라이스 FIFO(330) 내부에 항상 데이터가 남아있도록 하기 위함이 될 수 있다. 또한, 데이터 슬라이스 FIFO(330)은 데이터 슬라이스 FIFO 컨트롤러(340)의 지시에 따라, 일정 크기만큼의 데이터 슬라이스를 출력하였다가, 프리엠블 구간만큼의 출력을 정지하였다가, 상기 일정 크기만큼의 데이터 슬라이스를 출력하는 것을 반복한다.
만약, 어느 시점에 데이터 슬라이스 FIFO로 데이터가 입력되지 않아 데이터 슬라이스 FIFO의 데이터 입력 상태가 빈(empty) 상태인 경우(즉, empty에 가까워 진다면), 데이터 슬라이스 FIFO 컨트롤러(340)는 스터핑(Stuffing) 프레임 생성기(350)에게 스터핑 프레임을 생성할 것을 지시할 수 있다. 스터핑(Stuffing) 프레임 생성기(350)는 스터핑 프레임을 생성하고, 그 생성된 스터핑 프레임을 데이터 슬라이스 FIFO(330)에게 입력한다. 이에 따라, 데이터 슬라이스 FIFO(330)는 일정 수준의 데이터를 가지고 있을 수 있다.
만약, 데이터 슬라이스 FIFO(330)가 풀(full) 상태인 경우(즉, full이 되어서 더 이상의 데이터 입력이 되지 않는다면), 데이터 슬라이스 FIFO 컨트롤러(340)는 데이터 입력 속도가 전송률보다 높아서 오류가 발생함을 관리자에게 통지할 수 있다.
도 4는 도 3에 도시된 스터핑 프레임 생성기(350)의 구성을 설명하기 위한 도면이다.
도 4를 참조하면, 스터핑 프레임 생성기(400)는 데이터 슬라이스 FIFO 컨트롤러로부터 스터핑 프레임 생성 제어(Stuffing Frame Generating Ctrl)) 명령을 수신하고, 아래의 동작을 수행할 수 있다.
스터핑 프레임 생성기(400)는 ROM 형태로 구현된 스터핑 프레임 헤더 메모리(410)에 저장된 스터핑 프레임 헤더의 심볼(예컨대, 16 심볼 또는 32 심볼)을 읽는다. 여기에서, 스터핑 프레임 헤더는 FEC 프레임 헤더와 동일한 형식을 가질 수 있고, 스터핑 프레임임을 나타내는 정보를 포함할 수 있다.
한편, 스터핑 프레임 생성기(400)는 스터핑 프레임의 데이터 구간 심볼들을 출력한다. 이를 위하여, 스터핑 프레임 생성기(400)는 실시예로서 PN 시퀀스 생성기(420) 및 QPSK 매핑기(430)를 이용할 수 있다.
PN 시퀀스 생성기(420)는 PN 시퀀스를 기반으로 하는 I/Q 데이터 쌍을 생성하고, QPSK 매핑기(430)로 전달한다. QPSK 매핑기(430)는 전달된 I/Q 데이터 쌍을 QPSK 심볼 매핑을 통해 정규화된 QPSK 심볼들(예컨대, 9,000개)를 출력한다. 본 발명에서, 스터핑 프레임 생성기(400)가 PN 시퀀스를 이용하는 이유는, 전송 심벌의 에너지 분포가 균형을 가지게 하기 위함이다. 또한, 스터핑 프레임 생성기(400)가 QPSK 맵핑을 이용하는 이유는 스터핑 프레임이 의미없는 데이터에 해당하므로, 굳이 고차의 QAM 맵핑을 사용할 필요가 없기 때문이다.
결과적으로, 스터핑 프레임 생성기(400)에서 출력된 스터핑 프레임은 스터핑 프레임 헤더 메모리(410)에서 출력된 스터핑 프레임 헤더 심볼 및 PN 시퀀스 생성기(420) 및 QPSK 매핑기(430)의 연동에 의해 출력된 QPSK 심볼들을 포함할 수 있다.
본 발명에서 제안하는 데이터 슬라이스 생성기는 여러 입력 포맷과 하나 이상의 스트림을 입력 받는 DVB-C2 규격의 변조기에서, 입력 전송률과 출력 전송률이 일치하지 않는 비동기 정합 방식을 지원한다. 특히, 데이터 슬라이스 생성기는 PLP로부터 입력되는 FEC 프레임들의 수 및 속도에 관계없이, 데이터 슬라이스 FIFO의 모니터링을 통해, 데이터 슬라이스의 출력을 일정한 속도로 유지시킬 수 있다. 특히, 데이터 슬라이스 생성기는 최종 전송률에 맞추어 데이터 슬라이스의 출력을 조절시킬 수 있다. 다만, 본 발명에서는 PLP 입력에 대한 최대 전송률이 사전에 정의될 수 있고, PLP 입력이 최대 전송률을 넘지 않도록 하는 입력 제한이 필요할 수 있다.
정리하자면, 본 발명에서 제안하는 데이터 슬라이스 생성기는 디지털 방송 시스템에서 복수의 입력 스트림을 입력받고 하나의 RF 신호를 출력하는 변조기에 포함된 데이터 슬라이스 생성기로서, 복수의 PLP들로부터 출력되는 FEC 프레임들 각각을 입력 받는 입력 FIFO들과, 상기 입력 FIFO들을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 입력 FIFO들 중 적어도 하나의 출력을 지시하는 입력 FIFO 컨트롤러와, 상기 적어도 하나의 입력 FIFO로부터 출력되는 FEC 프레임을 입력 받아서, 현재까지 입력되어 있는 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력하는 데이터 슬라이스 FIFO와, 상기 데이터 슬라이스 FIFO를 모니터링하고, 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO에 현재까지 입력되어 있는 FEC 프레임들의 크기가 상기 일정 크기가 되면 상기 데이터 슬라이스 FIFO에게 출력을 지시하고, 상기 데이터 슬라이스 FIFO에게 프리엠블 구간만큼의 출력을 정지할 것을 지시하는 데이터 슬라이스 FIFO 컨트롤러를 포함한다.
또한, 본 발명에서 제안하는 변조기는 디지털 방송 시스템에서 복수의 입력 스트림들을 입력받고 하나의 RF 신호를 출력하는 변조기로서, 상기 복수의 입력 스트림들에 관련된 FEC 프레임들을 출력하는 복수의 PLP들과, 상기 복수의 PLP들로부터 출력된 FEC 프레임들에 기초하여, 일정 크기의 데이터 슬라이스들을 출력하는 데이터 슬라이스 생성기와, 상기 출력된 데이터 슬라이스들의 시간 및 주파수간의 인터리빙을 수행하는 시간/주파수 인터리빙 모듈과, 상기 시간/주파수 인터리빙 모듈의 인터리빙 결과로 출력되는 데이터 슬라이스들에 기초하여 하나의 전송 프레임을 출력하는 프레임 생성기를 포함하고, 상기 데이터 슬라이스 생성기는 상기 복수의 PLP들로부터 출력된 FEC 프레임들의 입력을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 FEC 프레임들의 입력이 부족한 경우 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 이용하여 데이터 슬라이스를 출력한다.
또한, 본 발명에서 제안하는 데이터 슬라이스 생성기의 동작 방법은 디지털 방송 시스템에서 복수의 입력 스트림을 입력받고 하나의 RF 신호를 출력하는 변조기에 포함된 데이터 슬라이스 생성기의 동작 방법로서, 입력 FIFO들이 복수의 PLP들로부터 출력되는 FEC 프레임들 각각을 입력 받는 단계와, 입력 FIFO 컨트롤러가 상기 입력 FIFO들을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 입력 FIFO들 중 적어도 하나의 출력을 지시하는 단계와, 데이터 슬라이스 FIFO가 상기 적어도 하나의 입력 FIFO로부터 출력되는 FEC 프레임을 입력 받는 단계와, 데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO를 모니터링하고, 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO에 현재까지 입력되어 있는 FEC 프레임들의 크기가 상기 일정 크기가 되면 상기 데이터 슬라이스 FIFO에게 출력을 지시하고, 상기 데이터 슬라이스 FIFO에게 프리엠블 구간만큼 출력을 정지할 것을 지시하는 단계와, 상기 데이터 슬라이스 FIFO가 현재까지 입력되어 있는 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력하고, 프리엠블 구간만큼 출력을 정지하는 단계와, 상기 데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 빈(empty) 상태인 경우, 스터핑 프레임 생성기에게 스터핑 프레임의 생성을 지시하는 단계와, 상기 스터핑 프레임 생성기가 상기 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 상기 데이터 슬라이스 FIFO에 입력하는 단계를 포함한다.
본 발명의 실시 예에 따른 방법들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
Claims (7)
- 디지털 방송 시스템에서 복수의 입력 스트림을 입력받고 하나의 RF 신호를 출력하는 변조기에 포함된 데이터 슬라이스 생성기에 있어서,
복수의 PLP들로부터 출력되는 FEC 프레임들 각각을 입력 받는 입력 FIFO들;
상기 입력 FIFO들을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 입력 FIFO들 중 적어도 하나의 출력을 지시하는 입력 FIFO 컨트롤러;
상기 적어도 하나의 입력 FIFO로부터 출력되는 FEC 프레임을 입력 받아서, 현재까지 입력되어 있는 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력하는 데이터 슬라이스 FIFO; 및
상기 데이터 슬라이스 FIFO를 모니터링하고, 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO에 현재까지 입력되어 있는 FEC 프레임들의 크기가 상기 일정 크기가 되면 상기 데이터 슬라이스 FIFO에게 출력을 지시하고, 상기 데이터 슬라이스 FIFO에게 프리엠블 구간만큼의 출력을 정지할 것을 지시하는 데이터 슬라이스 FIFO 컨트롤러
포함하는 데이터 슬라이스 생성기. - 제1항에 있어서,
상기 슬라이스 생성기는
스터핑 프레임(stuffing frame)을 생성하고, 상기 생성된 스터핑 프레임을 상기 데이터 슬라이스 FIFO에 입력하는 스터핑 프레임 생성기를 더 포함하고,
상기 데이터 슬라이스 FIFO 컨트롤러는
상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 빈(empty) 상태인 경우, 상기 스터핑 프레임 생성기에게 스터핑 프레임의 생성을 지시하는
슬라이스 생성기. - 제2항에 있어서,
상기 스터핑 프레임 생성기는
미리 결정된 스터핑 프레임 헤더를 저장하는 스터핑 프레임 헤더 메모리;
PN 시퀀스를 기반으로 하는 I/Q 데이터 쌍을 생성하는 PN 시퀀스 생성기;
상기 생성된 I/Q 데이터 쌍을 기초로 QPSK 심볼 매핑을 수행하여, 정규화된 QPSK 심볼들을 생성하는 QPSK 매핑기
를 포함하고,
상기 스터핑 프레임 생성기는
상기 스터핑 프레임 헤더 메모리에 저장된 스터핑 프레임 헤더 및 상기 PN 시퀀스 생성기와 QPSK 매핑기의 연동에 의해 생성된 QPSK 심볼들을 포함하는 스터핑 프레임을 생성하는
슬라이스 생성기. - 제3항에 있어서,
상기 스터핑 프레임 헤더는
FEC 프레임 헤더와 동일한 형식을 가지고, 스터핑 프레임임을 나타내는 정보를 포함하는
슬라이스 생성기. - 제1항에 있어서,
상기 데이터 슬라이스 FIFO 컨트롤러는
상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 풀(full) 상태인 경우, 관리자에게 데이터 입력 속도가 전송률보다 높음을 통지하는
슬라이스 생성기. - 디지털 방송 시스템에서 복수의 입력 스트림들을 입력받고 하나의 RF 신호를 출력하는 변조기에 있어서,
상기 복수의 입력 스트림들에 관련된 FEC 프레임들을 출력하는 복수의 PLP들; 및
상기 복수의 PLP들로부터 출력된 FEC 프레임들에 기초하여, 일정 크기의 데이터 슬라이스들을 출력하는 데이터 슬라이스 생성기;
상기 출력된 데이터 슬라이스들의 시간 및 주파수간의 인터리빙을 수행하는 시간/주파수 인터리빙 모듈; 및
상기 시간/주파수 인터리빙 모듈의 인터리빙 결과로 출력되는 데이터 슬라이스들에 기초하여 하나의 전송 프레임을 출력하는 프레임 생성기
를 포함하고,
상기 데이터 슬라이스 생성기는
상기 복수의 PLP들로부터 출력된 FEC 프레임들의 입력을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 FEC 프레임들의 입력이 부족한 경우 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 이용하여 데이터 슬라이스를 출력하는
변조기. - 디지털 방송 시스템에서 복수의 입력 스트림을 입력받고 하나의 RF 신호를 출력하는 변조기에 포함된 데이터 슬라이스 생성기의 동작 방법에 있어서,
입력 FIFO들이 복수의 PLP들로부터 출력되는 FEC 프레임들 각각을 입력 받는 단계;
입력 FIFO 컨트롤러가 상기 입력 FIFO들을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 입력 FIFO들 중 적어도 하나의 출력을 지시하는 단계;
데이터 슬라이스 FIFO가 상기 적어도 하나의 입력 FIFO로부터 출력되는 FEC 프레임을 입력 받는 단계;
데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO를 모니터링하고, 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO에 현재까지 입력되어 있는 FEC 프레임들의 크기가 일정 크기가 되면 상기 데이터 슬라이스 FIFO에게 출력을 지시하고, 상기 데이터 슬라이스 FIFO에게 프리엠블 구간만큼 출력을 정지할 것을 지시하는 단계;
상기 데이터 슬라이스 FIFO가 현재까지 입력되어 있는 FEC 프레임들을 일정 크기의 데이터 슬라이스로 출력하고, 프리엠블 구간만큼 출력을 정지하는 단계;
상기 데이터 슬라이스 FIFO 컨트롤러가 상기 데이터 슬라이스 FIFO의 모니터링 결과에 기초하여, 상기 데이터 슬라이스 FIFO의 상태가 빈(empty) 상태인 경우, 스터핑 프레임 생성기에게 스터핑 프레임의 생성을 지시하는 단계;
상기 스터핑 프레임 생성기가 상기 스터핑 프레임을 생성하고, 상기 생성된 스터핑 프레임을 상기 데이터 슬라이스 FIFO에 입력하는 단계;
를 포함하는 데이터 슬라이스 생성기의 동작 방법.
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