KR101678763B1 - p-p ELECTRODE TYPE LIGHT EMITTING DIODE AND n-n ELECTRODE TYPE LIGHT EMITTING DIODE - Google Patents
p-p ELECTRODE TYPE LIGHT EMITTING DIODE AND n-n ELECTRODE TYPE LIGHT EMITTING DIODE Download PDFInfo
- Publication number
- KR101678763B1 KR101678763B1 KR1020150011354A KR20150011354A KR101678763B1 KR 101678763 B1 KR101678763 B1 KR 101678763B1 KR 1020150011354 A KR1020150011354 A KR 1020150011354A KR 20150011354 A KR20150011354 A KR 20150011354A KR 101678763 B1 KR101678763 B1 KR 101678763B1
- Authority
- KR
- South Korea
- Prior art keywords
- type
- region
- type region
- semiconductor layer
- type semiconductor
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/0004—Devices characterised by their operation
- H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/10—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/58—Optical field-shaping elements
- H01L33/60—Reflective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
본 발명은 p-p 전극형의 발광 다이오드 및 n-n 전극형의 발광 다이오드에 관한 것이다. 본 발명에 따른 p-p 전극형의 발광 다이오드는 활성층과, 상기 활성층을 사이에 두고 양측에 각각 형성된 n형 반도체 층 및 p형 반도체 층을 포함하고; 상기 p형 반도체 층은 p형 반도체로 동작하는 제1 p형 영역과, 음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제2 p형 영역으로 분리되며; 상기 제1 p형 영역에 (+) 전원이 인가되고, 상기 제2 p형 영역에 (-) 전원이 인가되는 경우, 상기 제1 p형 영역과 상기 n형 반도체 층 사이의 상기 활성층 영역에서 발광하는 것을 특징으로 한다. 이에 따라, n형 반도체 층의 노출을 위한 식각 공정이 제거됨으로써, 공정 효율이 증가할 뿐만 아니라 식각 공정에서 야기될 수 있는 불량 문제를 원천적으로 제거할 수 있게 된다.The present invention relates to a p-p electrode type light emitting diode and an n-n electrode type light emitting diode. The p-p electrode type light emitting diode according to the present invention includes an active layer, an n-type semiconductor layer and a p-type semiconductor layer formed on both sides of the active layer, respectively; The p-type semiconductor layer is divided into a first p-type region that operates as a p-type semiconductor and a second p-type region that is broken down by a negative threshold bias; When a (+) power source is applied to the first p-type region and a negative power is applied to the second p-type region, light is emitted from the active layer region between the first p-type region and the n- . Accordingly, the etching process for exposing the n-type semiconductor layer is removed, which not only increases the process efficiency, but also can fundamentally eliminate the defect problem that may be caused in the etching process.
Description
본 발명은 p-p 전극형의 발광 다이오드 및 n-n 전극형의 발광 다이오드에 관한 것으로서, 발광 다이오드의 발광을 위한 (+) 전극과 (-) 전극을 모두 p형 반도체 또는 n형 반도체에 연결하는 구조를 갖는 p-p 전극형의 발광 다이오드 및 n-n 전극형의 발광 다이오드에 관한 것이다.
The present invention relates to a pp electrode type light emitting diode and an nn electrode type light emitting diode, and more particularly to a light emitting diode having a structure in which both (+) and (-) electrodes for emitting light of a light emitting diode are connected to a p- pp electrode type light emitting diode and an nn electrode type light emitting diode.
발광 다이오드(LED : Light Emitting Diode)는 반도체로 제작된 다이오드의 일종으로, 양 전극의 단자에 전압을 인가하면 한 방향으로만 전류가 주입되고 전자와 정공의 재결합에 의해 그 일부의 에너지가 빛으로 변환되는 원리를 이용하여 발광한다.Light Emitting Diode (LED) is a type of diode made of semiconductors. When a voltage is applied to the terminals of both electrodes, a current is injected in only one direction and a part of the energy is converted into light by recombination of electrons and holes. And emits light using the principle of conversion.
도 1은 일반적인 n-p 접합 발광 다이오드의 구조를 나타낸 도면으로, 발광 다이오드는 일반적으로 N형 반도체와 P형 반도체를 이용하여 n-p 접합을 통해 제작된다. 도 1의 (a)에 도시된 바와 같이, 발광 다이오드에 순방향 바이어스가 인가되면 n형 반도체에서 전가가 공급되고 p형 반도체에서 정공이 공급되어 그 접합부에서 전자와 전공이 재결합하면서 발광하는 구조를 갖는다. 반면, 도 1의 (b)에 도시된 바와 같이 n형 반도체에 (+) 전극을, p형 반도체에 (-) 전극을 연결하는 역방향 바이어스에서는 발광 특성을 나타내지 않는다.FIG. 1 is a view showing a structure of a general n-p junction light emitting diode. In general, a light emitting diode is fabricated by n-p junction using an N-type semiconductor and a P-type semiconductor. 1 (a), when a forward bias is applied to the light emitting diode, charge is supplied from the n-type semiconductor, holes are supplied from the p-type semiconductor, and electrons and holes are recombined at the junction to emit light . On the other hand, as shown in FIG. 1 (b), the reverse bias connecting the (+) electrode to the n-type semiconductor and the (-) electrode to the p-type semiconductor does not exhibit the luminescent characteristics.
근래에는 질화갈륨(GaN)과 같은 질화물계 반도체가 발광 다이오드의 제조에 널리 사용되고 있는데, 질화물계 반도체를 이용한 발광 다이오드의 경우, 절연기판인 사파이어 기판을 이용하기 때문에 상부에 메사 식각을 진행하여, n형 반도체와 p형 반도체로의 접촉층이 사파이어 기판의 상부에 노출되는 형태로 제작된다.In recent years, nitride semiconductors such as gallium nitride (GaN) have been widely used in the manufacture of light emitting diodes. In the case of light emitting diodes using nitride semiconductors, a sapphire substrate, which is an insulating substrate, Type semiconductor and the p-type semiconductor are exposed to the top of the sapphire substrate.
도 2는 통상적인 발광 다이오드의 기본적인 단면 구조를 나타낸 도면이다. 도 2에 도시된 바와 같이, 사파이어 기판의 상부에 순차적으로 n형 반도체 층, 활성층, p형 반도체 층이 형성된다.2 is a view showing a basic sectional structure of a conventional light emitting diode. As shown in FIG. 2, an n-type semiconductor layer, an active layer, and a p-type semiconductor layer are sequentially formed on a sapphire substrate.
여기서, 발광 다이오드의 제작 과정에서는 사파이어 기판의 상부에 순차적으로, n형 반도체 층, 활성층, P형 반도체 층을 형성한 후, P형 반도체 층과 활성층의 일부 영역을 식각하여, 도 2에 도시된 바와 같이, n형 반도체 층의 표면을 사파이어 기판의 상부 방향으로 노출시킨다.Here, in the manufacturing process of the light emitting diode, the n-type semiconductor layer, the active layer, and the p-type semiconductor layer are sequentially formed on the sapphire substrate, and then the p-type semiconductor layer and a part of the active layer are etched, As described above, the surface of the n-type semiconductor layer is exposed upward in the sapphire substrate.
그리고, 사파이어 기판의 상부방향으로 노출된 n형 반도체 층의 표면과 p형 반도체 층의 표면에 오믹 금속을 이용하여 전극을 형성하여, n형 반도체 층에 (-) 전원을 연결하고, p형 반도체 층에 (+) 전원을 연결하게 되면 p형 반도체 층과 p형 반도체 층 사이의 활성층 영역에서 발광 현상이 나타나게 된다.Then, an electrode is formed on the surface of the n-type semiconductor layer exposed on the upper side of the sapphire substrate and the surface of the p-type semiconductor layer using ohmic metal to connect a (-) power source to the n- (+) Power source is connected to the layer, a light emission phenomenon appears in the active layer region between the p-type semiconductor layer and the p-type semiconductor layer.
도 2에 도시된 발광 다이오드의 구조는 발광 다이오드의 발광 현상을 설명하기 위한 기본적인 구조로 n형 반도체 층, 활성층, p형 반도체 층 외에 ITO 층과 같은 다른 구조들도 포함할 수 있으며, 한국공개특허 제10-2010-0022593호에서는 다양한 층으로 구성된 발광 다이오드의 구조의 예를 개시하고 있다.The structure of the light emitting diode shown in FIG. 2 is a basic structure for explaining the light emission phenomenon of the light emitting diode, and may include other structures such as an n-type semiconductor layer, an active layer, a p-type semiconductor layer, and an ITO layer. 10-2010-0022593 discloses an example of the structure of a light emitting diode composed of various layers.
상기와 같은 p-n 접합 구조를 갖는 발광 다이오드에서 n형 반도체 층과의 접촉층과, p형 반도체 층과의 접촉층이 모두 사파이어 기판의 상부 측에 노출되어야 하기 때문에, 상술한 바와 같이, 기본적으로 p형 반도체 층의 식각 공정이 필수적으로 진행된다.In the light emitting diode having the above-described pn junction structure, both the contact layer with the n-type semiconductor layer and the contact layer with the p-type semiconductor layer must be exposed on the upper side of the sapphire substrate. Therefore, Type semiconductor layer is essential.
또한, 식각 공정에서 정밀한 식각이 이루어지지 않거나 식각 공정에서 불순물의 영향 및 식각 손상을 받게 되는 경우, 발광 다이오드의 품질을 저하시키는 원인으로 작용하게 된다.
In addition, if the etching process is not performed precisely or if the etching process is affected by impurities or etching damage, it may cause degradation of the quality of the light emitting diode.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 발광 다이오드의 발광을 위한 (+) 전극과 (-) 전극을 모두 P형 반도체 또는 n형 반도체에 연결하는 구조를 제안함으로써, 발광 다이오드의 제작에 있어 n형 반도체 층과의 접촉층과, p형 반도체 층과의 접촉층이 모두 사파이어 기판의 상부 측에 노출시키기 위해 수행되는 식각 공정을 제거할 수 있는 p-p 전극형의 발광 다이오드 및 n-n 전극형의 발광 다이오드를 제공하는데 그 목적이 있다.
Accordingly, the present invention has been conceived to solve the above-mentioned problems, and it is an object of the present invention to provide a light emitting diode in which a positive electrode and a negative electrode for emitting light are both connected to a p- A pp electrode type light emitting diode capable of eliminating the etching process in which both the contact layer with the n-type semiconductor layer and the contact layer with the p-type semiconductor layer are exposed to the upper side of the sapphire substrate in the fabrication of the diode, and and an object of the present invention is to provide an n-electrode type light emitting diode.
상기 목적은 본 발명에 따라, p-p 전극형의 발광 다이오드에 있어서, 활성층과, 상기 활성층을 사이에 두고 양측에 각각 형성된 n형 반도체 층 및 p형 반도체 층을 포함하고; 상기 p형 반도체 층은 p형 반도체로 동작하는 제1 p형 영역과, 음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제2 p형 영역으로 분리되며; 상기 제1 p형 영역에 (+) 전원이 인가되고, 상기 제2 p형 영역에 (-) 전원이 인가되는 경우, 상기 제1 p형 영역과 상기 n형 반도체 층 사이의 상기 활성층 영역에서 발광하는 것을 특징으로 하는 p-p 전극형의 발광 다이오드에 의해서 달성된다.According to the present invention, there is provided a p-p electrode type light emitting diode comprising: an active layer; and an n-type semiconductor layer and a p-type semiconductor layer formed on both sides of the active layer, respectively; The p-type semiconductor layer is divided into a first p-type region that operates as a p-type semiconductor and a second p-type region that is broken down by a negative threshold bias; When a (+) power source is applied to the first p-type region and a negative power is applied to the second p-type region, light is emitted from the active layer region between the first p-type region and the n- Electrode type light emitting diode.
여기서, 상기 제2 p형 영역은 상기 음의 임계 바이어스의 인가에 따른 브레이크다운에 의해 형성되는 고저항성의 도전성 채널을 포함할 수 있다.Here, the second p-type region may include a high-resistance conductive channel formed by breakdown according to application of the negative threshold bias.
한편, 상기 목적은 본 발명의 다른 실시 형태에 따라, p-p 전극형의 발광 다이오드에 있어서, 활성층과, 상기 활성층을 사이에 두고 양측에 각각 형성된 n형 반도체 층 및 p형 반도체 층을 포함하고; 상기 p형 반도체 층은 음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제1 p형 영역과, 음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제2 p형 영역으로 분리되고; 상기 제1 p형 영역에 (+) 전원이 인가되고, 상기 제2 p형 영역에 (-) 전원이 인가되는 경우, 상기 제1 p형 영역과 상기 n형 반도체 층 사이의 상기 활성층 영역에서 발광하며; 상기 제1 p형 영역에 (-) 전원을 인가하고, 상기 제2 p형 영역에 (+) 전원이 인가되는 경우, 상기 제2 p형 영역과 상기 n형 반도체 층 사이의 상기 활성층 영역에서 발광하는 것을 특징으로 하는 p-p 전극형의 발광 다이오드에 의해서도 달성된다.According to another aspect of the present invention, there is provided a p-p electrode type light emitting diode comprising: an active layer; and an n-type semiconductor layer and a p-type semiconductor layer formed on both sides of the active layer, respectively; Wherein the p-type semiconductor layer is divided into a first p-type region where a negative threshold bias is applied and a breakdown, and a second p-type region where breakdown is caused by applying a negative threshold bias; When a (+) power source is applied to the first p-type region and a negative power is applied to the second p-type region, light is emitted from the active layer region between the first p-type region and the n- ; (-) power source is applied to the first p-type region, and when a positive power is applied to the second p-type region, light is emitted from the active layer region between the second p-type region and the n- Electrode type light emitting diode.
여기서, 상기 제1 p형 영역과 상기 제2 p형 영역은 상기 음의 임계 바이어스의 인가에 따른 브레이크다운에 의해 형성되는 고저항성의 도전성 채널을 포함할 수 있다.Here, the first p-type region and the second p-type region may include a high-resistance conductive channel formed by breakdown according to application of the negative threshold bias.
또한, 상기 p형 반도체 층은 상기 활성층의 상부에서 물리적으로 두 영역으로 분할되고; 상기 제1 p형 영역은 상기 P형 반도체 층의 물리적으로 분할된 두 영역 중 어느 한 곳에 형성되고, 상기 제2 p형 영역은 상기 P형 반도체 층의 물리적으로 분할된 두 영역 중 다른 한 곳에 형성될 수 있다.Further, the p-type semiconductor layer is physically divided into two regions at the upper portion of the active layer; The first p-type region is formed at any one of two physically divided regions of the p-type semiconductor layer, and the second p-type region is formed at another one of the two physically divided regions of the p- .
그리고, 상기 제1 p형 영역 또는 상기 제2 p형 영역은 물리적으로 하나의 상기 p형 반도체 층의 표면 중 상기 임계 바이어스가 인가된 접점 또는 접면으로부터 일정 영역이 브레이크다운(Breakdown)되어 형성될 수 있다.The first p-type region or the second p-type region may be physically formed by breaking down a certain region from a contact or a contact face to which the critical bias is applied among the surfaces of one p-type semiconductor layer have.
또한, 상기 제1 p형 영역과 상기 제2 p형 영역은 각각 물리적인 하나의 상기 p형 반도체 층의 표면 중 상기 임계 바이어스가 인가된 접점 또는 접면으로부터 일정 영역이 브레이크다운(Breakdown)되어 형성될 수 있다.The first p-type region and the second p-type region are formed by breaking down a certain region from a contact or a contact face to which the critical bias is applied, .
그리고, 상기 제1 p형 영역과 상기 제2 p형 영역이 오믹 금속층을 통해 전원이 인가될 수 있다.The power may be applied to the first p-type region and the second p-type region through the ohmic metal layer.
한편, 상기 목적은 본 발명의 또 다른 실시 형태에 따라, n-n 전극형의 발광 다이오드에 있어서, 활성층과, 상기 활성층을 사이에 두고 양측에 각각 형성된 n형 반도체 층 및 p형 반도체 층을 포함하고; 상기 n형 반도체 층은 n형 반도체로 동작하는 제1 n형 영역과, 양의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제2 n형 영역으로 분리되며; 상기 제1 n형 영역에 (-) 전원이 인가되고, 상기 제2 n형 영역에 (+) 전원이 인가되는 경우, 상기 제1 n형 영역과 상기 p형 반도체 층 사이의 상기 활성층 영역에서 발광할 수 있다.According to another aspect of the present invention, there is provided an n-n-electrode type light emitting diode comprising: an active layer; and an n-type semiconductor layer and a p-type semiconductor layer formed on both sides of the active layer; The n-type semiconductor layer is divided into a first n-type region that operates as an n-type semiconductor and a second n-type region that is subjected to a positive threshold bias and breakdown; (-) power source is applied to the first n-type region and a (+) power source is applied to the second n-type region, light emission in the active layer region between the first n-type region and the p- can do.
여기서, 상기 제2 n형 영역은 상기 양의 임계 바이어스의 인가에 따른 브레이크다운에 의해 형성되는 고저항성의 도전성 채널을 포함할 수 있다.Here, the second n-type region may include a high-resistance conductive channel formed by breakdown in accordance with the application of the positive threshold voltage.
한편, 상기 목적은 본 발명의 또 다른 실시 형태에 따라, n-n 전극형의 발광 다이오드에 있어서, 활성층과, 상기 활성층을 사이에 두고 양측에 각각 형성된 n형 반도체 층 및 p형 반도체 층을 포함하고; 상기 n형 반도체 층은 양의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제1 n형 영역과, 양의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제2 n형 영역으로 분리되고; 상기 제1 n형 영역에 (-) 전원이 인가되고, 상기 제2 n형 영역에 (+) 전원이 인가되는 경우, 상기 제1 n형 영역과 상기 p형 반도체 층 사이의 상기 활성층 영역에서 발광하며; 상기 제1 n형 영역에 (+) 전원을 인가하고, 상기 제2 n형 영역에 (-) 전원이 인가되는 경우, 상기 제2 p형 영역과 상기 p형 반도체 층 사이의 상기 활성층 영역에서 발광하는 것을 특징으로 하는 n-n 전극형의 발광 다이오드에 의해서도 달성된다.According to another aspect of the present invention, there is provided an n-n-electrode type light emitting diode comprising: an active layer; and an n-type semiconductor layer and a p-type semiconductor layer formed on both sides of the active layer; The n-type semiconductor layer is divided into a first n-type region where a positive threshold bias is applied and a breakdown, and a second n-type region where a positive threshold bias is applied and breakdown; (-) power source is applied to the first n-type region and a (+) power source is applied to the second n-type region, light emission in the active layer region between the first n-type region and the p- ; (+) Power is applied to the first n-type region, and when a negative power is applied to the second n-type region, light is emitted from the active layer region between the second p-type region and the p- Electrode type light emitting diode.
여기서, 상기 제1 n형 영역과 상기 제2 n형 영역은 상기 양의 임계 바이어스의 인가에 따른 브레이크다운에 의해 형성되는 고저항성의 도전성 채널을 포함할 수 있다.Here, the first n-type region and the second n-type region may include a high-resistance conductive channel formed by breakdown according to the application of the positive threshold voltage.
또한, 상기 n형 반도체 층은 상기 활성층의 상부에서 물리적으로 두 영역으로 분할되고; 상기 제1 n형 영역은 상기 n형 반도체 층의 물리적으로 분할된 두 영역 중 어느 한 곳에 형성되고, 상기 제2 n형 영역은 상기 n형 반도체 층의 물리적으로 분할된 두 영역 중 다른 한 곳에 형성될 수 있다.Further, the n-type semiconductor layer is physically divided into two regions at the top of the active layer; Wherein the first n-type region is formed at one of two physically divided regions of the n-type semiconductor layer, and the second n-type region is formed at another one of two physically divided regions of the n- .
여기서, 상기 제1 n형 영역 또는 상기 제2 n형 영역은 물리적으로 하나의 상기 n형 반도체 층의 표면 중 상기 임계 바이어스가 인가된 접점 또는 접면으로부터 일정 영역이 브레이크다운(Breakdown)되어 형성될 수 있다.Here, the first n-type region or the second n-type region may be formed by breakdown of a certain region of a surface of one n-type semiconductor layer from a contact or a contact to which the critical bias is applied have.
그리고, 상기 제1 n형 영역과 상기 제2 n형 영역은 각각 물리적인 하나의 상기 n형 반도체 층의 표면 중 상기 임계 바이어스가 인가된 접점 또는 접면으로부터 일정 영역이 브레이크다운(Breakdown)되어 형성될 수 있다.The first n-type region and the second n-type region are formed by breaking down a certain region from a contact or a contact to which the critical bias is applied, of the surfaces of one physical n-type semiconductor layer, respectively .
그리고, 상기 제1 n형 영역과 상기 제2 n형 영역이 오믹 금속층을 통해 전원이 인가될 수 있다.
The first n-type region and the second n-type region may be supplied with power through the ohmic metal layer.
상기와 같은 구성에 따라, 본 발명에 따르면 n형 반도체 층 또는 p형 반도체 층의 노출을 위한 식각 공정이 제거됨으로써, 공정 효율이 증가할 뿐만 아니라 식각 공정에서 야기될 수 있는 불량 문제를 원천적으로 제거할 수 있게 된다.According to the present invention, since the etching process for exposing the n-type semiconductor layer or the p-type semiconductor layer is removed according to the present invention, not only the process efficiency is increased but also the defect problem that can be caused in the etching process is removed .
또한, 제1 p형 영역과 제2 p형 영역에 모두 브레이크다운(Breakdown)되어 형성된 도전 채널이 형성됨으로써, 제1 p형 영역과 제2 p형 영역에 (+) 전극이나 (-) 전극을 임의로 선택하여 연결할 수 있을 뿐만 아니라, 교류 형태의 전원이 인가되더라도 발광이 가능하게 된다.In addition, by forming the conductive channel formed by breakdown in both the first p-type region and the second p-type region, a (+) electrode or a (-) electrode is formed in the first p- Not only can they be arbitrarily selected and connected, but also light can be emitted even when an AC power source is applied.
마찬가지로, 제1 n형 영역과 제2 n형 영역에 모두 브레이크다운(Breakdown)되어 형성된 도전 채널이 형성됨으로써, 제1 n형 영역과 제2 n형 영역에 (+) 전극이나 (-) 전극을 임의로 선택하여 연결할 수 있을 뿐만 아니라, 교류 형태의 전원이 인가되더라도 발광이 가능하게 된다.
Similarly, a conductive channel formed by breakdown in both the first n-type region and the second n-type region is formed, so that a (+) electrode or a (-) electrode is formed in the first n-type region and the second n- Not only can they be arbitrarily selected and connected, but also light can be emitted even when an AC power source is applied.
도 1은 일반적인 n-p 접합 발광 다이오드의 구조를 나타낸 도면이고,
도 2는 통상적인 발광 다이오드의 기본적인 단면 구조를 나타낸 도면이고,
도 3은 본 발명의 제1 실시예에 따른 p-p 전극형의 발광 다이오드를 설명하기 위한 도면이고,
도 4는 본 발명의 제2 실시예에 따른 p-p 전극형의 발광 다이오드를 설명하기 위한 도면이고,
도 5는 본 발명의 제3 실시예에 따른 p-p 전극형의 발광 다이오드를 설명하기 위한 도면이고,
도 6은 본 발명의 제4 실시예에 따른 p-p 전극형의 발광 다이오드를 설명하기 위한 도면이고,
도 7 내지 도 10은 본 발명의 실시예들에 따른 p-p 전극형의 발광 다이오드의 발광 실험 결과를 나타낸 도면이고,
도 11은 본 발명의 제1 실시예에 따른 n-n 전극형의 발광 다이오드를 설명하기 위한 도면이고,
도 12는 본 발명의 제2 실시예에 따른 n-n 전극형의 발광 다이오드를 설명하기 위한 도면이고,
도 13은 본 발명의 제3 실시예에 따른 n-n 전극형의 발광 다이오드를 설명하기 위한 도면이고,
도 14는 본 발명의 제4 실시예에 따른 n-n 전극형의 발광 다이오드를 설명하기 위한 도면이다.1 is a view showing a structure of a general np junction light emitting diode,
2 is a view showing a basic sectional structure of a conventional light emitting diode,
3 is a view for explaining a pp electrode type light emitting diode according to the first embodiment of the present invention,
4 is a view for explaining a pp electrode type light emitting diode according to a second embodiment of the present invention,
5 is a view for explaining a pp electrode type light emitting diode according to a third embodiment of the present invention,
6 is a view for explaining a pp electrode type light emitting diode according to a fourth embodiment of the present invention,
7 to 10 are graphs showing results of light emission experiments of a pp electrode type light emitting diode according to embodiments of the present invention,
11 is a view for explaining an n-electrode type light emitting diode according to the first embodiment of the present invention,
12 is a view for explaining an n-electrode type light emitting diode according to a second embodiment of the present invention,
13 is a view for explaining an n-electrode type light emitting diode according to the third embodiment of the present invention,
14 is a view for explaining an n-electrode type light emitting diode according to a fourth embodiment of the present invention.
이하에서는 첨부된 도면들을 참조하여 본 발명에 따른 실시예들에 대해 상세히 설명한다. 본 발명에 따른 실시예들을 설명하는데 있어 동일한 구성요소에 대해서는 동일한 참조번호를 사용하여 설명하며, 필요에 따라 그 설명은 생략할 수 있다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. In describing embodiments according to the present invention, the same constituent elements will be described using the same reference numerals, and the description thereof may be omitted if necessary.
도 3은 본 발명의 제1 실시예에 따른 p-p 전극형의 발광 다이오드(100)를 설명하기 위한 도면이다. 도 3을 참조하여 설명하면, 본 발명에 따른 p-p 전극형의 발광 다이오드(100)는 활성층(130), n형 반도체 층(120), p형 반도체 층(140)을 포함할 수 있다. 여기서, 활성층(130), n형 반도체 층(120), p형 반도체 층(140)은 사파이어 기판(110) 층에 형성된다.3 is a view for explaining a p-p electrode type
활성층(130)은 n형 반도체 층(120)과 p형 반도체 층(140) 사이에 형성되며, 사파이어 기판(110)의 상부로 n형 반도체 층(120), 활성층(130), n형 반도체 층(120)이 순차적으로 형성되는 구조를 갖는다.The
본 발명에 따른 p-p 전극형의 발광 다이오드(100)의 p형 반도체 층(140)은 도 3의 (b)에 도시된 바와 같이, 제1 p형 영역(141)과 제2 p형 영역(142)으로 분리된다. 제1 p형 영역(141)은 기존의 p형 반도체로 동작하는 영역이다. 그리고, 제2 p형 영역(142)은 p형 반도체 층(140)에 음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 영역이다.The p-
도 3의 (a)는 p형 반도체 층(140')의 일부 영역에 제2 p형 영역(142)으로 형성하는 방법을 설명하기 위한 도면이다. 도 3의 (a)에 도시된 바와 같이, 사파이어 기판(110)의 상부에 n형 반도체 층(120), 활성층(130), 그리고 p형 반도체 층(140')이 형성된 반도체 구조체(100')를 형성한다.3 (a) is a view for explaining a method of forming a second p-
그리고, p형 반도체 층(140')의 일부 영역에 (+) 전원을 연결하고, 다른 영역에 (-) 전원을 연결한 후, 임계 바이어스, 예컨대 항복 전압(Breakdown voltage)을 인가하게 되면, (-) 전원이 연결된 p형 반도체 층(140')의 일부 영역에 음의 임계 바이어스가 인가되면서 해당 영역이 브레이크다운(Breakdown)된다. 이와 같이, p형 반도체 층(140')의 브레이크다운(Breakdown)된 일부 영역이, 도 3의 (b)에 도시된 바와 같은 제2 p형 영역(142)을 형성하게 된다. 즉, 본 발명의 제1 실시예에 따른 p-p 전극형의 발광 다이오드(100)에서는 제2 p형 영역(142)이 일반적인 금속 오믹 접촉이 아니라 전도성 물질의 물리적 접촉으로 물리적으로 하나의 p형 반도체 층(140)의 표면 중 음의 임계 바이어스가 인가된 접점으로부터 좁은 물리적 접촉 영역으로 인한 높은 음의 전류밀도가 인가되는 일정 영역이 브레이크다운(Breakdown)되어 형성되는 것을 예로 하고 있다.When a positive bias is applied to a part of the p-type semiconductor layer 140 'and a breakdown voltage is applied after connecting a negative power source to another region, Negative threshold bias is applied to a part of the p-type semiconductor layer 140 'connected to the power supply line -' - ', so that the corresponding region breaks down. Thus, a breakdown of the p-type semiconductor layer 140 'forms a second p-
여기서, 음의 임계 바이어스가 인가되어 형성되는 제2 p형 영역은 고저항성의 도전성 채널을 형성함으로써, 일정 전류 이상이 인가되는 경우, 전류가 흐를 수 있는 상태가 된다.Here, the second p-type region formed by applying the negative threshold bias forms a conductive channel of high resistance, so that when a constant current or more is applied, a current can flow.
도 3의 (b)에 도시된 바와 같이, p형 반도체 층(140)의 제1 p형 영역(141)과 제2 p형 영역(142)이 형성된 상태에서, 제1 p형 영역(141)에 (+) 전원을 인가하고, 제2 p형 영역(142)에 (-) 전원을 인가하게 되면, 제1 p형 영역(141)과 n형 반도체 층(120) 사이의 활성층(130) 영역(E 영역)에서 발광이 나타나게 된다.The first p-
보다 구체적으로 설명하면, p형 반도체 층(140)에는 캐리어로 정공이 존재하는 상태이다. 이 때 제2 p형 영역(142)에 음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)되면 제2 p형 영역(142)은 도전성을 띄게 되어, 이를 통해 그 하부의 n형 반도체 층(120)과 전기적으로 연결된 상태가 된다.More specifically, holes are present in the p-
따라서, 제1 p형 영역(141)에 (+) 전원을 인가하고, 제2 p형 영역(142)에 (-) 전원을 인가하게 되면, 제2 p형 영역(142)을 통해 전자가 하부의 활성층(130), n형 반도체 층(120)을 거쳐 제1 p형 영역(141) 하부의 활성층(130)으로 이동하게 되고, 제1 p형 영역(141)의 캐리어인 정공과 제1 p형 영역(141)의 하부의 활성층(130) 영역에서 재결합함으로써, 발광 현상이 나타나게 된다.Accordingly, when a positive power is applied to the first p-
상기와 같은 구조에 따라, n형 반도체 층(120)의 노출을 위한 식각 공정이 제거됨으로써, 공정 효율이 증가할 뿐만 아니라 식각 공정에서 야기될 수 있는 불량 문제를 원천적으로 제거할 수 있게 된다.According to the above-described structure, the etching process for exposing the n-
도 4는 본 발명의 제2 실시예에 따른 p-p 전극형의 발광 다이오드(100a)를 설명하기 위한 도면이다. 도 4를 참조하여 설명하면, 본 발명에 따른 p-p 전극형의 발광 다이오드(100a)는 활성층(130), n형 반도체 층(120), p형 반도체 층(140a)을 포함할 수 있다. 여기서, 활성층(130), n형 반도체 층(120), p형 반도체 층(140a)은 사파이어 기판(110) 층에 형성된다.4 is a view for explaining a p-p electrode type
그리고, 제1 실시예에서와 마찬가지로, p형 반도체 층(140a)은 제1 p형 영역(141a)과 제2 p형 영역(142a)으로 분리된다. 여기서, 본 발명의 제2 실시예에 따른 p-p 전극형의 발광 다이오드(100a)는, 도 4의 (b)에 도시된 바와 같이, 오믹 금속층(151,152)을 포함할 수 있다. 그리고, 오믹 금속층(151,152)을 통해 제1 p형 영역(141a)과 제2 p형 영역(142a)에 전원이 인가된다.As in the first embodiment, the p-
도 4의 (a)를 참조하여 설명하면, 사파이어 기판(110)의 상부에 n형 반도체 층(120), 활성층(130), 그리고 p형 반도체 층(140')이 형성된 반도체 구조체(110a')를 형성한다. 그리고, p형 반도체 층(140')에 전원을 인가하기 위핸 한 쌍의 오믹 금속층(151,152)을 형성한다.Referring to FIG. 4A, a semiconductor structure 110a 'having an n-
그리고, 오믹 금속층(151,152) 중 하나에 (+) 전원을 연결하고, 다른 하나에 (-) 전원을 연결한 후, 임계 바이어스, 예컨대 항복 전압(Breakdown voltage)을 인가하게 되면, (-) 전원이 연결된 오믹 금속층(151,152)의 하부 영역에 위치하는 p형 반도체 층(140')의 일부 영역에 음의 임계 바이어스가 인가되면서 해당 영역이 브레이크다운(Breakdown)된다.When a positive bias voltage is applied to one of the
이를 통해, 제1 실시예를 통해 설명한 바와 같이, p형 반도체 층(140a)의 브레이크다운(Breakdown)된 일부 영역이, 도 4의 (b)에 도시된 바와 같은 제2 p형 영역(142a), 즉 도전성 채널을 형성하게 된다. 즉, 본 발명의 제2 실시예에 따른 p-p 전극형의 발광 다이오드(100a)에서는 제2 p형 영역(142a)이 물리적으로 하나의 p형 반도체 층(140a)의 표면 중 음의 임계 바이어스가 인가된 접면, 즉 오믹 금속층(151,152)이 형성하는 접면으로부터 일정 영역이 브레이크다운(Breakdown)되어 형성되는 것을 예로 하고 있다.Thereby, as explained in the first embodiment, the breakdown-reduced region of the p-
도 4의 (b)에 도시된 바와 같이, p형 반도체 층(140a)에 제1 p형 영역(141a)과 제2 p형 영역(142a)이 형성된 상태에서, 제1 p형 영역(141a)에 오믹 금속층(151,152)을 통해 (+) 전원을 인가하고, 제2 p형 영역(142a)에 오믹 금속층(151,152)을 통해 (-) 전원을 인가하게 되면, 제1 실시예에서와 마찬가지로, 제1 p형 영역(141a)과 n형 반도체 층(120) 사이의 활성층(130) 영역(E 영역)에서 발광이 나타나게 된다.The first p-
제1 실시예에서와 마찬가지로, 제2 p형 영역(142a)에 음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)되면 제2 p형 영역(142)은 도전성 채널을 형성하게 되어, 이를 통해 그 하부의 n형 반도체 층(120)과 전기적으로 연결된 상태가 된다.As in the first embodiment, when a negative critical bias is applied to the second p-
따라서, 제1 p형 영역(141a)에 (+) 전원을 인가하고, 제2 p형 영역(142a)에 (-) 전원을 인가하게 되면, 제2 p형 영역(142a)을 통해 전자가 하부의 활성층(130), n형 반도체 층(120)을 거쳐 제1 p형 영역(141a) 하부의 활성층(130)으로 이동하게 되고, 제1 p형 영역(141a)의 캐리어인 정공과 제1 p형 영역(141a)의 하부의 활성층(130) 영역에서 재결합함으로써, 발광 현상이 나타나게 된다.Accordingly, when a positive power is applied to the first p-
도 5는 본 발명의 제3 실시예에 따른 p-p 전극형의 발광 다이오드(100b)를 설명하기 위한 도면이다. 도 5를 참조하여 설명하면, 본 발명에 따른 p-p 전극형의 발광 다이오드(100b)는 활성층(130), n형 반도체 층(120), p형 반도체 층(140b)을 포함할 수 있다. 여기서, 활성층(130), n형 반도체 층(120), p형 반도체 층(140b)은 사파이어 기판(110) 층에 형성된다.5 is a view for explaining a p-p electrode type light emitting diode 100b according to a third embodiment of the present invention. 5, a p-p electrode type light emitting diode 100b according to the present invention may include an
활성층(130)은 n형 반도체 층(120)과 p형 반도체 층(140b) 사이에 형성되며, 사파이어 기판(110)의 상부로 n형 반도체 층(120), 활성층(130), p형 반도체 층(140b)이 순차적으로 형성되는 구조를 갖는다.The
여기서, 본 발명의 제3 실시예에 따른 p-p 전극형의 발광 다이오드(100b)의 p형 반도체 층(140b)은, 도 5에 도시된 바와 같이, 활성층(130)의 상부에 물리적으로 두 영역으로 분할될 수 있다. 이 때, 제1 p형 영역(141b)은 p형 반도체 층(140b)의 물리적으로 분할된 두 영역 중 어느 한 곳에 형성되고, 제2 p형 영역(142b)은 p형 반도체 층(140b)의 물리적으로 분할된 두 영역 중 다른 한 곳에 형성될 수 있다. 즉 제1 p형 영역(141b)과 제2 p형 영역(142b)이 활성층(130)의 상부에 물리적으로 분할된다.5, the p-
여기서, 제1 p형 영역(141b)은 기존의 p형 반도체로 동작하는 영역이다. 제2 p형 영역(142b)은 p형 반도체 층(140b)에 음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 영역이다.Here, the first p-
도 5의 (a)를 참조하여 설명하면, 사파이어 기판(110)의 상부에 n형 반도체 층(120), 활성층(130), 그리고 p형 반도체 층(140b')을 순차적으로 형성한 후, 식각 등의 공정을 통해 p형 반도체 층(140b')을 물리적으로 두 영역(141b', 142b')으로 분할하여 반도체 구조체(100b')를 형성한다. 그리고, 두 영역(141b', 142b') 중 일측 영역(141b')에 (+) 전원을 연결하고, 다른 영역(142b')에 (-) 전원을 연결한 후, 임계 바이어스, 예컨대 항복 전압(Breakdown voltage)을 인가하게 되면, (-) 전원이 연결된 영역에 음의 임계 바이어스가 인가되면서 해당 영역이 브레이크다운(Breakdown)되어 제2 p형 영역(142b)을 형성하게 되며, 나머지 영역이 p형 반도체로 동작하는 제1 p형 영역(141b)을 형성하게 된다.5A, an n-
그리고, 도 5의 (b)에 도시된 바와 같이, p형 반도체 층(140b)의 제1 p형 영역(141b)에 (+) 전원을 인가하고, 제2 p형 영역(142b)에 (-) 전원을 인가하게 되면, 제1 p형 영역(141b)과 n형 반도체 층(120) 사이의 활성층(130) 영역(E 영역)에서 발광이 나타나게 된다.5 (b), a (+) power source is applied to the first p-
여기서, 본 발명의 제3 실시예에서는 제1 p형 영역(141b) 및 제2 p형 영역(142b)의 오믹 금속층(151,152)을 통해 전원이 인가되는 것을 예로 하고 있으나, 제1 실시예에서와 같이 물리적인 전극의 접촉을 통해서도 전원의 인가가 가능함은 물론이다.In the third embodiment of the present invention, power is applied through the
도 6은 본 발명의 제4 실시예에 따른 p-p 전극형의 발광 다이오드(100c)를 설명하기 위한 도면이다. 도 6을 참조하여 설명하면, 본 발명의 제4 실시예에 따른 p-p 전극형의 발광 다이오드(100c)는 활성층(130), n형 반도체 층(120), p형 반도체 층(140c)을 포함할 수 있다. 여기서, 활성층(130), n형 반도체 층(120), p형 반도체 층(140c)은 사파이어 기판(110) 층에 형성된다.6 is a view for explaining a p-p electrode type
본 발명의 제4 실시예에 따른 p-p 전극형의 발광 다이오드(100c)의 p형 반도체 층(140c)은 도 6의 (b) 및 (c)에 도시된 바와 같이, 제1 p형 영역(141c)과 제2 p형 영역(142c)으로 분리된다. 그리고, 제1 p형 영역(141c)과 제2 p형 영역(142c)은 모두 p형 반도체 층(140c)에 음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 영역이다.The p-
도 6의 (a)는 본 발명의 제3 실시예에 따른 p-p 전극형의 발광 다이오드(100b)를 나타낸 도면이다. 즉, 제2 p형 영역(142b)이 브레이크다운(Breakdown)되어 도전성 채널을 형성한 상태가 된다. 그리고, 제1 p형 영역(141b)에 (-) 전원을 연결하고, 제2 p형 영역(142b)에 (+) 전원을 연결한 후, 임계 바이어스, 예컨대 항복 전압(Breakdown voltage)을 인가하게 되면, (-) 전원이 연결된 제1 p형 영역(141b)에 음의 임계 바이어스가 인가되면서 해당 영역이 브레이크다운(Breakdown)된다. 즉, 본 발명의 제4 실시예에 따른 p-p 전극형의 발광 다이오드(100c)에서는 제1 p형 영역(141c)과 제2 p형 영역(142c)이 모두 도전성 채널을 형성한 상태가 된다.6 (a) is a view showing a p-p electrode type light emitting diode 100b according to a third embodiment of the present invention. That is, the second p-
그리고, 본 발명의 제4 실시예에 따른 p-p 전극형의 발광 다이오드(100c)의 제1 p형 영역(141c)에, 도 6의 (b)에 도시된 바와 같이, (+) 전원을 인가하고, 제2 p형 영역(142c)에 (-) 전원을 인가하게 되면, 제1 p형 영역(141c)과 n형 반도체 층(120) 사이의 활성층(130) 영역(E 영역)에서 발광이 나타나게 된다.Then, a (+) power source is applied to the first p-
보다 구체적으로 설명하면, 제1 p형 영역(141c)과 제2 p형 영역(142c)에는 캐리어로 정공이 존재하는 상태였다가, 브레이크다운(Breakdown)된 영역에 도전성 채널이 형성된다. 이 때, 도전성 채널은 전체 영역에 형성되지 않고 일부 영역에만 형성된다.More specifically, holes are present in the first p-
이 때, 제1 p형 영역(141c)에 (+) 전원을 인가하고, 제2 p형 영역(142c)에 (-) 전원을 인가하게 되면, 제1 p형 영역(141c)에서는 정공이 캐리어로 동작하고, 제2 p형 영역(142c)의 도전성 채널을 통해 그 하부의 n형 반도체 층(120)과 전기적으로 연결된 상태가 된다.At this time, when a positive power is applied to the first p-
따라서, 제2 p형 영역(142c)을 통해 전자가 하부의 활성층(130), n형 반도체 층(120)을 거쳐 제1 p형 영역(141c) 하부의 활성층(130)으로 이동하게 되고, 제1 p형 영역(141c)의 캐리어인 정공과 제1 p형 영역(141c)의 하부의 활성층(130) 영역에서 재결합함으로써, 발광 현상이 나타나게 된다.Therefore, electrons are moved to the
반면, 본 발명의 제4 실시예에 따른 p-p 전극형의 발광 다이오드(100c)의 제1 p형 영역(141c)에, 도 6의 (c)에 도시된 바와 같이, (-) 전원을 인가하고, 제2 p형 영역(142c)에 (+) 전원을 인가하게 되면, 제2 p형 영역(142c)과 n형 반도체 층(120) 사이의 활성층(130) 영역(E 영역)에서 발광이 나타나게 된다.On the other hand, a (-) power source is applied to the first p-
상술한 바와 같이, 제1 p형 영역(141c)과 제2 p형 영역(142c)이 브레이크다운(Breakdown)되어 일부에 도전성 채널이 형성된 상태이며, 이 때, 제1 p형 영역(141c)에 (-) 전원을 인가하고, 제2 p형 영역(142c)에 (+) 전원을 인가하게 되면, 제1 p형 영역(141c)에서는 부분적으로 브레이크다운(Breakdown)된 도전성 채널을 통해 하부의 n형 반도체 층과 전기적으로 연결되고, 제2 p형 영역(142c)에서는 도전성 채널이 형성되지 않은 영역에서 정공이 캐리어로 동작하게 된다.As described above, the first p-
따라서, 제1 p형 영역(141c)의 도전성 채널을 통해 전자가 하부의 활성층(130), n형 반도체 층(120)을 거쳐 제2 p형 영역(142c) 하부의 활성층(130)으로 이동하게 되고, 제2 p형 영역(142c)의 부분적으로 브레이크다운(Breakdown)되지 않은 영역을 통해 공급된 캐리어인 정공과 제2 p형 영역(142c)의 하부의 활성층(130) 영역에서 재결합함으로써, 발광 현상이 나타나게 된다.Electrons are moved to the
상기와 같은 구성에 따라, 본 발명의 제4 실시예에 따른 p-p 전극형의 발광 다이오드(100)에서는 제1 p형 영역(141c)과 제2 p형 영역(142c)에 (+) 전극이나 (-) 전극을 임의로 선택하여 연결할 수 있게 된다. 또한, 교류 형태의 전원이 인가되더라도 발광이 가능하게 된다.According to the above configuration, in the pp electrode type
이하에서는, 도 7 내지 도 10을 참조하여 전술한 실시예들에 따른 p-p 전극형의 발광 다이오드(100,100a,100b,100c)의 발광 실험 결과에 대해 설명한다.Hereinafter, results of light emission experiments of the p-p electrode type
도 7은 본 발명의 제2 실시예에 따른 p-p 전극형의 발광 다이오드(100a)의 제2 p형 영역(142a)을 브레이크다운(Breakdown)시키기 전의 실험 결과를 나타낸 도면이고, 도 8은 본 발명의 제2 실시예에 따른 p-p 전극형의 발광 다이오드(100a)의 제2 p형 영역(142a)을 브레이크다운(Breakdown)시킨 후의 실험 결과를 나타낸 도면이다.7 is a graph showing an experimental result before breakdown of the second p-
도 7의 (a)에 도시된 바와 같이, 통상적인 n-p 접합의 발광 다이오드(n-p LED)의 경우, 전류-전압 곡선은 통상적인 다이오드의 특성 곡선을 나타내지만, 제2 p형 영역(142a)을 브레이크다운(Breakdown)시키기 전에 오믹 금속층(151,152)을 통해 p형 반도체 층(140')에만 전극을 연결하게 되면 전류가 흐르지 않음을 확인할 수 있다(p-p LED).As shown in Fig. 7A, in the case of the light emitting diode (np LED) of a typical np junction, the current-voltage curve shows a characteristic curve of a typical diode, but the second p- When the electrodes are connected only to the p-type semiconductor layer 140 'through the
따라서, 도 7의 (b)에 도시된 바와 같이, 통상적인 n-p 접합의 발광 다이오드(n-p LED)의 경우 전류에 따라 빛의 세기가 증가하는 형태를 가지나, 제2 p형 영역(142a)을 브레이크다운(Breakdown)시키기 전에 오믹 금속층(151,152)을 통해 p형 반도체 층(140')에만 전극을 연결하게 되면 발광하지 않게 된다.Therefore, as shown in FIG. 7B, the light intensity of the light emitting diode (np LED) of the conventional np junction increases according to the current, but the second p- When the electrodes are connected only to the p-type semiconductor layer 140 'through the
반면, 도 8의 (a) 및 (b)에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 p-p 전극형의 발광 다이오드(100a)의 경우, 전류-전압 특성과 발광이 통상적인 n-p 접합의 발광 다이오드의 특성과 유사하게 나타남을 확인할 수 있다.8 (a) and 8 (b), in the case of the pp electrode type
도 9는 본 발명의 제3 실시예에 따른 p-p 전극형의 발광 다이오드(100b)의 실험 결과를 나타낸 도면이다. 도 9에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 p-p 전극형의 발광 다이오드(100b) 또한, 전류-전압 특성과 발광이 통상적인 n-p 접합의 발광 다이오드에서와 같은 특성을 나타냄을 확인할 수 있다.9 is a graph showing the experimental result of the p-p electrode type light emitting diode 100b according to the third embodiment of the present invention. As shown in FIG. 9, the pp electrode type light emitting diode 100b according to the third embodiment of the present invention also confirms that the current-voltage characteristic and the light emission exhibit the same characteristics as those of the light emitting diode of the ordinary np junction .
도 10은 본 발명의 제4 실시예에 따른 p-p 전극형의 발광 다이오드(100c)의 실험 결과를 나타낸 도면이다. 도 10의 (a)에 도시된 바와 같이, 순방향과 역방향 바이어스에서 모두 전류가 흐름을 확인할 수 있다. 또한, -5V에서 +5V 사이에 영역에서는 각 p층 내에 형성된 브레이크다운 영역을 통하여 선형적인 저항성분을 나타내지만, 그 이상의 전압을 인가 시 일반적인 n-p 다이오드의 턴온 이후의 수직저항 성분을 따르는 것을 확인하였고, 이 영역에서 다이오드의 발광현상을 확인할 수 있었다. 이를 통해 도 10의 (b)에 도시된 바와 같이, 일정 수준의 전류 이상이 인가되면 순방향 및 역방향 바이어스 모두에서 발광하는 것을 확인할 수 있다.10 is a graph showing experimental results of the p-p electrode type
이하에서는 도 11 내지 도 14를 참조하여, 본 발명의 실시예들에 따른 n-n 전극형의 발광 다이오드(300)에 대해 상세히 설명한다.Hereinafter, an n-n electrode type
도 11은 본 발명의 제1 실시예에 따른 n-n 전극형의 발광 다이오드(300)를 설명하기 위한 도면이다. 도 11을 참조하여 설명하면, 본 발명에 따른 n-n 전극형의 발광 다이오드(300)는 활성층(330), p형 반도체 층(320), n형 반도체 층(340)을 포함할 수 있다. 여기서, 활성층(330), p형 반도체 층(320), n형 반도체 층(340)은 사파이어 기판(310) 층에 형성된다.11 is a view for explaining an n-n electrode type
활성층(330)은 p형 반도체 층(320)과 n형 반도체 층(340) 사이에 형성되며, 사파이어 기판(310)의 상부로 p형 반도체 층(320), 활성층(330), n형 반도체 층(340)이 순차적으로 형성되는 구조를 갖는다.The
본 발명에 따른 n-n 전극형의 발광 다이오드(300)의 n형 반도체 층(340)은 도 11의 (b)에 도시된 바와 같이, 제1 n형 영역(341)과 제2 n형 영역(342)으로 분리된다. 제1 n형 영역(341)은 기존의 n형 반도체로 동작하는 영역이다. 그리고, 제2 n형 영역(342)은 n형 반도체 층(340)에 양의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 영역이다.The n-
도 11의 (a)는 n형 반도체 층(340')의 일부 영역에 제2 n형 영역(342)으로 형성하는 방법을 설명하기 위한 도면이다. 도 11의 (a)에 도시된 바와 같이, 사파이어 기판(310)의 상부에 p형 반도체 층(320), 활성층(330), 그리고 n형 반도체 층(340')이 형성된 반도체 구조체(300')를 형성한다.11A is a view for explaining a method of forming the second n-
그리고, n형 반도체 층(340')의 일부 영역에 (-) 전원을 연결하고, 다른 영역에 (+) 전원을 연결한 후, 임계 바이어스, 예컨대 항복 전압(Breakdown voltage)을 인가하게 되면, (+) 전원이 연결된 n형 반도체 층(340')의 일부 영역에 양의 임계 바이어스가 인가되면서 해당 영역이 브레이크다운(Breakdown)된다. 이와 같이, n형 반도체 층(340')의 브레이크다운(Breakdown)된 일부 영역이, 도 11의 (b)에 도시된 바와 같은 제2 n형 영역(342)을 형성하게 된다. 즉, 본 발명의 제1 실시예에 따른 n-n 전극형의 발광 다이오드(300)에서는 제2 n형 영역(342)이 일반적인 금속 오믹 접촉이 아니라 전도성 물질의 물리적 접촉으로 물리적으로 하나의 n형 반도체 층(340)의 표면 중 양의 임계 바이어스가 인가된 접점으로부터 좁은 물리적 접촉 영역으로 인한 높은 양의 전류밀도가 인가되는 일정 영역이 브레이크다운(Breakdown)되어 형성되는 것을 예로 하고 있다.When a negative bias voltage is applied to the n-type semiconductor layer 340 'and a negative voltage is applied to the n-type semiconductor layer 340' + ≫) power source is applied, a positive threshold bias is applied to a part of the n-type semiconductor layer 340 'and the corresponding region is broken down. In this way, a breakdown-reduced region of the n-type semiconductor layer 340 'forms a second n-
여기서, 양의 임계 바이어스가 인가되어 형성되는 제2 n형 영역(342)은 고저항성의 도전성 채널을 형성함으로써, 일정 전류 이상이 인가되는 경우, 전류가 흐를 수 있는 상태가 된다.Here, the second n-
도 11의 (b)에 도시된 바와 같이, n형 반도체 층(340)의 제1 n형 영역(341)과 제2 n형 영역(342)이 형성된 상태에서, 제1 n형 영역(341)에 (-) 전원을 인가하고, 제2 n형 영역(342)에 (+) 전원을 인가하게 되면, 제1 n형 영역(342)과 p형 반도체 층(320) 사이의 활성층(330) 영역(E 영역)에서 발광이 나타나게 된다.The first n-
보다 구체적으로 설명하면, n형 반도체 층(340)에는 캐리어로 전자가 존재하는 상태이다. 이 때 제2 n형 영역(342)에 양의 임계 바이어스가 인가되어 브레이크다운(Breakdown)되면 제2 n형 영역(342)은 도전성 채널을 형성하게 되어, 이를 통해 그 하부의 p형 반도체 층(320)과 전기적으로 연결된 상태가 된다.More specifically, electrons are present in the n-
따라서, 제1 n형 영역(341)에 (-) 전원을 인가하고, 제2 n형 영역(342)에 (+) 전원을 인가하게 되면, 제2 n형 영역(342)을 통해 정공이 하부의 활성층(330), p형 반도체 층(320)을 거쳐 제1 n형 영역(341) 하부의 활성층(330)으로 이동하게 되고, 제1 n형 영역(342)을 통해 활성층(330) 방향으로 이동하는 전자가 제1 n형 영역(341)의 하부의 활성층(300) 영역(E 영역)에서 정공과 재결합하여 발광 현상이 나타나게 된다.Accordingly, when a negative power is applied to the first n-
상기와 같은 구조에 따라, p형 반도체 층(320)의 노출을 위한 식각 공정이 제거됨으로써, 공정 효율이 증가할 뿐만 아니라 식각 공정에서 야기될 수 있는 불량 문제를 원천적으로 제거할 수 있게 된다.According to the above-described structure, the etching process for exposing the p-
도 12는 본 발명의 제2 실시예에 따른 n-n 전극형의 발광 다이오드(300a)를 설명하기 위한 도면이다. 도 12를 참조하여 설명하면, 본 발명에 따른 n-n 전극형의 발광 다이오드(300a)는 활성층(330), p형 반도체 층(320), n형 반도체 층(340a)을 포함할 수 있다. 여기서, 활성층(330), p형 반도체 층(320), n형 반도체 층(340a)은 사파이어 기판(310) 층에 형성된다.12 is a view for explaining an n-n electrode type
그리고, 제1 실시예에서와 마찬가지로, n형 반도체 층(340a)은 제1 n형 영역(341a)과 제2 n형 영역(342a)으로 분리된다. 여기서, 본 발명의 제2 실시예에 따른 n-n 전극형의 발광 다이오드(300a)는, 도 12의 (b)에 도시된 바와 같이, 오믹 금속층(351,152)을 포함할 수 있다. 그리고, 오믹 금속층(351,152)을 통해 제1 n형 영역(341a)과 제2 n형 영역(342a)에 전원이 인가된다.As in the first embodiment, the n-
도 12의 (a)를 참조하여 설명하면, 사파이어 기판(310)의 상부에 p형 반도체 층(320), 활성층(330), 그리고 n형 반도체 층(340')이 형성된 반도체 구조체(310a')를 형성한다. 그리고, n형 반도체 층(340')에 전원을 인가하기 위핸 한 쌍의 오믹 금속층(351,152)을 형성한다.12A, a semiconductor structure 310a 'having a p-
그리고, 오믹 금속층(351,152) 중 하나에 (-) 전원을 연결하고, 다른 하나에 (+) 전원을 연결한 후, 임계 바이어스, 예컨대 항복 전압(Breakdown voltage)을 인가하게 되면, (+) 전원이 연결된 오믹 금속층(351,152)의 하부 영역에 위치하는 n형 반도체 층(340')의 일부 영역에 양의 임계 바이어스가 인가되면서 해당 영역이 브레이크다운(Breakdown)된다.When a positive bias is applied to one of the
이를 통해, 제1 실시예를 통해 설명한 바와 같이, n형 반도체 층(340a)의 브레이크다운(Breakdown)된 일부 영역이, 도 12의 (b)에 도시된 바와 같은 제2 n형 영역(342a), 즉 도전성 채널을 갖는 제2 n형 영역(342a)을 형성하게 된다. 즉, 본 발명의 제2 실시예에 따른 n-n 전극형의 발광 다이오드(300a)에서는 제2 n형 영역(342a)이 물리적으로 하나의 n형 반도체 층(340a)의 표면 중 양의 임계 바이어스가 인가된 접면, 즉 오믹 금속층(351,152)이 형성하는 접면으로부터 일정 영역이 브레이크다운(Breakdown)되어 형성되는 것을 예로 하고 있다.As a result, as described in the first embodiment, the breakdown of the n-
도 12의 (b)에 도시된 바와 같이, n형 반도체 층(340a)에 제1 n형 영역(341a)과 제2 n형 영역(342a)이 형성된 상태에서, 제1 n형 영역(341a)에 오믹 금속층(351,152)을 통해 (-) 전원을 인가하고, 제2 n형 영역(342a)에 오믹 금속층(351,152)을 통해 (+) 전원을 인가하게 되면, 제1 실시예에서와 마찬가지로, 제1 n형 영역(342a)과 p형 반도체 층(320) 사이의 활성층(330) 영역(E 영역)에서 발광이 나타나게 된다.The first n-
도 13은 본 발명의 제3 실시예에 따른 n-n 전극형의 발광 다이오드(300b)를 설명하기 위한 도면이다. 도 13을 참조하여 설명하면, 본 발명에 따른 n-n 전극형의 발광 다이오드(300b)는 활성층(330), p형 반도체 층(320), n형 반도체 층(340b)을 포함할 수 있다. 여기서, 활성층(330), p형 반도체 층(320), n형 반도체 층(340b)은 사파이어 기판(310) 층에 형성된다.13 is a view for explaining an n-n electrode type light emitting diode 300b according to the third embodiment of the present invention. The n-electrode type light emitting diode 300b according to the present invention may include an
활성층(330)은 p형 반도체 층(320)과 n형 반도체 층(340b) 사이에 형성되며, 사파이어 기판(310)의 상부로 p형 반도체 층(320), 활성층(330), n형 반도체 층(340b)이 순차적으로 형성되는 구조를 갖는다.The
여기서, 본 발명의 제3 실시예에 따른 n-n 전극형의 발광 다이오드(300b)의 n형 반도체 층(340b)은, 도 13에 도시된 바와 같이, 활성층(330)의 상부에 물리적으로 두 영역으로 분할될 수 있다. 이 때, 제1 n형 영역(341b)은 n형 반도체 층(340b)의 물리적으로 분할된 두 영역 중 어느 한 곳에 형성되고, 제2 n형 영역(342b)은 n형 반도체 층(340b)의 물리적으로 분할된 두 영역 중 다른 한 곳에 형성될 수 있다. 즉 제1 n형 영역(341b)과 제2 n형 영역(342b)이 활성층(330)의 상부에 물리적으로 분할된다.13, the n-
여기서, 제1 n형 영역(341b)은 기존의 n형 반도체로 동작하는 영역이다. 제2 n형 영역(342b)은 n형 반도체 층(340b)에 양의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 영역이다.Here, the first n-
도 13의 (a)를 참조하여 설명하면, 사파이어 기판(310)의 상부에 p형 반도체 층(320), 활성층(330), 그리고 n형 반도체 층(340b')을 순차적으로 형성한 후, 식각 등의 공정을 통해 n형 반도체 층(340b')을 물리적으로 두 영역(341b', 142b')으로 분할하여 반도체 구조체(300b')를 형성한다. 그리고, 두 영역(341b', 142b') 중 일측 영역(341b')에 (-) 전원을 연결하고, 다른 영역(342b')에 (+) 전원을 연결한 후, 임계 바이어스, 예컨대 항복 전압(Breakdown voltage)을 인가하게 되면, (+) 전원이 연결된 영역에 양의 임계 바이어스가 인가되면서 해당 영역이 브레이크다운(Breakdown)되어 제2 n형 영역(342b)을 형성하게 되며, 나머지 영역이 n형 반도체로 동작하는 제1 n형 영역(341b)을 형성하게 된다.13A, a p-
그리고, 도 13의 (b)에 도시된 바와 같이, n형 반도체 층(340b)의 제1 n형 영역(341b)에 (-) 전원을 인가하고, 제2 n형 영역(342b)에 (+) 전원을 인가하게 되면, 제1 n형 영역(341b)과 p형 반도체 층(320) 사이의 활성층(330) 영역(E 영역)에서 발광이 나타나게 된다.13 (b), a negative power is applied to the first n-
여기서, 본 발명의 제3 실시예에서는 제1 n형 영역(341b) 및 제2 n형 영역(342b)의 오믹 금속층(351,152)을 통해 전원이 인가되는 것을 예로 하고 있으나, 제1 실시예에서와 같이 물리적인 전극의 접촉을 통해서도 전원의 인가가 가능함은 물론이다.Here, in the third embodiment of the present invention, power is applied through the
도 14는 본 발명의 제4 실시예에 따른 n-n 전극형의 발광 다이오드(300c)를 설명하기 위한 도면이다. 도 14를 참조하여 설명하면, 본 발명의 제4 실시예에 따른 n-n 전극형의 발광 다이오드(300c)는 활성층(330), p형 반도체 층(320), n형 반도체 층(340c)을 포함할 수 있다. 여기서, 활성층(330), p형 반도체 층(320), n형 반도체 층(340c)은 사파이어 기판(310) 층에 형성된다.14 is a view for explaining an n-n electrode type
본 발명의 제4 실시예에 따른 n-n 전극형의 발광 다이오드(300c)의 n형 반도체 층(340c)은 도 14의 (b) 및 (c)에 도시된 바와 같이, 제1 n형 영역(341c)과 제2 n형 영역(342c)으로 분리된다. 그리고, 제1 n형 영역(341c)과 제2 n형 영역(342c)은 모두 n형 반도체 층(340c)에 양의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 영역이다.The n-
도 14의 (a)는 본 발명의 제3 실시예에 따른 n-n 전극형의 발광 다이오드(300b)를 나타낸 도면이다. 즉, 제2 n형 영역(342b)이 브레이크다운(Breakdown)되어 도전성 채널을 형성한 상태가 된다. 그리고, 제1 n형 영역(341b)에 (+) 전원을 연결하고, 제2 n형 영역(342b)에 (-) 전원을 연결한 후, 임계 바이어스, 예컨대 항복 전압(Breakdown voltage)을 인가하게 되면, (+) 전원이 연결된 제1 n형 영역(341b)에 양의 임계 바이어스가 인가되면서 해당 영역이 브레이크다운(Breakdown)된다. 즉, 본 발명의 제4 실시예에 따른 n-n 전극형의 발광 다이오드(300c)에서는 제1 n형 영역(341c)과 제2 n형 영역(342c)이 모두 도전성 채널을 형성한 상태가 된다.14 (a) is a view showing an n-n-electrode type light emitting diode 300b according to the third embodiment of the present invention. That is, the second n-
그리고, 본 발명의 제4 실시예에 따른 n-n 전극형의 발광 다이오드(300c)의 제1 n형 영역(341c)에, 도 14의 (b)에 도시된 바와 같이, (-) 전원을 인가하고, 제2 n형 영역(342c)에 (+) 전원을 인가하게 되면, 제1 n형 영역(341c)과 p형 반도체 층(320) 사이의 활성층(330) 영역(E 영역)에서 발광이 나타나게 된다.Then, a (-) power source is applied to the first n-
보다 구체적으로 설명하면, 제1 n형 영역(341c)과 제2 n형 영역(342c)에는 캐리어로 전자가 존재하는 상태였다가, 브레이크다운(Breakdown)된 영역에 도전성 채널이 형성된다. 이 때, 도전성 채널은 전체 영역에 형성되지 않고 일부 영역에만 형성되고 나머지 영역에는 캐리어로 전자가 존재하는 상태이다.More specifically, electrons are present in the carriers in the first n-
이 때, 제1 n형 영역(341c)에 (-) 전원을 인가하고, 제2 n형 영역(342c)에 (+) 전원을 인가하게 되면, 제1 n형 영역(341c)에서는 도전성 채널 이외의 영역에 존재하는 전자가 캐리어로 동작하고, 제2 n형 영역(342c)의 도전성 채널을 통해 그 하부의 p형 반도체 층(320)과 전기적으로 연결된 상태가 된다.At this time, when a (-) power source is applied to the first n-
따라서, 제1 n형 영역(341c) 상에 존재하는 전자가 하부의 활성층(330)으로 이동하게 되고, 전술한 실시예에서와 같이, 제1 n형 영역(341c)와 p형 반도체 층(320) 사이의 활성층(330) 영역(E 영역)에서 전자와 정공이 재결합하여 발광 현상이 나타나게 된다.Therefore, electrons present on the first n-
반면, 본 발명의 제4 실시예에 따른 n-n 전극형의 발광 다이오드(300c)의 제1 n형 영역(341c)에, 도 14의 (c)에 도시된 바와 같이, (+) 전원을 인가하고, 제2 n형 영역(342c)에 (-) 전원을 인가하게 되면, 제2 n형 영역(342c)과 p형 반도체 층(320) 사이의 활성층(330) 영역(E 영역)에서 발광이 나타나게 된다.On the other hand, a (+) power source is applied to the first n-
상술한 바와 같이, 제1 n형 영역(341c)과 제2 n형 영역(342c)이 브레이크다운(Breakdown)되어 일부에 도전성 채널이 형성된 상태이며, 이 때, 제1 n형 영역(341c)에 (+) 전원을 인가하고, 제2 n형 영역(342c)에 (-) 전원을 인가하게 되면, 제1 n형 영역(341c)에서는 부분적으로 브레이크다운(Breakdown)된 도전성 채널을 통해 하부의 p형 반도체 층과 전기적으로 연결되고, 제2 n형 영역(342c)에서는 도전성 채널이 형성되지 않은 영역에서 전자가 캐리어로 동작하게 된다.As described above, the first n-
따라서, 제1 n형 영역(341c)의 도전성 채널을 통해 정공이 하부의 활성층(330) 영역으로 이동하게 되고, 상술한 실시예에서와 같이, 제2 n형 영역(342c)와 p형 반도체 층(320) 사이의 활성층(330) 영역(E 영역)에서 전자와 정공이 재결합하여 발광 현상이 나타나게 된다.Therefore, the holes are moved to the lower
상기와 같은 구성에 따라, 본 발명의 제4 실시예에 따른 n-n 전극형의 발광 다이오드(300)에서는 제1 n형 영역(341c)과 제2 n형 영역(342c)에 (-) 전극이나 (+) 전극을 임의로 선택하여 연결할 수 있게 된다. 또한, 교류 형태의 전원이 인가되더라도 발광이 가능하게 된다.In the n-electrode type
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the inventions. It will be apparent to those of ordinary skill in the art.
100,100a,100b,100c : p-p 전극형의 발광 다이오드
110 : 사파이어 기판 120 : n형 반도체 층
130 : 활성층
140,140a,140b,140c : p형 반도체 층
141,141a,141b,141c : 제1 p형 영역
142,142a,142b,142c : 제2 p형 영역
151,152 : 오믹 금속층
300,300a,300b,300c : n-n 전극형의 발광 다이오드
310 : 사파이어 기판 320 : p형 반도체 층
330 : 활성층
340,340a,340b,340c : n형 반도체 층
341,341a,341b,341c : 제1 n형 영역
342,342a,342b,342c : 제2 n형 영역
351,352 : 오믹 금속층100, 100a, 100b, 100c: pp electrode type light emitting diode
110: sapphire substrate 120: n-type semiconductor layer
130: active layer
140, 140a, 140b, 140c: a p-type semiconductor layer
141, 141a, 141b, 141c: a first p-type region
142, 142a, 142b, 142c: a second p-type region
151, 152: ohmic metal layer
300, 300a, 300b, 300c: nn electrode type light emitting diodes
310: sapphire substrate 320: p-type semiconductor layer
330: active layer
340, 340a, 340b, 340c: an n-type semiconductor layer
341, 341a, 341b, 341c: a first n-type region
342,342a, 342b, 342c: a second n-type region
351,352: Ohmic metal layer
Claims (16)
활성층과,
상기 활성층을 사이에 두고 양측에 각각 형성된 n형 반도체 층 및 p형 반도체 층을 포함하고;
상기 p형 반도체 층은
음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제1 p형 영역과,
음의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제2 p형 영역으로 분리되고;
상기 제1 p형 영역에 (+) 전원이 인가되고, 상기 제2 p형 영역에 (-) 전원이 인가되는 경우, 상기 제1 p형 영역과 상기 n형 반도체 층 사이의 상기 활성층 영역에서 발광하며;
상기 제1 p형 영역에 (-) 전원을 인가하고, 상기 제2 p형 영역에 (+) 전원이 인가되는 경우, 상기 제2 p형 영역과 상기 n형 반도체 층 사이의 상기 활성층 영역에서 발광하는 것을 특징으로 하는 p-p 전극형의 발광 다이오드.
pp electrode type light emitting diode,
An active layer,
An n-type semiconductor layer and a p-type semiconductor layer formed on both sides of the active layer;
The p-type semiconductor layer
A first p-type region in which a negative threshold bias is applied and breakdown,
A negative threshold bias is applied to break down into a second p-type region that breaks down;
When a (+) power source is applied to the first p-type region and a negative power is applied to the second p-type region, light is emitted from the active layer region between the first p-type region and the n- ;
(-) power source is applied to the first p-type region, and when a positive power is applied to the second p-type region, light is emitted from the active layer region between the second p-type region and the n- The light emitting diode of the pp electrode type.
상기 제1 p형 영역과 상기 제2 p형 영역은 상기 음의 임계 바이어스의 인가에 따른 브레이크다운에 의해 형성되는 고저항성의 도전성 채널을 포함하는 것을 특징으로 하는 p-p 전극형의 발광 다이오드.
The method of claim 3,
Wherein the first p-type region and the second p-type region include a high-resistance conductive channel formed by breakdown according to application of the negative threshold bias.
상기 p형 반도체 층은 상기 활성층의 상부에서 물리적으로 두 영역으로 분할되고;
상기 제1 p형 영역은 상기 p형 반도체 층의 물리적으로 분할된 두 영역 중 어느 한 곳에 형성되고, 상기 제2 p형 영역은 상기 p형 반도체 층의 물리적으로 분할된 두 영역 중 다른 한 곳에 형성되는 것을 특징으로 하는 p-p 전극형의 발광 다이오드.
5. The method of claim 4,
The p-type semiconductor layer is physically divided into two regions at the top of the active layer;
The first p-type region is formed at one of two physically divided regions of the p-type semiconductor layer, and the second p-type region is formed at another one of two physically divided regions of the p- The light emitting diode of the pp electrode type.
상기 제1 p형 영역과 상기 제2 p형 영역은 각각 물리적인 하나의 상기 p형 반도체 층의 표면 중 상기 임계 바이어스가 인가된 접점 또는 접면으로부터 일정 영역이 브레이크다운(Breakdown)되어 형성되는 것을 특징으로 하는 p-p 전극형의 발광 다이오드.
5. The method of claim 4,
The first p-type region and the second p-type region are formed by breaking down a certain region from a contact or a contact face to which the critical bias is applied, of the surfaces of one physical p-type semiconductor layer, respectively Electrode type light-emitting diode.
상기 제1 p형 영역과 상기 제2 p형 영역이 오믹 금속층을 통해 전원이 인가되는 것을 특징으로 하는 p-p 전극형의 발광 다이오드.
5. The method of claim 4,
And the power is applied to the first p-type region and the second p-type region through the ohmic metal layer.
활성층과,
상기 활성층을 사이에 두고 양측에 각각 형성된 n형 반도체 층 및 p형 반도체 층을 포함하고;
상기 n형 반도체 층은
양의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제1 n형 영역과,
양의 임계 바이어스가 인가되어 브레이크다운(Breakdown)된 제2 n형 영역으로 분리되고;
상기 제1 n형 영역에 (-) 전원이 인가되고, 상기 제2 n형 영역에 (+) 전원이 인가되는 경우, 상기 제1 n형 영역과 상기 p형 반도체 층 사이의 상기 활성층 영역에서 발광하며;
상기 제1 n형 영역에 (+) 전원을 인가하고, 상기 제2 n형 영역에 (-) 전원이 인가되는 경우, 상기 제2 n형 영역과 상기 p형 반도체 층 사이의 상기 활성층 영역에서 발광하는 것을 특징으로 하는 n-n 전극형의 발광 다이오드.
In an n-electrode type light emitting diode,
An active layer,
An n-type semiconductor layer and a p-type semiconductor layer formed on both sides of the active layer;
The n-type semiconductor layer
A first n-type region where a positive threshold bias is applied and breakdown,
A positive threshold bias is applied and separated into a breakdown second n-type region;
(-) power source is applied to the first n-type region and a (+) power source is applied to the second n-type region, light emission in the active layer region between the first n-type region and the p- ;
(-) power source is applied to the first n-type region and the (+) power source is applied to the first n-type region, and when a negative power is applied to the second n- And the n-electrode type light emitting diode.
상기 제1 n형 영역과 상기 제2 n형 영역은 상기 양의 임계 바이어스의 인가에 따른 브레이크다운에 의해 형성되는 고저항성의 도전성 채널을 포함하는 것을 특징으로 하는 n-n 전극형의 발광 다이오드.
12. The method of claim 11,
Wherein the first n-type region and the second n-type region comprise a high-resistance conductive channel formed by breakdown according to the application of the positive critical bias.
상기 n형 반도체 층은 상기 활성층의 상부에서 물리적으로 두 영역으로 분할되고;
상기 제1 n형 영역은 상기 n형 반도체 층의 물리적으로 분할된 두 영역 중 어느 한 곳에 형성되고, 상기 제2 n형 영역은 상기 n형 반도체 층의 물리적으로 분할된 두 영역 중 다른 한 곳에 형성되는 것을 특징으로 하는 n-n 전극형의 발광 다이오드.
13. The method of claim 12,
The n-type semiconductor layer is physically divided into two regions at an upper portion of the active layer;
Wherein the first n-type region is formed at one of two physically divided regions of the n-type semiconductor layer, and the second n-type region is formed at another one of two physically divided regions of the n- Wherein the n-electrode type light emitting diode is formed of a transparent conductive material.
상기 제1 n형 영역과 상기 제2 n형 영역은 각각 물리적인 하나의 상기 n형 반도체 층의 표면 중 상기 임계 바이어스가 인가된 접점 또는 접면으로부터 일정 영역이 브레이크다운(Breakdown)되어 형성되는 것을 특징으로 하는 n-n 전극형의 발광 다이오드.
13. The method of claim 12,
The first n-type region and the second n-type region are formed by breaking down a certain region from a contact or a contact surface to which the critical bias is applied, of the surfaces of one physical n-type semiconductor layer, respectively Wherein the light emitting diode is an n-electrode type light emitting diode.
상기 제1 n형 영역과 상기 제2 n형 영역이 오믹 금속층을 통해 전원이 인가되는 것을 특징으로 하는 n-n 전극형의 발광 다이오드.13. The method of claim 12,
Wherein the first n-type region and the second n-type region are supplied with power through an ohmic metal layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150011354A KR101678763B1 (en) | 2015-01-23 | 2015-01-23 | p-p ELECTRODE TYPE LIGHT EMITTING DIODE AND n-n ELECTRODE TYPE LIGHT EMITTING DIODE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150011354A KR101678763B1 (en) | 2015-01-23 | 2015-01-23 | p-p ELECTRODE TYPE LIGHT EMITTING DIODE AND n-n ELECTRODE TYPE LIGHT EMITTING DIODE |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160091109A KR20160091109A (en) | 2016-08-02 |
| KR101678763B1 true KR101678763B1 (en) | 2016-12-06 |
Family
ID=56708218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150011354A KR101678763B1 (en) | 2015-01-23 | 2015-01-23 | p-p ELECTRODE TYPE LIGHT EMITTING DIODE AND n-n ELECTRODE TYPE LIGHT EMITTING DIODE |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101678763B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11024772B2 (en) | 2019-05-29 | 2021-06-01 | Korea Polytechnic University Industry Academic Cooperation Foundation | Light emitting diode |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102046082B1 (en) * | 2018-06-21 | 2019-11-18 | 전북대학교산학협력단 | light emitting device and manufacturing method thereof |
| KR102375592B1 (en) * | 2020-09-03 | 2022-03-21 | 한국공학대학교산학협력단 | Low-resistance light-emitting diode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380536B1 (en) * | 2000-09-14 | 2003-04-23 | 주식회사 옵토웰 | III-Nitride compound semiconductor light emitting device having a tunnel junction structure |
| US20130334551A1 (en) * | 2012-06-14 | 2013-12-19 | Epistar Corporation | Light-emitting device and method for manufacturing the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891799B1 (en) * | 2007-02-06 | 2009-04-07 | 삼성전기주식회사 | Light emitting device for alternating current source |
| KR101436133B1 (en) * | 2013-02-20 | 2014-09-01 | 고려대학교 산학협력단 | Vertical light emitting diode having transparent electrode |
-
2015
- 2015-01-23 KR KR1020150011354A patent/KR101678763B1/en active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380536B1 (en) * | 2000-09-14 | 2003-04-23 | 주식회사 옵토웰 | III-Nitride compound semiconductor light emitting device having a tunnel junction structure |
| US20130334551A1 (en) * | 2012-06-14 | 2013-12-19 | Epistar Corporation | Light-emitting device and method for manufacturing the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11024772B2 (en) | 2019-05-29 | 2021-06-01 | Korea Polytechnic University Industry Academic Cooperation Foundation | Light emitting diode |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160091109A (en) | 2016-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101154744B1 (en) | Nitride light emitting device and fabrication method thereof | |
| KR101979944B1 (en) | Light emitting device | |
| KR101678763B1 (en) | p-p ELECTRODE TYPE LIGHT EMITTING DIODE AND n-n ELECTRODE TYPE LIGHT EMITTING DIODE | |
| CN100517786C (en) | Nitride-based semiconductor light emitting diode | |
| JP2014187196A (en) | Nitride semiconductor light-emitting device | |
| JP2007329466A (en) | Semiconductor light-emitting transistor | |
| KR100999694B1 (en) | Light emitting devcie | |
| KR20070027290A (en) | Light emitting diode and method of manufacturing the same | |
| KR101480537B1 (en) | Light emitting diode apparatus | |
| KR20170011839A (en) | Uv light emitting device and light emitting device package | |
| KR102224132B1 (en) | Light emitting device and lighting system | |
| US9018025B2 (en) | Semiconductor device and a method of manufacturing the same | |
| KR101678524B1 (en) | Nitride semiconductor light emitting device, and fabrication method of the same | |
| JP5440525B2 (en) | Semiconductor light emitting device | |
| KR101126961B1 (en) | Light emitting diode and method for manufacturing the same | |
| KR20090004044A (en) | Semiconductor light emitting device and fabrication method thereof | |
| KR20160115217A (en) | Light emitting device, light emitting package having the same and light system having the same | |
| KR20160081391A (en) | Vertical light emitting diode with v-pit current spreading member and manufacturing method of the same | |
| KR102432225B1 (en) | Light emitting diode, and light system having the same | |
| KR101973765B1 (en) | Semiconductor light emitting device with improved emitting efficiency | |
| KR20160143431A (en) | Light-emitting diode and method of fabricating the same | |
| KR102224127B1 (en) | Light emitting device and lighting system | |
| KR101494668B1 (en) | light emitting diodes periodically patterned in trarnsparent electrode | |
| US9257608B2 (en) | Nitride semiconductor light emitting device | |
| KR20140125599A (en) | Light emitting device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20191105 Year of fee payment: 4 |