KR101673585B1 - Package on Package and The fabricating method of the same - Google Patents

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Abstract

본 발명은 반도체 패키지에서 하부 패키지(Bottom package)와 이를 이용한 패키지 온 패키지(Package on package)의 제조에 관한 것으로, 다중 적층형 패키지구조의 하부패키지(bottom package)에 있어서, 기판상에 코어층이 형성되며, 상기 코어층의 일부 영역에는 적어도 2 이상의 다이(die)가 실장되는 내부실장영역을 구비하는 것을 특징으로 한다.The present invention relates to a bottom package in a semiconductor package and a package on package using the same. In a bottom package of a multi-layer package structure, a core layer is formed on a substrate And an internal mounting region in which at least two dies are mounted is provided in a part of the core layer.

본 발명에 따르면, 적층구조를 이루는 패키지 온 패키지의 제조에 있어서, 하부패키지에 2 이상의 다이가 실장될 수 있도록 내부실장영역을 구비한 구조를 제공하여, 최종 상부패키지와의 어셈블리시에 상 하부 패키지 간의 열팽창계수의 미스매칭으로 인한 심각한 휨 현상을 제거하여 높은 신뢰성을 확보함과 동시에, 생산 수율을 향상시킬 수 있는 효과가 있다.According to the present invention, in the production of a package-on-package constituting a laminated structure, it is possible to provide a structure having an internal mounting area so that two or more dies can be mounted on the lower package, It is possible to eliminate the serious warping phenomenon due to the mismatching of the thermal expansion coefficient between the electrodes, thereby securing high reliability and improving the production yield.

Top package, Bottom package, 내부실장영역 Top package, Bottom package, Internal mounting area

Description

다중 적층 패키지 및 이의 제조방법{Package on Package and The fabricating method of the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multi-

본 발명은 반도체 용 기판 제조 및 조립기술에 있어서, 패키지와 패키지를 하나로 적층(stack)하는 방법 및 어느 하나의 패키지의 구조를 변경하여 2 이상의 다이가 실장될 수 있도록 내부실장영역을 구비한 구조를 제공하는 기술에 관한 것이다.The present invention relates to a method of manufacturing and assembling a substrate for a semiconductor, comprising: stacking a package and a package together; and arranging a structure having an internal mounting area so that two or more dies can be mounted by changing the structure of any one package And to a technique for providing the same.

반도체의 칩이 소형화 다기능화, 고성능화, 대용량화가 급속이 이루어짐에 따라 패키징(packaging) 기술은 최종적으로 디바이스의 전기적 성능, 신뢰성, 생산성 및 전자 시스템의 소형화를 결정짓는 핵심기술로서 그 중요성이 더해 가고 있다. 패키징 기술이란 웨이퍼 공정에서 만들어진 개개의 칩을 최종적으로 제품화하는 일련의 공정을 의미한다. 최근에는 단위 체적당 실장효율을 더욱 높이기 위해 BGA(ball grid array), 칩 크기와 거의 같은 크기의 CSP(chip size package), 칩 위에 또 다른 칩을 적층(stack) 시켜 쌓아 올리거나, 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 다중 칩 모듈(mutli chip module, MCM) 등의 기술이 등장하고 있다.Semiconductor chips have become increasingly compact, multifunctional, high-performance, and large-capacity, and packaging technology has become increasingly important as a key technology that ultimately determines the device's electrical performance, reliability, productivity, and miniaturization of electronic systems . Packaging technology refers to a series of processes that ultimately commercialize individual chips made in a wafer process. In recent years, a ball grid array (BGA), a chip size package (CSP) having almost the same size as a chip size, a stack of another chip on a chip, Technologies such as a multi-chip module (MCM) in which a plurality of semiconductor chips are arranged in one package are emerging.

최근에는 패키지 위에 패키지를 적층하는 Package on Package(POP) 기술에 대한 관심이 증폭되고 있다. Recently, interest in package on package (POP) technology for stacking packages on packages has been increasing.

도 1a는 참조하여 종래의 Package on Package(POP) 기술을 설명하기로 한다.1A, a conventional Package on Package (POP) technology will be described.

도 1a는 미국 등록특허 제 7,173,325호에 게재된 "Expansion constrained die stack" 발명에 관한 것이다.1A relates to an " expansion constrained die stack "invention disclosed in U.S. Patent No. 7,173,325.

도시된 것은 개개의 반도체 다이(12)가 형성된 기판(16)으로 하나의 패키지(10a, 10b, 10c, 10d)를 구성하며, 각각의 패키지는 상호 접속 컴포넌트(24)로 연결되는 구조를 취하고 있다. 상기 기판(16)의 상부에 형성되는 반도체 다이(12)는 재배분층(20)과 상호 접속컴포넌트(22)로 형성되는 전기접속층에 의해 기판에 어태치 된다. 이러한 다이스택(die stack) 구조는 상술한 것처럼 다수의 패키지를 적층 시켜, 집적도와 실장효율을 높이기 위한 방안 중에 하나라고 할 수 있다.Shown is a structure in which one package 10a, 10b, 10c, 10d is formed by a substrate 16 on which an individual semiconductor die 12 is formed and each package is connected to an interconnecting component 24 . A semiconductor die 12 formed on top of the substrate 16 is attached to the substrate by a redistribution layer 20 and an electrical connection layer formed of interconnecting components 22. Such a die stack structure is one of the measures for increasing the degree of integration and mounting efficiency by stacking a plurality of packages as described above.

도 1b는 종래의 패키지 온 패키지의 경우의 문제점을 설명하기 위한 간략한 개념도로, 상부 패키지와 하부패키지가 결합하는 일반적인 경우를 상정하여 설명하기로 한다. 도시된 것처럼 종래의 패키지 온 패키지의 경우, 각각의 상부 및 하부의 패키지가 접합을 이루게 되는 경우, 각 패키지 간 열팽창계수(Coefficient of Thermal Expansion, CTE)의 미스매칭(mismatch)로 인해 심한 휨(warpage)이 발생하게 된다. 즉 (a)에 도시된 개념도처럼, 반도체(12)가 상호 접속컴포넌트(22)를 통해서 기판에 접속된 단위 패키지를 고려할 때, 냉각(cooling) 공정에서 아래로 휘어진 기판이 다시 위로 솟아오르는 변형(warpage)을 갖게 되며, 이 경우 상호 접속컴포넌트(22)에서 특히 반도체다이의 에지(edge) 부분은 심각한 접속에서의 스트레 스를 받게 되며, 이로 인해 접합불량 등으로 인한 신뢰성이 떨어지게 된다. 또한, (b)에 도시된 경우 가열(heating)을 수행하는 경우에도 이러한 휨 현상을 여전하게 되며, 역시 신뢰성에 악영향을 끼치게 된다. 이러한 휨(warpage) 현상은 어셈블리 공정에서 생산수율의 감소(yield loss)를 초래하게 되며, 상술한 것처럼 제품의 신뢰성에 나쁜 영향을 미치게 된다. 또한, 이러한 종래의 패키지 온 패키지의 단순 적층 구조에서는 다이를 적층 하는데 매우 단순한 구조 외에선 신뢰성을 강화하고 휨 현상을 방지할 수 있는 적층 구조를 채택하는데 매우 제약이 많은 문제가 있었다.FIG. 1B is a simplified conceptual diagram for explaining a problem in the case of a conventional package-on-package, in which a general case in which an upper package and a lower package are combined will be described. In the case of the conventional package-on-package as shown, when the upper and lower packages are joined, warpage due to mismatch of the coefficient of thermal expansion (CTE) ). That is, when the semiconductor 12 considers a unit package connected to the substrate through the interconnecting component 22, as shown in the conceptual diagram shown in (a), a deformation in which the substrate bent downward in the cooling process springs upward again warpage, in which the edge portions of the interconnecting component 22, especially the semiconductor die, are subject to stress in severe connections, thereby reducing reliability due to bonding defects and the like. Also, in the case of heating shown in (b), such a bending phenomenon still occurs, and the reliability is also adversely affected. This warpage results in a yield loss in the assembly process and adversely affects the reliability of the product as described above. In addition, in the conventional simple laminated structure of the package-on-package, there is a very limited problem in adopting the laminated structure which can enhance the reliability and prevent the warping phenomenon in addition to a very simple structure for laminating the die.

본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 적층구조를 이루는 패키지 온 패키지의 제조에 있어서, 하부패키지에 2 이상의 다이가 실장될 수 있도록 내부실장영역을 구비한 구조를 제공하여, 최종 상부패키지와의 어셈블리시에 상 하부 패키지 간의 열팽창계수의 미스매칭으로 인한 심각한 휨 현상을 제거하여 높은 신뢰성을 확보함과 동시에, 생산 수율을 향상시킬 수 있는 하부패키지와 이를 이용한 패키지 온 패키지를 제공하는 데 있다.It is an object of the present invention to provide a package-on-package structure having a laminated structure and a structure having an internal packaging area so that two or more dies can be mounted on the package. The present invention relates to a lower package that can improve a production yield by eliminating a severe bending phenomenon due to a mismatch in thermal expansion coefficient between upper and lower packages during assembly with a final upper package, Package.

상술한 과제를 해결하기 위한 본 발명의 구성은 다중 적층형 패키지구조의 하부패키지(bottom package)에 있어서, 기판상에 코어층이 형성되며, 상기 코어층의 일부 영역에는 적어도 2 이상의 다이(die)가 실장되는 내부실장영역을 구비하는 것을 특징으로 하는 하부패키지를 제공할 수 있도록 한다. 이를 통해 다이의 적층효율을 높이며, 휨 현상을 방지할 수 있는 신뢰성 있는 패키지의 적층 구조를 실현 할 수 있도록 한다.According to an aspect of the present invention, there is provided a bottom package of a multi-layer package structure, wherein a core layer is formed on a substrate, and at least two or more dies are formed in a part of the core layer And an internal packaging area to be mounted on the lower package. This makes it possible to realize a stacked structure of a reliable package which can enhance the stacking efficiency of the die and prevent the warping phenomenon.

또한, 본 발명은 상술한 코어층의 일부 영역에 형성되는 상기 내부실장영역은 상기 코어층의 깊이방향으로 오목한 구조로 형성될 수 있으며, 적어도 1 이상 형성되는 것이 바람직하다.Also, in the present invention, the internal mounting region formed in a part of the core layer may be formed in a concave structure in the depth direction of the core layer, and at least one is preferably formed.

바람직한 일례로는 상기 내부실장영역에 실장되는 다이는, 상기 기판에 어태치(attach)되는 플립칩 다이(flip chip die)과, 상기 플립칩의 상부에 몰딩재로 이 격되어 어태치되는 와이어본딩다이(wire bonding die)가 적층될 수 있다.In a preferred embodiment, the die mounted on the internal mounting region includes a flip chip die attached to the substrate, a wire bonding portion attached to the upper portion of the flip chip by a molding material, A wire bonding die may be laminated.

상술한 상기 내부실장영역에 실장되는 최외각의 다이는 상기 코어층의 최상면(top side) 이하의 높이로 형성되는 것이 바람직하며, 상기 코어층은 적어도 1 이상의 솔더페이스트로 충진된 홀부를 구비하여 나중에 접합되는 상부 패키지와의 접합의 신뢰성을 제고할 수 있도록 한다.It is preferable that the outermost die mounted in the internal mounting area is formed at a height equal to or less than a top side of the core layer and the core layer has a hole portion filled with at least one solder paste, So that the reliability of bonding with the upper package to be bonded can be improved.

또한, 본 발명에 따른 하부 패키지는 플립칩 다이(flip chip die)과, 상기 플립칩의 상부에 몰딩재로 이격되어 어태치되는 와이어본딩다이(wire bonding die)의 구조에서, 상술한 와이어본딩 다이는 코어 층 상면에 형성된 회로와 연결되는 와이어본딩이 수행되며, 나아가 상기 와이어를 보호하기 위한 몰딩재를 형성함으로써, 완성될 수 있다.In addition, the lower package according to the present invention includes a flip chip die, and a wire bonding die mounted on the flip chip by a molding material, Can be completed by performing wire bonding in connection with a circuit formed on the upper surface of the core layer and further forming a molding material for protecting the wire.

아울러 상기 하부패키지의 기판의 하부 면에는 적어도 1 이상의 솔더마스크와 이웃하는 각 솔더마스크 사이에 형성되는 솔더볼이 형성된다.In addition, a solder ball formed between at least one solder mask and each neighboring solder mask is formed on a lower surface of the substrate of the lower package.

특히 본 발명은, 상부패키지(Top Package)와 하부패키지(bottom package)가 접합되는 패키지 온 패키지(package on package)에 있어서, 상술한 구조에 따른 내부 실장영역을 구비한 하부패키지의 코어층에 형성된 홀부와 어셈블리가 완료된 상기 상부패키지의 하면에 형성된 솔더볼이 접합시켜 패키지 온 패키지를 형성할 수 있다.Particularly, the present invention relates to a package on package in which a top package and a bottom package are joined to each other. The package on package is formed on a core layer of a lower package having an internal packaging area according to the above- And the solder balls formed on the lower surface of the upper package in which the assembly is completed are joined to form a package-on package.

상술한 구조의 하부패키지는 아래의 제조공정에 따라 제조될 수 있다.The lower package of the above-described structure can be manufactured according to the following manufacturing process.

즉, 기판상에 코어층의 깊이 방향으로 형성되는 내부실장영역을 형성하고, 상기 내부실장영역에 2 이상의 다이를 실장하는 것을 포함하는 제조방법은 본 발명 의 실시예에 포함되는 것이라 할 수 있다. 특히 구체적으로는 상기 내부 실장영역에 실장되는 다이는, 상기 기판과 접촉되는 플립칩 다이와 상기 플립칩 다이의 상부에 몰딩재로 이격되어 실장되는 와이어본딩다이가 실장될 수 있다.That is, a manufacturing method including forming an internal mounting region formed on the substrate in the depth direction of the core layer and mounting two or more dies in the internal mounting region may be said to be included in the embodiment of the present invention. Particularly, the die mounted on the internal mounting region may be mounted with a flip-chip die in contact with the substrate and a wire bonding die mounted on the flip chip die so as to be spaced apart from the molding material.

보다 세분화된 연속공정은 상기 내부실장영역을 형성하는 것은, 기판상에 플립칩을 어태치하는 1 단계와 상기 플립칩의 형성공간에 대응되는 이격 공간을 구비한 코어층을 라미네이션 하는 2단계를 포함하여 이루어질 수 있다.In the finer continuous process, forming the internal mounting area includes two steps of lamination of a core layer having a step of attaching a flip chip onto a substrate and a spacing space corresponding to a forming space of the flip chip .

이 경우 상기 2단계는, 상기 코어층을 라미네이션 하고 적어도 1 이상의 홀부를 형성하는 단계를 포함할 수 있으며, 상기 2단계 이후에는 솔더페이스트를 홀부에 충진하는 3단계와 상기 코어층의 상면에 본드핑거 및 회로를 형성하는 4단계, 상기 플립칩다이 위에 에폭시를 도포하고, 에폭시 상면에 와이어본딩다이를 어태치하는 5단계를 포함하여 본 발명에 따른 하부패키지를 제조할 수 있다.In this case, the second step may include a step of laminating the core layer and forming at least one or more hole parts. In the step 2 and thereafter, there are three steps of filling the solder paste into the hole part, And a step of forming a circuit; applying epoxy on the flip chip die; and attaching a wire bonding die to the upper surface of the epoxy, to manufacture a lower package according to the present invention.

상기 5단계 이후에는 상기 와이어 본딩다이와 회로를 와이어 본딩하고, 상기 와이어를 보호하는 몰딩재를 도포하는 단계가 더 부가될 수 있음은 물론이다.After step 5, the step of wire-bonding the wire bonding die and the circuit, and applying the molding material for protecting the wire may be further added.

상술한 제조방법으로 제조된 하부패키지와, 기판에 반도체 칩이 실장되고 와이어 본딩 및 에폭시 몰딩으로 어셈블리가 완료된 상부패키지를 리플로우 공정을 통해 접합하여 패키지 온 패키지의 제조할 수 있으며, 이 경우 상기 리플로우 공정은 상기 상부패키지의 기판 하부에 형성되는 솔더볼과 상기 하부패키지의 코어층에 형성되는 솔더 페이스트 상부 면이 접합 되게 된다.A package-on-package can be manufactured by bonding a lower package manufactured by the above-described manufacturing method, an upper package on which a semiconductor chip is mounted on a substrate and a wire bonding and an epoxy molding are assembled through a reflow process. In this case, In the low process, the solder balls formed on the lower part of the substrate of the upper package and the upper surface of the solder paste formed on the core layer of the lower package are joined.

본 발명에 따르면, 적층구조를 이루는 패키지 온 패키지의 제조에 있어서, 하부패키지에 2 이상의 다이가 실장될 수 있도록 내부실장영역을 구비한 구조를 제공하여, 최종 상부패키지와의 어셈블리시에 상 하부 패키지 간의 열팽창계수의 미스매칭으로 인한 심각한 휨 현상을 제거하여 높은 신뢰성을 확보함과 동시에, 생산 수율을 향상시킬 수 있는 효과가 있다.According to the present invention, in the production of a package-on-package constituting a laminated structure, it is possible to provide a structure having an internal mounting area so that two or more dies can be mounted on the lower package, It is possible to eliminate the serious warping phenomenon due to the mismatching of the thermal expansion coefficient between the electrodes, thereby securing high reliability and improving the production yield.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용, 제조방법을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 또한, 이하에서 설명하는 기판은 전자 부품 간 전기적 신호를 전달하기 위한 기판을 모두 포함하는 개념이다. (예를 들면, 본 발명에 따른 기판은 리지드(ligid)기판, 플렉스(flex) 기판, LCTT 기판, 단면/다면/다층 기판, 반도체 실장용 기판(BGA, FBGA, TBGA) 등을 포함한다. 이하에서는 플립칩 접속용 반도체 패키지 기판을 일례로 설명하기로 한다.Hereinafter, the configuration, operation, and manufacturing method according to the present invention will be described in detail with reference to the accompanying drawings. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description with reference to the accompanying drawings, the same reference numerals denote the same elements regardless of the reference numerals, and redundant description thereof will be omitted. In addition, the substrate described below is a concept including all the substrates for transferring electrical signals between electronic components. (For example, the substrate according to the present invention includes a rigid substrate, a flex substrate, an LCTT substrate, a cross-section / multi-layer / multilayer substrate, a substrate for mounting a semiconductor (BGA, FBGA, TBGA) A semiconductor package substrate for flip chip bonding will be described as an example.

도 2는 본 발명에 따른 하부(Bottom) 패키지(100)와 상부(Top) 패키지(200)를 접합한 패키지 온 패키지(Package on Package) 구조를 나타낸 것이다. 본 발명은 하부패키지에 코어층의 구조를 변경하여 다이가 실장될 내부실장영역을 구비하고, 여기에 2 이상의 다이를 실장할 수 있도록 하여 보다 신뢰성이 구비되며, 휨 현상이 배제되는 안정적인 패키지를 제공하는 것을 그 요지로 한다. 특히, 도시된 것처럼, 본 발명에 따른 상기 내부실장영역은 상기 코어층의 깊이방향으로 오목한 구조로, 적어도 1 이상 형성됨이 더욱 바람직하다.2 shows a package on package structure in which a bottom package 100 and a top package 200 according to the present invention are joined together. The present invention provides a stable package in which a structure of a core layer is modified in a lower package to have an internal packaging area in which a die is to be mounted and more than two dies can be mounted thereon, That is the point. Particularly, as shown in the drawing, it is more preferable that the internal mounting area according to the present invention is formed in a concave structure in the depth direction of the core layer, at least one.

본 발명에 따른 하부 패키지는 기판(110) 상에 코어층(120)이 생성되며, 상기 코어층의 일부 영역에는 적어도 1 이상의 다이가 실장될 내부실장영역(130)이 구비되는 것을 특징으로 한다. 바람직한 일 실시예로서는 상기 내부 실장영역에는 플립칩다이(140)가 상기 기판과 접합하여 어태치(attatch)되어 있으며, 상기 플립칩 다이(140) 상면에는 몰딩재(150)(예를 들면, 에폭시)가 되며, 상기 몰딩재(150)의 상면에 와이어 본딩 다이(160)가 실장 된다. 어느 경우이던 본 발명에서는 상기 내부실장영역에 실장되는 가장 바깥쪽(최외각)의 다이는 상기 코어층의 최상면(top side)의 높이 이하로 형성됨이 바람직하다.The lower package according to the present invention is characterized in that a core layer 120 is formed on a substrate 110 and an inner packaging area 130 in which at least one die is to be mounted is provided in a part of the core layer. A flip chip die 140 is attached to the substrate and is attatched in the internal mounting region and a molding material 150 (for example, epoxy) is formed on the upper surface of the flip chip die 140. [ And a wire bonding die 160 is mounted on the upper surface of the molding material 150. [ In any case, in the present invention, the outermost die (the outermost die) mounted in the internal mounting region is preferably formed to be equal to or less than the height of the top side of the core layer.

상기 와이어 본딩 다이(160)는 상기 코어 층의 상부 면에 형성된 회로부분과 와이어(161)로 본딩되며, 상기 와이어를 보호하기 위한 몰딩재(161)가 도포됨이 바람직하다.The wire bonding die 160 is bonded to a circuit part formed on a top surface of the core layer and a wire 161, and a molding material 161 for protecting the wire is applied.

또한, 상기 코어층의 내부에는 상술한 플립칩 다이(140)와 와이어 본딩다이(160)가 실장될 내부실장영역(130)이 형성되는 외에, 적어도 1 이상의 홀부(H)가 형성될 수 있으며, 이 홀부(H)의 내부는 솔더페이스트(121)가 충진된다. 상기 솔더 페이스트(121)의 상부면은 후술한 상부 패키지(200)의 솔더볼(250)과 접촉하여 상부와 하부 패키지를 접합할 수 있게 한다. 또한, 본 발명에 따른 하부패키지(100)의 기판 하면에는 솔더 마스크(170), 하부 솔더볼(180)을 더 포함하여 구성될 수 있다.In addition, at least one or more hole portions H may be formed in the core layer in addition to the inner packaging region 130 in which the flip chip die 140 and the wire bonding die 160 are to be mounted, The inside of the hole portion H is filled with the solder paste 121. The upper surface of the solder paste 121 contacts the solder ball 250 of the upper package 200 to be bonded to the upper and lower packages. The lower package 100 according to the present invention may further include a solder mask 170 and a lower solder ball 180.

상부 패키지(200)는 상술한 본 발명에 따른 내부실장영역이 구비된 하부패키지와 접합 될 수 있도록 완성된 형태의 어셈블리로 구비되며, 구체적으로는 기 판(210)에 형성되는 탑 플립칩 다이(220), 탑 와이어 본딩다이(230), 와이어(231), 그리고 에폭시 몰딩(240) 등으로 완성된 하나의 패키지를 이루고 있으며, 상기 기판의 솔더볼(250)부분은 상술한 바와 같이 하부 패키지의 솔더페이스트의 상부면과 접촉하여 결합할 수 있게 된다. 즉 먼저 상부 패키지를 제조 후, 상술한 하부패키지를 형성하여 상부패키지의 솔더볼(250)과, 하부패키지의 솔더 페이스트(121)를 리플로우(reflow) 공정을 통해 하나의 패키지로 형성하게 된다.The upper package 200 is provided in a completed form so that it can be bonded to a lower package having an internal packaging area according to the present invention. More specifically, the upper package 200 includes a top flip chip die The solder ball 250 of the substrate is formed of a solder ball 250 of a solder of the lower package 220 as described above, To be brought into contact with the upper surface of the paste. That is, first, the upper package is manufactured and then the lower package is formed to form the solder ball 250 of the upper package and the solder paste 121 of the lower package as a single package through a reflow process.

도 3, 도 4a 및 도 4b는 본 발명에 따른 하부패키지의 제조와 상부패키지의 접합을 통한 패키지 온 패키지의 제조공정을 나타낸 공정도 및 개념도를 도시한 것이다.FIGS. 3, 4A and 4B are a process diagram and a conceptual view illustrating a process of manufacturing a package-on-package through the manufacture of a lower package and the bonding of an upper package according to the present invention.

본 발명에 따른 하부패키지의 제조공정은 우선, 기판(110) 상에 플립칩 다이(140)을 어태치하는 공정이 수행된다(S 1). 상기 기판은 코어리스 기판(coreless substrate)를 사용하는 것이 바람직하다.In the manufacturing process of the lower package according to the present invention, first, a process of attaching the flip chip die 140 on the substrate 110 is performed (S 1). The substrate may be a coreless substrate.

이후에는 S 2 공정으로 코어층에 내부 실장영역을 형성하는 공정이 수행된다. 구체적으로는 상기 기판(110)상에 코어층을 라미네이션 시키고, 플립칩 다이(140)가 어태치된 공간에 대응되는 영역에 내부 실장영역을 형성하게 된다. 여기에 상기 코어층(120)은 드릴 홀 가공을 통해 홀부(H)가 형성됨이 바람직하다. 여기에서, 상술한 플립칩 다이 어태치 공정과 코어층의 형성공정은 그 순서를 변경하여도 무방하다. 즉 코어층을 형성하며 우선 내부실장영역을 형성한 후 플립칩 다이 어태치를 수행하여도 동일한 결과를 나타낼 수 있게 된다.Thereafter, a step of forming an internal mounting region in the core layer is performed in the S 2 step. Specifically, the core layer is laminated on the substrate 110, and the internal packaging area is formed in a region corresponding to the space in which the flip chip die 140 is attached. Here, the core layer 120 is preferably formed with a hole H through a drill hole process. Here, the order of the flip chip die attach process and the process of forming the core layer may be changed. That is, the same result can be obtained by forming the core layer and forming the internal mounting region first and then performing the flip chip die attach.

이후에는 S 3 공정으로 솔더페이스트(121)을 도포하여 홀부(H)를 충진시키 며, 이후 코어층의 상면에 본딩 핑거 및 회로를 형성하게 된다.Thereafter, the solder paste 121 is applied to the hole portion H in the S 3 process, and then the bonding finger and circuit are formed on the upper surface of the core layer.

그리고 S 4 공정으로 상술한 내부 실장영역의 플립칩 다이(140)의 상면에 에폭시몰딩재를 도포하고, 그 위에 와이어 본딩 다이(160)를 어태치하며, 와이어 본딩 후 와이어를 보호하기 위해 에폭시 몰딩(161)을 재차 수행하여 하부 패키지를 완성한다.Then, an epoxy molding material is applied to the upper surface of the flip chip die 140 in the internal mounting area described above by the S 4 process, a wire bonding die 160 is attached on the epoxy molding material, and an epoxy molding (161) to complete the lower package.

이후 S 5 단계에서는 이미 어셈블리가 완료된 상부 패키지(200)를 준비하여 상기 상부패키지와 상술한 공정에서 완성된 하부패키지(100)를 리플로우 공정을 통해 접합하여 패키지 온 패키지가 완성되게 된다.Thereafter, in step S 5, the upper package 200 already assembled is prepared, and the upper package and the lower package 100 completed in the above-described process are joined through the reflow process to complete the package-on package.

이상과 같은 제조공정에 따른 본 발명의 패키지 온 패키지(POP)구조는 하부 패키지의 제작에 있어서, 코어 층을 위쪽으로 배치시키며, 코어층 상에 2개의 다이(Die)를 한꺼번에 실장할 수 있게 하며, 더불어 코어 위치 변경에 상부 패키지와의 어셈블리 효율을 증가시킬 수 있으며, 기판의 휨(warpage) 현상을 현저하게 감소시킬 수 있게 하여 신뢰성을 향상시킬 수 있는 장점이 구현되게 된다.The POP structure of the present invention according to the manufacturing process as described above allows the core layer to be disposed above and to mount two dies on the core layer at the same time, In addition, it is possible to increase the assembly efficiency with the upper package in changing the core position, and to significantly reduce the warpage phenomenon of the substrate, thereby improving the reliability.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical idea of the present invention should not be limited to the embodiments of the present invention but should be determined by the equivalents of the claims and the claims.

도 1a 및 도 1b는 종래 기술에 따른 적층형 패키지의 구조와 문제점을 설명하기 위한 구성도 및 개념도이다.1A and 1B are a structural view and a conceptual view for explaining the structure and the problem of the stacked package according to the related art.

도 2는 본 발명에 따른 패키지 온 패키지의 구성을 도시한 요부 단면도이다.Fig. 2 is a cross-sectional view showing the main part showing a configuration of a package-on-package according to the present invention.

도 3 및 도 4는 본 발명에 따른 하부패키지의 제조와, 상부패키지와의 접합을 통해 패키지 온 패키지를 형성하는 공정순서를 도시한 순서도 및 공정도이다.FIGS. 3 and 4 are flowcharts and process diagrams illustrating the steps of fabricating a lower package according to the present invention and forming a package-on-package through bonding the upper package.

Claims (17)

기판;Board; 상기 기판 위에 배치되어 상면 및 하면을 관통하는 내부 실장 영역을 포함하고, 상면에 제 1 패턴이 형성된 코어층; A core layer disposed on the substrate and including an internal mounting region penetrating the top and bottom surfaces, the core layer having a first pattern formed on an upper surface thereof; 상기 코어층의 내부 실장 영역 내에 배치되며, 상면에 상기 제 1 패턴과 전기적으로 연결되는 제 2 패턴이 형성된 다이; 및A die disposed within the internal mounting region of the core layer and having a second pattern formed on an upper surface thereof and electrically connected to the first pattern; And 상기 제 1 패턴의 상부 영역 및 상기 다이의 상부 영역을 덮는 제 1 몰딩재를 포함하며,A first molding material covering an upper region of the first pattern and an upper region of the die, 상기 제 2 패턴의 상면은 상기 코어층의 상면보다 낮게 위치하며,The upper surface of the second pattern is located lower than the upper surface of the core layer, 상기 제 1 몰딩재는,Wherein the first molding material comprises: 상기 내부 실장 영역의 적어도 일부를 매립하며,At least a portion of the internal mounting area is buried, 상기 내부실장영역의 폭은,The width of the internal mounting area 상기 다이의 폭과 동일하며,Is equal to the width of the die, 상기 제 1 몰딩재는,Wherein the first molding material comprises: 상기 다이의 측면과 접촉하지 않는 하부패키지.And does not contact the side of the die. 청구항 1에 있어서,The method according to claim 1, 상기 내부실장영역은 상기 코어층의 깊이방향으로 오목한 구조로, 적어도 1 이상 형성되는 것을 특징으로 하는 하부패키지.Wherein the internal packaging region is recessed in the depth direction of the core layer, and at least one of the internal packaging regions is formed. 청구항 1에 있어서,The method according to claim 1, 상기 내부실장영역에 실장되는 다이는,Wherein the die mounted on the internal mounting region comprises: 상기 기판 위에 배치되는 플립칩 다이(flip chip die)와,A flip chip die disposed on the substrate, 상기 플립칩 다이 위에 배치되어, 상기 플립칩 다이의 전체 상면을 덮는 제 2 몰딩재와,A second molding material disposed on the flip chip die and covering the entire upper surface of the flip chip die, 상기 제 2 몰딩재 위에 배치되며, 상면에 상기 제 2 패턴이 형성된 와이어본딩다이(wire bonding die);를 포함하는 하부패키지.And a wire bonding die disposed on the second molding material and having the second pattern formed on an upper surface thereof. 청구항 3에 있어서,The method of claim 3, 상기 플립칩 다이, 제 2 몰딩재 및 상기 와이어 본딩 다이의 측면은 상기 코어층에 의해 덮이고,Side surfaces of the flip chip die, the second molding material, and the wire bonding die are covered with the core layer, 상기 다이의 최상부에 배치된 와이어 본딩 다이의 상면은 상기 제 1 몰딩재에 의해 덮이는 하부패키지.Wherein a top surface of the wire bonding die disposed at the top of the die is covered by the first molding material. 청구항 3에 있어서,The method of claim 3, 상기 코어층은 적어도 1 이상의 솔더페이스트로 충진된 홀부(H)를 구비하는 것을 특징으로 하는 하부패키지.Wherein the core layer has a hole (H) filled with at least one or more solder paste. 청구항 3에 있어서,The method of claim 3, 상기 와이어본딩 다이는 상기 제 1 패턴과 제 2 패턴을 연결하는 와이어를 더 포함하며,Wherein the wire bonding die further comprises a wire connecting the first pattern and the second pattern, 상기 와이어는 상기 제 1 몰딩재 내에 매립되는 하부패키지.Wherein the wire is embedded in the first molding material. 청구항 6에 있어서,The method of claim 6, 상기 기판의 하부 면에는 적어도 1 이상의 솔더마스크와 이웃하는 각 솔더마 스크 사이에 형성되는 솔더볼이 형성된 것을 특징으로 하는 하부패키지.And a solder ball formed between at least one solder mask and neighboring solder masks on the lower surface of the substrate. 청구항 1 내지 7중 어느 한 항의 내부 실장영역을 구비한 하부패키지; 및A lower package having an internal mounting area according to any one of claims 1 to 7; And 상기 하부 패키지 위에 배치되며, 하면에 솔더 볼이 접합된 상부 패키지를 포함하며,And an upper package disposed on the lower package and having solder balls bonded to the lower surface thereof, 상기 코어층 위로 돌출된 부분의 상기 제 1 몰딩재의 높이는,And a height of the first molding material protruding from the core layer, 상기 상부 패키지의 하면에 접합된 상기 솔더 볼의 높이와 동일하며,Wherein the solder ball has a height equal to a height of the solder ball bonded to a lower surface of the upper package, 상기 제 1 몰딩재의 상면은,Wherein the upper surface of the first molding material 상기 상부 패키지의 하면과 접촉하는 패키지 온 패키지.And a lower surface of the upper package. 기판상에, 상면에 제 1 패턴이 형성된 코어층을 배치하는 단계;Disposing, on a substrate, a core layer having a first pattern formed on an upper surface thereof; 상기 코어층의 깊이 방향으로 내부실장영역을 형성하는 단계; Forming an internal mounting region in a depth direction of the core layer; 상기 내부실장영역에, 최상부에 제 2 패턴이 형성된 적어도 2 이상의 다이를 실장하는 단계; 및Mounting at least two dies on the top of which the second pattern is formed, in the internal mounting area; And 상기 제 1 패턴의 상부 영역 및 상기 다이의 상부 영역을 덮는 제 1 몰딩재를 형성하는 단계를 포함하며,Forming a first molding material covering an upper region of the first pattern and an upper region of the die, 상기 제 2 패턴의 상면은 상기 코어층의 상면보다 낮게 위치하며,The upper surface of the second pattern is located lower than the upper surface of the core layer, 상기 제 1 몰딩재는,Wherein the first molding material comprises: 상기 내부실장영역의 적어도 일부를 매립하며,At least a portion of the internal mounting area is buried, 상기 내부실장영역의 폭은,The width of the internal mounting area 상기 다이의 폭과 동일하며,Is equal to the width of the die, 상기 제 1 몰딩재는,Wherein the first molding material comprises: 상기 다이의 측면과 접촉하지 않는 하부패키지의 제조방법.And does not contact the side of the die. 청구항 9에 있어서,The method of claim 9, 상기 내부 실장영역에 실장되는 다이는,Wherein the die mounted on the internal mounting region comprises: 상기 기판 위에 배치되어, 상기 기판과 접촉되는 플립칩 다이와,A flip chip die disposed on the substrate and in contact with the substrate; 상기 플립칩 다이의 전체 상면을 덮는 제 2 몰딩재와,A second molding material covering the entire top surface of the flip chip die, 상기 제 2 몰딩재 위에 배치되며, 상면에 상기 제 2 패턴이 형성된 와이어본딩다이를 포함하는 하부패키지의 제조방법.And a wire bonding die disposed on the second molding material and having the second pattern formed on an upper surface thereof. 청구항 10에 있어서,The method of claim 10, 상기 내부실장영역을 형성하는 단계는,Wherein forming the internal mounting region comprises: 상기 기판 위에 상기 플립칩 다이를 배치하는 단계와,Disposing the flip chip die on the substrate; 상기 플립칩 다이의 형성공간에 대응되는 이격 공간을 구비한 상기 코어층을 라미네이션하는 단계를 포함하는 하부패키지의 제조방법.And laminating the core layer having a spacing space corresponding to a formation space of the flip chip die. 청구항 11에 있어서,The method of claim 11, 상기 코어층에 적어도 1 이상의 홀부를 형성하는 단계를 더 포함하는 하부패키지의 제조방법.And forming at least one hole in the core layer. 청구항 12에 있어서,The method of claim 12, 상기 코어층에 형성된 홀부에 솔더페이스트를 충진하는 단계;Filling a hole portion formed in the core layer with solder paste; 상기 코어층의 상면에 본드핑거 및 상기 제 1 패턴 형성하는 단계를 더 포함하는 하부패키지의 제조방법.Further comprising forming a bond finger and the first pattern on an upper surface of the core layer. 청구항 13에 있어서,14. The method of claim 13, 상기 플립칩 다이, 제 2 몰딩재 및 상기 와이어 본딩 다이의 측면은 상기 코어층에 의해 덮이고,Side surfaces of the flip chip die, the second molding material, and the wire bonding die are covered with the core layer, 상기 다이의 최상부에 배치된 와이어 본딩 다이의 상면은 상기 제 1 몰딩재에 의해 덮이는 하부패키지의 제조방법.Wherein the top surface of the wire bonding die disposed at the top of the die is covered by the first molding material. 삭제delete 기판에 반도체 칩이 실장되고 와이어 본딩 및 에폭시 몰딩으로 어셈블리 완료된 상부패키지에,In an upper package in which a semiconductor chip is mounted on a substrate and assembled by wire bonding and epoxy molding, 청구항 9 내지 14항 중 어느 한 항의 제조방법에 의해 제조된 하부패키지를 리플로우 공정을 통해 접합하며,A lower package manufactured by the manufacturing method according to any one of claims 9 to 14 is bonded through a reflow process, 상기 리플로우 공정은 상기 상부패키지의 기판 하부에 형성되는 솔더볼과The reflow process may include a solder ball formed under the substrate of the upper package, 상기 하부패키지의 코어층에 형성되는 솔더페이스트의 상부 면이 접합되며,The upper surface of the solder paste formed on the core layer of the lower package is bonded, 상기 코어층 위로 돌출된 부분의 상기 제 1 몰딩재의 높이는,And a height of the first molding material protruding from the core layer, 상기 상부 패키지의 하면에 접합된 상기 솔더 볼의 높이와 동일하며,Wherein the solder ball has a height equal to a height of the solder ball bonded to a lower surface of the upper package, 상기 제 1 몰딩재의 상면은,Wherein the upper surface of the first molding material 상기 상부 패키지의 하면과 접촉하는 패키지 온 패키지의 제조방법.Wherein the lower package is in contact with the lower surface of the upper package. 삭제delete
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426871B (en) * 2013-07-25 2017-05-31 上海航天测控通信研究所 A kind of high density mixing laminated packaging structure and preparation method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674411B1 (en) 2005-09-29 2007-01-29 삼성전기주식회사 Semiconductor package using core ball and manufacturing method thereof

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
KR20080020069A (en) * 2006-08-30 2008-03-05 삼성전자주식회사 Semiconductor package and method for fabricating the same
KR20080027586A (en) * 2006-09-25 2008-03-28 삼성전자주식회사 Semiconductor die module and package and fabricating method of semicondctor package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674411B1 (en) 2005-09-29 2007-01-29 삼성전기주식회사 Semiconductor package using core ball and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220165531A (en) 2021-06-08 2022-12-15 (주)에이지피 Image signal processing package with piled structure and manufacturing method for the package

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