KR101664985B1 - 시그널링 전력을 감소시키는 방법들 및 장치 - Google Patents

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Abstract

인코딩된 통신 링크에 의해 소모되는 전력을 감소시키는 시스템, 방법들 및 장치가 설명된다. 일 예에서, 4-레벨 펄스 진폭 변조 인코딩된 송신의 상이한 논리 상태들은 다른 논리 상태들보다 더 큰 전력을 소모한다. 멀티-비트 데이터 심볼들에서의 제 1 논리 상태에서의 프라이머리 비트들의 프랙션은 프라이머리 비트들이 송신 전에 반전되는지의 여부를 결정할 수도 있다. 멀티-비트 데이터 심볼들에서의 제 1 논리 상태에서의 세컨더리 비트들의 프랙션은 세컨더리 비트들이 송신 전에 반전되는지의 여부를 결정할 수도 있다. 프라이머리 비트들이 세컨더리 비트들과 스왑될 수 있고, 제 1 논리 상태에서의 프라이머리 비트들보다 더 많은 세컨더리 비트들이 제 1 논리 상태에 있다.

Description

시그널링 전력을 감소시키는 방법들 및 장치{METHODS AND APPARATUS TO REDUCE SIGNALING POWER}
관련 출원들의 상호 참조
본 출원은 미국 특허청에 2013 년 11 월 25 일자로 출원된 미국 특허 비가출원 번호 제14/089,683호의 이익 및 우선권을 주장하며, 그 전체 내용은 참조로서 본원에 통합된다.
기술분야
본 개시물은 일반적으로 고속 데이터 통신 인터페이스들에 관한 것이고, 보다 구체적으로, 펄스 진폭 변조 인코딩된 데이터 통신 링크들에 관한 것이다.
모바일 디바이스들, 이를 테면 셀룰라 폰들의 제조자들은 하나 이상의 집적 회로 (IC) 디바이스들 및/또는 하나 이상의 회로 기판들에 여러 전자 컴포넌트들을 배치할 수도 있다. 전자 컴포넌트들은 프로세싱 디바이스들, 저장 디바이스들, 통신 트랜시버들, 디스플레이 드라이버들 등을 포함할 수도 있다. 일 예에서, 프로세싱 디바이스는 인쇄 회로 기판 (PCB) 상에 제공될 수도 있고 동일한 PCB 상에 및/또는 상이한 PCB 상에서의 하나 이상의 메모리 디바이스들과 통신할 수도 있다. 프로세서는 데이터 및 제어 신호들에 대한 단방향성 및 양방향성 채널들을 지원하는 고속 통신 링크를 이용하여 메모리 디바이스들과 통신할 수도 있다.
멀티-와이어 인터페이스에서, 통신 링크와 연관된 전력 소모는 모바일 무선 디바이스에서 이용가능한 전력 버젯에 관련하여 중요할 수 있다. 통신 링크에 의해 소모되는 전력은 버스 폭, 송신 라인 상에서 데이터를 송신하는데 이용되는 드라이버 타입들, 송신 라인의 지오메트리 및 구조, 인코딩 포맷, 스위칭 횟수, 인코딩 방식의 전압 및 전류 레벨에 의해 정의될 수도 있는 논리 상태들 등 중 하나 이상에 의해 어느 정도까지 결정될 수도 있다.
본원에 개시된 실시형태들은 데이터 통신 링크에서 전력 소모를 감소시킬 수 있는 시스템들, 방법들 및 장치를 제공한다. 전력 소모는 멀티-비트 데이터 심볼의 프라이머리 비트 또는 세컨더리 비트에서 하이 전력 인코딩 상태의 발생 횟수를 제한함으로써 감소될 수도 있다. 프라이머리 비트는 멀티-비트 데이터 심볼의 다른 비트들의 시그널링 상태들보다 더 큰 전력을 인출하는 하나 이상의 시그널링 상태들을 갖는 멀티-비트 데이터 심볼의 비트일 수도 있고, 세컨더리 비트는 프라이머리 비트 이외의 멀티-비트 데이터 심볼의 나머지 비트들보다 더 큰 전력을 인출하는 시그널링 상태들을 갖는 멀티-비트 데이터 심볼의 다른 비트일 수도 있다. 일부 예들에서, 프라이머리 비트는 멀티-비트 데이터 심볼의 최상위 비트 (MSB) 또는 최하위 비트 (LSB) 일 수도 있으며, 멀티-비트 데이터 심볼의 세컨더리 비트는 프라이비트 이외의 멀티-비트 데이터 심볼과 연관된 복수의 비트들의 어느 것일 수도 있다.
본 개시물의 일 양태에서, 데이터 통신을 위한 방법은 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션, 및 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정하는 단계, 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 단계, 및 통신 링크 상에서 송신을 위하여 멀티-레벨 송신 심볼들로서 송신 심볼들을 인코딩하도록 구성되는 하나 이상의 다중-상태 인코더들에 송신 심볼들을 제공하는 단계를 포함한다. 제 1 논리 상태에서의 세컨더리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하도록 더 큰 전력이 요구될 수도 있다. 제 2 프랙션이 1/2보다 더 크고 제 1 프랙션보다 더 클 때, 송신 심볼들 중 프라이머리 비트들은 복수의 입력 데이터 심볼들 중 세컨더리 비트들로부터 유도될 수도 있고, 송신 심볼들 중 세컨더리 비트들은 복수의 입력 데이터 심볼들 중 프라이머리 비트들로부터 유도될 수도 있다.
본 개시물의 일 양태에서, 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 단계는 제 1 프랙션이 1/2 보다 더 클 때 입력 데이터 심볼들 중 프라이머리 비트들을 반전시키는 단계, 제 2 프랙션이 1/2보다 더 클 때, 입력 데이터 심볼들 중 세컨더리 비트들을 반전시키는 단계를 포함한다.
본 개시물의 일 양태에서, 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 단계는 제 1 프랙션이 1/2보다 더 크거나 또는 제 2 프랙션이 1/2보다 더 클 때 송신 심볼들 중 프라이머리 비트들을 반전시키는 단계를 포함한다.
본 개시물의 일 양태에서, 프라이머리 비트들 및 세컨더리 비트들은 멀티-비트 데이터 심볼의 바이너리 인코딩된 비트들이고, 제 2 논리 상태에서 바이너리 인코딩된 비트를 송신하기 보다는 제 1 논리 상태에서 바이너리 인코딩된 비트를 송신하기 위해 더 큰 전력이 요구될 수도 있다.
본 개시물의 일 양태에서, 송신 심볼들의 시퀀스는 통신 링크의 커넥터 상에서 송신될 수도 있다. 송신 심볼들은 통신 링크 상에서 병렬로 송신될 수도 있다.
본 개시물의 일 양태에서, 인코딩 표시자 신호는, 송신 심볼들 중 프라이머리 비트들이 입력 데이터 심볼들 중 세컨더리 비트들에 대응하는지 그리고 송신 심볼들 중 세컨더리 비트들이 입력 데이터 심볼들 중 프라이머리 비트들에 대응하는지의 여부를 표시하는 멀티-레벨 인코딩 표시자 신호를 얻기 위해 하나 이상의 다중-상태 인코더들 중 하나에 제공될 수도 있다. 멀티-레벨 인코딩 표시자 신호 및 멀티-레벨 송신 심볼들은 통신 링크 상에서 하나의 송신 클록 사이클에서 병렬로 송신될 수도 있다. 멀티-레벨 인코딩 표시자 신호는 송신 심볼들 중 프라이머리 비트들이 반전되는지의 여부를 표시할 수도 있다. 멀티-레벨 인코딩 표시자 신호는 송신 심볼들 중 세컨더리 비트들이 반전되는지의 여부를 표시할 수도 있다. 하나 이상의 다중-상태 인코더들은 적어도 3 개의 전압 또는 전류 레벨들 중 하나로서 송신 심볼들 각각을 인코딩할 수도 있다. 하나 이상의 다중-상태 인코더들은 펄스 진폭 변조된 통신 링크 상의 송신을 위하여 송신 심볼들 각각을 인코딩할 수도 있다.
본 개시물의 일 양태에서, 장치는 복수의 멀티-비트 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 프랙션을 결정하는 수단, 및 다중-상태 인코더에 송신 심볼들을 제공하는 수단을 포함한다. 제 2 논리 상태에서 프라이머리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구될 수도 있다. 임의의 논리 상태에서 세컨더리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구될 수도 있다. 각각의 송신 심볼은 프라이머리 비트들의 프랙션이 1/2보다 더 클 때 복수의 멀티-비트 데이터 심볼들 중 대응하는 하나의 프라이머리 비트의 반전된 버전을 포함할 수도 있다. 다중-상태 인코더는 통신 링크 상에서 적어도 3 개의 전압 또는 전류 레벨 중 하나로서 복수의 멀티-비트 데이터 심볼들 각각을 인코딩하도록 구성될 수도 있다.
본 개시물의 일 양태에서, 장치는 통신 링크 상에서 적어도 3 개의 전압 또는 전류 레벨들 중 하나로서 복수의 멀티-비트 데이터 심볼들 각각을 인코딩하도록 구성되는 다중-상태 인코더, 다중-상태 인코더로부터 송신 심볼들 중 세트를 수신하도록 구성되는 복수의 다중-상태 송신기 회로들, 및 프로세싱 회로를 포함한다. 프로세싱 회로는 복수의 멀티-비트 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 프랙션을 결정하고, 다중-상태 인코더에 송신 심볼들을 제공하도록 구성될 수도 있다. 제 2 논리 상태에서 프라이머리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구될 수도 있다. 임의의 논리 상태에서 세컨더리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구될 수도 있다. 각각의 송신 심볼은 프라이머리 비트들의 프랙션이 1/2보다 더 클 때 복수의 멀티-비트 데이터 심볼들 중 대응하는 하나의 프라이머리 비트의 반전된 버전을 포함할 수도 있다.
본 개시물의 일 양태에서, 프로세서 판독가능 저장 매체가 하나 이상의 명령들을 갖는다. 명령들은 하나 이상의 프로세싱 회로들에 의해 실행될 수도 있고, 하나 이상의 프로세싱 회로들로 하여금 복수의 멀티-비트 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 프랙션을 결정하게 하고 다중-상태 인코더에 송신 심볼들을 제공하게 할 수도 있다. 제 2 논리 상태에서 프라이머리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구될 수도 있다. 임의의 논리 상태에서 세컨더리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구될 수도 있다. 각각의 송신 심볼은 프라이머리 비트들의 프랙션이 1/2보다 더 클 때 복수의 멀티-비트 데이터 심볼들 중 대응하는 하나의 프라이머리 비트의 반전된 버전을 포함할 수도 있다. 다중-상태 인코더는 통신 링크 상에서 적어도 3 개의 전압 또는 전류 레벨 중 하나로서 복수의 멀티-비트 데이터 심볼들 각각을 인코딩하도록 구성될 수도 있다.
본 개시물의 일 양태에서, 방법은 복수의 제어 신호들을 제공하기 위해 통신 링크로부터 수신된 멀티-레벨 인코딩 표시자 신호를 디코딩하는 단계, 복수의 제어 신호들 중 제 1 신호에 기초하여 통신 링크로부터 수신된 하나 이상의 신호들로부터 디코딩된 데이터 심볼들 중 프라이머리 비트를 선택적으로 반전시키고, 복수의 제어 신호들 중 제 2 신호에 기초하여 데이터 심볼들 중 세컨더리 비트를 선택적으로 반전시키고, 그리고 복수의 제어 신호들 중 제 3 신호에 기초하여 프라이머리 비트와 세컨더리 비트를 선택적으로 스왑하는 단계를 포함한다. 제 2 논리 상태에서 보다는 제 1 논리 상태에서의 프라이머리 비트 또는 세컨더리 비트를 송신하기 위해 더 큰 전력이 요구될 수도 있다.
본 개시물의 일 양태에서, 장치는 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션, 및 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정하는 수단, 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 수단, 및 통신 링크 상에서 송신을 위하여 멀티-레벨 송신 심볼들로서 송신 심볼들을 인코딩하도록 구성되는 하나 이상의 다중-상태 인코더들에 송신 심볼들을 제공하는 수단을 포함한다. 제 1 논리 상태에서의 세컨더리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하도록 더 큰 전력이 요구될 수도 있다. 제 2 프랙션이 1/2보다 더 크고 제 1 프랙션보다 더 클 때, 송신 심볼들 중 프라이머리 비트들은 복수의 입력 데이터 심볼들 중 세컨더리 비트들로부터 유도될 수도 있고, 송신 심볼들 중 세컨더리 비트들은 복수의 입력 데이터 심볼들 중 프라이머리 비트들로부터 유도될 수도 있다.
본 개시물의 일 양태에서, 송신 심볼들은 제 1 프랙션이 1/2 보다 더 클 때 입력 데이터 심볼들 중 프라이머리 비트들을 반전시키고, 제 2 프랙션이 1/2보다 더 클 때, 입력 데이터 심볼들 중 세컨더리 비트들을 반전시킴으로써 복수의 입력 데이터 심볼들로부터 생성될 수도 있다. 일 예에서, 제 1 프랙션이 1/2보다 더 크거나 또는 제 2 프랙션이 1/2보다 더 클 때 송신 심볼들은 송신 심볼들 중 프라이머리 비트들을 반전시킴으로써, 복수의 입력 데이터 심볼들로부터 생성될 수도 있다.
본 개시물의 일 양태에서, 장치는 통신 링크로부터 수신된 멀티-레벨 인코딩 표시자 신호를 디코딩하고, 인코딩 표시자 신호로부터 추출된 복수의 제어 신호들을 제공하도록 구성되는 다중-상태 디코더 및 프로세싱 회로를 포함한다. 프로세싱 회로는 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션, 및 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정하고, 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하고, 그리고 통신 링크 상에서 송신을 위하여 멀티-레벨 송신 심볼들로서 송신 심볼들을 인코딩하도록 구성되는 하나 이상의 다중-상태 인코더들에 송신 심볼들을 제공하도록 구성될 수도 있다. 제 1 논리 상태에서의 세컨더리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하도록 더 큰 전력이 요구될 수도 있다. 제 2 프랙션이 1/2보다 더 크고 제 1 프랙션보다 더 클 때, 송신 심볼들 중 프라이머리 비트들은 복수의 입력 데이터 심볼들 중 세컨더리 비트들로부터 유도될 수도 있고, 송신 심볼들 중 세컨더리 비트들은 복수의 입력 데이터 심볼들 중 프라이머리 비트들로부터 유도될 수도 있다.
본 개시물의 일 양태에서, 송신 심볼들은 제 1 프랙션이 1/2 보다 더 클 때 입력 데이터 심볼들 중 프라이머리 비트들을 반전시키고, 제 2 프랙션이 1/2보다 더 클 때, 입력 데이터 심볼들 중 세컨더리 비트들을 반전시킴으로써 복수의 입력 데이터 심볼들로부터 생성될 수도 있다. 일 예에서, 제 1 프랙션이 1/2보다 더 크거나 또는 제 2 프랙션이 1/2보다 더 클 때 송신 심볼들은 송신 심볼들 중 프라이머리 비트들을 반전시킴으로써, 복수의 입력 데이터 심볼들로부터 생성될 수도 있다.
본 개시물의 일 양태에서, 프로세서 판독가능 저장 매체는 하나 이상의 명령들을 갖는다. 하나 이상의 명령들은 적어도 하나의 프로세싱 회로에 의해 실행될 수도 있다. 하나 이상의 명령들은 적어도 하나의 프로세싱 회로로 하여금, 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션, 및 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정하게 하고, 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하게 하고, 그리고 통신 링크 상에서 송신을 위하여 멀티-레벨 송신 심볼들로서 송신 심볼들을 인코딩하도록 구성되는 하나 이상의 다중-상태 인코더들에 송신 심볼들을 제공하게 할 수도 있다. 제 1 논리 상태에서의 세컨더리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하도록 더 큰 전력이 요구될 수도 있다. 제 2 프랙션이 1/2보다 더 크고 제 1 프랙션보다 더 클 때, 송신 심볼들 중 프라이머리 비트들은 복수의 입력 데이터 심볼들 중 세컨더리 비트들로부터 유도될 수도 있고, 송신 심볼들 중 세컨더리 비트들은 복수의 입력 데이터 심볼들 중 프라이머리 비트들로부터 유도될 수도 있다.
본 개시물의 일 양태에서, 송신 심볼들은 제 1 프랙션이 1/2 보다 더 클 때 입력 데이터 심볼들 중 프라이머리 비트들을 반전시키고, 제 2 프랙션이 1/2보다 더 클 때, 입력 데이터 심볼들 중 세컨더리 비트들을 반전시킴으로써 복수의 입력 데이터 심볼들로부터 생성될 수도 있다. 일 예에서, 제 1 프랙션이 1/2보다 더 크거나 또는 제 2 프랙션이 1/2보다 더 클 때 송신 심볼들은 송신 심볼들 중 프라이머리 비트들을 반전시킴으로써, 복수의 입력 데이터 심볼들로부터 생성될 수도 있다.
도 1 은 복수의 가용 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이들 사이의 데이터 링크를 채택하는 장치를 나타낸다.
도 2 는 IC 디바이스들 사이의 데이터 링크를 채택하는 장치에 대한 간략화된 시스템 아키텍쳐를 예시한다.
도 3 은 본원에 개시된 특정 양태들에 따른 통신 링크의 일 예를 예시한다.
도 4 는 본원에 개시된 특정 양태들에 따라 데이터 반전 인코딩된 통신 링크에서의 타이밍 및 인코딩을 예시한다.
도 5 는 멀티-레벨 라인 드라이버에 대한 모델 회로를 예시한다.
도 6 은 본원에 개시된 특정 양태들에 따라 데이터 반전을 구현하도록 구성되는 인코더 및 디코더의 제 1 간략화된 예를 예시한다.
도 7 은 본원에 개시된 특정 양태들에 따라 데이터 반전을 구현하도록 구성되는 인코더 및 디코더의 제 2 간략화된 예를 예시한다.
도 8 은 데이터 반전 방식이 이용될 때 인코딩 표시자 신호의 멀티-레벨 인코딩을 예시하는 상태도이다.
도 9 는 데이터 반전 및 비트 스왑의 조합을 수행하도록 구성되는 인코더의 일 예를 예시한다.
도 10 은 비트 스왑과 함께 멀티-레벨 데이터 반전 인코딩을 예시하는 흐름도이다.
도 11 은 데이터 반전 및 비트 스왑 방식이 이용될 때 인코딩 표시자 신호의 멀티-레벨 인코딩을 예시하는 상태도이다.
도 12 는 비트 스왑과 함께 멀티-레벨 데이터 반전 인코딩된 신호들을 수신하도록 구성되는 디코더의 일 예를 예시한다.
도 13 은 본원에 개시된 특정 양태들에 따라 데이터 반전 인코딩된 통신 링크에서의 타이밍 및 인코딩을 예시한다.
도 14 는 본원에 개시된 특정 인코딩 방식을 이용하여 얻어진 전류 소모 감소량들을 예시하는 그래프이다.
도 15 는 본원에 개시된 상이한 인코딩 방식들을 이용하여 얻어진 전류 소모 감소량들에서의 차이들을 예시하는 그래프이다.
도 16 은 본 발명의 특정 양태들에 따른 인코더에 의해 수행된 데이터 통신 방법을 예시하는 흐름도이다.
도 17 은 데이터 반전 및 비트 스왑의 조합을 이용하여 데이터를 인코딩하도로 구성되는 장치를 예시한다.
도 18 은 본 발명의 특정 양태들에 따라 데이터 반전 디코더에 의해 수행되는 데이터 통신 방법을 예시하는 흐름도이다.
도 19 는 데이터 반전 및 비트 스왑의 조합을 이용하여 인코딩된 멀티-레벨 신호들을 디코딩하도록 구성되는 장치를 예시한다.
이제, 도면들을 참조하여 여러 양태들이 설명된다. 다음의 설명에서, 설명의 목적으로, 하나 이상의 양태들의 완전한 이해를 제공하기 위해 다양한 특정한 세부사항들이 제시된다. 그러나, 이러한 양태(들)은 이러한 특정한 세부사항들이 없이 구현될 수도 있음이 자명할 수도 있다.
본 출원에서 이용된 바와 같이, 용어들 "컴포넌트", "모듈", "시스템" 등은, 이에 제한되지는 않으나, 하드웨어, 펌웨어, 하드웨어와 펌웨어의 조합, 소프트웨어, 실행 중인 소프트웨어와 같은 컴퓨터 관련 엔티티를 포함하고자 한다. 예를 들면, 컴포넌트는 프로세서 상에서 작동하는 프로세스, 프로세서, 오브젝트, 실행가능물, 실행 스레드, 프로그램, 및/또는 컴퓨터일 수도 있지만, 이들에 제한되는 것은 아니다. 예로서, 컴퓨팅 디바이스 상에서 작동하는 어플리케이션 및 컴퓨팅 디바이스 양자는 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행의 스레드 내에 상주할 수도 있고, 컴포넌트는 하나의 컴퓨터 및/또는 두 개 이상의 컴퓨터 들 사이에 분산되어 국부화될 수도 있다. 또한, 이들 컴포넌트들은 여러 데이터 구조들이 저장된 여러 컴퓨터 판독 가능한 매체로부터 실행될 수도 있다. 컴포넌트들은 하나 이상의 데이터 패킷들 (예를 들면, 로컬 시스템의 다른 컴포넌트, 분산 시스템 및/또는 인터넷과 같은 네트워크를 통해 신호를 통해 다른 시스템들과 상호작용하는 하나의 컴포넌트로부터의 데이터) 을 구비한 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스들을 통해 통신할 수도 있다.
또한, 용어 "또는" 은 배타적 "or"이기보다는 포괄적 "or"을 의미하도록 의도된다. 즉, 달리 특정되어 있지 않거나 또는 문맥으로터 명백한 것이 아닌 한, 구절 "X 는 A 또는 B 를 채택한다"는 자연적으로 포괄적 조합들 중 어느 것을 의미하도록 의도된다. 즉, 구절 "X 는 A 또는 B 를 사용한다" 는 다음의 예시들 중 임의의 예시에 의해 만족된다: X 는 A 를 사용한다; X 는 B 를 사용한다; 또는 X 는 A 와 B 양자 모드를 사용한다. 또한, 본 출원 및 첨부된 청구항들에서 이용된 바와 같은 관사 "하나 (a)" 및 "한 (an)" 은 일반적으로, 단수 형태인 것으로 특정되거나 문맥에서 명확하지 않는 한 "하나 이상" 을 의미하는 것으로 일반적으로 간주되어야 한다.
본 발명의 특정 양태들은 전자 컴포넌트들 간에 배치된 통신 링크들에 적용가능할 수도 있으며, 이 전자 컴포넌트는 디바이스의 서브컴포넌트들, 이를 테면, 전화기, 모바일 컴퓨팅 디바이스들, 가전 제품들, 오토모바일 전자기기들, 항공 전자기기들 등을 포함할 수도 있다. 도 1 은 IC 디바이스들 사이의 통신 링크를 채택할 수도 있는 장치를 나타낸다. 일 예에서, 장치 (100) 는 무선 액세스 네트워크 (RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 RF 트랜시버를 통하여 통신하는 무선 통신 디바이스를 포함할 수도 있다. 장치 (100) 는 프로세싱 회로 (102) 에 동작가능하게 커플링되는 통신 트랜시버 (106) 를 포함할 수도 있다. 프로세싱 회로 (102) 는 하나 이상의 IC 디바이스들, 이를 테면, 응용 주문형 IC (ASIC) (108) 를 포함할 수도 있다. ASIC (108) 은 하나 이상의 프로세싱 디바이스들, 논리 회로들 등을 포함할 수도 있다. 프로세싱 회로 (102) 는 프로세싱 회로 (102) 에 의해 실행가능할 수도 있는 명령들 및 데이터를 유지할 수도 있는 프로세서 판독가능 스토리지, 이를 테면 메모리 (112) 를 포함 및/또는 커플링될 수도 있다. 프로세싱 회로 (102) 는 무선 디바이스의 메모리 디바이스 (112) 와 같은 저장 매체 내에 상주하는 소프트웨어 모듈의 실행을 인에이블하거나 지원하는 애플리케이션 프로그래밍 인터페이스 (API)(110) 계층 및 오퍼레이팅 시스템 중 하나 이상에 의해 제어될 수도 있다. 메모리 디바이스 (112) 는 ROM (read-only memory) 또는 RAM (random-access memory), EEPROM (electrically erasable programmable read-only memory), 플래시 카드들, 또는 프로세싱 시스템 및 컴퓨팅 플랫폼들에 이용될 수 있는 임의의 메모리 디바이스를 포함할 수도 있다. 프로세싱 회로 (102) 는 장치 (100) 를 구성하고 동작시키는데 이용된 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 (114) 를 포함하거나 로컬 데이터베이스 (114) 에 액세스할 수도 있다. 로컬 데이터베이스 (114) 는 데이터베이스 모듈, 플래시 메모리, 자기 매체, EEPROM, 광학 매체, 테이프, 소프트 또는 하드 디스크 등 중 하나 이상을 사용하여 구현될 수도 있다. 프로세싱 회로는 또한, 다른 컴포넌트들 중에서 안테나 (122), 디스플레이 (124), 오퍼레이터 제어부들, 이를 테면 버튼 (128) 및/또는 키패드 (126) 와 같은 외부 디바이스들에 동작가능하게 커플링될 수도 있다.
장치 (100) 내의 여러 디바이스들은 다수의 컨덕터들을 포함하는 통신 링크를 이용하여 상호접속될 수도 있다. 통신 링크는 케이블, 반도체 패키지 내의 와이어들, IC 상의 금속화부, 및 PCB 또는 칩 캐리어 상의 트레이스들 중 하나 이상을 포함할 수도 있다. 일부 경우들에서, 데이터는 멀티-레벨 시그널링을 이용하여 통신 링크 상에서 인코딩될 수도 있어, 데이터 또는 제어 정보의 다수의 비트들이 단일의 펄스 또는 통신 클록 사이클에서 송신될 수도 있게 된다. 예를 들어, 펄스 진폭 변조 (pulse amplitude modulation; PAM) 는 메모리 디바이스들, 이를 테면, 더블 데이터 레이트 동기 동적 랜덤 액세스 메모리 (double data rate synchronous dynamic random-access memory; DDR SDRAM) 및 다른 디바이스들 또는 회로들을 접속하도록 채택될 수도 있다. PAM 의 예들은 2-레벨 PAM (2-PAM), 4-레벨 PAM (4-PAM) 및 8-레벨 PAM (8-PAM) 을 포함하며, 여기에서, 레벨들의 수는 데이터 또는 제어 정보를 인코딩하는데 이용가능한 전압 또는 전류 레벨들의 수를 표시한다.
도 2 는 무선 모바일 디바이스, 모바일 전화, 모바일 컴퓨팅 시스템, 무선 전화, 노트북 컴퓨터, 태블릿 컴퓨팅 디바이스, 미디어 플레이어, 게이밍 디바이스들, 등등과 같은 장치의 특정 양태들을 도시하는 블록 개략도 (200) 이다. 장치 (200) 는 통신 링크 (220) 를 통해 데이터 및 제어 정보를 교환하는 복수의 IC 디바이스들 (202 및 230) 을 포함할 수도 있다. 통신 링크 (220) 는 서로 근접하게 위치되거나, 또는 장치 (200) 의 상이한 부분들에 물리적으로 위치될 수도 있는 둘 이상의 IC 디바이스들 (202 및 230) 을 접속하는데 사용될 수도 있다. 일 예에서, 통신 링크 (220) 는 IC 디바이스들 (202 및 230) 을 운반하는 칩 캐리어, 기판 또는 회로 기판 상에 제공될 수도 있다. IC 디바이스들 (202, 203) 은 ASIC, 프로세싱 디바이스, 저장 디바이스, 이를 테면, 동적 랜덤 액세스 메모리 (dynamic random access memory; DRAM), 트랜시버, 인터페이스 제어기 또는 이들 또는 다른 디바이스들의 일부 조합들일 수도 있다. 다른 예에서, 제 1 IC 디바이스 (202) 는 플립형 전화의 키패드 섹션에 위치될 수도 있는 반면, 제 2 IC 디바이스 (230) 는 플립형 전화의 디스플레이 섹션에 위치될 수도 있다. 다른 예에서, 통신 링크 (220) 의 일부분은 케이블 또는 광학 접속부를 포함할 수도 있다.
통신 링크 (220) 는 다수의 개별적인 데이터 링크들 (222, 224 및 226) 을 포함할 수도 있다. 하나의 통신 링크 (226) 는 양방향 커넥터들을 포함할 수도 있으며, 시분할, 하프듀플렉스, 풀 듀플렉스 또는 다른 모드들에서 동작할 수도 있다. 하나 이상의 통신 링크들 (222 및 224) 은 단방향성 커넥터들을 포함할 수도 있다. 통신 링크 (220) 는 일방향으로 더 높은 대역폭을 제공하는 및/또는 상이한 IC 디바이스들 (202, 230) 사이에서 비대칭적으로 구성될 수도 있다. 일 예에서, 2 개의 디바이스들 사이의 제 1 통신 링크 (222) 는 순방향 링크 (222) 로서 지칭될 수도 있는 한편, 2 개의 디바이스들 사이의 제 2 통신 링크 (224) 는 역방향 링크 (224) 로서 지칭될 수도 있다. 다른 예에서, 양자의 IC 디바이스들 (202 및 230) 이 통신 링크 (222) 를 통해 송신 및 수신하도록 구성되는 경우에도, 제 1 IC 디바이스 (202) 는 호스트, 매니저, 마스터 및/또는 송신기로서 지정될 수도 있고, 제 2 IC 디바이스 (230) 는 클라이언트, 슬레이브 및/또는 수신기로서 지정될 수도 있다.
IC 디바이스들 (202 및 230) 각각은, 범용 프로세서, 또는 본원에 개시된 특정 기능들을 수행하기 위하여 여러 회로들 및 모듈들과 협업하도록 적응된 다른 프로세싱 및/또는 컴퓨팅 회로 또는 디바이스 (206, 236) 를 포함 또는 협업할 수도 있다. IC 디바이스들 (202, 230) 은 장치 (200) 의 상이한 동작 양태들을 지원하고/하거나 상이한 기능들을 수행할 수도 있다. IC 디바이스들 (202, 230) 을 포함하는 복수의 IC 디바이스들은 모뎀, 트랜시버들, 디스플레이 제어기들, 사용자 인터페이스 디바이스들, 메모리 디바이스들, 프로세싱 디바이스들 등을 포함할 수도 있다. 일 예에서, 제 1 IC 디바이스 (202) 는 무선 트랜시버 (204) 와 안테나 (214) 를 통한 무선 통신들을 유지하는 것을 포함하는 장치 (200) 의 핵심 기능들을 수행할 수도 있지만, 제 2 IC 디바이스 (230) 는 디스플레이 제어기 (232) 를 관리하거나 동작시키는 사용자 인터페이스를 지원할 수도 있고, 카메라 제어기 (234) 를 사용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어할 수도 있다. IC 디바이스들 (202 및 230) 중 하나 이상에 의해 지원되는 다른 특징들은 키보드, 음성 인식 컴포넌트, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다. 디스플레이 제어기 (232) 는 액정 디스플레이 (LCD) 패널, 터치-스크린 디스플레이, 표시기들 등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수도 있다. 저장 매체 (208 및 238) 는 개별 프로세서들 (206 및 236), 및/또는 IC 디바이스들 (202 및 230) 의 다른 컴포넌트들에 의해 사용된 명령들 및 데이터를 유지하도록 구성된 일시적 및/또는 비-일시적 저장 디바이스들을 포함할 수도 있다. 저장 매체 (208 및 238) 는 DRAM 디바이스들, 및 IC 디바이스들 중 하나로서 및/또는 IC 디바이스들 (202, 230) 의 외부에 제공되고 통신 링크 (220) 를 이용하여 접속되는 다른 디바이스들을 포함 또는 협업할 수도 있다.
각각의 프로세서 (206, 236), 및 대응하는 내부, 외부 및/또는 공동위치된 저장 매체 (208 및 238) 와 다른 모듈들 또는 회로들 사이의 통신은 버스 (212, 242) 에 의해 용이하게 될 수도 있다. 각각의 프로세서 (206, 236) 와 그 대응하는 외부 저장 매체 (208 및 238) 및 다른 모듈들 및 회로들 사이의 통신은 하나 이상의 통신 링크들 (222, 224, 226) 에 의해 용이하게 실시될 수도 있다. 본원에 개시된 특정 양태들은 버스들 (212, 242) 및 통신 링크 (220) 양쪽 모두에 적용가능하다. 통신 링크 (220) 는 산업 또는 다른 표준에 따라서, 제 1 IC 디바이스 (202) 및 제 2 IC 디바이스 (230) 사이에서 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수도 있다. 산업 표준들은 애플리케이션 고유의 것일 수도 있다.
본원에 개시된 특정 양태들에 따르면, 데이터 반전 (data inversion; DI) 인코딩 기술은 n-비트 데이터의 병렬 송신을 수반하는 바이너리 시그널링 기술들에서 전력을 보존하도록 채용될 수도 있다. 일 예에서, DI 인코딩은 4-PAM 바이너리 시그널링 토폴로지에 있어서 송신된 비제로 멀티-비트 심볼들 ('11', '10', 또는 '01') 의 수를 감소시키기 위해 적용될 수도 있다. 일부 예들에서, 이를 테면, 그라운드 레퍼런스된, 종단된, 단일단 통신 데이터 링크들에서, 데이터 반전은, 프라이머리 비트가 전류 또는 전압의 상위 레벨들을 제어하는 경우 프라이머리 비트가 최소한의 하드웨어 복잡도에서 전력 절감들을 최적화하기 위해 MSB 일 때, 프라이머리 비트가 논리 '1' (예를 들어, '11' 또는 '10') 로 설정되는 심볼들로 제한될 수도 있다.
프라이머리 비트는 멀티-비트 심볼의 다른 비트들의 대응하는 시그널링 상태들 보다 더 큰 전력을 인출하는 하나 이상의 시그널링 상태들을 갖는 멀티-비트 심볼의 비트일 수도 있다. 일부 예들에서, 프라이머리 비트는 멀티-비트 심볼의 MSB 또는 LSB 일 수도 있다. 프라이머리 비트가 MSB 일 때, 세컨더리 비트는 LSB 일 수도 있다. 프라이머리 비트가 LSB 일 때, 세컨더리 비트는 MSB 일 수도 있다. 세컨더리 비트는 멀티-비트 심볼에서 다른 비트일 수도 있다. 일부 경우들에서, 세컨더리 비트는 멀티-비트 심볼에서의 다른 나머지 비트들에서의 (즉, 프라이머리 비트 이외의) 대응하는 시그널링 상태들보다 더 큰 전력을 인출하는 시그널링 상태들을 가질 수도 있다.
도 3 은 통신 링크 (300) 와 연관된 전력 소비를 제한하기 위하여 DI 방식, 이를 테면, 데이터 반전 직류 방식을 이용하여 구현될 수도 있는 통신 시스템 (300) 의 일반 예를 예시하는 블록 개략도이다. DI 는 송신된 데이터에 나타내는 "1들" 또는 "0들"의 확률을 감소시킴으로써 전력 소모를 제한할 수도 있다. 통신 시스템 (300) 에서, 인코더 (304) 는 n-비트 병렬 입력 데이터 (302a-302n) 를 모니터링하도록 구성될 수도 있다. 인코더 (304) 는 데이터 비트들 (302a-302n) 의 반 이상이 원하지 않는 값을 가질 때 송신되기 전에 입력 데이터 (302a-302n) 를 반전시킬 수도 있다. 원하지 않는 값은 다른 값들 보다 더 큰 전류 흐름을 야기하는 값일 수도 있다. 예를 들어, 각각의 데이터 비트 (302a-302n) 에서의 원하지 않는 값은 논리 '0' 이 전류를 흐르게 하고 논리 '1' 이 전류를 흐르지 않게 하면 논리 '0' 일 수도 있다. 각각의 데이터 비트 (302a-302n) 에서의 원하지 않는 값은 논리 '1' 이 전류를 흐르게 하고 논리 '0' 이 전류를 흐르지 않게 하면 논리 '1' 일 수도 있다. 본원에 설명된 특정 예들에서, 논리 '1' 은 전류를 흐르게 하고 논리 '0' 은 전류가 거의 흐르지 않거나 전혀 흐르지 않게 하는 것으로 취해진다.
또한 반전 플래그 또는 DI 신호로서 지칭될 수도 있는 인코딩 표시자 (314) 는 라인 드라이버 (308) 를 이용하여 물리 버스 (310) 의 하나의 커넥터를 구동시키기 위해 디코더 (312) 에 송신될 수도 있다. 인코딩 표시자 (314) 는 라인 드라이버들 (306a-306n) 및 버스 (310) 를 통하여 디코더 (312) 에 송신되는 병렬 데이터가 인코더 (304) 에 의해 반전되었던 하나 이상의 데이터 엘리먼트들을 포함할 때를 나타낼 수도 있다. 디코더 (312) 는 버스 (310) 로부터 수신되는 임의의 반전된 데이터 엘리먼트들을 재반전시킴으로써 인코딩 표시자에 응답할 수도 있다. 일 예에서, 인코딩 표시자 (314) 는 8-비트 폭 (즉, 바이트) 을 갖는 송신 데이터 (302a-302n) 와 연관될 수도 있고, 8-비트 송신 데이터 (302a-302n) 중 적어도 5 비트들이 원하지 않는 값을 갖는 것으로 결정되면 인코딩 표시자 (314) 가 설정된다. 인코딩 표시자 (314) 가 설정될 때, 인코더는 송신 데이터 (302a-302n) 를 반전시키도록 구성될 수도 있고, 디코더 (312) 는 버스 (310) 로부터 수신된 데이터 (316) 를 반전시키도록 구성될 수도 있다. 디코더 (312) 는 인코더 (304) 에 의해 수행된 임의의 반전들일 수도 있고, 이에 의해, 인코더 (304) 의 입력 (302a-302n) 의 표현 및/또는 진본 (true copy) 인 출력 (318a-318n) 을 생성한다. 일부 예들에서, 인코더 (304) 가 입력 데이터 (302a-302n) 를 반전시켜야 하는지의 여부의 결정은 인코더 (304) 의 입력 (302a-302n) 과 병렬로 송신되는 16, 32 또는 64 비트 워드에서의 하나 이상의 다른 바이트들의 고려 요건을 포함할 수도 있다. 일부 경우들에서, 버스 폭은 2 개의 병렬 비트들 또는 신호 라인들 만큼 협소할 수도 있다.
도 4 는 도 3 의 통신 링크 (300) 의 동작의 특정 양태들을 예시하는 타이밍도 (400) 이다. 타이밍도는 n 내지 n+7 로 넘버링되는, 클록 사이클들의 시퀀스에서 송신되는 8 개의 바이트들의 시퀀스가 통신 링크 (300) 를 통한 송신을 위하여 미가공 데이터 (402) 로서 인코더 (304) 에 의해 수신되는 일 예에 관련된다. 각각의 바이트는 타이밍도 (400) 에서, 0-7 로 넘버링되는 8 개의 비트들을 포함한다. 인코더 (304) 는 그 바이트에 대하여 반전이 수행되어야 하는지를 결정하기 위해 각각의 바이트를 조사할 수도 있다. 일 예에서, 데이터 통신 버스 (310) 의 데이터 라인을 통하여 전송된 각각의 논리 '1'은 각각의 논리 '0' 보다 더 큰 전력 소모와 연관된다. 디코더 (304) 는 논리 '1' 상태로 설정된 5 이상의 비트들을 포함하는 임의의 바이트를 반전시킬 수도 있다. 이 방식 하에서, 미가공 데이터 (402) 에서의 제 2 바이트 (404) 는 반전 없이 송신되고, 제 4 바이트 (406) 는 송신 전에 반전된다. DI 데이터 (412) 에 도시된 바와 같이, 시퀀스 (414) 에서의 제 2 바이트는 변경되지 않고, 제 4 바이트 (416) 는 인코더 (304) 에 의한 프로세싱 후에 반전된다. DI 데이터 (412) 의 반전 상태는 DI 데이터 (412) 와 병렬로 송신되는 DI 신호 (410) (즉, 인코딩 표시자 (314)) 에 반영된다. 따라서, DI 신호 (410) 는 제 2 바이트 (414) 가 송신될 때, 타임 슬롯 (424) 에서 논리 '0' 에 있고, 제 4 바이트 (416) 가 송신될 때, 타임 슬롯 (426) 에서 논리 '1' 에 있다.
DI 인코딩 방식의 효과는 버스 (310) 의 데이터 라인 상에서 논리 상태 '1' 의 총수 (408) 를 연산함으로써 평가될 수도 있다. 로우 데이터 (402) 의 8 바이트들에서, 31 개의 논리 '1' 상태들의 총수가 발생하고, 반전 후에 17 개의 논리 '1' 상태들의 총수가 DI 데이터 (412) 에서 발생한다. 그러나, 전력 소모에서의 절감들은 DI 신호 (410) 에서 송신되는 논리 '1' 의 총수만큼 오프셋된다. 이 예에서, 5 개의 논리 '1'들은 DI 신호 (410) 에서 송신되고, DI 데이터 (412) 를 송신함으로써 얻어지는 논리 상태 '1'들에서의 감소분은 9 개의 송신된 상태들이며, 미가공 데이터 (402) 에서의 논리 '1'들의 수와 DI 데이터 (412) 와 DI 신호 (410) 에서의 논리 '1'들의 결합된 수 사이의 차이로서 연산된다. 전력 소모에서의 감소는 송신된 논리 '1'들의 수와 직접 관련을 가질 수도 있다. 그러나, 일부 데이터 인코딩 방식들에서는, 특정 비트들은 다른 비트들보다 더 큰 전력 레벨들과 연관될 수도 있고, DI 인코딩 방식의 변형들은 하드웨어 복잡도에서의 제한된 증가와 함께 상당한 전력 감소들을 생성할 수도 있다.
본원에 개시된 특정 양태들에 따르면, 변경된 DI 인코딩 방식은 멀티-레벨 데이터 인코딩으로 채택될 수도 있다. 도 5 는 멀티-레벨 라인 드라이버 (502) 에 대한 모델 회로 (500) 를 예시하는 다이어그램을 포함하며, 하나의 대응하는 멀티-레벨 데이터 인코딩 방식에서 데이터를 인코딩하는데 이용가능한 4 개의 전압 상태들 (522, 524, 526 및 528) 을 예시하는 그래프 (514) 를 또한 포함한다. 송신기측 라인 드라이버 (502) 는 종단된 멀티-레벨 4-PAM 통신 링크에서 송신 라인 (510) 을 구동시키도록 적응될 수도 있다. 드라이버 회로 (502) 는 스위치들 (508) 의 페어의 구성을 통하여 4 개의 전압 상태들 (522, 524, 526 및 528) 각각을 생성하기 위해 인코더 (예를 들어, 도 3 의 인코더 (304)) 에 의해 제어될 수도 있다.
데이터는 2 개의 비트들에서 인코딩될 수도 있고, 각각의 비트는 2 개의 스위치들 (504, 506) 중 하나의 스위치의 상태를 제어한다. 일 예에서, 각각의 스위치 (504, 506) 는 스위치의 제어 비트가 논리 '1' 로 설정될 때 개방 상태에 있을 수도 있고, 스위치의 제어 비트가 논리 '0' 으로 설정될 때 폐쇄 상태에 있을 수도 있다. 다른 예에서, 각각의 스위치 (504, 506) 는 스위치의 제어 비트가 논리 '1' 로 설정될 때 폐쇄 상태에 있을 수도 있고, 스위치의 제어 비트가 논리 '0' 으로 설정될 때 개방 상태에 있을 수도 있다. 폐쇄 상태에서, 각각의 스위치 (504, 506) 는 연관된 전류 소스 (514, 516) 로부터의 전류가 송신 라인 (510) 과 송신 저항 (512) 을 통하여 흐르게 한다. 제 1 전류 소스 (504) 는 제 2 전류 소스 (506) 보다 덜 전류를 생성한다. 하나의 스위치 (506) 는 다른 세컨더리 비트 스위치 (504) 가 폐쇄될 때 야기되는 전류 레벨보다, 폐쇄될 때 송신 라인 (510) 을 통하여 (제 2 전류 소스 (516) 로부터) 더 큰 전류 레벨이 흐르게끔 하기 때문에 프라이머리 비트에 의해 제어될 수도 있다. 송신 라인 (510) 및 터이네이션 저항 (512) 에서의 전류 흐름은 수신기에서 수신된 신호 (518) 의 전압 레벨을 결정한다.
예시된 예에서, 제 1 전류 소스 (514) 는 로우 임피던스에 접속될 때 전류 유닛을 소싱 또는 싱크 (sink) 할 수도 있는 한편 제 2 전류 소스 (516) 는 부하 임피던스에 접속될 때 2 전류 유닛들을 소싱 또는 싱크한다. 전류 유닛에 대응하는 암페어 수는 애플리케이션에 의해 결정될 수도 있다. 스위치들 (508) 은 0 유닛들, 1 유닛, 2 유닛들 및 3 유닛들을 포함하는 4 개의 전류 레벨들 사이에서 선택할 수도 있다. 이 설명의 목적을 위하여, 제 1 전류 소스 (514) 는 멀티-비트 데이터 심볼의 세컨더리 비트를 인코딩하는데 이용될 수도 있고, 제 2 전류 소스 (516) 는 멀티-비트 데이터 심볼의 프라이머리 비트를 인코딩하는데 이용될 수도 있다. 일부 경우들에서, 다중-상태 신호에서의 전압차들 또는 전류 레벨들은 균일할 수도 있다. 즉, 전류 소스들은 서로의 2진 가중된 또는 정확한 배수들이지 않을 수도 있다.
부하 임피던스는 송신 라인 (510) 과 종단 저항 (512) 의 결합된 저항을 포함할 수도 있고, 여기에서 종단 저항은 제 1 소스 전류 (504) 와 제 2 소스 전류 (506) 에 의해 제공된 전류를 전도할 수도 있는 와이어의 수신단에 접속된 저항기를 포함할 수도 있다. 수신기에서의 출력 신호 (514) 의 전압 (Vout) 은 종단 저항의 저항 (Rterm) 과 종단 저항기에서 흐르는 전류 (Istate) 의 곱으로서 결정될 수도 있다.
4-PAM 구성에서, 통신 링크는 각각의 신호 레벨 (522, 524, 526 및 528) 에서의 상이한 전력 량들을 소모함을 알아야 한다. 종단 저항 (512) 이 드라이버 회로 (502) 에 의해 소모되는 전력의 전부 또는 실질적으로 전부를 소모하는 간단한 경우에, 각각의 상태에 대한 전력은 (Istate)2 x (Rterm) 으로서 계산될 수도 있다. 명목상, 2-비트 데이터 심볼들에 대해 어떠한 전력도 소모되지 않고, 통신 링크에 의해 소모되는 전력은 전류 흐름을 증가시키는데, 이는 2-비트 데이터 심볼의 프라이머리 비트 및 세컨더리 비트와 연관된 전류들이 적절한 신호 레벨을 형성하도록 종단 저항 (512) 양단에 걸쳐 합산되기 때문이다. 따라서, 상당히 더 큰 전력 감소들은 2-비트 데이터 심볼의 세컨더리 비트보다는 2-비트 데이터 심볼의 프라이머리 비트를 반전시키는 것으로부터 얻어질 수도 있다.
도 6 은 DI 를 구현하도록 구성된 4-PAM 인코더 (604) 의 간단한 예를 예시하는 블록 개략도 (600) 이다. 인코더 (604) 는 세컨더리 비트 (602a) 와 프라이머리 비트 (602b) 를 갖는 2-비트 심볼 (602) 을 수신하며, 병렬 버스 (614) 의 하나의 커넥터를 통하여 수신기로 4-레벨 출력 신호 (606) 를 송신한다. 수신기는 멀티-비트 심볼 (618) 을 출력으로서 형성하기 위해 인코더 (604) 의 출력 (606) 을 수신하여 디코딩하는 4-PAM 디코더를 포함할 수도 있다.
인코더 (604) 는 입력들 전부 보다는 적은 수가 반전을 겪게 되는 변형된 DI 방식을 구현하도록 구성될 수도 있다. 도 6 의 간략화된 예에서, 세컨더리 비트 (602a) 및 프라이머리 비트 (602b) 를 포함하는 비트들의 페어가 데이터 심볼 (602) 에서 수신되지만, 단지 프라이머리 비트 (602b) 만이 반전을 위해 고려된다. 수신 로직 (620) 은 프라이머리 비트 (602b) 의 상태를 결정하고 프라이머리 비트 (602b) 가 송신을 위하여 반전되어야 하는지의 여부를 결정한다. 프라이머리 비트 (602b) 가 반전되면, 인코딩 표시자 (608) 가 설정되어, 통상 별도의 신호로서 수신기에 송신된다. 일부 예들에서, 반전 로직 (620) 은 프라이머리 비트 (602b) 가 반전되어야 할지의 여부를 결정할 때 입력 심볼 (602) 에서의 비트들 (602a 및 602b) 양쪽 모두의 상태를 고려할 수도 있다. 일부 예에서, 프라이머리 비트 (602b) 반전은 하나 이상의 최하위 비트들의 상태와 무관하게, 프라이머리 비트 (602b) 가 논리 '1' 상태에 있을 때 발생한다. 일부 경우들에서, 인코딩 표시자 (608) 가 2-레벨 신호로서 송신될 수 있기 때문에 전력 소모는 감소될 수도 있고 회로는 단순화될 수도 있다. 다른 예에서, 입력 심볼 (602) 이 2 보다 큰 비트들을 포함할 때 또는 복수의 심볼들이 송신될 때를 포함하여, 2 이상의 비트들의 상태가 고려될 수도 있다. 4-PAM 통신 링크는 현재 개시된 DI 기법의 비교적 간단한 예를 제시한다. 그러나, 도 6 에 예시된 원리들은, 4-PAM 2-비트 데이터 심볼들에서 프라이머리 비트 (602) 및 세컨더리 비트 (604) 양쪽 모두에, 8-PAM 3-비트 데이터 심볼들에서 하나 이상의 비트들에 DI 를 적용하는 방식들, 그리고 다른 보다 고차 상태의 인코딩 방식을 포함한 보다 복잡한 코딩 방식들에 그리고 멀티-와이어 4-PAM 또는 8-PAM 시스템들에 대하여 적용될 수 있다.
도 7 은 변형된 DI 인코딩 방식을 이용하여 구현되는 통신 시스템 (700) 의 일 예를 예시하는 블록 개략도이다. 인코더 (704) 는 제 1 4-레벨 인코더/라인 드라이버 (708) 를 이용하여 4-PAM 멀티-레벨 신호 (718) 에서 2-비트 입력 심볼 (702) 을 인코딩하도록 구성된다. DI 는 입력 심볼의 프라이머리 비트 (702b) 와 세컨더리 비트 (702a) 의 양방 또는 일방 상에서 구현될 수도 있다. 프라이머리 DI 인코딩 회로 (704b) 는 입력 심볼 (702) 의 프라이머리 비트 (702b) 를 핸들링하는 한편, 세컨더리 DI 인코딩 회로 (704a) 는 입력 심볼 (702) 의 세컨더리 비트 (702a) 를 핸들링하도록 구성된다. DI 인코딩 회로들 (704a 및 704b) 은 인코딩 표시자들 (706a 및 706b) 의 페어를 형성하고, 이 표시자들은 2-비트 인코딩 표시자로서 지칭될 수도 있다. 인코딩 표시자들 (706a 및 706b) 은 인코딩 표시자들 (706a 및 706b) 의 페어를 나타내는 멀티-레벨 인코딩 표시자 신호 (716) 를 형성하는 제 2 4-레벨 인코더/라인 드라이버 (710) 에 제공된다. 제 2 4-레벨 인코더/라인 드라이버 (710) 는 제 1 4-레벨 인코더/라인 드라이버 (708) 와 동일한 유형의 드라이버로 이루어질 수도 있다.
멀티-레벨 인코딩 표시자 신호 (716) 는 도 8 에 예시된 바와 같이, 4 개의 전압 상태들 (800, 802, 804 및 806) 에서 세컨더리 비트 인코딩 표시자 (706a) 및 프라이머리 비트 인코딩 표시자 (706b) 를 인코딩할 수도 있다. 일 예에서, 세컨더리 인코딩 표시자 (706a) 는 제 2 4-레벨 인코더/라인 드라이버 (710) 에 의해 인코딩된 심볼의 세컨더리 비트로서 제공되고, 프라이머리 인코딩 표시자 (706b) 는 제 1 4-레벨 인코더/라인 드라이버 (710) 에 의해 인코딩된 심볼의 프라이머리 세컨더리 비트로서 제공된다. 이 예에서, 송신된 인코딩 표시자 신호 (716) 는 어떠한 비트도 반전되지 않을 때 '00' 상태 (800) 에 있을 수도 있고, 입력 심볼 (702) 의 세컨더리 비트 (702a) 만이 반전될 때 '01' 상태 (802) 에 있을 수도 있고, 입력 심볼 (702) 의 프라이머리 비트 (702b) 만이 반전될 때 '10' 상태 (804) 에 있을 수도 있고, 입력 심볼 (702) 의 세컨더리 비트 (702a) 와 프라이머리 비트 (702b) 양쪽 모두가 반전될 때 '11' 상태 (806) 에 있을 수도 있다.
입력 심볼 (702) 의 프라이머리 비트 (702b) 와 세컨더리 비트 (702a) 에서의 '1'들 또는 '0'들의 발생 빈도에 영향을 줄 수도 있는 데이터의 특성들 및/또는 송신되는 데이터의 유형에 기초하여 다른 인코딩 표시자 인코딩 방식들이 이용될 수도 있다.
8-비트 병렬 버스의 평균 전력 소모량은 DI 가 프라이머리 비트에 적용될 때 4-PAM 신호에 대해 21.1% 초과만큼 감소될 수 있다. DI 가 2-비트 데이터 심볼들에서의 프라이머리 비트 및 세컨더리 비트 양쪽 모두에 이용될 때, 8-비트 병렬 버스에 대한 전력 소모에서의 감소량은 29.1% 보다 더 크게 감소될 수 있다. 일부 구성들에서, 간단한 바이너리 데이터 인코딩 표시자는 프라이머리 비트 반전에 대하여 채택될 수도 있다. 일부 경우들에서, 멀티-레벨 시그널링이 이용될 때 수신기에 의해 경험될 수도 있는 증가된 전력 소모를 밸런싱하기 위해 절충안이 적용된다. 예를 들어, 수신기 전력 소모량은 전체적인 시그널링 전력의 미소분만을 수신기가 소모하는 경우에도 4-PAM 토폴로지에서 50% 의 팩터만큼 증가할 수도 있다.
본원에 개시된 특정 양태들에 따르면, 통신 링크와 연관된 시그널링 전력은 인코딩 동안에 프라이머리 비트와 세컨더리 비트 비트들을 선택적으로 스왑함으로써 추가로 감소될 수도 있다. 도 9 는 모듈들 및/또는 회로들 (900) 이 도 10 의 흐름도 (1000) 에서 예시되는 프로세스에 따라 데이터 반전 및 비트 스왑의 조합 (DI+BS) 을 수행하도록 구성되는 일 예를 예시한다. 일 예에서, 폭 W 을 갖는 버스는 4-PAM 을 이용하여 인코딩된 데이터를 반송하도록 구성된다. 데이터는 단일 송신 클록 사이클에서 송신되는 멀티-비트 입력 심볼들 (902) 의 세트로서 제공된다. 심볼들 중 세트에 대한 버스 비트들의 할당은 송신도는 데이터의 특성들 및/또는 애플리케이션에 따라 선택될 수도 있다. 일 예에서, 할당이 순차적으로 행해져, 제 1 심볼이 버스의 2 최하위 비트들을 포함하고, 제 2 심볼이 다음 2 개의 최하위 비트들을 포함하는 것 등으로 이루어진다.
심볼들의 각각의 세트에 대하여 송신되는 프라이머리 비트들 (902b) 에서의 복수의 논리 '1' 들은 제 1 합산 회로 또는 모듈 (904) 을 이용하여 합산된다 (1002). 심볼들의 각각의 세트에 대하여 송신되는 세컨더리 비트들 (902a) 에서의 복수의 논리 '1' 들은 제 2 합산 회로 또는 모듈 (906) 을 이용하여 합산된다 (1004). 회로 (900) 는 논리 '1' 로 설정되는 복수의 프라이머리 비트들 (902b) 을 나타내는 제 1 합산 회로 또는 모듈 (904) 의 출력을, 논리 '1' 로 설정되는 복수의 세컨더리 비트들 (902a) 을 나타내는 제 2 합산 회로 또는 모듈 (906) 의 출력에 비교하는 (1006) 제 1 논리적 또는 수학적 비교기 (908) 를 포함할 수도 있다.
논리 '1' 프라이머리 비트들 (902b) 의 합이 논리 '1' 세컨더리 비트들 (902a) 의 합을 초과함을 제 1 비교기 (908) 의 출력이 나타내거나, 또는 논리 '1' 상태에서의 세컨더리 비트들 (902a) 의 프랙션이 1/2 보다 크지 않다고 (즉, 논리 '1' 세컨더리 비트들 (902a) 의 합이 버스 폭의 1/2 (W/2) 보다 크지 않음) 이 결정되면 (1008), 프라이머리 비트들 (902b) 및 세컨더리 비트들 (902a) 를 스왑함이 없이, DI 인코딩 프로세스가 수행된다 (1020).
논리 '1' 프라이머리 비트들 (902b) 의 합이 논리 '1' 세컨더리 비트들 (902a) 의 합보다 작음을 제 1 비교기 (908) 의 출력이 나타내거나, 또는 논리 '1' 상태에서의 세컨더리 비트들 (902a) 의 프랙션이 1/2 보다 크다면, 입력 세컨더리 비트들 (902a) 이 반전되고 (1010) 출력 프라이머리 비트들 (930b) 로서 제공되는 한편, 입력 프라이머리 비트들 (902b) 이 출력 세컨더리 비트들 (930a) 로서 제공되며, 인코딩 표시자 신호로서 인코딩된 인코딩 표시 심볼 (EISym)(932) 의 프라이머리 비트 (932b) 는 스왑이 발생함을 표시하기 위해 논리 '1' 로 설정된다. 일 예에서, 이 스왑은 제 1 비교기 (908) 와 제 1 비교기 (910) 의 결과들을 결합하여 스왑 신호 (928) 를 얻는 논리 게이트에 의해 제어되는 멀티플렉서들 (924, 926) 을 이용하여 실시되며, 이 스왑 신호는 또한 EISym (932) 의 프라이머리 비트 (932b) 로서 서브한다. 입력 세컨더리 비트들 (902a) 의 선택적 반전은 스왑 신호 (928) 에 의해 제어되는 멀티플렉서들 (918) 을 이용하여 구현될 수도 있으며, 스왑 신호는 입력 세컨더리 비트들 (902a) 과, 인버터들 (920) 에 의해 제공된 입력 세컨더리 비트들 (902a) 의 반전된 버전 사이에서 선택한다.
출력 프라이머리 비트들 (930b) 이 반전된 입력 세컨더리 비트들 (902a) 에 대응할 때 (즉, 스왑이 표시될 때), 입력 프라이머리 비트들 (902a) 을 반전시킬지의 여부의 결정 (1012) 은 제 3 비교기 회로 또는 모듈 (912) 의 출력에 의해 표시되는 논리 '1' 로서 설정되는 복수의 입력 프라이머리 비트들 (902b) 에 기초할 수도 있다. 입력 프라이머리 비트들 (902b) 의 프랙션이 1/2 보다 크면, 입력 프라이머리 비트들 (902b) 은 반전되고 (1010) 출력 세컨더리 비트들 (930a) 로서 제공되며, EISym (932) 의 세컨더리 비트 (932a) 가 설정된다. 입력 프라이머리 비트들 (902b) 의 프랙션이 1/2 보다 크지 않으면, 입력 프라이머리 비트들 (902b) 은 반전없이 출력 세컨더리 비트들 (930a) 로서 제공되며 (1018), EISym (932) 의 세컨더리 비트 (932a) 가 클리어된다. 일 예에서, 입력 프라이머리 비트들 (902b) 의 선택적 반전은 입력 프라이머리 비트들 (302b) 과, 인버터들 (916) 에 의해 제공되는 입력 프라이머리 비트들 (902b) 의 반전된 버전을 수신하는 멀티플렉서들 (914) 을 이용하여 구현될 수도 있다.
DI 인코딩이 프라이머리 비트들 (902b) 과 세컨더리 비트들 (902a) 을 스왑함이 없이 수행될 때 (1020), EISym (932) 의 프라이머리 비트들 (932b) 이 클리어되고 (1022), 입력 세컨더리 비트들 (902a) 이 반전 없이 출력 세컨더리 비트들 (930a) 로서 제공된다. 입력 프라이머리 비트들 (902b) 의 반전 상태는 제 3 비교기 회로 또는 모듈 (912) 의 출력에 의해 표시되는 논리 '1' 로서 설정되는 복수의 입력 프라이머리 비트들 (902b) 에 기초하여 결정될 수도 있다 (1024). 입력 프라이머리 비트들 (902b) 의 프랙션이 1/2 보다 크면, 입력 프라이머리 비트들 (902b) 은 반전되고 (1028) 출력 프라이머리 비트들 (930B) 로서 제공되며, EISym (932) 의 세컨더리 비트 (932a) 가 설정된다. 입력 프라이머리 비트들 (902b) 의 프랙션이 버스폭의 1/2 보다 크지 않으면, 입력 프라이머리 비트들 (902b) 은 반전없이 출력 프라이머리 비트들 (930b) 로서 제공되며 (1026), EISym (932) 의 세컨더리 비트 (932a) 가 클리어된다.
인코딩 표시자 신호 (932) 는 프라이머리 비트들 (902b) 과 세컨더리 비트들 (902a) 가 스왑되어야 하는지의 여부 또는 세컨더리 비트들이 반전되어야 하는지의 여부를 수신기에게 표시하는 정보를 제공한다. 특정한 DI+BS 알고리즘들에서, 프라이머리 비트들 (902b) 과 세컨더리 비트들 (902a) 은, 세컨더리 비트들 (902a) 이 프라이머리 비트들 (902b) 보다 더 높은 전력 상태에 있을 때, 그리고 더 높은 전력 상태에 있는 세컨더리 비트들 (902a) 의 프랙션이 1/2보다 더 클 때 스왑된다. 따라서, 세컨더리 비트들 (902a) 은, 이들 DI+BS 알고리즘들이 이용될 때 스왑이 발생하면 반드시 반전되어야 한다. 도 11 은 DI+BS 알고리즘이 이용될 때 인코딩 표시자 신호를 인코딩하는데 이용될 수도 있는 멀티-레벨 인코딩 방식의 일 예를 예시한다. 이 예에서, 스왑 제어 신호 (928) 가 EISym (932) 의 프라이머리 비트 (932b) 로서 이용되고, 프라이머리 비트들 (902b) 과, 반전 로직 (916) 에 의해 형성된 프라이머리 비트들 (902b) 의 버전 사이에서 선택하기 위해 이용되는 제어 신호 (934) 는 EISym (932) 의 세컨더리 비트 (932a) 로서 제공된다. EISym (932) 로부터 유도되는 인코딩 표시자 신호는 각각의 송신 간격 동안에 4 개의 상태들 (1100, 1102, 1104 또는 1106) 사이에서 스위칭할 수도 있고, 여기에서, 송신 간격은 송신 클록 사이클 또는 에지에 대응할 수도 있다.
도 11 에 예시된 멀티-레벨 인코딩 방식에 따르면, 인코딩 표시자 신호는 비트들이 반전 또는 스왑되지 않을 때 '00' 상태에 있고, 프라이머리 비트들 (902b) 이 스왑 없이 반전될 때 '01' 상태에 있다. 프라이머리 비트들 (902b) 과 세컨더리 비트들 (902a) 이 스왑될 때, 인코딩 표시자 신호는 프라이머리 비트들 (902b) 이 반전되지 않을 때 '10' 상태에 있거나 또는 프라이머리 비트들 (902b) 이 반전될 때 '11' 상태에 있다. 인코딩 표시자 신호가 '10' 상태 또는 '11' 상태에 있을 때, 이는 세컨더리 비트 (902b) 가 반전되었다고 추론될 수 있다.
DI+BS 인코딩 회로, 이를 테면, 도 9 에 도시된 회로 (900) 는 본원에 설명된 특정 인코딩 방식들을 포함한 달른 인코딩 방식들을 지원하도록 구성 또는 적응될 수도 있다. 예를 들어, 프라이머리-투-세컨더리 비트들 비교 소자 (908) 을 제거 또는 디스에이블시킴으로써, 또는 출력 멀티플렉서들 (924 및 926) 이 비스왑된 출력 구성을 선택하게 하도록 비교 소자 (908) 의 출력을 강제시킴으로써, 스왑없이 멀티-비트 심볼의 프라이머리 비트들 및 세컨더리 비트들 양쪽 모두에 DI 가 적용될 수도 있다. 일 예에서, AND 게이트 (922) 는 인코딩 표시자 신호에서의 조합을 위하여 세컨더리 비트 비교/버스 폭 비교 (910) 의 출력을 제공하도록 인에이블될 수도 있다. 이 축소된 형태에서, 비교기 (910) 의 출력은 멀티플렉서 (918) 를 제어할 수도 있고 세컨더리 비트 경로에 인코딩 표시자를 제공할 수도 있고, 그 후, 프라이머리 비트 출력 (903b) 및 세컨더리 비트 출력 (930a) 은 멀티플렉서들 (914 및 918) 의 출력을 나타낼 수도 있다. 특정 논리 게이트들 및 디바이스들이 물리적으로 제거될 수도 있는 한편, 프로세싱 디바이스 또는 데이터 인코딩 제어기에 의해 제어되는 제어 신호들을 이용하여 논리 게이트들 및 디바이스들을 디스에이블시킴으로써 대안의 인코딩 방식들이 실현될 수도 있다. 다른 예에서, DI 방식은 프라이머리 비트들로 제한될 수도 있고 세컨더리 비트들은 다중-상태 인코더에 직접 패스된다.
도 12 는 도 10 의 흐름도 (1000) 에서 예시되는 프로세스에 따라 DI+BS 인코딩 방식을 이용하여 생성되는 4-PAM 신호들을 수신 및 디코딩하도록 구성되는 하나 이상의 모듈들 및/또는 회로들을 포함하는 간략화된 디코더 (1200) 를 예시한다. 대응하는 4-PAM 디코더들 (1204) 에 의해 버스로부터 수신되는 입력 신호들 (1202) 은 추가로 프로세싱될 수도 있는 멀티-비트 심볼들 (1206) 의 세트로 디코딩될 수도 있다. 추가적인 프로세싱은 4-PAM 인코딩 표시자 디코더 (1214) 에 의해 디코딩된 4-PAM 인코딩 표시자 신호 (1212) 에 의해 제어된다. 4-PAM 인코딩 표시자 신호 (1214) 는 도 10 의 흐름도 (1000) 에서 설명된 알고리즘에 의해 상태들이 정의되는 프라이머리 비트와 세컨더리 비트를 갖는 2-비트 심볼 인코딩 표시자 (1216) 를 추출한다.
제어 로직 (1218) 은 데이터의 세컨더리 비트들 (1206a) 및 프라이머리 비트들 (1206b) 이 출력 심볼들 (1226) 로서 제공되기 전에 반전 및/또는 스왑되어야 하는지의 여부를 결정하는 제어 신호들 (1220, 1222 및 1224) 을 제공하도록 구성될 수도 있다. 제어 로직 (1218) 은 인코딩 표시자 (1216) 의 각각의 가능한 값에 대하여 수행될 동작들을 리스트하는 표 1 에 의해 정의되는 동작들에 따라 제어 신호들 (1220, 1222 및 1224) 을 제공할 수도 있다.
Figure 112016057045765-pct00001
일 예에서, 제어 로직 (1218) 은 수신된 프라이머리 비트들 (1206b) 을 반전시키는 프라이머리 비트 반전 로직 (1208b) 을 제어하는 프라이머리 비트 반전 제어 신호 (1220), 수신된 세컨더리 비트들 (1206a) 을 반전시키는 세컨더리 비트 반전 로직 (1208a) 을 제어하는 세컨더리 비트 반전 제어 신호 (1222), 및 스위칭 매트릭스 또는 멀티플렉서들 (1210) 로 하여금, 출력 심볼들 (1226) 의 세컨더리 비트 (1226a) 및 프라이머리 비트 (1226b) 로서 서브하는 세컨더리 비트 반전 로직 (1208a) 과 프라이머리 비트 반전 로직 (1208b) 사이에서 선택하게 하는 스왑 제어 신호 (1224) 를 제공할 수도 있다. 제어 로직 (1218) 은 다른 DI 또는 DI+DS 인코딩 방식들의 사용을 허용하도록 필드 프로그래밍가능할 수도 있는 결합 로직으로서 제공될 수도 있다.
도 13 은 DI+BS 인코딩의 이용으로부터 생길 수도 있는 특정 이점들을 예시하는 다이어그램 (1300) 이다. 8-와이어 버스를 통한 송신을 위하여 인코딩될 미가공 데이터 (1302) 의 시퀀스는 도 9 에 예시된 DI+BS 회로 (900) 와 같은 로직에 제공된다. 각각의 클록 사이클은 미가공 데이터 (1302) 와 연관된 전류 또는 전압의 유닛들의 수로서 표현되는, 대응하는 송신 라인에 대한 인코딩 레벨로서 묘사된다. 이 설명의 목적으로, 2-비트 인코딩 방식이 취해짐으로써, 프라이머리 비트가 MSB 이고, 전류 또는 전압의 2 유닛의 바이너리 멀티플라이어로서 인코딩되며 세컨더리 비트가 LSB 이며, 전류 또는 전압의 1 유닛의 바이너리 멀티플라이어로서 인코딩된다. 따라서, 2-비트 미가공 심볼은 전압 또는 전류의 0, 1, 2 또는 3 으로서 각각 인코딩되는 값들 (00, 01, 10 또는 11) 을 가질 수도 있다. 따라서, 예를 들어, 미가공 데이터 (1302) 의 시퀀스의 일부분은 병렬 버스의 1 와이어를 통하여 클록 사이클들의 시퀀스에서 송신되는 상태들 (1304a-1304d) 의 시퀀스를 포함할 수도 있다. 예시된 바와 같이, 상태들 (1304a-1304d) 의 시퀀스는 전류 또는 전압의 2 유닛들, 0 유닛들, 3 유닛들 및 1 유닛의 인코딩 상태들을 각각 반영할 수도 있다. 미가공 데이터 (1302) 와 연관된 전력은 8-와이어 버스를 통하여 데이터를 송신하는데 이용되는 전류 또는 전압 (1318) 의 유닛들의 총 수에 의해 표현될 수도 있다. 일부 예들에서, 레벨들의 합의 제곱은 시그널링 전력에 정비례한다. 미가공 데이터에 대해, 확장된 전류 또는 전압 (1308) 의 유닛들의 총 수는 113 유닛들이다.
미가공 인코딩된 데이터 (1302) 의 시퀀스는 본원에 설명된 특정 양태들에 따라 DI+BS 데이터 (1312) 를 형성하도록 DI+BS 회로 (900) 에 의해 프로세싱될 수도 있다. DI+BS 데이터 (1312) 는 그 후, 대응하는 송신 라인들을 인코딩하기 위해 이용될 수도 있다. 묘사된 예에서 확장된 전류 또는 전압 (1318) 의 유닛들의 총 수는 인코딩 표시자 신호 (1310) 를 운반하는 송신 라인을 인코딩하는데 필요한 유닛들의 수 (14) 를 포함하여 74 개의 유닛들이다. 묘사된 예에서, 41.2% 전력 감소분이 DI+BS 인코딩의 이용을 통하여 얻어진다. 도 14 는 도 13 에 도시된 예에 관련되어 설명된 미가공 데이터 (1302) 및 DI+BS 인코딩된 데이터 (1312) 에 대한 각각의 사이클 동안에 송신되는 평균 신호 전류 레벨을 예시하는 그래프 (1400) 이다.
도 15 는 본원에 개시된 상이한 인코딩 방식들을 이용하여 얻어진 전력 감소량들에서의 차이들을 예시하는 그래프 (1500) 이다. 그래프 (1500) 는 프라이머리 비트만이 선택적으로 반전되고 인코딩 표시자가 2-레벨 신호로서 송신되는 제 1 DI 인코딩 방식, 프라이머리 비트와 세컨더리 비트 양쪽 모두가 선택적으로 반전되고 인코딩 표시자가 4-레벨 신호에서 송신되는 멀티-비트 심볼인 제 2 DI 인코딩 방식, 및 프라이머리 비트와 세컨더리 비트 양쪽 모두가 선택적으로 반전 및 스왑되고 반전/스왑 플래그가 4-레벨 신호에서 송신되는 멀티-비트 심볼인 제 3 DI 인코딩 방식 (1506) 에 대하여 획득된 전력 소모에서의 감소분들을 나타낸다. 그래프 (1500) 는 버스가 2, 4, 8, 16, 32 및 64 비트 폭들을 가질 때 3 개의 인코딩 방식들 (1502, 1504 및 1506) 에 대한 전력 소모에서의 비교 감소분들을 예시하는 바차트들을 포함한다.
예를 들어, 그래프 (1500) 는 8-비트 버스에 대한 백분율 전력 절감들의 예 (일반적으로 1508 로 표시됨) 를 강조시킨다. 이 예 (1508) 에서 DI 프라이머리 비트 인코딩 방식 (1502) 은 22.1% 전력 절감들을 발생시키고, DI 2-레벨 프라이머리 비트 및 세컨더리 비트 반전 인코딩 방식 (1504) 은 29.1% 전력 절감들을 발생시키는 한편, 프라이머리 비트/세컨더리 비트 반전/스왑 인코딩 방식 (1506) 은 30.9% 전력 절감들을 발생시킨다.
도 3 내지 도 15 에 예시된 원리들은, 각각의 비트가 서로의 배수값들인 전류 또는 전압 레벨에 의해 가중처리되는 DI 를 멀티-비트 데이터 심볼들에 적용하는 방식들을 포함하는 보다 복잡한 코딩 방식들에, 그리고 멀티-와이어 통신 링크에서 송신되는 데이터 심볼들의 조합 또는 데이터 심볼을 표현하는 보다 복잡하는 인코딩 표시자들에 대해 적용될 수 있다. 이 설명에서, 용어 "프라이머리 비트" 및 "세컨더리 비트" 는 세컨더리 비트가 시그널링이 프라이머리 비트 시그널링 보다 더 높은 전력을 소모하는 인코딩 방식에 원리들이 또한 적용하는 경우에도 더 높은 그리고 더 낮은 전류/전력과 각각 연관된다. 프라이머리 비트가 멀티-비트 데이터 심볼들의 임의의 비트로서 선택될 수도 있지만, 특정 예들은 멀티-비트데이터 심볼들의 MSB들인 프라이머리 비트들이다. 또한, 본원에 설명된 특정 예들이 논리 '1'들이 더 큰 전력과 연관된 가정에 기초하고 있음에도 불구하고, 본원에 설명된 개념들, 시스템들, 방법들, 및 장치는 논리 '1'들이 논리 '0'들보다 더 낮은 전력에 연관되는 인코딩 방식들에 적용될 수 있다.
도 16 은 본 발명의 특정 양태들에 따른 데이터 통신 방법을 예시하는 흐름도이다. 일 예에서, 방법은 4-PAM 인코더를 포함하는 디바이스에 의해 수행될 수도 있다. 단계 1602 에서, 디바이스는, 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션, 및 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정할 수도 있다. 제 1 논리 상태에서의 세컨더리 비트를 송신하기 보다는 제 1 논리 상태에서의 프라이머리 비트를 송신하도록 더 큰 전력이 요구될 수도 있다. 프라이머리 비트들 및 세컨더리 비트들은 멀티-비트 데이터 심볼들의 바이너리 인코딩된 비트들일 수도 있다. 제 1 논리 상태에서의 바이너리 인코딩된 비트를 송신하기 보다는 제 2 논리 상태에서의 바이너리 인코딩된 비트를 송신하도록 더 큰 전력이 요구될 수도 있다.
단계 1604 에서, 디바이스는 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성할 수도 있다. 제 2 프랙션이 1/2 보다 더 크고 제 1 프랙션보다 더 클 때, 송신 심볼들 중 프라이머리 비트들은 복수의 입력 데이터 심볼들 중 세컨더리 비트들로부터 유도될 수도 있다. 제 2 프랙션이 1/2 보다 더 크고 제 1 프랙션보다 더 클 때, 송신 심볼들 중 세컨더리 비트들은 복수의 입력 데이터 심볼들 중 세컨더리 비트들로부터 유도될 수도 있다. 제 1 프랙션이 1/2보다 더 클 때 송신 심볼들은 입력 데이터 심볼들 중 프라이머리 비트들을 반전시킴으로써, 복수의 입력 데이터 심볼들로부터 생성될 수도 있다. 제 2 프랙션이 1/2보다 더 클 때 송신 심볼들은 입력 데이터 심볼들 중 세컨더리 비트들을 반전시킴으로써, 복수의 입력 데이터 심볼들로부터 생성될 수도 있다. 제 1 프랙션이 1/2보다 더 크거나 또는 제 2 프랙션이 1/2보다 더 클 때 송신 심볼들은 송신 심볼들 중 프라이머리 비트들을 반전시킴으로써, 복수의 입력 데이터 심볼들로부터 생성될 수도 있다.
단계 1606 에서, 디바이스는 통신 링크 상에서의 송신을 위하여 멀티-레벨 송신 심볼들로서 송신 심볼들을 인코딩하도록 구성되는 하나 이상의 다중-상태 인코더들에 송신 심볼들을 제공할 수도 있다.
본 개시물의 일 양태에서, 송신 심볼들의 시퀀스는 통신 링크의 커넥터 상에서 송신될 수도 있다. 송신 심볼들은 통신 링크 상에서 병렬로 송신될 수도 있다.
본 개시물의 일 양태에서, 인코딩 표시자 신호는, 송신 심볼들 중 프라이머리 비트들이 입력 데이터 심볼들 중 세컨더리 비트들에 대응하는지 그리고 송신 심볼들 중 세컨더리 비트들이 입력 데이터 심볼들 중 프라이머리 비트들에 대응하는지의 여부를 표시하는 멀티-레벨 인코딩 표시자 신호를 얻기 위해 다중-상태 인코더들 중 하나에 제공될 수도 있다.
본 개시물의 일 양태에서, 멀티-레벨 인코딩 표시자 신호 및 멀티-레벨 송신 심볼들은 통신 링크 상에서 하나의 송신 클록 사이클에서 병렬로 송신될 수도 있다. 멀티-레벨 인코딩 표시자 신호는 송신 심볼들 중 프라이머리 비트들이 반전되는지의 여부를 표시할 수도 있다. 멀티-레벨 인코딩 표시자 신호는 송신 심볼들 중 세컨더리 비트들이 반전되는지의 여부를 표시할 수도 있다. 하나 이상의 다중-상태 인코더들은 적어도 3 개의 전압 또는 전류 레벨들 중 하나로서 송신 심볼들 각각을 인코딩할 수도 있다. 하나 이상의 다중-상태 인코더들은 펄스 진폭 변조된 통신 링크 상의 송신을 위하여 송신 심볼들 각각을 인코딩할 수도 있다.
도 17 은 프로세싱 회로 (1702) 를 채택하는 장치에 대한 하드웨어 구현의 단순화된 예를 예시하는 다이어그램 (1700) 이다. 프로세싱 회로 (1702) 는 버스 (1720) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (1720) 는 프로세싱 회로 (1702) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속하는 버스들 및 브리지들을 포함할 수도 있다. 버스 (1720) 는 프로세서 (1716), 모듈들 또는 회로들 (1704, 1706, 1708 및 1710), 커넥터들 또는 와이어들 (1714) 을 구동시키도록 구성되는 다중-상태 송신기 회로들 (1712), 및 컴퓨터 판독가능 저장 매체 (1718) 에 의해 표현된 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함한 다양한 회로들을 함께 링크시킨다. 버스 (1720) 는 또한 다른 회로들, 예컨대, 타이밍 소스들, 주변기기들, 전압 조절기들, 및 전력 관리 회로들을 링크할 수도 있으며, 이는 공지되어 있으므로, 더 이상 설명되지 않을 것이다.
프로세서 (1716) 는 마이크로 프로세서, 제어기, 디지털 신호 프로세서, 시퀀서, 상태 머신 등을 포함할 수도 있다. 프로세서 (1716) 는 컴퓨터 판독가능 저장 매체 (1718) 상에 저장된 소프트웨어의 실행을 포함하는, 일반 프로세싱을 담당한다. 프로세서 (1716) 에 의해 실행될 때, 소프트웨어는 프로세싱 회로 (1702) 로 하여금 임의의 특정 장치에 대하여 위에 설명된 여러 기능들을 수행하게 한다. 컴퓨터 판독가능 매체 (1718) 는 또한 소프트웨어를 실행시킬 때 프로세서 (1716) 에 의해 조작되는 데이터를 저장하는데 이용될 수도 있다. 프로세싱 회로 (1702) 는 모듈들 (1704, 1706, 1708 및 1710) 중 적어도 하나를 더 포함한다. 모듈들 (1704, 1706, 1708 및/또는 1710) 은 컴퓨터 판독가능 저장 매체 (1718) 상에 상주/저장되는, 프로세서 (1716) 에서 실행되는 소프트웨어 모듈, 프로세서 (1716) 에 커플링되는 하나 이상의 하드웨어 모듈들 또는 이들의 일정 조합일 수도 있다.
일 구성에서, 무선 통신을 위한 장치 (1700) 는 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션, 및 복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정하는 모듈 또는 회로 (1704), 통신 링크 (1714) 상의 송신을 위하여 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 모듈 또는 회로 (1706, 1708), 다중-상태 인코딩된 통신 링크 (1714) 상에서 송신을 위하여 송신 심볼들을 인코딩하는 모듈 또는 회로 (1712), 및 통신 링크 상에서 송신될 멀티-레벨 송신 심볼들로서, 프라이머리 비트들 및/또는 세컨더리 비트들이 반전 및/또는 스왑되는지의 여부를 표시하는 반전 인코딩 표시자를 생성하는 모듈 또는 회로를 포함한다. 상술한 수단은 예를 들어, 프로세서 (206 또는 236), 물리 계층 드라이버들 (210 또는 240) 및 저장 매체 (208 및 238) 의 일정 조합을 이용하여 구현될 수도 있다.
개시된 프로세스들에서 단계들의 특정의 순서 또는 계층은 예시적인 접근방식들의 예시인 것이 이해된다. 설계 선호사항들에 기초하여, 프로세서들에서의 단계들의 특정 순서 또는 계층은 재배열될 수도 있음이 이해된다. 수반하는 방법 청구항들은 샘플 순서에서의 다양한 단계들의 요소들을 제시하고, 제시된 특정 순서 또는 계층으로 제한되는 것으로 의도되지 않는다.
도 18 은 본 발명의 특정 양태들에 따른 데이터 통신 방법을 예시하는 흐름도이다. 일 예에서, 방법은 4-PAM 디코더를 포함하는 디바이스에 의해 수행될 수도 있다. 단계 1802 에서, 디바이스는 복수의 제어 신호들을 제공하도록 통신 링크로부터 수신된 멀티-레벨 인코딩 표시자 신호를 디코딩할 수도 있다. 통신 링크로부터 수신되는 인코딩 표시자 신호는 하나 이상의 4-레벨 PAM 신호들을 포함할 수도 있다.
단계 1804 에서, 디바이스는 복수의 제어 신호들 중 제 1 신호에 기초하여 통신 링크로부터 수신된 하나 이상의 신호들로부터 디코딩된 데이터 심볼들 중 프라이머리 비트를 선택적으로 반전시킬 수도 있다. 하나 이상의 신호들은 4-레벨 PAM 신호들을 포함할 수도 있다.
단계 1806 에서, 디바이스는 복수의 제어 신호들 중 제 2 신호에 기초하여 데이터 심볼들 중 세컨더리 비트를 선택적으로 반전시킬 수도 있다.
단계 1808 에서, 디바이스는 복수의 제어 신호들 중 제 3 신호에 기초하여 프라이머리 비트와 세컨더리 비트를 선택적으로 스왑할 수도 있다. 제 2 논리 상태에서 보다는 제 1 논리 상태에서의 프라이머리 비트 또는 세컨더리 비트를 송신하기 위해 더 큰 전력이 요구될 수도 있다. 제 1 논리 상태와 제 2 논리 상태는 상이한 불 (boolean) 논리 레벨들에 대응할 수도 있다. 프라이머리 비트와 세컨더리 비트를 스왑하는 것은 출력 심볼의 세컨더리 비트로서 하나 이상의 신호들로부터 디코딩된 각각의 심볼의 프라이머리 비트의 버전을 제공하는 것, 및 출력 심볼의 프라이머리 비트로서 하나 이상의 신호들로부터 디코딩된 각각의 심볼의 세컨더리 비트의 버전을 제공하는 것을 포함할 수도 있다.
도 19 는 프로세싱 회로 (1902) 를 채택하는 장치에 대한 하드웨어 구현의 단순화된 예를 예시하는 다이어그램 (1900) 이다. 프로세싱 회로 (1902) 는 버스 (1920) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (1920) 는 프로세싱 회로 (1902) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속하는 버스들 및 브리지들을 포함할 수도 있다. 버스 (1920) 는 프로세서 (1916), 모듈들 또는 회로들 (1904, 1906, 1908 및 1910), 커넥터들 또는 와이어들 (1914) 로부터 신호들을 수신하도록 구성되는 다중-상태 수신기들 (1912), 및 컴퓨터 판독가능 저장 매체 (1918) 에 의해 표현된 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함한 다양한 회로들을 함께 링크시킨다. 버스 (1920) 는 또한 다른 회로들, 예컨대, 타이밍 소스들, 주변기기들, 전압 조절기들, 및 전력 관리 회로들을 링크할 수도 있으며, 이는 공지되어 있으므로, 더 이상 설명되지 않을 것이다.
프로세서 (1916) 는 마이크로 프로세서, 제어기, 디지털 신호 프로세서, 시퀀서, 상태 머신 등을 포함할 수도 있다. 프로세서 (1916) 는 컴퓨터 판독가능 저장 매체 (1918) 상에 저장된 소프트웨어의 실행을 포함하는, 일반 프로세싱을 담당한다. 프로세서 (1916) 에 의해 실행될 때, 소프트웨어는 프로세싱 회로 (1902) 로 하여금 임의의 특정 장치에 대하여 위에 설명된 여러 기능들을 수행하게 한다. 컴퓨터 판독가능 매체 (1918) 는 또한 소프트웨어를 실행시킬 때 프로세서 (1916) 에 의해 조작되는 데이터를 저장하는데 이용될 수도 있다. 프로세싱 회로 (1902) 는 모듈들 (1904, 1906 및 1908) 중 적어도 하나를 더 포함한다. 모듈들 (1904, 1906 및/또는 1908) 은 컴퓨터 판독가능 저장 매체 (1918) 상에 상주/저장되는, 프로세서 (1916) 에서 실행되는 소프트웨어 모듈, 프로세서 (1916) 에 커플링되는 하나 이상의 하드웨어 모듈들 또는 이들의 일정 조합일 수도 있다.
일 구성에서, 무선 통신을 위한 장치 (1900) 는 통신 링크 (1914) 로부터 수신된 멀티-레벨 인코딩 표시자 신호를 디코딩하고 복수의 제어 신호들을 제공하도록 구성되는 수단 (1904), 복수의 제어 신호들 중 제 1 및/또는 제 2 신호에 기초하여 통신 링크 (1914) 로부터 수신된 하나 이상의 신호들로부터 디코딩된 데이터 심볼들 중 프라이머리 비트 또는 세컨더리 비트를 선택적으로 반전시키는 수단 (1906), 및 복수의 제어 신호들 중 제 3 신호에 기초하여 프라이머리 비트와 세컨더리 비트를 선택적으로 스왑하는 수단 (1908) 을 포함한다. 상술한 수단은 예를 들어, 프로세서 (206 또는 236), 물리 계층 드라이버들 (210 또는 240) 및 저장 매체 (208 및 238) 의 일정 조합을 이용하여 구현될 수도 있다.
개시된 프로세스들에서 단계들의 특정의 순서 또는 계층은 예시적인 접근방식들의 예시인 것이 이해된다. 설계 선호사항들에 기초하여, 프로세서들에서의 단계들의 특정 순서 또는 계층은 재배열될 수도 있음이 이해된다. 수반하는 방법 청구항들은 샘플 순서에서의 다양한 단계들의 요소들을 제시하고, 제시된 특정 순서 또는 계층으로 제한되는 것으로 의도되지 않는다.
이전 설명은 임의의 당업자가 여러 본원에서 설명하는 양태들을 실시할 수 있도록 하기 위해서 제공된다. 이들 양태들에 대한 여러 변경들은 당업자들에게 매우 자명할 것이며, 본원에서 정의하는 일반 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본원에서 나타낸 양태들에 한정시키려고 의도된 것이 아니며, 전문용어 청구항들 (language claims) 에 부합하는 전체 범위를 부여하려는 것이며, 여기서, 엘리먼트에 대한 단수형 참조는 "하나 및 오직 하나" 로 구체적으로 달리 말하지 않는 한, "하나 및 오직 하나" 를 의미하기 보다는, "하나 이상" 을 의미하도록 의도된다. 달리 언급되지 않은 한, 용어 "일부" 는 하나 이상을 지칭한다. 당업자들에게 알려져 있거나 또는 추후 알려지는, 본 개시물을 통해서 설명한 여러 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들이 본원에 참조로 명백히 포함되며, 청구항들에 의해 포괄되도록 의도된다. 또한, 본원에서 개시된 어떤 것도 이런 개시물이 청구항들에 명시적으로 인용되는지에 상관없이, 대중에 지정되도록 의도된 것이 아니다. 어떠한 청구항 엘리먼트도 그 엘리먼트가 어구 "하는 수단" 을 이용하여 명백히 언급되지 않는 한, 기능식 (means plus function) 청구항으로서 해석되지 않아야 한다.

Claims (49)

  1. 데이터 통신 방법으로서,
    복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션 (fraction), 및 상기 복수의 입력 데이터 심볼들 중, 상기 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정하는 단계로서, 상기 제 1 논리 상태에서의 세컨더리 비트를 송신하는 것보다 상기 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구되는, 상기 제 1 프랙션 및 상기 제 2 프랙션을 결정하는 단계;
    상기 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 단계로서, 상기 제 2 프랙션이 1/2보다 더 크고 상기 제 1 프랙션보다 더 클 때, 상기 송신 심볼들 중 상기 프라이머리 비트들은 상기 복수의 입력 데이터 심볼들 중 상기 세컨더리 비트들로부터 유도되고, 상기 송신 심볼들 중 상기 세컨더리 비트들은 상기 복수의 입력 데이터 심볼들 중 상기 프라이머리 비트들로부터 유도되는, 상기 송신 심볼들을 생성하는 단계; 및
    통신 링크 상에서의 송신을 위하여 멀티-레벨 송신 심볼들로서 상기 송신 심볼들을 인코딩하도록 구성되는 하나 이상의 다중-상태 인코더들에 상기 송신 심볼들을 제공하는 단계를 포함하는, 데이터 통신 방법.
  2. 제 1 항에 있어서,
    상기 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 단계는:
    상기 제 1 프랙션이 1/2 보다 더 클 때 상기 입력 데이터 심볼들 중 상기 프라이머리 비트들을 반전시키는 단계; 및
    상기 제 2 프랙션이 1/2 보다 더 클 때 상기 입력 데이터 심볼들 중 상기 세컨더리 비트들을 반전시키는 단계를 포함하는, 데이터 통신 방법.
  3. 제 1 항에 있어서,
    상기 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 단계는:
    상기 제 1 프랙션이 1/2보다 더 크거나 또는 상기 제 2 프랙션이 1/2보다 더 클 때 상기 송신 심볼들 중 상기 프라이머리 비트들을 반전시키는 단계를 포함하는, 데이터 통신 방법.
  4. 제 1 항에 있어서,
    상기 프라이머리 비트들 및 상기 세컨더리 비트들은 멀티-비트 데이터 심볼의 바이너리 인코딩된 비트들이고, 제 2 논리 상태에서의 바이너리 인코딩된 비트를 송신하기 보다는 상기 제 1 논리 상태에서의 바이너리 인코딩된 비트를 송신하기 위해 더 큰 전력이 요구되는, 데이터 통신 방법.
  5. 제 1 항에 있어서,
    상기 통신 링크의 커넥터 상에서 상기 송신 심볼들의 시퀀스를 송신하는 단계를 더 포함하는, 데이터 통신 방법.
  6. 제 1 항에 있어서,
    상기 통신 링크 상에서 병렬로 상기 송신 심볼들을 송신하는 단계를 더 포함하는, 데이터 통신 방법.
  7. 제 1 항에 있어서,
    상기 송신 심볼들 중 상기 프라이머리 비트들이 상기 입력 데이터 심볼들 중 상기 세컨더리 비트들에 대응하는지 그리고 상기 송신 심볼들 중 상기 세컨더리 비트들이 상기 입력 데이터 심볼들 중 상기 프라이머리 비트들에 대응하는지의 여부를 표시하는 멀티-레벨 인코딩 표시자 신호를 얻기 위해 하나 이상의 다중-상태 인코더들 중 하나에 인코딩 표시자 신호를 제공하는 단계를 더 포함하는, 데이터 통신 방법.
  8. 제 7 항에 있어서,
    상기 통신 링크 상에서 하나의 송신 클록 사이클에서 병렬로 상기 멀티-레벨 인코딩 표시자 신호 및 상기 멀티-레벨 송신 심볼들을 송신하는 단계를 더 포함하는, 데이터 통신 방법.
  9. 제 7 항에 있어서,
    상기 멀티-레벨 인코딩 표시자 신호는 상기 송신 심볼들 중 상기 프라이머리 비트들이 반전되는지의 여부를 표시하는, 데이터 통신 방법.
  10. 제 7 항에 있어서,
    상기 멀티-레벨 인코딩 표시자 신호는 상기 송신 심볼들 중 상기 세컨더리 비트들이 반전되는지의 여부를 표시하는, 데이터 통신 방법.
  11. 제 1 항에 있어서,
    상기 하나 이상의 다중-상태 인코더들은 적어도 3 개의 전압 또는 전류 레벨들 중 하나로서 상기 송신 심볼들 각각을 인코딩하는, 데이터 통신 방법.
  12. 제 1 항에 있어서,
    상기 하나 이상의 다중-상태 인코더들은 펄스 진폭 변조된 통신 링크 상에서의 송신을 위하여 상기 송신 심볼들 각각을 인코딩하는, 데이터 통신 방법.
  13. 장치로서,
    복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션, 및 상기 복수의 입력 데이터 심볼들 중, 상기 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정하는 수단으로서, 상기 제 1 논리 상태에서의 세컨더리 비트를 송신하는 것보다 상기 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구되는, 상기 제 1 프랙션 및 상기 제 2 프랙션을 결정하는 수단;
    상기 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 수단으로서, 상기 제 2 프랙션이 1/2보다 더 크고 상기 제 1 프랙션보다 더 클 때, 상기 송신 심볼들 중 상기 프라이머리 비트들은 상기 복수의 입력 데이터 심볼들 중 상기 세컨더리 비트들로부터 유도되고, 상기 송신 심볼들 중 상기 세컨더리 비트들은 상기 복수의 입력 데이터 심볼들 중 상기 프라이머리 비트들로부터 유도되는, 상기 송신 심볼들을 생성하는 수단; 및
    통신 링크 상에서의 송신을 위하여 멀티-레벨 송신 심볼들로서 상기 송신 심볼들을 인코딩하도록 구성되는 하나 이상의 다중-상태 인코더들에 상기 송신 심볼들을 제공하는 수단을 포함하는, 장치.
  14. 제 13 항에 있어서,
    상기 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 수단은:
    상기 제 1 프랙션이 1/2 보다 더 클 때 상기 입력 데이터 심볼들 중 상기 프라이머리 비트들을 반전시키고; 그리고
    상기 제 2 프랙션이 1/2 보다 더 클 때 상기 입력 데이터 심볼들 중 상기 세컨더리 비트들을 반전시키도록 구성되는, 장치.
  15. 제 13 항에 있어서,
    상기 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하는 수단은:
    상기 제 1 프랙션이 1/2보다 더 크거나 또는 상기 제 2 프랙션이 1/2보다 더 클 때 상기 송신 심볼들 중 상기 프라이머리 비트들을 반전시키도록 구성되는, 장치.
  16. 제 13 항에 있어서,
    상기 프라이머리 비트들 및 상기 세컨더리 비트들은 멀티-비트 데이터 심볼의 바이너리 인코딩된 비트들이고, 제 2 논리 상태에서의 바이너리 인코딩된 비트를 송신하기 보다는 상기 제 1 논리 상태에서의 바이너리 인코딩된 비트를 송신하기 위해 더 큰 전력이 요구되는, 장치.
  17. 제 13 항에 있어서,
    상기 통신 링크의 커넥터 상에서 상기 송신 심볼들의 시퀀스를 송신하는 수단을 더 포함하는, 장치.
  18. 제 13 항에 있어서,
    상기 통신 링크 상에서 병렬로 상기 송신 심볼들을 송신하는 수단을 더 포함하는, 장치.
  19. 제 13 항에 있어서,
    상기 송신 심볼들 중 상기 프라이머리 비트들이 상기 입력 데이터 심볼들 중 상기 세컨더리 비트들에 대응하는지 그리고 상기 송신 심볼들 중 상기 세컨더리 비트들이 상기 입력 데이터 심볼들 중 상기 프라이머리 비트들에 대응하는지의 여부를 표시하는 멀티-레벨 인코딩 표시자 신호를 얻기 위해 하나 이상의 다중-상태 인코더들 중 하나에 인코딩 표시자 신호를 제공하는 수단을 더 포함하는, 장치.
  20. 제 19 항에 있어서,
    상기 통신 링크 상에서 하나의 송신 클록 사이클에서 병렬로 상기 멀티-레벨 인코딩 표시자 신호 및 상기 멀티-레벨 송신 심볼들을 송신하는 수단을 더 포함하는, 장치.
  21. 제 19 항에 있어서,
    상기 멀티-레벨 인코딩 표시자 신호는 상기 송신 심볼들 중 상기 프라이머리 비트들이 반전되는지의 여부를 표시하는, 장치.
  22. 제 19 항에 있어서,
    상기 멀티-레벨 인코딩 표시자 신호는 상기 송신 심볼들 중 상기 세컨더리 비트들이 반전되는지의 여부를 표시하는, 장치.
  23. 제 13 항에 있어서,
    상기 하나 이상의 다중-상태 인코더들은 적어도 3 개의 전압 또는 전류 레벨들 중 하나로서 상기 송신 심볼들 각각을 인코딩하도록 구성되는, 장치.
  24. 제 13 항에 있어서,
    상기 하나 이상의 다중-상태 인코더들은 펄스 진폭 변조된 통신 링크 상에서의 송신을 위하여 상기 송신 심볼들 각각을 인코딩하도록 구성되는, 장치.
  25. 장치로서,
    펄스 진폭 변조된 통신 링크 상에서의 송신을 위하여 송신 심볼들을 멀티-레벨 송신 심볼들로서 인코딩하도록 구성되는 하나 이상의 다중-상태 인코더들; 및
    프로세싱 회로를 포함하고,
    상기 프로세싱 회로는:
    복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션, 및 상기 복수의 입력 데이터 심볼들 중, 상기 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정하는 것으로서, 상기 제 1 논리 상태에서의 세컨더리 비트를 송신하는 것보다 상기 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구되는, 상기 제 1 프랙션 및 상기 제 2 프랙션을 결정하고;
    상기 복수의 입력 데이터 심볼들로부터 상기 송신 심볼들을 생성하는 것으로서, 상기 제 2 프랙션이 1/2보다 더 크고 상기 제 1 프랙션보다 더 클 때, 상기 송신 심볼들 중 상기 프라이머리 비트들은 상기 복수의 입력 데이터 심볼들 중 상기 세컨더리 비트들로부터 유도되고, 상기 송신 심볼들 중 상기 세컨더리 비트들은 상기 복수의 입력 데이터 심볼들 중 상기 프라이머리 비트들로부터 유도되는, 상기 송신 심볼들을 생성하고; 그리고
    상기 하나 이상의 다중-상태 인코더들에 상기 송신 심볼들을 제공하도록 구성되는, 장치.
  26. 제 25 항에 있어서,
    상기 프로세싱 회로는:
    상기 제 1 프랙션이 1/2 보다 더 클 때 상기 입력 데이터 심볼들 중 상기 프라이머리 비트들을 반전시키고; 그리고
    상기 제 2 프랙션이 1/2 보다 더 클 때 상기 입력 데이터 심볼들 중 상기 세컨더리 비트들을 반전시킴으로써
    상기 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하도록 구성되는, 장치.
  27. 제 25 항에 있어서,
    상기 프로세싱 회로는:
    상기 제 1 프랙션이 1/2보다 더 크거나 또는 상기 제 2 프랙션이 1/2보다 더 클 때 상기 송신 심볼들 중 상기 프라이머리 비트들을 반전시킴으로써
    상기 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하도록 구성되는, 장치.
  28. 제 25 항에 있어서,
    상기 프라이머리 비트들 및 상기 세컨더리 비트들은 멀티-비트 데이터 심볼의 바이너리 인코딩된 비트들이고, 제 2 논리 상태에서의 바이너리 인코딩된 비트를 송신하기 보다는 상기 제 1 논리 상태에서의 바이너리 인코딩된 비트를 송신하기 위해 더 큰 전력이 요구되는, 장치.
  29. 제 25 항에 있어서,
    상기 프로세싱 회로는:
    상기 송신 심볼들의 시퀀스가 상기 통신 링크의 커넥터 상에서 송신되게 하도록 구성되는, 장치.
  30. 제 25 항에 있어서,
    상기 프로세싱 회로는:
    상기 송신 심볼들이 상기 통신 링크 상에서 병렬로 송신되게 하도록 구성되는, 장치.
  31. 제 25 항에 있어서,
    상기 프로세싱 회로는:
    상기 송신 심볼들 중 상기 프라이머리 비트들이 상기 입력 데이터 심볼들 중 상기 세컨더리 비트들에 대응하는지 그리고 상기 송신 심볼들 중 상기 세컨더리 비트들이 상기 입력 데이터 심볼들 중 상기 프라이머리 비트들에 대응하는지의 여부를 표시하는 멀티-레벨 인코딩 표시자 신호를 얻기 위해 하나 이상의 다중-상태 인코더들 중 하나에 인코딩 표시자 신호를 제공하도록 구성되는, 장치.
  32. 제 31 항에 있어서,
    상기 프로세싱 회로는:
    상기 멀티-레벨 인코딩 표시자 신호 및 상기 멀티-레벨 송신 심볼들이 상기 통신 링크 상에서 하나의 송신 클록 사이클에서 병렬로 송신되게 하도록 구성되는, 장치.
  33. 제 31 항에 있어서,
    상기 멀티-레벨 인코딩 표시자 신호는 상기 송신 심볼들 중 상기 프라이머리 비트들이 반전되는지의 여부를 표시하는, 장치.
  34. 제 31 항에 있어서,
    상기 멀티-레벨 인코딩 표시자 신호는 상기 송신 심볼들 중 상기 세컨더리 비트들이 반전되는지의 여부를 표시하는, 장치.
  35. 제 25 항에 있어서,
    상기 하나 이상의 다중-상태 인코더들은 적어도 3 개의 전압 또는 전류 레벨들 중 하나로서 상기 송신 심볼들 각각을 인코딩하는, 장치.
  36. 제 25 항에 있어서,
    상기 하나 이상의 다중-상태 인코더들은 펄스 진폭 변조된 통신 링크 상에서의 송신을 위하여 상기 송신 심볼들 각각을 인코딩하는, 장치.
  37. 하나 이상의 명령들을 갖는 비일시적 프로세서 판독가능 저장 매체로서,
    상기 하나 이상의 명령들은 적어도 하나의 프로세싱 회로에 의해 실행될 때, 상기 적어도 하나의 프로세싱 회로로 하여금:
    복수의 입력 데이터 심볼들 중, 제 1 논리 상태에 있는 프라이머리 비트들의 비율에 대응하는 제 1 프랙션, 및 상기 복수의 입력 데이터 심볼들 중, 상기 제 1 논리 상태에 있는 세컨더리 비트들의 비율에 대응하는 제 2 프랙션을 결정하게 하는 것으로서, 상기 제 1 논리 상태에서의 세컨더리 비트를 송신하는 것보다 상기 제 1 논리 상태에서의 프라이머리 비트를 송신하기 위해 더 큰 전력이 요구되는, 상기 제 1 프랙션 및 상기 제 2 프랙션을 결정하게 하고;
    상기 복수의 입력 데이터 심볼들로부터 송신 심볼들을 생성하게 하는 것으로서, 상기 제 2 프랙션이 1/2보다 더 크고 상기 제 1 프랙션보다 더 클 때, 상기 송신 심볼들 중 상기 프라이머리 비트들은 상기 복수의 입력 데이터 심볼들 중 상기 세컨더리 비트들로부터 유도되고, 상기 송신 심볼들 중 상기 세컨더리 비트들은 상기 복수의 입력 데이터 심볼들 중 상기 프라이머리 비트들로부터 유도되는, 상기 송신 심볼들을 생성하게 하고; 그리고
    통신 링크 상에서의 송신을 위하여 멀티-레벨 송신 심볼들로서 상기 송신 심볼들을 인코딩하도록 구성되는 하나 이상의 다중-상태 인코더들에 상기 송신 심볼들을 제공하게 하는, 비일시적 프로세서 판독가능 저장 매체.
  38. 제 37 항에 있어서,
    상기 명령들은 상기 적어도 하나의 프로세싱 회로로 하여금:
    상기 제 1 프랙션이 1/2보다 더 크거나 또는 상기 제 2 프랙션이 1/2보다 더 클 때 상기 송신 심볼들 중 상기 프라이머리 비트들을 반전시키게 하는, 비일시적 프로세서 판독가능 저장 매체.
  39. 제 37 항에 있어서,
    상기 명령들은 상기 적어도 하나의 프로세싱 회로로 하여금:
    상기 송신 심볼들 중 상기 프라이머리 비트들이 상기 입력 데이터 심볼들 중 상기 세컨더리 비트들에 대응하는지 그리고 상기 송신 심볼들 중 상기 세컨더리 비트들이 상기 입력 데이터 심볼들 중 상기 프라이머리 비트들에 대응하는지의 여부를 표시하는 멀티-레벨 인코딩 표시자 신호를 얻기 위해 하나 이상의 다중-상태 인코더들 중 하나에 인코딩 표시자 신호를 제공하게 하는, 비일시적 프로세서 판독가능 저장 매체.
  40. 제 39 항에 있어서,
    상기 멀티-레벨 인코딩 표시자 신호는 상기 송신 심볼들 중 상기 프라이머리 비트들이 반전되는지의 여부 및 상기 송신 심볼들 중 상기 세컨더리 비트들이 반전되는지의 여부를 표시하는, 비일시적 프로세서 판독가능 저장 매체.
  41. 디바이스에 의해 수행되는 방법으로서,
    디코딩 회로를 통하여, 복수의 제어 신호들을 제공하도록 통신 링크로부터 수신된 멀티-레벨 인코딩 표시자 신호를 디코딩하는 단계;
    반전 회로를 통하여, 상기 복수의 제어 신호들 중 제 1 신호에 기초하여 상기 통신 링크로부터 수신된 하나 이상의 신호들로부터 디코딩된 데이터 심볼들 중 프라이머리 비트를 선택적으로 반전시키는 단계;
    상기 반전 회로를 통하여, 상기 복수의 제어 신호들 중 제 2 신호에 기초하여 상기 데이터 심볼들 중 세컨더리 비트를 선택적으로 반전시키는 단계; 및
    스왑 회로를 통하여, 상기 복수의 제어 신호들 중 제 3 신호에 기초하여 상기 프라이머리 비트와 상기 세컨더리 비트를 선택적으로 스왑하는 단계를 포함하고,
    제 2 논리 상태에서 보다 제 1 논리 상태에서의 상기 프라이머리 비트 또는 상기 세컨더리 비트를 송신하기 위해 더 큰 전력이 요구되는, 디바이스에 의해 수행되는 방법.
  42. 제 41 항에 있어서,
    상기 프라이머리 비트와 상기 세컨더리 비트를 스왑하는 단계는:
    출력 심볼의 세컨더리 비트로서 상기 하나 이상의 신호들로부터 디코딩된 각각의 심볼의 상기 프라이머리 비트의 버전을 제공하는 단계; 및
    상기 출력 심볼의 프라이머리 비트로서 상기 하나 이상의 신호들로부터 디코딩된 각각의 심볼의 상기 세컨더리 비트의 버전을 제공하는 단계를 포함하는, 디바이스에 의해 수행되는 방법.
  43. 제 41 항에 있어서,
    상기 통신 링크로부터 수신된 상기 인코딩 표시자 신호 및 상기 하나 이상의 신호들은 적어도 3 개의 레벨들을 갖는 펄스 진폭 변조 신호들을 포함하는, 디바이스에 의해 수행되는 방법.
  44. 제 41 항에 있어서,
    상기 제 1 논리 상태와 상기 제 2 논리 상태는 상이한 불 (boolean) 논리 레벨들에 대응하는, 디바이스에 의해 수행되는 방법.
  45. 장치로서,
    통신 링크로부터 수신된 멀티-레벨 인코딩 표시자 신호를 디코딩하고, 상기 인코딩 표시자 신호로부터 추출된 복수의 제어 신호들을 제공하도록 구성되는 다중-상태 디코더; 및
    프로세싱 회로를 포함하고,
    상기 프로세싱 회로는:
    상기 복수의 제어 신호들 중 제 1 신호에 기초하여 상기 통신 링크로부터 수신된 하나 이상의 신호들로부터 디코딩된 데이터 심볼들 중 프라이머리 비트를 선택적으로 반전시키고;
    상기 복수의 제어 신호들 중 제 2 신호에 기초하여 상기 데이터 심볼들 중 세컨더리 비트를 선택적으로 반전시키고; 그리고
    상기 복수의 제어 신호들 중 제 3 신호에 기초하여 상기 프라이머리 비트와 상기 세컨더리 비트를 선택적으로 스왑하도록 구성되고,
    제 2 논리 상태에서 보다는 제 1 논리 상태에서의 상기 프라이머리 비트 또는 상기 세컨더리 비트를 송신하기 위해 더 큰 전력이 요구되는, 장치.
  46. 제 45 항에 있어서,
    상기 프로세싱 회로는:
    출력 심볼의 세컨더리 비트로서 상기 하나 이상의 신호들로부터 디코딩된 각각의 심볼의 프라이머리 비트의 버전을 제공하고; 그리고
    상기 출력 심볼의 프라이머리 비트로서 상기 하나 이상의 신호들로부터 디코딩된 각각의 심볼의 세컨더리 비트의 버전을 제공함으로써,
    상기 프라이머리 비트와 상기 세컨더리 비트를 선택적으로 스왑하도록 구성되는, 장치.
  47. 삭제
  48. 제 45 항에 있어서,
    상기 통신 링크로부터 수신된 상기 인코딩 표시자 신호 및 상기 하나 이상의 신호들은 적어도 3 개의 레벨들을 갖는 펄스 진폭 변조 신호들을 포함하는, 장치.
  49. 제 45 항에 있어서,
    상기 제 1 논리 상태와 상기 제 2 논리 상태는 상이한 불 논리 레벨들에 대응하는, 장치.
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