KR101649033B1 - 저 드롭-아웃 전압 레귤레이터 - Google Patents

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이리 부리아네츠
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이엠. 마이크로일레크트로닉-마린 쏘시에떼 아노님
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Abstract

저 드롭-아웃 전압 레귤레이터
전압 레귤레이터는 적어도 패스 트랜지스터 (18), 소스 트랜지스터 (28), 감지 트랜지스터 (22), 및 유지 트랜지스터 (24) 를 포함하는 레귤레이션 루프 (2), 및 제 1 MOS 저항기 (12) 및 제 1 MOS 저항기 (12) 에 커플링된 제 2 MOS 저항기 (14) 를 포함하는 안정성 보상 회로 (10) 를 포함한다. 제 2 MOS 저항기 (14) 의 게이트는 패스 트랜지스터 (18) 의 게이트에 커플링된다.

Description

저 드롭-아웃 전압 레귤레이터{LOW DROP-OUT VOLTAGE REGULATOR}
본 발명은 전압 레귤레이터들의 분야에 관한 것으로, 특히 저 드롭아웃 (low dropout; LDO) 레귤레이터들에 관한 것이다.
저 드롭아웃 또는 LDO 레귤레이터는 비교적 작은 입력-출력 차동 전압으로 동작할 수 있는 DC 선형 전압 레귤레이터이다. 일반적으로, 이러한 레귤레이터들은 비교적 낮은 드롭아웃 전압 및 비교적 낮은 최소 동작 전압을 특징으로 하며, 또한 높은 효율 동작 및 비교적 낮은 방열을 갖는다. 통상적으로, 이러한 레귤레이터들은 통상적으로 금속 산화물 반도체 컴포넌트에 의해 구현되는 적어도 하나의 전계 효과 트랜지스터 (field effect transistor; FET) 를 포함한다.
저 드롭아웃 레귤레이터들은 배터리로 동작되는 휴대용 소비자 제품들에서의 효율적인 전력 관리에 있어서 특히 흥미롭다. LDO 에서의 근본적인 설계 난관은 제로 부하 전류 (부하 없음) 에서 특정 애플리케이션에 대해 요구되는 최대 부하 전류 (최고 부하) 까지에 걸쳐 LDO 를 안정시키는 것이다. 또한, LDO 레귤레이터들은 부하 변경들에 대해 안정적이고 빠른 과도 응답을 보여야 한다. 좀더 구체적으로, LDO 의 제어된 출력에서의 과도 전압 피크는 디지털 부하 회로부에 내재하는 동적 부하 전류 스텝들 및 큰 전류 스파이크들 양자 모두 동안에 최대 전압 범위를 초과해서는 안된다.
통상적으로, LDO 레귤레이터들은 또한, 예를 들어, 레귤레이터의 출력에서 우세 극 주파수 보상을 위한 적어도 하나의 커패시터를 포함한다. 이러한 커패시터의 비이상적 거동은 통상적으로 LDO 레귤레이터의 루프 전달 함수에서 제로를 발생시키는 등가 저항으로 모델링될 수 있다. 선행 기술의 해법들의 중대한 결점들은, LDO 안정성이, 커패시터의 제조자에 의존할 뿐만 아니라 동작 주파수 및 온도에 따라 변동하는 등가 저항의 값에 결정적으로 의존한다는 사실에서 생긴다. 이러한 LDO 레귤레이터들의 등가 저항은 따라서 안정성 문제를 부과한다.
따라서, 개선된 전압 레귤레이터, 특히, 레귤레이터의 출력에서의 가변 부하에 대해 제로 주파수를 보상하도록 동작가능한 LDO 레귤레이터를 제공하는 것이 본 발명의 목적이다. 또한, 전압 레귤레이터는 가변 부하 뿐만 아니라 변동하는 온도들과 같은 변동하는 외부 조건들에 대해 안정적인 출력을 제공해야 한다. 또한, 레귤레이터는 부하 변경들에 응답하여 안정적인 과도 거동을 보여야 한다.
제 1 양상에서, 본 발명은 전압 레귤레이터, 통상적으로 저 드롭아웃 레귤레이터에 관한 것이다. 전압 레귤레이터는 적어도 패스 트랜지스터 (pass transistor), 소스 트랜지스터, 감지 트랜지스터, 및 유지 트랜지스터 (retention transistor) 를 포함하는 레귤레이션 루프를 포함한다. 이러한 트랜지스터들은 통상적으로 PMOS-유형 또는 NMOS-유형 중 어느 일방의 MOS 트랜지스터들로서 구현된다. 언급된 트랜지스터들은, 대안으로, 레귤레이션 루프를 확립하는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터로 표시될 수도 있다. 그러나, 기능적 설명의 이유로, 4 개의 트랜지스터들은 레귤레이션 루프에서의 트랜지스터들의 일반적인 기능 및 거동에 따라 표시된다.
패스 트랜지스터는 실제로 전압 레귤레이터의 출력에 커플링되고, 따라서 레귤레이팅된 출력 전압을 제공하도록 구성된다. 소스 트랜지스터는 통상적으로 전류 미러의 일부분이고, 구동 전류를 레귤레이션 루프에 커플링하도록 구성된다. 감지 트랜지스터는 통상적으로 기준 전압에 커플링되고, 레귤레이터의 출력 전압을 규정하는 역할을 한다. 유지 트랜지스터는 실제로 레귤레이션 루프에서 그리고/또는 레귤레이션 루프에 걸쳐 특정 전압을 유지하고 보존하도록 동작가능하다.
레귤레이션 루프는 특히 출력, 따라서 패스 트랜지스터의 드레인에서 상당히 일정한 레귤레이팅된 출력 전압 (Vreg) 을 제공하도록 구성된다. 정상 상태에서는, 따라서, 과도 스위칭 온 혹은 스위칭 오프 후에, 또는 과도 부하 변동들 후에, 레귤레이션 루프가 자체적으로 안정되고 출력에서 미리 규정된 출력 전압을 제공하도록 구성된다.
또한 그리고 변동하는 부하, 변동하는 온도, 또는 다른 변동하는 외부 조건들의 부정적인 영향을 보상하기 위해, 전압 레귤레이터는 안정성 보상 회로를 포함한다. 상기 안정성 보상 회로는 제 1 MOS 저항기, 및 제 1 MOS 저항기와 커플링된 제 2 MOS 저항기를 포함한다. 여기서, 제 1 MOS 저항기는 상당히 안정적인 MOS 저항기이고, 변동하는 부하 조건들에서 조차도 MOS 저항기의 저항력 또는 MOS 저항기의 등가 저항력의 변동들을 보이지 않는다.
제 2 MOS 저항기는 그러나 패스 트랜지스터의 게이트에 커플링된다. 특히, 제 2 MOS 저항기의 게이트가 패스 저항기의 게이트에 커플링된다. 이러한 방식으로, 제 2 MOS 저항기는 레귤레이션 루프의 또는 전압 레귤레이터의 변동하는 부하 조건들에 따라 제 2 MOS 저항기의 저항력 또는 등가 저항력을 변화시키는 가변 레지스터이다. 이러한 방식으로, 패스 트랜지스터의 게이트에 인가된 전압은 레귤레이션 루프의 변동하는 부하들에 대해 적응될 수도 있다. 이러한 방식으로, 루프 전달 함수에 가변 제로가 삽입되어 전압 레귤레이터의 실제 동작 조건들을 향상시킬 수 있다.
다른 실시형태에 따르면, 안정성 보상 회로는 소스 트랜지스터의 소스와 커플링되고 패스 트랜지스터의 소스와 또한 커플링되는 제 1 노드 또는 입력 노드를 포함한다. 따라서, 안정성 보상 회로의 입력은 소스 트랜지스터 및 패스 트랜지스터의 소스들과 병렬이다.
제 1 노드는 또한 소스 트랜지스터의 게이트와 그리고 패스 트랜지스터의 게이트와도 커플링되는 제어 노드로 표시될 수도 있다. 이러한 방식으로, MOS 저항기들의 저항이 제어되고/되거나 변경될 수 있다.
보상 네트워크의 입력 또는 제어 노드가 패스 트랜지스터의 소스에 그리고 따라서 입력 전압 (VDD) 에 접속되기 때문에, 보상 네트워크는 상기 패스 트랜지스터의 게이트와 소스 사이에 사실상 배치된다. 이는 패스 트랜지스터의 소스로부터 게이트로의 유효한 커패시턴스 전달 잡음으로 인해 개선된 PSR (전력 공급 거부 (power supply rejection)) 을 허용함으로써, 소스와 게이트 사이의 전압을 보다 일정하게 유지하며, 이는 노이즈의 일부를 거부한다. 이는 보상 네트워크가 패스 트랜지스터의 드레인과 게이트 사이에서 접속하는 실시형태들에 비해 특히 이롭다.
다른 실시형태에 따르면, 보상 회로는 유지 트랜지스터의 드레인과 커플링되고 소스 트랜지스터의 드레인과 또한 커플링되는 제 2 노드를 포함한다. 따라서, 보상 회로의 제 2 또는 출력 노드는 유지 트랜지스터 및 소스 트랜지스터의 드레인들에 병렬로 커플링된다.
또한, 그리고 다른 실시형태에 따르면, 보상 회로는 제 1 MOS 저항기 및 제 2 MOS 저항기 중 하나의 MOS 저항기의 드레인과 커플링된 적어도 하나의 커패시터를 포함한다. 커패시터로, 보상 회로 그리고 따라서 레귤레이션 루프는 전압 레귤레이터의 출력에서의 부하 전류에 따라 변하는 특정 등가 저항을 보인다. 이는 안정성 보상 회로의 전체 저항이 전압 레귤레이터의 부하에 따라 변동하는 것을 허용한다.
결과적으로, 이러한 변동하는 저항은 제로 주파수 또는 제로 위치를 전압 레귤레이터의 실제 동작 조건을 실질적으로 향상시키는 주파수 대역 쪽으로 이동시키는 역할을 한다. 이러한 방식으로, 온도와 같은 변동하는 외부 조건들 뿐만 아니라 변동하는 부하 조건들에 응답하여 전압 레귤레이터의 안정성이 개선될 수 있다.
다른 실시형태에 따르면, 안정성 보상 회로의 제 2 노드가 제 2 MOS 저항기의 게이트 뿐만 아니라 패스 트랜지스터의 게이트에 커플링된다.
추가적으로 또는 선택적으로 제 2 노드는 또한 커패시터에 접속될 수도 있다. 통상적으로, 제 2 노드가 커패시터의 제 1 단자에 접속되며, 반면, 반대쪽, 따라서, 커패시터의 제 2 단자는 제 1 또는 제 2 MOS 저항기들 중 적어도 하나의 MOS 저항기의 드레인과 접속된다. 통상적으로, 제 1 및 제 2 MOS 저항기 중 적어도 하나의 MOS 저항기의 드레인, 커패시터, 및 제 2 노드는 직렬로 배열된다. 따라서, 제 1 및 제 2 MOS 저항기들 중 적어도 하나의 MOS 저항기의 드레인은 적어도 하나의 커패시터를 통해 제 2 노드에 접속된다.
커패시터는 보상 회로 뿐만 아니라 레귤레이션 루프 양자 모두의 과도 거동을 변경하는 역할을 한다. 커패시터는 사실상 전압 레귤레이터의 입력 포트와 패스 트랜지스터의 게이트 사이에 위치된다. 커패시터로, 전압 레귤레이터의 레귤레이션 거동의 램프 업 또는 램프 다운 속도가 미리 규정된 조건들로 변경되고 적응될 수 있다. 따라서, 커패시터는 적어도 패스 트랜지스터의 동적 거동을 제어하거나 변경하는 역할을 한다.
다른 실시형태에 따르면, 제 1 MOS 저항기 및 제 2 MOS 저항기는 안정성 보상 회로의 제 1 노드에 접속된 MOS 저항기들 각각의 소스들이 병렬로 배열된다. 또한 그리고 추가적인 실시형태에 따르면, 제 1 MOS 저항기 및 제 2 MOS 저항기는 또한 제 2 노드에 접속된 MOS 저항기들의 드레인들이 병렬로 배열된다. 따라서, 제 1 MOS 저항기의 소스가 제 2 MOS 저항기의 소스에 접속된다. 또한, 제 1 MOS 저항기의 드레인도 제 2 MOS 저항기의 드레인에 접속될 수도 있다.
제 1 및 제 2 MOS 저항기들의 서로 접속된 소스들은 제 1 노드에 접속될 수도 있으며, 한편 제 1 및 제 2 MOS 저항기들의 접속된 드레인들은 제 2 노드에 접속될 수도 있다. 제 1 MOS 저항기의 드레인은 추가 트랜지스터를 통해, 예를 들어, 입력 전류 미러의 트랜지스터를 통해 입력 포트에 접속될 수도 있다. 이러한 방식으로, 제 1 MOS 저항기는 일정한 전압에 의해 구동되고, 따라서 상당히 일정한 저항을 보인다.
추가적인 실시형태에서, 안정성 보상 회로는 제 1 및 제 2 MOS 저항기들의 드레인들과 제 2 노드 사이에 제 3 저항기를 포함한다. 제 3 저항기는 종래의 저항기 또는 뿐만 아니라 MOS 저항기로서 구현될 수도 있다. 제 3 저항기로서 MOS 저항기의 구현은 요구되는 경우 제 3 저항기의 저항의 조율성을 제공한다. 이러한 방식으로, 안정성 보상 회로의 거동이 임의대로 변경될 수도 있다.
통상적으로, 제 3 저항기는 제 1 및 제 2 저항기들의 드레인들 양자 모두에 접속된다. 따라서, 제 3 저항기는 제 1 및 제 2 MOS 저항기들에 병렬인 반면, 제 3 저항기의 반대쪽 단자는 제 2 노드에 접속된 커패시터와 일직선을 이루거나 제 2 노드에 접속된 커패시터와 직렬이다.
다른 그리고 대안적인 실시형태에 따르면, 제 1 및 제 2 MOS 저항기들은 직렬로 배열되며, 여기서 제 1 MOS 저항기의 드레인은 제 2 MOS 저항기의 소스에 접속된다.
다른 실시형태에 따르면, 제 1 MOS 저항기의 소스가 제 1 노드에 접속되는 한편, 제 2 MOS 저항기의 드레인이 제 2 노드에 접속된다.
상술된 제 1 및 제 2 MOS 저항기들의 배열 및 접속의 변동하는 토폴로지들 및 아키텍처들 중 임의의 하나는, 제 3 저항기와 연계하여 그리고/또는 적어도 하나의 커패시터와 연계하여, 안정성 보상 회로 그리고 따라서 전체 레귤레이션 루프의 등가 저항의 제로 주파수의 상이한 변경들을 제공한다. 제 1 및 제 2 MOS 저항기들의 변동하는 배열들로, 전압 레귤레이터의 루프 전달 함수는 변동하는 부하 조건들의 임의의 영향을 보상하도록 상이한 방식들로 변동될 수도 있다. MOS 저항기 접속들에 대한 이러한 변동들 및 추가적으로 MOS 저항기들의 상대적 사이즈들의 변동들은 제 1 MOS 저항기의 고정 저항과 제 2 MOS 저항기의 가변 저항의 비율을 변화시키고, 따라서 제로 위치를 레귤레이터의 부하 전류에 따라 이동시키는 방법을 변화시키는 것을 허용한다.
다른 실시형태에 따르면, 패스 트랜지스터, 소스 트랜지스터, 및 감지 트랜지스터가 PMOS 트랜지스터들로서 설계된다. 대안적인 실시형태들에서, 상기 트랜지스터들이 NMOS 트랜지스터들을 포함하는 것을 또한 생각할 수 있다.
또한, 그리고 다른 실시형태에 따르면, 유지 트랜지스터는 NMOS 트랜지스터를 포함하거나 유지 트랜지스터는 NMOS 트랜지스터이다. 통상적으로, 유지 트랜지스터는 캐스코드 (cascode) 트랜지스터로서 작동하고 레귤레이션 루프의 미리 규정된 전압을 안정시키고 유지시키는 역할을 한다.
다른 양상에서, 본 발명은 또한 상술된 바와 같은 적어도 하나의 전압 레귤레이터를 포함하는 전자 디바이스에 관한 것이다. 통상적으로, 전자 디바이스는 배터리-구동 전자 디바이스, 특히, 소비자 전자 디바이스, 예컨대, 카메라, 모바일 전화기, 디스플레이 애플리케이션, 컴퓨팅 디바이스, 또는 컴퓨터 주변 디바이스이다.
첨부된 청구항들에서 규정되는 바와 같은 본 발명의 일반적인 개념 및 범주로부터 벗어나지 않으면서 전압 레귤레이터 및 전자 디바이스의 다양한 변경들이 이루어질 수도 있는 것으로 당업자들에게 고려될 것이다.
다음에서, 도면들을 참조하여 본 발명의 다양한 실시형태들이 설명될 것이다:
도 1 은 제 1 실시형태에 따른 전압 레귤레이터의 회로 다이어그램을 개략적으로 도시하며,
도 2 는 안정성 보상 회로의 MOS 저항기 배열의 제 2 실시형태를 도시하며,
도 3 은 안정성 보상 회로의 MOS 저항기 배열의 제 3 실시형태를 도시하며,
도 4 는 안정성 보상 회로의 MOS 저항기 배열의 제 4 실시형태를 도시하며,
도 5 는 비교적 낮은 부하에서의 전압 레귤레이터의 과도 거동을 도시하고,
도 6 는 비교적 큰 부하에서의 전압 레귤레이터의 과도 거동을 도시한다.
도 1 에서 개략적으로 도시된 바와 같은 전압 레귤레이터 (regulator) (1) 는 패스 트랜지스터 (18), 감지 트랜지스터 (22), 유지 트랜지스터 (24), 뿐만 아니라 소스 트랜지스터 (28) 를 특징으로 하는 레귤레이션 루프 (2) 를 포함한다. 소스 트랜지스터 (28) 는 추가 트랜지스터 (32) 와 함께 전류 미러 (3) 를 셋업한다. 따라서, 소스 트랜지스터 (28) 의 소스 및 트랜지스터 (32) 의 소스가 입력 포트 (21) 에 접속되며, 입력 포트 (21) 에서 입력 전압 (VDD) 이 공급된다. 트랜지스터 (32) 의 게이트 및 소스 트랜지스터 (28) 의 게이트가 서로 접속된다. 소스 트랜지스터 (28) 및 트랜지스터 (32) 의 게이트들 사이의 노드 (31) 는 트랜지스터 (32) 의 드레인과 접속된다. 이러한 특정 노드 (31) 는 하기에서 더 설명되는 바와 같이 제 1 MOS 저항기 (12) 의 게이트와 또한 접속된다. 트랜지스터 (32) 의 드레인은 접지에 접속된 제 1 전류 소스 (38) 와 접속된다.
또한, 소스 트랜지스터 (28) 의 드레인은 유지 트랜지스터 (24) 와 직렬인 노드 (25) 와 접속된다. 통상적으로 캐스코드로 작동하는 유지 트랜지스터 (24) 는 노드 (25) 그리고 따라서 소스 트랜지스터 (28) 의 드레인과 접속된 드레인을 특징으로 한다. 유지 트랜지스터 (24) 의 소스는 노드 (23) 와 접속된다. 상기 노드 (23) 는 제 2 전류 소스 (40) 와 접속되며, 제 2 전류 소스 (40) 는 차례로 접지에 커플링된다.
노드 (23) 는 또한 감지 트랜지스터 (22) 의 드레인에 접속된다. 상기 감지 트랜지스터 (22) 의 소스는 전압 레귤레이터 (1) 의 출력 노드 (20) 에 접속되며, 출력 노드 (20) 에서 레귤레이팅된 출력 전압 (Vreg) 이 제공될 것이다. 감지 트랜지스터 (22) 의 게이트는 기준 전압 (Vref) 에 접속된다. 출력 노드 (20) 는 또한 패스 트랜지스터 (18) 의 드레인과 접속된다. 패스 트랜지스터 (18) 의 소스는 안정성 보상 회로 (10) 의 제 1 노드 (30) 에 접속된다. 상기 제 1 노드 (30) 는 또한 소스 트랜지스터 (28) 의 소스에 접속된다. 따라서, 제 1 노드 (30) 는 사실상 제어 노드 (30) 로서 작동하며, 제 1 노드 (30) 는 또한 입력 포트 (21) 에 접속된다.
안정성 보상 회로 (10) 는 통상적으로 MOSFET 의 형태인 제 1 저항기 (12) 를 포함한다. 안정성 보상 회로는 또한 역시 통상적으로 MOSFET 으로서 구현되는 제 2 MOS 저항기 (14) 를 포함한다. 도 1 에 도시된 바와 같이, 제 1 및 제 2 MOS 저항기들 (12, 14) 의 소스들은 상호접속되고 안정성 보상 회로 (10) 의 제 1 노드 (30) 에 또한 커플링된다. 도 1 에 따른 실시형태에서, 제 1 및 제 2 MOS 저항기들 (12, 14) 의 각각의 드레인들은 서로 접속된다. 상기 드레인들은 또한 용량 (Cc) 을 특징으로 하는 커패시터 (16) 에 접속된다.
커패시터 (16) 의 하나의 단자는 제 1 및 제 2 MOS 저항기들 (12, 14) 의 양 드레인들 모두에 접속된다. 커패시터 (16) 의 반대쪽 단자는 그러나 제 2 노드 (25) 에 접속된다. 제 2 노드 (25) 는 또한 도 1 에 도시된 바와 같이 제 2 MOS 저항기 (14) 의 게이트와 패스 저항기 (18) 의 게이트 사이의 직접적인 접속이다.
2 개의 MOS 저항기들 (12, 14) 은 레귤레이션 루프의 안정성을 유지하기에 충분한 위상 마진을 제공하도록 커패시터 (16) 와 직렬로 있다. MOS 저항기들 (12 및 14) 의 등가 저항은 전압 (Vgs) 과 임계 전압 (Vth) 사이의 차이의 역에 비례하며, 여기서 Vgs 는 제 1 및 제 2 MOS 저항기들 (12, 14) 의 게이트 전압과 입력 전압 (VDD) 사이의 차이를 나타내고, 여기서 Vth 는 디바이스 임계 전압 또는 턴 온 전압이다. 따라서, 제 1 MOS 저항기 (12) 는 고정 저항을 제공하는데 반해, 제 2 MOS 저항기 (14) 의 저항은 Vgs 에 따라 변동하는데, 전압 (Vgs) 이 출력 노드 (20) 에서의 부하 전류에 따라 변하기 때문이다.
유지 트랜지스터 (24) 에서 풀 다운하는 전류가 소스 트랜지스터 (28) 를 거쳐 풀 업하는 전류보다 크다는 것에서 출발하면 그리고 이를 가정하는 경우, 패스 트랜지스터 (18) 의 게이트에 접속된 제 2 노드 (25) 의 전압이 제로로 추정된다. 패스 트랜지스터 (18) 가 통상적으로 PMOS 디바이스로서 구현되기 때문에, 패스 트랜지스터의 게이트에서의 제로 전압은 패스 트랜지스터 (18) 를 턴 온할 것이고, 출력 노드 (20) 에서 출력 전압 (Vreg) 을 풀 업하기 시작할 것이다. 레귤레이팅된 출력 전압 (Vreg) 은 평형에 도달될 때까지 계속 상승할 것이다. 정상 상태 조건 또는 평형은 유지 트랜지스터 (24) 를 통과하는 전류가 소스 트랜지스터 (28) 를 통과하는 전류와 동일할 경우에 도달될 것이다. 평형은 감지 트랜지스터 (22) 로부터의 전류가 제 2 전류 소스 (40) 로부터의 전류를 사이펀 오프 (siphon off) 하기 때문에 도달될 것이다. 그 결과, 유지 트랜지스터 (24) 를 통과하는 전류는 보다 적을 것이다.
이러한 레귤레이션은 유지 트랜지스터 (24) 를 통과하는 전류가 소스 트랜지스터 (28) 를 통과하는 전류와 동일할 때까지 계속될 것이다. 그 다음에, 레귤레이션 루프 (2) 는 정상 상태 조건에 있을 것이며, 여기서 출력 전압 (Vreg) 은 대략 감지 트랜지스터 (22) 의 임계 전압과 기준 전압 (Vref) 의 합이다.
도 2, 도 3, 및 도 4 에 도시된 바와 같은 다양한 대안적인 실시형태들은 제 1 및 제 2 MOS 저항기들 (12, 14) 의 서로 간의 커플링의 상이한 구성들을 도시한다. 이러한 방식으로, MOS 저항기 배열의 등가 저항의 다양한 상이한 특정 부하-의존 이동들은, 통상적으로 커패시터 (16) 와 조합하여, 전압 레귤레이터 (1) 의 루프 전달 함수의 제로 주파수를 이동시키도록 이루어질 수 있다.
도 2 에 도시된 바와 같이, 다른 MOS 저항기의 형태인 제 3 저항기 (34) 가 제 3 저항기의 소스에 의해 제 1 및 제 2 MOS 저항기들 (12, 14) 의 드레인들에 접속된다. 도 3 에 따른 실시형태에서는, MOS 저항기 (34) 가 종래의 저항기 (36) 로 교환된다. 여기서, 저항기 (36) 는 제 1 및 제 2 MOS 저항기들 (12, 14) 의 드레인들에 접속되며, 제 1 및 제 2 MOS 저항기들은 또한 상호접속된다. 저항기 (36) 의 반대쪽 단자는 따라서 커패시터 (16) 에 접속된다.
또한, 도 4 에 따른 실시형태에서는, 2 개의 MOS 저항기들 (12, 14) 이 직렬로 배열된다. 여기서, 제 1 MOS 저항기 (12) 의 드레인이 제 2 MOS 저항기 (14) 의 소스에 접속된다. 제 1 MOS 저항기 (12) 의 소스는 그러면 제 1 노드 (30) 에 접속될 것이며, 반면 제 2 MOS 저항기 (14) 의 드레인은 커패시터 (16) 및/또는 제 2 노드 (25) 에 접속될 것이다.
도 5 에 따른 다이어그램에서는, 약 10 ㎂ 의 비교적 낮은 부하에 대한 전압 레귤레이터 (1) 의 스위칭 온 시의 과도 거동이 도시된다. 여기서, 과도 거동은 시간 경과에 따라 밀리초로 도시된다. 다이어그램 (100) 에서, 입력 전압 (VDD) 은 그래프 (101) 로 도시되며, 각각의 출력 전압 (Vreg) 은 그래프 (102) 로 도시된다. 그래프 (103) 는 유지 트랜지스터 (24) 의 게이트에 존재하는 전압 (Vnc) 을 나타낸다. 제 1 MOS 저항기 (12) 의 게이트 전압이 그래프 (104) 로 나타내어지는 한편, 패스 트랜지스터 (18) 의 게이트 전압은 시간 경과에 따라 그래프 (105) 로 도시된다. 그래프 (102) 에서 볼 수 있는 바와 같이, 레귤레이팅된 출력 전압은, 대략 1 ms 의 시간 간격 내에서, 제로 전압 레벨로부터 1.5 V 의 상당히 안정적인 출력 전압 레벨로 거의 갑자기 상승한다.
도 6 에 따른 다이어그램 (200) 의 각각의 그래프들 (201, 202, 203, 204, 205) 과의 비교는 또한 약 1 ms 후에 대략 1.5 V 의 상당히 일정한 레귤레이팅된 출력 전압 (Vreg) 을 보여준다. 다양한 그래프들 (201, 202, 203, 204, 205) 은 도 5 의 다이어그램 (100) 과 연계하여 이미 설명된 바와 같이 각각의 그래프들 (101, 102, 103, 104, 105) 에 바로 대응한다. 도 5 의 상황과 대조적으로, 도 6 에 따른 다이어그램은 도 5 에 따른 다이어그램의 부하와 비교하여 인수 100 이 더 큰 1 mA 의 부하를 나타낸다.
도 5 및 도 6 의 다이어그램들 (100, 200) 의 비교는 전압 레귤레이터 (1) 가 상이한 부하 조건들에서 조차도 상당히 안정적이고 일정한 출력 전압 (Vreg) 을 보인다는 것을 드러낸다.

Claims (13)

  1. 전압 레귤레이터로서,
    - 패스 트랜지스터, 소스 트랜지스터, 감지 트랜지스터, 및 유지 트랜지스터를 적어도 포함하는 레귤레이션 루프로서, 상기 패스 트랜지스터 및 상기 소스 트랜지스터의 소스들이 제 1 노드에 접속되고, 상기 소스 트랜지스터의 드레인이 상기 유지 트랜지스터의 드레인 및 상기 패스 트랜지스터의 게이트와 접속되어 제 2 노드를 형성하고, 상기 패스 트랜지스터의 드레인이 상기 감지 트랜지스터의 소스와 출력 노드에서 접속되고, 그리고 상기 유지 트랜지스터의 소스는 상기 감지 트랜지스터의 드레인과 접속되는, 상기 레귤레이션 루프,
    - 제 1 MOS 저항기, 및 상기 제 1 MOS 저항기와 커플링된 제 2 MOS 저항기를 포함하는 안정성 보상 회로를 포함하고,
    상기 제 2 MOS 저항기의 게이트는 상기 패스 트랜지스터의 게이트에 커플링되는, 전압 레귤레이터.
  2. 제 1 항에 있어서,
    상기 안정성 보상 회로는 소스 트랜지스터의 소스와 그리고 패스 트랜지스터의 소스와 커플링된 상기 제 1 노드를 포함하는, 전압 레귤레이터.
  3. 제 1 항에 있어서,
    상기 보상 회로는 상기 유지 트랜지스터의 드레인과 그리고 상기 소스 트랜지스터의 드레인과 커플링된 상기 제 2 노드를 포함하는, 전압 레귤레이터.
  4. 제 1 항에 있어서,
    상기 보상 회로는 상기 제 1 MOS 저항기 및 상기 제 2 MOS 저항기 중 적어도 하나의 MOS 저항기의 드레인과 제 1 단자에 의해 커플링된 적어도 하나의 커패시터를 포함하고, 상기 커패시터의 제 2 단자는 상기 유지 트랜지스터의 드레인과 그리고 상기 소스 트랜지스터의 드레인과 커플링된 상기 제 2 노드에 접속되는, 전압 레귤레이터.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제 2 노드는 상기 제 2 MOS 저항기의 게이트에 그리고 상기 패스 트랜지스터의 게이트에 커플링되는, 전압 레귤레이터.
  6. 제 2 항에 있어서,
    상기 제 1 MOS 저항기 및 상기 제 2 MOS 저항기는 그들의 소스들이 상기 제 1 노드에 접속된 상태로 병렬로 배열되는, 전압 레귤레이터.
  7. 제 3 항에 있어서,
    상기 제 1 MOS 저항기 및 상기 제 2 MOS 저항기는 그들의 드레인들이 상기 제 2 노드에 접속된 상태로 병렬로 배열되는, 전압 레귤레이터.
  8. 제 7 항에 있어서,
    상기 안정성 보상 회로는 상기 제 1 및 제 2 MOS 저항기들의 드레인들과 상기 제 2 노드 사이에 제 3 저항기를 포함하는, 전압 레귤레이터.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 MOS 저항기들은 직렬로 배열되고, 제 1 MOS 저항기의 드레인은 제 2 MOS 저항기의 소스에 접속되는, 전압 레귤레이터.
  10. 제 9 항에 있어서,
    상기 보상 회로는 소스 트랜지스터의 소스와 그리고 패스 트랜지스터의 소스와 커플링된 상기 제 1 노드를 포함하고, 상기 보상 회로는 상기 유지 트랜지스터의 드레인과 그리고 상기 소스 트랜지스터의 드레인과 커플링된 상기 제 2 노드를 포함하며, 제 1 MOS 저항기의 소스는 상기 제 1 노드에 접속되고, 한편 제 2 MOS 저항기의 드레인은 상기 제 2 노드에 접속되는, 전압 레귤레이터.
  11. 제 1 항에 있어서,
    상기 패스 트랜지스터, 상기 소스 트랜지스터, 및 상기 감지 트랜지스터는 PMOS 트랜지스터들인, 전압 레귤레이터.
  12. 제 1 항에 있어서,
    상기 유지 트랜지스터는 NMOS 트랜지스터인, 전압 레귤레이터.
  13. 제 1 항에 기재된 전압 레귤레이터를 적어도 하나 포함하는, 전자 디바이스.
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