KR101626534B1 - Semiconductor package and a method of manufacturing the same - Google Patents

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전오섭
정만교
임승원
손준서
정윤재
이병옥
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A semiconductor package includes: a package substrate including a power element embedding area and a control element embedding area; a first power semiconductor element embedded in the power element embedding area of the package substrate; a sealer covering at least one part of the package substrate and the first power semiconductor element; and a first connection lead electrically connected to the first power semiconductor element, and including a first lead base connection part, placed on the upper surface of the first power semiconductor element, and a first connection terminal integrated with the first lead base connection part and having a part exposed outside the sealer. Therefore, the semiconductor package can obtain improved performance and reliability.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and a method of manufacturing the same}Semiconductor package and method of manufacturing same

본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 전력 반도체 소자를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.Technical aspects of the present invention relate to a semiconductor package and a manufacturing method thereof, and more particularly, to a semiconductor package including a power semiconductor device and a manufacturing method thereof.

전력 반도체 소자들을 포함하는 반도체 패키지에서, 본딩 와이어를 사용하여 복수의 전력 반도체 소자들을 전기적으로 연결시킨다. 그러나, 본딩 와이어를 사용하는 반도체 패키지는 상대적으로 높은 패키지 저항을 가지며, 이에 따라 가용 전류 용량(current carrying capacity)이 감소할 수 있다. 또한, 전력 반도체 소자들의 구동 과정에서 열이 발생하여 상기 반도체 패키지의 신뢰성이 저하될 수 있다.In a semiconductor package comprising power semiconductor elements, a plurality of power semiconductor elements are electrically connected using bonding wires. However, a semiconductor package using a bonding wire has a relatively high package resistance, thereby reducing the current carrying capacity. In addition, heat may be generated in the process of driving the power semiconductor devices, thereby decreasing the reliability of the semiconductor package.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 성능 및 신뢰성이 향상된 반도체 패키지를 제공하는 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor package with improved performance and reliability.

본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 상기 반도체 패키지의 제조 방법을 제공하는 것이다.According to another aspect of the present invention, there is provided a method of manufacturing the semiconductor package.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 전력 소자 실장 영역 및 제어 소자 실장 영역을 포함하는 패키지 기판; 상기 패키지 기판의 상기 전력 소자 실장 영역에 실장된 제1 전력 반도체 소자; 상기 패키지 기판의 적어도 일부분 및 상기 제1 전력 반도체 소자를 커버하는 밀봉재; 및 상기 제1 전력 반도체 소자와 전기적으로 연결되는 제1 접속 리드로서, 상기 제1 전력 반도체 소자의 상면 상에 배치되는 제1 리드 베이스 연결부(lead base connection portion), 및 상기 제1 리드 베이스 연결부와 일체로 형성되며, 상기 밀봉재 외부로 노출되는 일부분을 갖는 제1 접속 단자를 포함하는 상기 제1 접속 리드를 포함한다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a package substrate including a power device mounting region and a control device mounting region; A first power semiconductor element mounted on the power device mounting region of the package substrate; A sealing material covering at least a portion of the package substrate and the first power semiconductor element; And a first connection lead electrically connected to the first power semiconductor component, the first connection lead comprising: a first lead base connection portion disposed on an upper surface of the first power semiconductor device; And the first connection lead including a first connection terminal integrally formed and having a portion exposed to the outside of the sealing material.

예시적인 실시예들에 있어서, 상기 제1 리드 베이스 연결부는 상기 제1 전력 반도체 소자의 상면 면적의 적어도 50%를 커버할 수 있다.In exemplary embodiments, the first lead base connection may cover at least 50% of the top surface area of the first power semiconductor device.

예시적인 실시예들에 있어서, 상기 패키지 기판의 상기 전력 소자 실장 영역 상에 실장된 제2 전력 반도체 소자를 더 포함하며, 상기 제1 리드 베이스 연결부는 상기 제1 전력 반도체 소자의 상면으로부터 상기 제2 전력 반도체 소자의 상면까지 연장할 수 있다.The power semiconductor device of claim 1, further comprising a second power semiconductor device mounted on the power device mounting region of the package substrate, wherein the first lead base connection portion extends from the top surface of the first power semiconductor device And extend to the top surface of the power semiconductor element.

예시적인 실시예들에 있어서, 상기 제2 전력 반도체 소자는 상기 제1 리드 베이스 연결부에 의해 상기 제1 전력 반도체 소자와 전기적으로 연결될 수 있다.In exemplary embodiments, the second power semiconductor device may be electrically coupled to the first power semiconductor device by the first lead base connection.

예시적인 실시예들에 있어서, 상기 패키지 기판의 상기 제어 소자 실장 영역 상에 형성된 상부 절연층; 상기 상부 절연층 상의 상부 도전 패턴; 및 상기 상부 도전 패턴 상에 실장된 제어 반도체 소자 또는 수동 소자를 더 포함할 수 있다.In exemplary embodiments, an upper insulating layer formed on the control element mounting region of the package substrate; An upper conductive pattern on the upper insulating layer; And a control semiconductor element or passive element mounted on the upper conductive pattern.

예시적인 실시예들에 있어서, 상기 제1 리드 베이스 연결부 상에 배치되며, 상기 제1 리드 베이스 연결부와 마주보는 제1 면과, 상기 제1 면과 반대되며 상기 밀봉재 외부로 노출되는 제2 면을 구비하는 상부 기판을 더 포함할 수 있다.In exemplary embodiments, the first lead base connection portion may include a first surface facing the first lead base connection portion, and a second surface opposite to the first surface and exposed to the outside of the sealing material, And an upper substrate provided with the upper substrate.

예시적인 실시예들에 있어서, 상기 상부 기판은, 상기 제1 리드 베이스 연결부 상에 배치되는 상부 베이스 기판; 상기 상부 베이스 기판 상에 형성된 상부 기판 절연층; 및 상기 상부 기판 절연층 상에 형성된 상부 기판 도전층을 포함하며, 상기 상부 기판 도전층은 상기 상부 베이스 기판과 전기적으로 연결되지 않을 수 있다.In exemplary embodiments, the upper substrate includes: an upper base substrate disposed on the first lead base connection; An upper substrate insulation layer formed on the upper base substrate; And an upper substrate conductive layer formed on the upper substrate insulating layer, wherein the upper substrate conductive layer may not be electrically connected to the upper base substrate.

예시적인 실시예들에 있어서, 상기 상부 기판 도전층의 상면이 상기 밀봉재 외부로 노출될 수 있다.In exemplary embodiments, an upper surface of the upper substrate conductive layer may be exposed to the outside of the sealing material.

예시적인 실시예들에 있어서, 상기 패키지 기판은, 제1 면 및 제2 면을 포함하며, 상기 제1 면 상에 상기 제1 전력 반도체 소자가 실장되고, 금속 물질을 포함하는 베이스 기판; 상기 베이스 기판의 상기 제2 면 상에 형성되는 베이스 절연층; 및 상기 베이스 절연층을 사이에 두고 상기 베이스 기판의 상기 제2 면 상에 형성되는 베이스 도전층을 포함할 수 있다.In exemplary embodiments, the package substrate comprises: a base substrate comprising a first surface and a second surface, the first power semiconductor device mounted on the first surface and comprising a metallic material; A base insulating layer formed on the second surface of the base substrate; And a base conductive layer formed on the second surface of the base substrate with the base insulating layer interposed therebetween.

예시적인 실시예들에 있어서, 상기 패키지 기판은 PCB (printed circuit board) 기판 또는 IMS (insulated metal substrate) 기판일 수 있다.In exemplary embodiments, the package substrate may be a printed circuit board (PCB) substrate or an insulated metal substrate (IMS) substrate.

예시적인 실시예들에 있어서, 상기 패키지 기판은, 제1 면 및 제2 면을 포함하는 절연 기판; 상기 절연 기판의 상기 제1 면 상에 형성되는 제1 도전층; 및 상기 절연 기판의 상기 제2 면 상에 형성되는 제2 도전층을 포함하며, 상기 제1 도전층 상에 상기 제1 전력 반도체 소자가 실장되며, 상기 절연 기판의 상기 제2 면과 접촉하지 않는 상기 제2 도전층의 바닥면이 상기 밀봉재 외부로 노출될 수 있다.In exemplary embodiments, the package substrate comprises: an insulating substrate comprising a first side and a second side; A first conductive layer formed on the first surface of the insulating substrate; And a second conductive layer formed on the second surface of the insulating substrate, wherein the first power semiconductor element is mounted on the first conductive layer, and the second power semiconductor element is not in contact with the second surface of the insulating substrate And the bottom surface of the second conductive layer may be exposed to the outside of the sealing material.

예시적인 실시예들에 있어서, 상기 패키지 기판은 DBC (direct bonded copper) 기판일 수 있다.In exemplary embodiments, the package substrate may be a direct bonded copper (DBC) substrate.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 전력 소자 실장 영역 및 제어 소자 실장 영역을 구비하는 패키지 기판으로서, 제1 면 및 제2 면을 포함하는 절연 기판, 상기 절연 기판의 상기 제1 면 상의 제1 도전층, 및 상기 절연 기판의 상기 제2 면 상의 제2 도전층을 포함하는 상기 패키지 기판; 상기 패키지 기판의 상기 전력 소자 실장 영역에 플립칩 방식으로 실장된 제1 전력 반도체 소자; 상기 패키지 기판의 적어도 일부분 및 상기 제1 전력 반도체 소자를 커버하는 밀봉재; 및 상기 제1 전력 반도체 소자와 전기적으로 연결되는 제1 접속 리드로서, 상기 제1 전력 반도체 소자의 상면 상에 배치되는 제1 리드 베이스 연결부, 및 상기 제1 리드 베이스 연결부와 일체로 형성되며, 상기 밀봉재 외부로 노출되는 일부분을 갖는 제1 접속 단자를 포함하는 상기 제1 접속 리드를 포함한다.According to an aspect of the present invention, there is provided a semiconductor package including a power device mounting region and a control device mounting region, the package substrate comprising: an insulating substrate including a first surface and a second surface; The package substrate comprising a first conductive layer on the first side of the insulating substrate and a second conductive layer on the second side of the insulating substrate; A first power semiconductor element mounted in a flip chip manner in the power element mounting region of the package substrate; A sealing material covering at least a portion of the package substrate and the first power semiconductor element; And a first connection lead electrically connected to the first power semiconductor device, the first connection lead being disposed on an upper surface of the first power semiconductor device, and a first lead base connection portion formed integrally with the first lead base connection portion, And the first connection lead including a first connection terminal having a portion exposed to the outside of the sealing material.

예시적인 실시예들에 있어서, 상기 제1 전력 반도체 소자는 활성면 상에 배치되는 제1 전극 및 제2 전극을 포함하고, 상기 제1 도전층은, 상기 전력 소자 실장 영역 상에서 상기 절연 기판의 상기 제1 면 상에 서로 이격되어 배치되며, 각각 상기 제1 전극과 상기 제2 전극에 전기적으로 연결되는 제1 배선층 및 제2 배선층을 포함할 수 있다.In exemplary embodiments, the first power semiconductor device includes a first electrode and a second electrode disposed on an active surface, and the first conductive layer is disposed on the active device mounting region, And may include a first wiring layer and a second wiring layer which are disposed on the first surface and spaced apart from each other and are electrically connected to the first electrode and the second electrode, respectively.

예시적인 실시예들에 있어서, 상기 제1 전력 반도체 소자는 상기 활성면의 외주(outer circumference) 상에 배치되는 패시베이션층을 포함하며, 상기 제1 배선층은 상기 패시베이션층과 마주보는 상기 제1 배선층의 일부분에 형성된 제1 리세스부를 포함할 수 있다.In exemplary embodiments, the first power semiconductor device includes a passivation layer disposed on an outer circumference of the active surface, wherein the first wiring layer includes a first wiring layer that faces the passivation layer, And a first recess portion formed in a portion.

예시적인 실시예들에 있어서, 상기 제1 리드 베이스 연결부 상에 배치되며, 상기 제1 리드 베이스 연결부와 마주보는 제1 면과, 상기 제1 면과 반대되며 상기 밀봉재 외부로 노출되는 제2 면을 구비하는 상부 기판을 더 포함할 수 있다.In exemplary embodiments, the first lead base connection portion may include a first surface facing the first lead base connection portion, and a second surface opposite to the first surface and exposed to the outside of the sealing material, And an upper substrate provided with the upper substrate.

예시적인 실시예들에 있어서, 상기 제1 리드 베이스 연결부는 상기 제1 전력 반도체 소자의 상면 면적의 적어도 50%를 커버할 수 있다.In exemplary embodiments, the first lead base connection may cover at least 50% of the top surface area of the first power semiconductor device.

예시적인 실시예들에 있어서, 상기 제1 리드 베이스 연결부는 상기 제1 전력 반도체 소자의 상면 전체를 커버할 수 있다.In exemplary embodiments, the first lead base connection may cover the entire upper surface of the first power semiconductor device.

예시적인 실시예들에 있어서, 상기 전력 소자 실장 영역 상에 실장되는 제2 전력 반도체 소자를 더 포함하고, 상기 제1 리드 베이스 연결부가 상기 제2 전력 반도체 상면의 적어도 일부분을 커버할 수 있다.In exemplary embodiments, the power semiconductor device may further include a second power semiconductor device mounted on the power device mounting area, and the first lead base connection may cover at least a portion of the upper surface of the second power semiconductor.

예시적인 실시예들에 있어서, 상기 제1 리드 베이스 연결부가 상기 제1 전력 반도체 소자의 상면 전체와 상기 제2 전력 반도체 소자의 상면 전체를 커버할 수 있다.In exemplary embodiments, the first lead base connection may cover the entire upper surface of the first power semiconductor device and the entire upper surface of the second power semiconductor device.

예시적인 실시예들에 있어서, 상기 제2 전력 반도체 소자는 상기 제1 리드 베이스 연결부에 의해 상기 제1 전력 반도체 소자에 전기적으로 연결될 수 있다.In exemplary embodiments, the second power semiconductor device may be electrically coupled to the first power semiconductor device by the first lead base connection.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 전력 소자 실장 영역 및 제어 소자 실장 영역을 포함하는 패키지 기판; 상기 패키지 기판의 상기 전력 소자 실장 영역에 실장된 제1 및 제2 전력 반도체 소자들; 상기 제1 및 제2 전력 반도체 소자들과 전기적으로 연결되며, 일체형 접속 구조를 갖는 제1 접속 리드; 상기 패키지 기판의 상기 제어 소자 실장 영역 상에 순차적으로 적층된 상부 절연층 및 상부 도전 패턴; 상기 상부 도전 패턴 상에 실장된 적어도 하나의 제어 반도체 소자 및 적어도 하나의 수동 소자를 포함한다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a package substrate including a power device mounting region and a control device mounting region; First and second power semiconductor elements mounted on the power device mounting region of the package substrate; A first connection lead electrically connected to the first and second power semiconductor elements, the first connection lead having an integral connection structure; An upper insulating layer and an upper conductive pattern sequentially stacked on the control element mounting region of the package substrate; And at least one passive element and at least one control semiconductor element mounted on the upper conductive pattern.

예시적인 실시예들에 있어서, 상기 제1 접속 리드는, 상기 제1 전력 반도체 소자의 상면과 상기 제2 전력 반도체 소자의 상면 상에 배치되는 제1 리드 베이스 연결부; 및 상기 제1 리드 베이스 연결부와 일체로 형성되며 상기 패키지 기판 외부로 연장하는 제1 접속 단자를 포함할 수 있다.In exemplary embodiments, the first connection lead includes: a first lead base connection portion disposed on an upper surface of the first power semiconductor element and an upper surface of the second power semiconductor element; And a first connection terminal formed integrally with the first lead base connection portion and extending to the outside of the package substrate.

예시적인 실시예들에 있어서, 상기 제1 리드 베이스 연결부는 제1 폭을 가지며, 상기 상부 도전 패턴은 상기 제1 폭보다 작은 제2 폭을 가질 수 있다.In exemplary embodiments, the first lead base connection portion may have a first width, and the upper conductive pattern may have a second width that is less than the first width.

예시적인 실시예들에 있어서, 상기 제1 접속 리드 상에 배치되는 상부 기판; 및 상기 제1 및 제2 전력 반도체 소자들, 상기 적어도 하나의 제어 반도체 소자, 상기 적어도 하나의 수동 소자, 상기 패키지 기판의 일부분, 상기 상부 기판의 일부분 및 상기 제1 접속 리드의 일부분을 커버하는 밀봉재를 더 포함할 수 있다.In exemplary embodiments, an upper substrate disposed on the first connecting lead; And a sealing material covering the first and second power semiconductor elements, the at least one control semiconductor element, the at least one passive element, a portion of the package substrate, a portion of the top substrate, and a portion of the first connection lead As shown in FIG.

예시적인 실시예들에 있어서, 상기 패키지 기판의 바닥면 일부분 및 상기 상부 기판의 상면 일부분은 상기 밀봉재에 의해 커버되지 않을 수 있다.In some exemplary embodiments, a portion of the bottom surface of the package substrate and a portion of the top surface of the top substrate may not be covered by the sealing material.

상기 반도체 패키지는 전력 반도체 소자에 전기적으로 연결되는 일체형 접속 구조를 갖는 제1 접속 리드를 구비함으로써, 상기 반도체 패키지의 저항을 감소시킬 수 있고 따라서 상기 반도체 패키지의 가용 전류 용량(current carrying capacity)이 향상될 수 있다. 또한 상기 제1 접속 리드 상부에 부착되는 상부 기판 및 상기 제1 접속 리드에 의해, 상기 반도체 패키지로부터 발생하는 열을 효과적으로 상기 반도체 패키지 외부로 방출할 수 있다. 따라서, 상기 반도체 패키지는 신뢰성이 향상될 수 있다. The semiconductor package includes a first connection lead having an integral connection structure electrically connected to the power semiconductor device, thereby reducing the resistance of the semiconductor package and thus improving the current carrying capacity of the semiconductor package . Further, the heat generated from the semiconductor package can be effectively discharged to the outside of the semiconductor package by the upper substrate and the first connection lead attached to the upper portion of the first connection lead. Therefore, reliability of the semiconductor package can be improved.

또한, 상기 패키지 기판의 제어 소자 실장 영역 상에 제어 반도체 소자 및 수동 소자를 실장함으로써, 콤팩트한 반도체 패키지를 구현할 수 있다.In addition, by mounting the control semiconductor element and the passive element on the control element mounting region of the package substrate, a compact semiconductor package can be realized.

도 1a는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 사시도이며, 도 1b는 도 1a의 1B-1B' 선을 따른 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 3a는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 사시도이며, 도 3b는 도 3a의 3B-3B' 선을 따른 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 사시도이며, 도 5b는 도 5a의 5B-5B' 선을 따른 단면도이고, 도 5c는 도 5b의 5C 부분을 확대한 확대 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7a 내지 도 10a는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 평면도들이고, 도 7b 내지 도 10b는 각각 도 7a 내지 도 10a에 대응되는 단면도들이다.FIG. 1A is a perspective view showing a semiconductor package according to exemplary embodiments, and FIG. 1B is a sectional view taken along line 1B-1B 'in FIG. 1A.
2 is a cross-sectional view illustrating a semiconductor package according to exemplary embodiments;
FIG. 3A is a perspective view showing a semiconductor package according to exemplary embodiments, and FIG. 3B is a sectional view taken along line 3B-3B 'in FIG. 3A.
4 is a cross-sectional view illustrating a semiconductor package according to exemplary embodiments.
5A is a perspective view showing a semiconductor package according to exemplary embodiments, FIG. 5B is a cross-sectional view taken along line 5B-5B 'of FIG. 5A, and FIG. 5C is an enlarged cross-sectional view of a portion taken along line 5C of FIG.
6 is a cross-sectional view illustrating a semiconductor package according to exemplary embodiments;
FIGS. 7A to 10A are plan views showing a method of manufacturing a semiconductor package according to exemplary embodiments, and FIGS. 7B to 10B are cross-sectional views corresponding to FIGS. 7A to 10A, respectively.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. It should be understood, however, that the description of the embodiments is provided to enable the disclosure of the invention to be complete, and will fully convey the scope of the invention to those skilled in the art. In the accompanying drawings, the components are enlarged for the sake of convenience of explanation, and the proportions of the components can be exaggerated or reduced.

어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다. It is to be understood that when an element is described as being "on" or "in contact" with another element, it is to be understood that another element may directly contact or be connected to the image, something to do. On the other hand, when an element is described as being "directly on" or "directly adjacent" another element, it can be understood that there is no other element in between. Other expressions that describe the relationship between components, for example, "between" and "directly between"

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may only be used for the purpose of distinguishing one element from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다. The singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. The word "comprising" or "having ", when used in this specification, is intended to specify the presence of stated features, integers, steps, operations, elements, A step, an operation, an element, a part, or a combination thereof.

본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.The terms used in the embodiments of the present invention may be construed as commonly known to those skilled in the art unless otherwise defined.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings.

도 1a는 예시적인 실시예들에 따른 반도체 패키지(100)를 나타내는 사시도이며, 도 1b는 도 1a의 1B-1B' 선을 따른 단면도이다. 1A is a perspective view showing a semiconductor package 100 according to exemplary embodiments, and FIG. 1B is a cross-sectional view taken along line 1B-1B 'of FIG. 1A.

도 1a 및 도 1b를 참조하면, 반도체 패키지(100)는 전력 소자 실장 영역(CA) 및 제어 소자 실장 영역(SA)이 정의된 패키지 기판(110)을 포함할 수 있다. 1A and 1B, the semiconductor package 100 may include a package substrate 110 in which a power device mounting area CA and a control device mounting area SA are defined.

패키지 기판(110)은 제1 면(112A) 및 제2 면(112B)을 포함하는 베이스 기판(112), 베이스 기판(112)의 제2 면(112B) 상에 형성된 베이스 절연층(114) 및 베이스 절연층(114)을 사이에 두고 베이스 기판(112)의 제2 면(112B)과 마주보는 베이스 도전층(116)을 포함할 수 있다. 예시적인 실시예들에 있어서, 패키지 기판(110)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 다른 실시예들에 있어서, 패키지 기판(110)은 절연 금속 기판(insulated metal substrate, IMS)일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 베이스 기판(112)은 알루미늄(Al) 또는 구리(Cu)와 같은 열 전도도가 높은 금속 플레이트를 포함할 수 있고, 베이스 도전층(116)은 예를 들어 구리(Cu) 또는 구리(Cu)의 합금을 포함하는 금속층일 수 있다. The package substrate 110 includes a base substrate 112 including a first surface 112A and a second surface 112B, a base insulating layer 114 formed on a second surface 112B of the base substrate 112, And a base conductive layer 116 facing the second surface 112B of the base substrate 112 with the base insulating layer 114 interposed therebetween. In the exemplary embodiments, the package substrate 110 may be a printed circuit board (PCB). In other embodiments, the package substrate 110 may be an insulated metal substrate (IMS). However, the technical idea of the present invention is not limited thereto. The base substrate 112 may include a metal plate having high thermal conductivity such as aluminum (Al) or copper (Cu), and the base conductive layer 116 may be made of an alloy of copper (Cu) or copper As shown in FIG.

패키지 기판(110)의 전력 소자 실장 영역(CA) 상에는 제1 전력 반도체 소자(130) 및 제2 전력 반도체 소자(140)가 실장될 수 있다. 제1 및 제2 전력 반도체 소자들(130, 140)과 베이스 기판(112) 사이에는 접착층(184)이 배치되어, 제1 및 제2 전력 반도체 소자들(130, 140)이 베이스 기판(112) 상부에 부착될 수 있다. 접착층(184)은 도전성 물질로 이루어질 수 있고, 예를 들어 도전성 페이스트 또는 도전성 접착 필름을 포함할 수 있다. 그러나, 접착층(184)의 종류가 이에 한정되는 것은 아니다.The first power semiconductor device 130 and the second power semiconductor device 140 can be mounted on the power device mounting area CA of the package substrate 110. [ An adhesive layer 184 is disposed between the first and second power semiconductor elements 130 and 140 and the base substrate 112 such that the first and second power semiconductor elements 130 and 140 are disposed on the base substrate 112, As shown in FIG. The adhesive layer 184 may be made of a conductive material and may include, for example, a conductive paste or a conductive adhesive film. However, the type of the adhesive layer 184 is not limited thereto.

예시적인 실시예들에 있어서, 제1 전력 반도체 소자(130)는 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor, IGBT) 소자, 모스펫(metal oxide semiconductor field effect transistor, MOSFET) 소자 등과 같은 전력 트랜지스터 소자일 수 있다. In an exemplary embodiment, the first power semiconductor device 130 may be a power transistor device, such as an insulated gate bipolar transistor (IGBT) device, a metal oxide semiconductor field effect transistor (MOSFET) have.

예시적인 실시예들에 있어서, 제2 전력 반도체 소자(140)는 고속 회복 다이오드(fast recovery diode, FRD) 소자, 쇼트키 배리어 다이오드(Schottky barrier diode, SBD) 소자 등과 같은 다이오드 소자일 수 있다. In the exemplary embodiments, the second power semiconductor device 140 may be a diode device, such as a fast recovery diode (FRD) device, a Schottky barrier diode (SBD) device, or the like.

제1 접속 리드(150)는 제1 리드 베이스 연결부(152) 및 제1 접속 단자(154)를 포함할 수 있다. 제1 리드 베이스 연결부(152)는 접착층(184)에 의해 제1 및 제2 전력 반도체 소자들(130, 140)의 상면 상에 부착될 수 있다. 제1 접속 단자(154)는 제1 리드 베이스 연결부(152)와 일체로 형성되며, 제1 접속 단자(154)의 일부분이 밀봉재(190) 외부로 노출될 수 있다. The first connection lead 150 may include a first lead base connection portion 152 and a first connection terminal 154. The first lead base connection 152 may be attached to the upper surface of the first and second power semiconductor elements 130, 140 by an adhesive layer 184. The first connection terminal 154 may be integrally formed with the first lead base connection part 152 and a part of the first connection terminal 154 may be exposed to the outside of the sealing material 190.

제1 전력 반도체 소자(130)와 제2 전력 반도체 소자(140)는 제1 리드 베이스 연결부(152)에 의해 서로 전기적으로 연결될 수 있고, 이에 따라 상기 전력 트랜지스터 소자와 상기 다이오드 소자가 병렬로 연결된 소자 모듈을 구성할 수 있다. 예를 들어, 제1 전력 반도체 소자(130)가 IGBT 소자를 포함하며, 제2 전력 반도체 소자(140)가 FRD 소자를 포함하는 경우에, 상기 IGBT 소자의 이미터(emitter) 및 컬렉터(collector)에 FRD 소자가 병렬로 연결된 IGBT-FRD 소자 모듈을 구성할 수 있다.The first power semiconductor device 130 and the second power semiconductor device 140 may be electrically connected to each other by a first lead base connection 152 so that the power transistor device and the diode device are connected in parallel Modules can be configured. For example, if the first power semiconductor device 130 comprises an IGBT device and the second power semiconductor device 140 comprises an FRD device, then the emitter and collector of the IGBT device may be electrically isolated, An IGBT-FRD element module in which FRD elements are connected in parallel can be configured.

도 1b에서는 제1 리드 베이스 연결부(152)가 편평한 바닥면을 가지며, 상기 편평한 바닥면 상에 제1 및 전력 제2 반도체 소자들(130, 140)의 상면들이 접착층(184)을 사이에 두고 부착된 구조가 예시적으로 도시되었다. 예를 들어, 제1 및 제2 전력 반도체 소자들(130, 140)의 높이 또는 두께가 동일하거나 유사한 경우에 도 1b에서 예시적으로 도시된 구조와 같이 제1 리드 베이스 연결부(152)는 편평한 바닥면을 가질 수 있다. 다른 실시예들에 있어서, 제2 전력 반도체 소자(140)가 제1 전력 반도체 소자(130)보다 더 작은 높이 또는 두께를 갖는 경우, 제1 리드 베이스 연결부(152)는 제1 전력 반도체 소자(130)의 상면 및 제2 전력 반도체 소자(140)의 상면 사이에서 절곡부(curved portion) 또는 벤딩부(bended portion)를 가질 수 있다. 또 다른 실시예들에 있어서, 제2 전력 반도체 소자(140)가 제1 전력 반도체 소자(130)보다 작은 높이 또는 두께를 갖는 경우, 제1 리드 베이스 연결부(152)가 편평한 바닥면을 가지며, 제2 전력 반도체 소자(140)과 제1 리드 베이스 연결부(152)의 상기 바닥면 사이에 도전성 스페이서(도시되지 않음)가 더 개재될 수도 있다. 1B, the first lead base connection 152 has a flat bottom surface and the upper surfaces of the first and second power semiconductor elements 130, 140 are mounted on the flat bottom surface with the adhesive layer 184 therebetween Lt; RTI ID = 0.0 > a < / RTI > For example, if the height and / or thickness of the first and second power semiconductor elements 130, 140 are the same or similar, the first lead base connection 152, as exemplified in FIG. 1B, Plane. In other embodiments, when the second power semiconductor device 140 has a height or thickness that is less than the height of the first power semiconductor device 130, the first lead base connection 152 is connected to the first power semiconductor device 130 And a top surface of the first power semiconductor device 140 and a top surface of the second power semiconductor device 140. The bending portion may have a curved portion or a bent portion. In yet other embodiments, when the second power semiconductor device 140 has a height or thickness that is less than the first power semiconductor device 130, the first lead base connection 152 has a flat bottom surface, A conductive spacer (not shown) may be interposed between the power semiconductor element 140 and the bottom surface of the first lead base connection portion 152.

예시적인 실시예들에 있어서, 복수 개의 제1 리드 베이스 연결부들(152)이 하나의 제1 접속 단자(154)에 연결될 수 있다. 특히, 도 1a에는 예시적으로 네 개의 제1 리드 베이스 연결부들(152)이 하나의 제1 전력 반도체 소자(130) 상부에 배치되고, 네 개의 제1 리드 베이스 연결부들(152)이 하나의 제1 접속 단자(154)에 연결되는 일체형 접속 구조가 도시된다. 그러나, 하나의 제1 접속 단자(154)에 연결되는 제1 리드 베이스 연결부들(152)의 개수는 이에 한정되지 않고, 제1 전력 반도체 소자(130)의 전극 배치 구조, 제1 및 제2 전력 반도체 소자들(130, 140)의 형상, 반도체 패키지(100)의 접촉 저항(contact resistance) 등을 고려하여 다양하게 변경될 수 있다. In the exemplary embodiments, a plurality of first lead base connections 152 may be connected to one first connection terminal 154. In particular, FIG. 1A illustrates an exemplary embodiment in which four first lead base connection portions 152 are disposed on one first power semiconductor device 130, four first lead base connection portions 152 are formed on one 1 connection terminal 154 is shown. However, the number of the first lead base connection portions 152 connected to one first connection terminal 154 is not limited to this, and the number of the first lead base connection portions 152 may be varied depending on the electrode arrangement structure of the first power semiconductor element 130, The shape of the semiconductor elements 130 and 140, the contact resistance of the semiconductor package 100, and the like.

예시적인 실시예들에 있어서, 제1 리드 베이스 연결부(152)는 제1 리드 베이스 연결부(152)의 연장 방향에 수직한 방향으로 제1 폭(W1)을 가질 수 있고, 제1 폭(W1)은 제1 전력 반도체 소자(130)의 폭보다 작을 수 있다. 제1 리드 베이스 연결부(152)의 제1 폭(W1)은 제1 전력 반도체 소자(130)의 폭의 약 20 내지 약 90%일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. In the exemplary embodiments, the first lead base connection 152 may have a first width W1 in a direction perpendicular to the extending direction of the first lead base connection 152, May be less than the width of the first power semiconductor device 130. The first width W1 of the first lead base connection 152 may be about 20 to about 90% of the width of the first power semiconductor device 130, but the technical idea of the present invention is not limited thereto.

예시적인 실시예들에 있어서, 제1 리드 베이스 연결부(152)는 제1 전력 반도체 소자(130) 상면 면적의 적어도 50%를 커버할 수 있다. 예를 들어, 제1 리드 베이스 연결부(152)는 제1 전력 반도체 소자(130) 상면 면적의 약 80%를 커버할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 제1 리드 베이스 연결부(152)와 수직으로 오버랩되는 제1 전력 반도체 소자(130) 상면 면적이 제1 전력 반도체 소자(130) 전체 상면 면적의 적어도 50%일 때, 제1 전력 반도체 소자(130)와 제1 리드 베이스 연결부(152) 사이의 접촉 면적이 증가하므로 패키지 접촉 저항이 감소할 수 있다. 또한, 제1 전력 반도체 소자(130)의 구동 과정에서 발생하는 열이 열 전도도가 큰 제1 리드 베이스 연결부(152)를 통해 반도체 패키지(100) 외부로 효율적으로 방출될 수 있다. In the exemplary embodiments, the first lead base connection 152 may cover at least 50% of the top surface area of the first power semiconductor device 130. For example, the first lead base connection 152 may cover about 80% of the top surface area of the first power semiconductor device 130. However, the present invention is not limited thereto. When the area of the top surface of the first power semiconductor element 130 perpendicular to the first lead base connection 152 is at least 50% of the total top surface area of the first power semiconductor element 130, The contact area between the first lead base connection part 152 and the first lead base connection part 152 increases, so that the package contact resistance can be reduced. In addition, heat generated during the driving process of the first power semiconductor device 130 can be efficiently discharged to the outside of the semiconductor package 100 through the first lead base connection part 152 having a high thermal conductivity.

도 1b에 예시적으로 도시된 것과 같이, 제1 접속 리드(150)는 제1 및 제2 전력 반도체 소자들(130, 140) 사이의 전기적 연결 및/또는 패키지 외부로부터 제1 및 제2 전력 반도체 소자들(130, 140)까지의 전기적 연결을 담당하는 일체형 접속 구조를 형성할 수 있다. 특히, 제1 및 제2 전력 반도체 소자들(130, 140)로부터 제1 리드 베이스 연결부(152)를 통해 제1 접속 단자(154)까지 신호 및/또는 전력이 전달될 수 있고, 제1 접속 단자(154)는 반도체 패키지(100)의 출력 단자로 기능할 수 있다. 제1 접속 리드(150)가 제1 및 제2 전력 반도체 소자들(130, 140)과 전기적으로 연결되는 일체형 접속 구조를 가짐에 따라, 예를 들어 와이어 등에 의해 전력 반도체 소자들이 서로 연결되거나, 전력 반도체 소자들이 와이어들에 의해 외부 리드에 연결되는 경우에 비하여 강건한 전기적 접속 구조가 얻어질 수 있다. 따라서, 일체형 접속 구조를 갖는 제1 접속 리드(150)를 포함하는 반도체 패키지(100)의 신뢰성이 향상될 수 있다. 1B, the first connection lead 150 is electrically coupled between the first and second power semiconductor elements 130, 140 and / or from the outside of the package by first and second power semiconductors 130, To form an integral connection structure responsible for electrical connection to the elements 130 and 140. In particular, signals and / or power can be transferred from the first and second power semiconductor devices 130 and 140 to the first connection terminal 154 through the first lead base connection 152, (154) may function as an output terminal of the semiconductor package (100). As the first connecting lead 150 has an integral connection structure that is electrically connected to the first and second power semiconductor elements 130 and 140, the power semiconductor elements are connected to each other by, for example, wires, A robust electrical connection structure can be obtained as compared with the case where the semiconductor elements are connected to the outer leads by the wires. Therefore, the reliability of the semiconductor package 100 including the first connection lead 150 having the integral connection structure can be improved.

패키지 기판(110)의 제어 소자 실장 영역(SA) 상에는 상부 절연층(162) 및 상부 도전 패턴(164)이 순차적으로 형성될 수 있다. 상부 절연층(162) 및 상부 도전 패턴(164)은 각각 베이스 절연층(114) 및 베이스 도전층(116)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. An upper insulating layer 162 and an upper conductive pattern 164 may be sequentially formed on the control element mounting area SA of the package substrate 110. [ The upper insulating layer 162 and the upper conductive pattern 164 may be formed of the same material as the base insulating layer 114 and the base conductive layer 116, but the present invention is not limited thereto.

상부 도전 패턴(164) 상에 제어 반도체 소자(166) 및 수동 소자(168)가 실장될 수 있다. 제어 반도체 소자(166)는 제1 및 전력 제2 반도체 소자들(122, 124)을 구동하기 위한 드라이버 반도체 칩일 수 있고, 예를 들어 집적 회로(integrated circuit, IC)일 수 있다. 도 1b에 도시된 것과 같이 제어 반도체 소자(166)는 상부 도전 패턴(164) 상에 플립칩 방식으로 실장될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 수동 소자(168)는 레지스터(resistor), 커패시터(capacitor), 인덕터(inductor) 등을 포함할 수 있다.The control semiconductor element 166 and the passive element 168 can be mounted on the upper conductive pattern 164. The control semiconductor device 166 may be a driver semiconductor chip for driving the first and second power semiconductor devices 122 and 124 and may be, for example, an integrated circuit (IC). 1B, the control semiconductor element 166 may be mounted on the upper conductive pattern 164 in a flip chip manner, but the technical idea of the present invention is not limited thereto. The passive element 168 may include a resistor, a capacitor, an inductor, and the like.

제2 접속 리드(170)는 제2 리드 베이스 연결부(172)와 제2 접속 단자(174)를 포함할 수 있다. 제2 리드 베이스 연결부(172)는 접착 부재(도시되지 않음)에 의해 상부 도전 패턴(164) 상에 부착될 수 있다. 제2 접속 단자(174)는 제2 리드 베이스 연결부(172)와 일체로 형성되며, 제2 접속 단자(174)의 일부분이 밀봉재(190) 외부로 노출될 수 있다. 제2 접속 리드(170)는 제어 반도체 소자(166)에 신호 및/또는 전력을 전달하는 반도체 패키지(100)의 입력 단자로 기능할 수 있다. 한편, 제어 반도체 소자(166)는 와이어(182)에 의해 제1 전력 반도체 소자(130)와 전기적으로 연결될 수 있다. The second connection lead 170 may include a second lead base connection 172 and a second connection terminal 174. [ The second lead base connection 172 may be attached on the top conductive pattern 164 by an adhesive member (not shown). The second connection terminal 174 may be integrally formed with the second lead base connection portion 172 and a portion of the second connection terminal 174 may be exposed to the outside of the sealing material 190. The second connection lead 170 may function as an input terminal of the semiconductor package 100 that transmits signals and / or power to the control semiconductor element 166. On the other hand, the control semiconductor element 166 may be electrically connected to the first power semiconductor element 130 by a wire 182.

도 1a에 예시적으로 도시된 것과 같이, 상부 도전 패턴(164)은 제2 폭(W2)을 가지며, 제2 폭(W2)은 제1 리드 베이스 연결부(152)의 제1 폭(W1)보다 작을 수 있다. 패키지 기판(110)의 제어 소자 실장 영역(SA) 상에 수동 소자(168) 및 제어 반도체 소자(166)를 직접 실장하기 위하여, 상부 도전 패턴(164)은 작은 피치(pitch)를 갖도록 형성될 수 있고, 상부 도전 패턴(164)의 제2 폭(W2) 및 인접한 상부 도전 패턴(164)과의 간격이 상대적으로 작을 수 있다. 상부 도전 패턴(164)의 제2 폭(W2)은 제2 리드 베이스 연결부(172)의 폭보다 작게 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. The upper conductive pattern 164 has a second width W2 and the second width W2 is less than the first width W1 of the first lead base connection 152, Can be small. The top conductive pattern 164 may be formed to have a small pitch in order to directly mount the passive element 168 and the control semiconductor element 166 on the control element mounting area SA of the package substrate 110 And the second width W2 of the upper conductive pattern 164 and the interval between the upper conductive pattern 164 and the adjacent upper conductive pattern 164 may be relatively small. The second width W2 of the upper conductive pattern 164 may be smaller than the width of the second lead base connection 172, but the technical idea of the present invention is not limited thereto.

도 1a에 예시적으로 도시된 것과 같이, 패키지 기판(110) 상에 상부 도전 패턴(164)의 제2 폭(W2)이 상대적으로 작게 형성될 수 있으므로, 상부 도전 패턴(164) 상에 복수 개의 수동 소자들(168)이 실장될 수 있다. 도 1a에는 상부 도전 패턴(164) 상에 네 개의 수동 소자(168)가 실장된 것이 예시적으로 도시되었으나, 상부 도전 패턴(164) 상에 실장되는 수동 소자(168)의 개수들이 이에 한정되는 것은 아니다. 패키지 기판(110)의 제어 소자 실장 영역(SA) 상에 복수 개의 수동 소자들(168)이 직접 실장됨에 따라, 수동 소자의 실장을 위한 기판을 별도로 구비할 필요가 없고 작은 사이즈를 갖는 콤팩트한 반도체 패키지(100)가 구성될 수 있다.The second width W2 of the upper conductive pattern 164 may be formed relatively small on the package substrate 110 so that a plurality of Passive components 168 may be mounted. 1A shows an example in which four passive elements 168 are mounted on the top conductive pattern 164 but the number of passive elements 168 mounted on the top conductive pattern 164 is limited to this no. Since a plurality of passive elements 168 are directly mounted on the control element mounting area SA of the package substrate 110, it is not necessary to separately provide a substrate for mounting the passive elements and a compact semiconductor The package 100 may be constructed.

밀봉재(190)는 패키지 기판(110), 제1 및 제2 전력 반도체 소자들(130, 140), 제어 반도체 소자(166), 수동 소자(168), 제1 및 제2 접속 리드들(150, 170)을 커버할 수 있고, 제1 및 제2 접속 리드들(150, 170)의 일부분들은 밀봉재(190) 외부로 노출될 수 있다. 또한, 패키지 기판(110)의 바닥면은 밀봉재(190)에 의해 커버되지 않으며, 베이스 도전층(116)의 상면이 노출될 수 있다.The sealing material 190 is bonded to the package substrate 110, the first and second power semiconductor elements 130 and 140, the control semiconductor element 166, the passive element 168, the first and second connecting leads 150, 170 and the portions of the first and second connecting leads 150, 170 may be exposed to the outside of the sealing member 190. [ Further, the bottom surface of the package substrate 110 is not covered by the sealing material 190, and the upper surface of the base conductive layer 116 can be exposed.

도 1a 및 도 1b에 예시적으로 도시된 반도체 패키지(100)에 따르면, 전력 반도체 소자들(130, 140)에 전기적으로 연결되는 제1 리드 베이스 연결부(152)를 포함하는 제1 접속 리드(150)에 의해, 반도체 패키지(100)의 저항이 감소될 수 있고 반도체 패키지(100)의 가용 전류 용량이 향상될 수 있다. 또한, 패키지 기판(110)의 제어 소자 실장 영역(SA) 상에 제어 반도체 소자(166) 및 수동 소자(168)를 실장할 수 있으므로, 콤팩트한 반도체 패키지(100)를 구현할 수 있다.According to the semiconductor package 100 illustrated by way of example in FIGS. 1A and 1B, a first connection lead 150 (not shown) including a first lead base connection 152 electrically connected to the power semiconductor elements 130, ), The resistance of the semiconductor package 100 can be reduced and the usable current capacity of the semiconductor package 100 can be improved. In addition, since the control semiconductor element 166 and the passive element 168 can be mounted on the control element mounting area SA of the package substrate 110, a compact semiconductor package 100 can be realized.

도 2는 예시적인 실시예들에 따른 반도체 패키지(100A)를 나타내는 단면도이다. 도 2는 도 1a의 1B-1B' 선을 따른 단면에 대응하는 단면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.2 is a cross-sectional view showing a semiconductor package 100A according to exemplary embodiments. 2 is a cross-sectional view corresponding to a cross section taken along the line 1B-1B 'in Fig. 1A. In Fig. 2, the same reference numerals as in Figs. 1A and 1B denote the same members, and a detailed description thereof will be omitted here.

도 2를 참조하면, 패키지 기판(110A)은 절연 기판(122), 제1 도전층(124) 및 제2 도전층(126)을 포함할 수 있다. 절연 기판(122)은 제1 면(122A) 및 제2 면(122B)을 구비할 수 있고, 제1 도전층(124)은 절연 기판(122)의 제1 면(122A) 상에 형성되며, 제2 도전층(126)은 절연 기판(122)의 제2 면(122B) 상에 형성될 수 있다. 패키지 기판(110A)은 DBC(direct bonded copper) 기판일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 절연 기판(122)은 알루미나(Al2O3), 알루미늄 질화물(AlN) 또는 베릴륨 산화물(BeO)와 같은 세라믹 기판을 포함할 수 있다. 제1 및 제2 도전층(124, 126)은 구리(Cu) 또는 구리(Cu)의 합금을 포함하는 금속층일 수 있다. Referring to FIG. 2, the package substrate 110A may include an insulating substrate 122, a first conductive layer 124, and a second conductive layer 126. Referring to FIG. The insulating substrate 122 may have a first surface 122A and a second surface 122B and the first conductive layer 124 is formed on the first surface 122A of the insulating substrate 122, The second conductive layer 126 may be formed on the second surface 122B of the insulating substrate 122. [ The package substrate 110A may be a direct bonded copper (DBC) substrate, but the present invention is not limited thereto. An insulating substrate 122 may include a ceramic substrate such as alumina (Al 2 O 3), aluminum nitride (AlN) or beryllium oxide (BeO). The first and second conductive layers 124 and 126 may be a metal layer comprising an alloy of copper (Cu) or copper (Cu).

패키지 기판(110A)의 전력 소자 실장 영역(CA)에서, 제1 도전층(124) 상에 제1 및 제2 전력 반도체 소자들(130, 140)이 실장될 수 있다. 패키지 기판(110A)의 제어 소자 실장 영역(SA) 상에는 상부 절연층(162) 및 상부 도전 패턴(164)이 형성되고, 상부 도전 패턴(164) 상에 제어 반도체 소자(166) 및 수동 소자(168)가 실장될 수 있다. The first and second power semiconductor elements 130 and 140 may be mounted on the first conductive layer 124 in the power device mounting area CA of the package substrate 110A. An upper insulating layer 162 and an upper conductive pattern 164 are formed on the control element mounting area SA of the package substrate 110A and a control semiconductor element 166 and a passive element 168 Can be mounted.

도 3a는 예시적인 실시예들에 따른 반도체 패키지(200)를 나타내는 사시도이며, 도 3b는 도 3a의 3B-3B' 선을 따른 단면도이다. 도 3a 및 도 3b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.FIG. 3A is a perspective view showing a semiconductor package 200 according to exemplary embodiments, and FIG. 3B is a sectional view taken along line 3B-3B 'in FIG. 3A. In Figs. 3A and 3B, the same reference numerals as in Figs. 1A and 1B denote the same members, and a detailed description thereof will be omitted here.

도 3a 및 도 3b를 참조하면, 반도체 패키지(200)는 제1 접속 리드(150) 상에 배치된 상부 기판(210)을 더 포함할 수 있다. 상부 기판(210)은 상부 베이스 기판(212), 상부 기판 절연층(214) 및 상부 기판 도전층(216)을 포함할 수 있다. 상부 베이스 기판(202)은 제1 면(212A) 및 제2 면(212B)을 구비하며, 상부 베이스 기판(212)의 제1 면(212A)이 접착층(186)에 의해 제1 리드 베이스 연결부(152) 상에 부착될 수 있다. 접착층(186)은 예를 들어 도전성 페이스트 또는 도전성 접착 필름과 같은 도전성 접착 부재를 포함할 수 있다. 이와는 달리, 접착층(186)은 절연 물질로 구성된 접착 부재를 포함할 수도 있다. 상부 기판 도전층(216)의 상면은 밀봉재(190)에 의해 커버되지 않고 반도체 패키지(200) 외부로 노출될 수 있다. 예시적인 실시예들에 있어서, 상부 기판(210)의 상면은 밀봉재(190)의 상면과 동일한 레벨 상에 위치할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Referring to FIGS. 3A and 3B, the semiconductor package 200 may further include an upper substrate 210 disposed on the first connection lead 150. The upper substrate 210 may include an upper base substrate 212, an upper substrate insulating layer 214, and an upper substrate conductive layer 216. The upper base substrate 202 has a first surface 212A and a second surface 212B and the first surface 212A of the upper base substrate 212 is bonded to the first lead base connection 152). ≪ / RTI > The adhesive layer 186 may include, for example, a conductive adhesive such as a conductive paste or a conductive adhesive film. Alternatively, the adhesive layer 186 may comprise an adhesive member comprised of an insulating material. The upper surface of the upper substrate conductive layer 216 may be exposed to the outside of the semiconductor package 200 without being covered by the sealing material 190. In the exemplary embodiments, the upper surface of the upper substrate 210 may be located on the same level as the upper surface of the sealing material 190, but the present invention is not limited thereto.

예시적인 실시예들에 있어서, 상부 베이스 기판(212)은 알루미늄(Al) 또는 구리(Cu)와 같은 열 전도도가 높은 금속 플레이트를 포함할 수 있고, 상부 기판 도전층(216)은 예를 들어 구리(Cu) 또는 구리(Cu)의 합금을 포함하는 금속층일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상부 기판 절연층(214) 및 상부 기판 도전층(216)은 각각 패키지 기판(110)의 베이스 절연층(114) 및 베이스 도전층(116)과 동일한 물질로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.The upper base substrate 212 may comprise a high thermal conductivity metal plate such as aluminum (Al) or copper (Cu), and the upper substrate conductive layer 216 may comprise, for example, (Cu) or an alloy of copper (Cu). However, the technical idea of the present invention is not limited thereto. The upper substrate insulating layer 214 and the upper substrate conductive layer 216 may be formed of the same material as the base insulating layer 114 and the base conductive layer 116 of the package substrate 110, But is not limited thereto.

전력 반도체 소자들(130, 140) 상에 제1 리드 베이스 연결부(152)가 배치되고 제1 리드 베이스 연결부(152) 상에 상부 기판(210)이 배치됨에 따라, 전력 반도체 소자들(130, 140)의 구동 과정에서 발생하는 열이 반도체 패키지(200) 외부로 효율적으로 방출될 수 있다. 특히, 전력 반도체 소자들(130, 140)로부터 발생하는 열이 전력 반도체 소자들(130, 140) 하부에 배치되는 패키지 기판(110)과, 전력 반도체 소자들(130, 140) 상부에 제1 접속 리드(150)를 사이에 두고 배치되는 상부 기판(210)을 통해 반도체 패키지(200) 외부로 방출될 수 있기 때문에, 반도체 패키지(200)는 우수한 방열 특성을 가질 수 있다. The first lead base connection portion 152 is disposed on the power semiconductor elements 130 and 140 and the upper substrate 210 is disposed on the first lead base connection portion 152 so that the power semiconductor elements 130 and 140 The heat generated in the driving process of the semiconductor package 200 can be efficiently discharged to the outside of the semiconductor package 200. In particular, a package substrate 110 in which heat generated from the power semiconductor devices 130 and 140 is disposed below the power semiconductor devices 130 and 140, The semiconductor package 200 can be discharged to the outside of the semiconductor package 200 through the upper substrate 210 disposed with the leads 150 interposed therebetween.

도 3b에 예시적으로 도시된 것과 같이, 상부 기판(210)에서, 상부 기판 도전층(216)은 상부 기판 절연층(214)을 사이에 두고 상부 베이스 기판(212) 상에 형성됨에 따라, 상부 기판 도전층(216)과 상부 베이스 기판(212)은 전기적으로 연결되지 않을 수 있다. 따라서, 상부 베이스 기판(212)이 도전성 물질을 포함하는 접착층(186)에 의해 제1 접속 리드(150)에 연결되어 상부 베이스 기판(212)이 제1 및 제2 전력 반도체 소자들(130, 140)과 전기적으로 연결되더라도, 상부 기판 도전층(216)은 제1 및 제2 전력 반도체 소자들(130, 140)로부터 전기적으로 절연될 수 있다. 3B, in the upper substrate 210, the upper substrate conductive layer 216 is formed on the upper base substrate 212 with the upper substrate insulating layer 214 interposed therebetween, The substrate conductive layer 216 and the upper base substrate 212 may not be electrically connected. The upper base substrate 212 is connected to the first connection lead 150 by an adhesive layer 186 comprising a conductive material so that the upper base substrate 212 is electrically connected to the first and second power semiconductor elements 130, The upper substrate conductive layer 216 may be electrically insulated from the first and second power semiconductor elements 130 and 140. [

만약, 패키지의 방열 특성을 향상시키기 위하여 전력 반도체 소자들 상에 추가적인 방열 스프레더를 부착하는 경우에, 상기 전력 반도체 소자들 상에 추가적인 절연 패드를 부착하고 상기 절연 패드 상에 상기 방열 스프레더를 부착하는 추가적인 공정들이 수행될 필요가 있으나, 본 발명의 예시적인 실시예들에 따르면 상부 기판(210)은 상부 기판 도전층(216)이 상부 베이스 기판(212)과 전기적으로 절연되는 구조를 가지므로, 상기 절연 패드를 부착하기 위한 추가적인 공정이 불필요한, 단순화된 공정에 의해 상부 기판(210)을 부착할 수 있다. If an additional heat dissipating spreader is to be attached on the power semiconductor elements to improve the heat dissipation characteristics of the package, an additional insulating pad may be attached on the power semiconductor elements and an additional Processes need to be performed. However, according to exemplary embodiments of the present invention, the upper substrate 210 has a structure in which the upper substrate conductive layer 216 is electrically insulated from the upper base substrate 212, The upper substrate 210 can be attached by a simplified process that does not require additional process for attaching the pad.

도 4는 예시적인 실시예들에 따른 반도체 패키지(200A)를 나타내는 단면도이다. 도 4는 도 3a의 3B-3B' 선을 따른 단면에 대응하는 단면도이다. 도 4에 있어서, 도 1a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.4 is a cross-sectional view showing a semiconductor package 200A according to exemplary embodiments. 4 is a cross-sectional view corresponding to a cross-section taken along the line 3B-3B 'in Fig. 3A. In Fig. 4, the same reference numerals as in Figs. 1A to 3B denote the same members, and a detailed description thereof will be omitted here.

도 4를 참조하면, 패키지 기판(110A)은 절연 기판(122), 제1 도전층(124) 및 제2 도전층(126)을 포함할 수 있고, 제1 접속 리드(150) 상에 상부 기판(210)이 형성될 수 있다. 여기서, 패키지 기판(110A)은 도 2를 참조로 설명한 반도체 패키지(100A)의 패키지 기판(110A)과 유사하며, 상부 기판(210)은 도 3a 및 도 3b를 참조로 설명한 반도체 패키지(200)의 상부 기판(210)과 유사하다. 4, the package substrate 110A may include an insulating substrate 122, a first conductive layer 124, and a second conductive layer 126, (210) may be formed. Here, the package substrate 110A is similar to the package substrate 110A of the semiconductor package 100A described with reference to FIG. 2, and the upper substrate 210 is formed of the semiconductor package 200 described with reference to FIGS. 3A and 3B And is similar to the upper substrate 210.

도 5a는 예시적인 실시예들에 따른 반도체 패키지(300)를 나타내는 사시도이며, 도 5b는 도 5a의 5B-5B' 선을 따른 단면도이고, 도 5c는 도 5b의 5C 부분을 확대한 확대 단면도이다. 도 5a 내지 도 5c에 있어서, 도 1a 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.FIG. 5A is a perspective view showing a semiconductor package 300 according to exemplary embodiments, FIG. 5B is a cross-sectional view taken along line 5B-5B 'of FIG. 5A, and FIG. 5C is an enlarged cross- . In Figs. 5A to 5C, the same reference numerals as in Figs. 1A to 4 denote the same members, and a detailed description thereof will be omitted here.

도 5a 내지 도 5c를 참조하면, 반도체 패키지(300)는 플립칩 방식으로 실장된 제1 및 제2 전력 반도체 소자들(130, 140)을 포함할 수 있다. 패키지 기판(110B)은 절연 기판(122), 제1 도전층(124A) 및 제2 도전층(126)을 포함할 수 있다. 제1 도전층(124A)은 절연 기판(122)의 제1 면(122A) 상에 형성되며, 서로 이격되어 배치되는 제1 배선층(124_1), 제2 배선층(124_2) 및 제3 배선층(124_3)을 포함할 수 있다. 5A through 5C, the semiconductor package 300 may include first and second power semiconductor devices 130 and 140 mounted in a flip chip manner. The package substrate 110B may include an insulating substrate 122, a first conductive layer 124A, and a second conductive layer 126. [ The first conductive layer 124A is formed on the first surface 122A of the insulating substrate 122 and includes a first wiring layer 124_1, a second wiring layer 124_2, and a third wiring layer 124_3, . ≪ / RTI >

도 5c에 예시적으로 도시된 것과 같이, 제1 전력 반도체 소자(130)는 활성면 상에 배치되는 제1 전극(132) 및 제2 전극(134)을 포함할 수 있고, 또한 상기 활성면 상에서 제1 전력 반도체 소자(130)의 외주 부분에 배치되는 패시베이션층(136)을 포함할 수 있다. 제1 전력 반도체 소자(130)의 상기 활성면은 제1 도전층(124A)과 마주보도록 아래 방향으로 배치될 수 있고, 제1 전극(132)은 접착층(184)에 의해 제1 도전층(124A)의 제1 배선층(124_1)에 연결되고, 제2 전극(134)은 접착층(184)에 의해 제1 도전층(124A)의 제2 배선층(124_2)에 연결될 수 있다. 제3 배선층(124_3) 상에 제어 반도체 소자(166)가 실장될 수 있다. 5c, the first power semiconductor device 130 may include a first electrode 132 and a second electrode 134 disposed on the active surface, and may also include a second electrode 134 on the active surface, And a passivation layer 136 disposed on an outer circumferential portion of the first power semiconductor device 130. [ The active surface of the first power semiconductor device 130 may be disposed in a downward direction facing the first conductive layer 124A and the first electrode 132 may be disposed on the first conductive layer 124A And the second electrode 134 may be connected to the second wiring layer 124_2 of the first conductive layer 124A by an adhesive layer 184. The second wiring layer 124_2 of the first conductive layer 124A may be connected to the first wiring layer 124_1. The control semiconductor element 166 can be mounted on the third wiring layer 124_3.

예시적인 실시예들에 있어서, 제1 배선층(124_1)은 제1 배선층(124_1) 상면으로부터 소정의 깊이만큼 리세스된 제1 리세스부(124_R1)를 포함할 수 있고, 제2 배선층(124_2)은 제2 배선층(124_2) 상면으로부터 소정의 깊이만큼 리세스된 제2 리세스부(124_R2)를 포함할 수 있다. 제1 및 제2 리세스부들(124_R1, 124_R2)은 패시베이션층(136)과 수직 오버랩되도록 배치될 수 있다. 특히, 도 5c에 예시적으로 도시된 것과 같이 패시베이션층(136)이 제1 전력 반도체 소자(130)의 상기 활성면으로부터 소정의 두께만큼 돌출하도록 형성되는 경우에, 패시베이션층(136)과 수직 오버랩되는 위치에 제1 및 제2 리세스부들(124_R1, 124_R2)이 형성됨으로써 제1 도전층(124A)과 패시베이션층(136) 사이의 간격이 감소되는 것이 방지될 수 있다. 따라서, 밀봉 물질을 주입하여 밀봉재(190)를 형성하기 위한 공정에서 패시베이션층(136) 바닥면까지 상기 밀봉 물질이 충분히 주입될 수 있고, 밀봉재(190) 내의 보이드(void) 등의 발생이 방지되고 밀봉재(190)가 패시베이션층(136)를 포함하여 제1 전력 반도체 소자(130)를 완전히 커버하도록 형성될 수 있다. In the exemplary embodiments, the first wiring layer 124_1 may include a first recess 124_R1 recessed from the top surface of the first wiring layer 124_1 by a predetermined depth, and the second wiring layer 124_2 may include, May include a second recess 124_R2 recessed from the upper surface of the second wiring layer 124_2 by a predetermined depth. The first and second recessed portions 124_R1 and 124_R2 may be arranged to vertically overlap the passivation layer 136. [ In particular, when the passivation layer 136 is formed to protrude a predetermined thickness from the active surface of the first power semiconductor device 130, as illustrated by way of example in FIG. 5C, The gap between the first conductive layer 124A and the passivation layer 136 can be prevented from being reduced by forming the first and second recessed portions 124_R1 and 124_R2 at positions where the first conductive layer 124A and the passivation layer 136 are formed. Therefore, in the process for forming the sealing material 190 by injecting the sealing material, the sealing material can be sufficiently injected to the bottom surface of the passivation layer 136, the occurrence of voids or the like in the sealing material 190 is prevented The sealing material 190 may be formed to completely cover the first power semiconductor element 130 including the passivation layer 136. [

제1 접속 리드(150A)는 제1 리드 베이스 연결부(152A) 및 제1 접속 단자(154A)를 포함할 수 있고, 제1 리드 베이스 연결부(152A)는 제1 및 제2 전력 반도체 소자들(130, 140)의 상면 전체를 커버하도록 배치될 수 있다. The first connection lead 150A may include a first lead base connection 152A and a first connection terminal 154A and the first lead base connection 152A may include a first and a second power semiconductor elements 130 And 140, respectively.

예시적인 실시예들에 있어서, 제1 리드 베이스 연결부(152A)는 제3 폭(W3)을 가질 수 있고, 제3 폭(W3)은 제1 전력 반도체 소자(130)의 폭보다 클 수 있다. 또한, 제3 배선층(124_3)은 제4 폭(W4)을 가질 수 있고, 제4 폭(W4)은 제1 리드 베이스 연결부(152A)의 제3 폭(W3)보다 작을 수 있다. In exemplary embodiments, the first lead base connection 152A may have a third width W3 and the third width W3 may be greater than the width of the first power semiconductor device 130. [ The third wiring layer 124_3 may have a fourth width W4 and the fourth width W4 may be smaller than the third width W3 of the first lead base connecting portion 152A.

도 5a에 예시적으로 도시된 것과 같이, 제1 리드 베이스 연결부(152A)의 제3 폭(W3)이 제1 전력 반도체 소자(130)의 폭보다 크므로, 제1 리드 베이스 연결부(152A)는 제1 및 제2 전력 반도체 소자들(130, 140) 상면들의 전체 면적 상에 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 5A, since the third width W3 of the first lead base connection portion 152A is greater than the width of the first power semiconductor element 130, the first lead base connection portion 152A May be disposed on the entire area of the upper surfaces of the first and second power semiconductor elements (130, 140). However, the technical idea of the present invention is not limited thereto.

제1 전력 반도체 소자(130) 상면의 전체 면적이 제1 리드 베이스 연결부(152A)와 수직으로 오버랩되기 때문에, 제1 전력 반도체 소자(130)와 제1 리드 베이스 연결부(152A) 사이의 접촉 면적이 증가할 수 있고, 패키지 접촉 저항이 감소할 수 있다. 또한, 제1 전력 반도체 소자(130)의 구동 과정에서 발생하는 열이 열 전도도가 큰 제1 리드 베이스 연결부(152A)를 통해 반도체 패키지(300) 외부로 효율적으로 방출될 수 있다. The total area of the upper surface of the first power semiconductor element 130 overlaps the first lead base connection portion 152A vertically so that the contact area between the first power semiconductor element 130 and the first lead base connection portion 152A is And the package contact resistance can be reduced. In addition, the heat generated in the driving process of the first power semiconductor device 130 can be efficiently discharged to the outside of the semiconductor package 300 through the first lead base connection portion 152A having a high thermal conductivity.

또한, 제1 전력 반도체 소자(130)가 플립칩 방식으로 패키지 기판(110B) 상에 실장됨에 따라, 와이어리스(wireless) 반도체 패키지(300)가 구현될 수 있다. 상기 와이어리스 반도체 패키지(300)는 와이어 등을 포함하는 패키지 구조에 비하여 강건한 전기 접속 구조를 가질 수 있고, 이에 따라 반도체 패키지(300)는 향상된 신뢰성을 가질 수 있다. Also, as the first power semiconductor device 130 is mounted on the package substrate 110B in a flip chip manner, a wireless semiconductor package 300 can be implemented. The wireless semiconductor package 300 may have a strong electrical connection structure as compared with the package structure including a wire or the like, so that the semiconductor package 300 may have improved reliability.

도 6은 예시적인 실시예들에 따른 반도체 패키지(300A)를 나타내는 단면도이다. 도 6는 도 5a의 5B-5B' 선을 따른 단면에 대응하는 단면도이다. 도 6에 있어서, 도 1a 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.6 is a cross-sectional view showing a semiconductor package 300A according to exemplary embodiments. 6 is a cross-sectional view corresponding to a cross section taken along the line 5B-5B 'in Fig. 5A. In Fig. 6, the same reference numerals as in Figs. 1A to 5C denote the same members, and a detailed description thereof will be omitted here.

도 6을 참조하면, 패키지 기판(110B)은 절연 기판(122), 제1 도전층(124A) 및 제2 도전층(126)을 포함할 수 있고, 제1 접속 리드(150) 상에 상부 기판(210)이 형성될 수 있다. 여기서, 패키지 기판(110B)은 도 5a 내지 도 5c를 참조로 설명한 반도체 패키지(300)의 패키지 기판(110B)과 유사하며, 상부 기판(210)은 도 3a 및 도 3b를 참조로 설명한 반도체 패키지(200)의 상부 기판(210)과 유사하다. Referring to FIG. 6, the package substrate 110B may include an insulating substrate 122, a first conductive layer 124A, and a second conductive layer 126, (210) may be formed. Herein, the package substrate 110B is similar to the package substrate 110B of the semiconductor package 300 described with reference to FIGS. 5A to 5C, and the upper substrate 210 is the semiconductor package 300 described with reference to FIGS. 3A and 3B 200 are similar to the upper substrate 210 of FIG.

도 7a 내지 도 10a는 예시적인 실시예들에 따른 반도체 패키지(300A)의 제조 방법을 나타내는 평면도들이고, 도 7b 내지 도 10b는 각각 도 7a 내지 도 10a에 대응되는 단면도들이다. 여기서, 도 7b 내지 도 10b은 도 5a의 5B-5B' 선을 따른 단면에 대응하는 단면도들을 공정 순서에 따라 도시한 것이다. 상기 제조 방법은 도 6을 참조로 설명한 반도체 패키지(300A)의 제조 방법일 수 있다. Figs. 7A to 10A are plan views showing a method of manufacturing the semiconductor package 300A according to the exemplary embodiments, and Figs. 7B to 10B are cross-sectional views corresponding to Figs. 7A to 10A, respectively. Here, FIGS. 7B to 10B show cross-sectional views corresponding to cross-sections taken along the line 5B-5B 'in FIG. 5A according to a process sequence. The manufacturing method may be the manufacturing method of the semiconductor package 300A described with reference to FIG.

도 7a 및 도 7b를 참조하면, 절연 기판(122), 제1 도전층(124A) 및 제2 도전층(126)을 포함하는 패키지 기판(110B)이 제공될 수 있다. 7A and 7B, a package substrate 110B including an insulating substrate 122, a first conductive layer 124A, and a second conductive layer 126 may be provided.

제1 도전층(124A)은 절연 기판(122) 상에 이격된 제1 배선층(124_1), 제2 배선층(124_2) 및 제3 배선층(124_3)을 포함할 수 있다. 제1 내지 제3 배선층들(124_1, 124_2, 124_3)은 후속 공정에서 패키지 기판(110B) 상에 실장될 제1 및 제2 전력 반도체 소자들(130, 140)(도 8a 참조) 및 제어 반도체 소자(166)(도 8a 참조)의 크기, 형상 및 개수에 따라 다양한 형상으로 형성될 수 있다. 도 7a에 예시적으로 도시된 것과 같이, 제1 배선층(124_1) 및 제2 배선층(124_2)은 상부에 제1 전력 반도체 소자(130)의 제1 및 제2 전극(132, 134)(도 5c 참조)이 각각 플립칩 방식으로 연결되도록 이격되어 배치될 수 있다. 제3 배선층(124_3)은 상부에 제어 반도체 소자(166)가 실장되도록 제2 배선층(124_2)과 이격되어 배치될 수 있다. The first conductive layer 124A may include a first wiring layer 124_1, a second wiring layer 124_2, and a third wiring layer 124_3 spaced on the insulating substrate 122. The first to third wiring layers 124_1, 124_2 and 124_3 are electrically connected to the first and second power semiconductor elements 130 and 140 (see FIG. 8A) and the control semiconductor element (See FIG. 8A), and may be formed in various shapes depending on the size, shape, and number. 7A, the first wiring layer 124_1 and the second wiring layer 124_2 are formed on the first and second electrodes 132 and 134 of the first power semiconductor element 130 ) May be spaced apart so as to be connected in a flip chip manner. The third wiring layer 124_3 may be disposed apart from the second wiring layer 124_2 so that the control semiconductor element 166 is mounted on the upper portion.

이후, 패키지 기판(110A) 상에 마스크(도시되지 않음)를 형성한 후, 상기 마스크에 의해 커버되지 않은 제1 및 제2 배선층들(124_1, 124_2)의 일부분들을 제거함으로써 제1 및 제2 배선층들(124_1, 124_2) 상부에 제1 및 제2 리세스부들(124_R1, 124_R2)이 형성될 수 있다. 예를 들어, 상기 제거 공정은 건식 식각 공정 또는 습식 식각 공정일 수 있으나, 상기 제거 공정이 이에 한정되는 것은 아니다. Thereafter, after a mask (not shown) is formed on the package substrate 110A, portions of the first and second wiring layers 124_1 and 124_2 that are not covered by the mask are removed, The first and second recessed portions 124_R1 and 124_R2 may be formed on the wiring layers 124_1 and 124_2. For example, the removal process may be a dry etching process or a wet etching process, but the removal process is not limited thereto.

제1 배선층(124_1)은 제1 배선층(124_1) 상면으로부터 소정의 깊이만큼 리세스되는 제1 리세스부(124_R1)를 포함할 수 있다. 제1 리세스부(124_R1)는 제1 및 제2 전력 반도체 소자들(130, 140)의 외주 부분들과 수직 오버랩되는 위치에 형성될 수 있다. 제2 배선층(124_2)은 제2 배선층(124_2) 상면으로부터 소정의 깊이만큼 리세스되는 제2 리세스부(124_R2)를 포함할 수 있다. 제2 리세스부(124_R2)는 제1 전력 반도체 소자들(130)의 외주 부분과 수직 오버랩되는 위치에 형성될 수 있다.The first wiring layer 124_1 may include a first recess 124_R1 that is recessed from the upper surface of the first wiring layer 124_1 by a predetermined depth. The first recess portion 124_R1 may be formed at a position vertically overlapping with the outer peripheral portions of the first and second power semiconductor elements 130 and 140. [ The second wiring layer 124_2 may include a second recess 124_R2 that is recessed from the upper surface of the second wiring layer 124_2 by a predetermined depth. The second recess portion 124_R2 may be formed at a position vertically overlapping the outer peripheral portion of the first power semiconductor elements 130. [

도 8a 및 도 8b를 참조하면, 제1 도전층(124A) 상에 제1 전력 반도체 소자(130), 제2 전력 반도체 소자(140) 및 제어 반도체 소자(166)가 실장될 수 있다. 8A and 8B, the first power semiconductor element 130, the second power semiconductor element 140, and the control semiconductor element 166 may be mounted on the first conductive layer 124A.

제1 전력 반도체 소자(130)는 제1 및 제2 전극들(132, 134)이 형성된 활성면을 포함할 수 있고, 상기 활성면이 상기 제1 도전층(124A)을 바라보도록 배치될 수 있다. 제1 전력 반도체 소자(130)는 접착층(184)에 의해 제1 배선층(124_1) 및 제2 배선층(124_2) 상에 부착될 수 있고, 제2 전력 반도체 소자(140)는 접착층(184)에 의해 제1 배선층(124_1) 상에 부착될 수 있다. 특히, 제1 전극(132)은 제1 배선층(124_1)과 전기적으로 연결되며, 제2 전극(134)은 제2 배선층(124_2)과 전기적으로 연결될 수 있다.The first power semiconductor device 130 may include an active surface on which the first and second electrodes 132 and 134 are formed and the active surface may be disposed to face the first conductive layer 124A . The first power semiconductor device 130 may be attached to the first wiring layer 124_1 and the second wiring layer 124_2 by an adhesive layer 184 and the second power semiconductor device 140 may be attached by an adhesive layer 184 And may be attached on the first wiring layer 124_1. In particular, the first electrode 132 may be electrically connected to the first wiring layer 124_1, and the second electrode 134 may be electrically connected to the second wiring layer 124_2.

제1 전력 반도체 소자(130)는 상기 활성면의 외주 부분에 형성된 패시베이션층(136)을 포함할 수 있고, 패시베이션층(136)은 상기 활성면 상부로 돌출할 수 있다. 도 8b에 예시적으로 도시된 것과 같이, 패시베이션층(136)의 일부분은 제1 리세스부(124_R1)와 수직 오버랩될 수 있고, 패시베이션층(136)의 일부분은 제2 리세스부(124_R2)와 수직 오버랩될 수 있다. The first power semiconductor device 130 may include a passivation layer 136 formed on an outer periphery of the active surface and a passivation layer 136 may protrude above the active surface. A portion of the passivation layer 136 may vertically overlap with the first recess portion 124_R1 and a portion of the passivation layer 136 may overlap the second recess portion 124_R2 as illustrated by way of example in FIG. Lt; / RTI >

도 9a 및 도 9b를 참조하면, 제1 및 제2 전력 반도체 소자들(130, 140) 상에 제1 접속 리드(150)가 부착될 수 있다. Referring to FIGS. 9A and 9B, a first connecting lead 150 may be attached on the first and second power semiconductor elements 130 and 140.

예시적인 실시예들에 있어서, 제1 접속 리드(150)는 제1 리드 베이스 연결부(152)와, 제1 리드 베이스 연결부(152)에 일체로 형성된 제1 접속 단자(154)를 포함할 수 있다. 제1 리드 베이스 연결부(152)가 접착층(184)에 의해 제1 및 제2 전력 반도체 소자들(130, 140) 상에 부착될 수 있다.The first connection lead 150 may include a first lead base connection 152 and a first connection terminal 154 formed integrally with the first lead base connection 152. In the exemplary embodiment, . A first lead base connection 152 may be attached to the first and second power semiconductor elements 130, 140 by an adhesive layer 184.

도 9b에는 제1 리드 베이스 연결부(152)와 제1 접속 단자(154) 사이에 벤딩부가 형성된 것이 예시적으로 도시되었다. 그러나, 이와는 달리 제1 리드 베이스 연결부(152)와 제1 접속 단자(154) 사이에 벤딩부가 형성되지 않고 제1 리드 베이스 연결부(152)와 제1 접속 단자(154)가 서로 동일한 레벨 상에 위치할 수도 있다. 이러한 경우에, 후속 공정에서 밀봉재(190)(도 6 참조)를 형성하기 위한 봉지 공정 이후에 밀봉재(190) 외부로 노출된 제1 접속 단자(154) 부분을 절곡하는 포밍(forming process) 공정이 수행되어 상기 벤딩부가 형성될 수도 있다. 9B illustrates an example in which a bending portion is formed between the first lead base connection portion 152 and the first connection terminal 154. [ The first lead base connecting portion 152 and the first connecting terminal 154 are positioned on the same level with each other without a bending portion formed between the first lead base connecting portion 152 and the first connecting terminal 154, You may. In this case, a forming process for bending a portion of the first connection terminal 154 exposed to the outside of the sealing material 190 after the sealing process for forming the sealing material 190 (see FIG. 6) in a subsequent process The bending portion may be formed.

도 10a 및 도 10b를 참조하면, 상부 베이스 기판(212)과, 상부 베이스 기판(212) 상에 순차적으로 적층된 상부 기판 절연층(214) 및 상부 기판 도전층(216)을 포함하는 상부 기판(210)이 제공될 수 있다. 10A and 10B, an upper substrate 212 including an upper substrate insulating layer 214 and an upper substrate conductive layer 216 sequentially stacked on an upper substrate 212, 210 may be provided.

이후, 제1 리드 베이스 연결부(152) 상에 도전 물질 또는 절연 물질을 포함하는 접착층(186)에 의해 상부 기판(210)이 부착될 수 있다. 예시적인 실시예들에 있어서, 상부 베이스 기판(212)이 접착층(186)을 사이에 두고 제1 리드 베이스 연결부(152) 상에 접합될 수 있다.The upper substrate 210 may then be attached to the first lead base connection 152 by an adhesive layer 186 comprising conductive or insulating material. In the exemplary embodiments, an upper base substrate 212 may be bonded onto the first lead base connection 152 with an adhesive layer 186 therebetween.

이후, 제1 도전층(124A) 상에 제2 접속 리드(170)를 부착할 수 있다. Thereafter, the second connecting lead 170 can be attached on the first conductive layer 124A.

도 6을 다시 참조하면, 몰드(도시되지 않음) 내에 제1 및 제2 접속 리드들(150, 170)이 부착된 패키지 기판(110B)을 배치하고, 상기 몰드에 의해 형성된 몰드 공간 내에 에폭시 몰딩 컴파운드(epoxy molding compound, EMC) 등과 같은 밀봉 물질을 주입하고, 상기 밀봉 물질을 경화시켜 상기 몰드 공간을 채우는 밀봉재(190)를 형성할 수 있다. Referring again to FIG. 6, a package substrate 110B having first and second connecting leads 150 and 170 attached thereto is disposed in a mold (not shown), and an epoxy molding compound an epoxy molding compound (EMC), and the like, and then the sealing material is cured to form the sealing material 190 filling the mold space.

상기 밀봉 물질을 주입하기 위한 공정에서, 제1 및 제2 배선층들(124_1, 124_2)에 형성된 제1 및 제2 리세스부들(124_R1, 124_R2)을 통해 상기 밀봉 물질이 충분히 주입됨에 따라, 제1 전력 반도체 소자(130)의 상기 활성면으로부터 제1 및 제2 배선층들(124_1, 124_2) 방향으로 돌출한 패시베이션층(136)을 상기 밀봉 물질이 완전히 커버할 수 있다. 따라서, 밀봉재(190)는 보이드 등의 발생 없이 제1 전력 반도체 소자(130) 및 제2 전력 반도체 소자(140)를 완전히 둘러싸도록 형성될 수 있고, 이에 따라 반도체 패키지(300A)는 우수한 전기적 절연 성능을 가질 수 있다.As the sealing material is sufficiently injected through the first and second recessed portions 124_R1 and 124_R2 formed in the first and second wiring layers 124_1 and 124_2 in the step of injecting the sealing material, The sealing material may completely cover the passivation layer 136 protruding from the active surface of the power semiconductor element 130 toward the first and second wiring layers 124_1 and 124_2. Therefore, the sealing material 190 can be formed so as to completely surround the first power semiconductor element 130 and the second power semiconductor element 140 without generating voids or the like, so that the semiconductor package 300A has excellent electrical insulation performance Lt; / RTI >

이후, 도시되지는 않았지만 밀봉재(190) 외부로 노출된 제2 접속 리드(170) 부분을 절곡하는 포밍 공정이 더 수행될 수 있다.Thereafter, although not shown, a foaming process for bending a portion of the second connecting lead 170 exposed to the outside of the sealing material 190 may be further performed.

전술한 공정을 수행하여 반도체 패키지(300A)가 완성될 수 있다.The semiconductor package 300A can be completed by performing the above-described process.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.

110: 패키지 기판 112: 베이스 기판
114: 베이스 절연층 116: 베이스 도전층
122: 절연 기판 124: 제1 도전층
126: 제2 도전층 130: 제1 전력 반도체 소자
132: 제1 전극 134: 제2 전극
136: 패시베이션층 140: 제2 전력 반도체 소자
150: 제1 접속 리드 152: 제1 리드 베이스 연결부
154: 제1 접속 단자 162: 상부 절연층
164: 상부 도전 패턴 166: 제어 반도체 소자
168: 수동 소자 170: 제2 접속 리드
172: 제2 리드 베이스 연결부 174: 제2 접속 단자
190: 밀봉재 210: 상부 기판110: package substrate 112: base substrate
114: base insulating layer 116: base conductive layer
122: insulating substrate 124: first conductive layer
126: second conductive layer 130: first power semiconductor element
132: first electrode 134: second electrode
136: passivation layer 140: second power semiconductor element
150: first connection lead 152: first lead base connection
154: first connection terminal 162: upper insulating layer
164: upper conductive pattern 166: control semiconductor element
168: passive element 170: second connection lead
172: second lead base connecting portion 174: second connecting terminal
190: sealing material 210: upper substrate

Claims (26)

전력 소자 실장 영역 및 제어 소자 실장 영역을 포함하는 패키지 기판;
상기 패키지 기판의 상기 전력 소자 실장 영역에 실장된 제1 전력 반도체 소자;
상기 패키지 기판의 적어도 일부분 및 상기 제1 전력 반도체 소자를 커버하는 밀봉재;
상기 제1 전력 반도체 소자와 전기적으로 연결되는 제1 접속 리드로서,
상기 제1 전력 반도체 소자의 상면 상에 배치되는 제1 리드 베이스 연결부(lead base connection portion), 및
상기 제1 리드 베이스 연결부와 일체로 형성되며, 상기 밀봉재 외부로 노출되는 일부분을 갖는 제1 접속 단자를 포함하는 상기 제1 접속 리드; 및
상기 제1 리드 베이스 연결부 상에 배치되며, 상기 제1 리드 베이스 연결부와 마주보는 제1 면과, 상기 제1 면과 반대되며 상기 밀봉재 외부로 노출되는 제2 면을 구비하는 상부 기판을 포함하는 반도체 패키지.A package substrate including a power device mounting region and a control device mounting region;
A first power semiconductor element mounted on the power device mounting region of the package substrate;
A sealing material covering at least a portion of the package substrate and the first power semiconductor element;
A first connecting lead electrically connected to the first power semiconductor device,
A first lead base connection portion disposed on an upper surface of the first power semiconductor device,
The first connection lead including a first connection terminal integrally formed with the first lead base connection portion and having a portion exposed to the outside of the sealing material; And
And an upper substrate disposed on the first lead base connection portion and having a first surface facing the first lead base connection portion and a second surface opposite to the first surface and exposed to the outside of the sealing material, package. 제1항에 있어서,
상기 제1 리드 베이스 연결부는 상기 제1 전력 반도체 소자의 상면 면적의 적어도 50%를 커버하는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Wherein the first lead base connection portion covers at least 50% of the top surface area of the first power semiconductor device. 제1항에 있어서,
상기 패키지 기판의 상기 전력 소자 실장 영역 상에 실장된 제2 전력 반도체 소자를 더 포함하며,
상기 제1 리드 베이스 연결부는 상기 제1 전력 반도체 소자의 상면으로부터 상기 제2 전력 반도체 소자의 상면까지 연장하는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Further comprising a second power semiconductor element mounted on the power element mounting region of the package substrate,
Wherein the first lead base connection portion extends from an upper surface of the first power semiconductor device to an upper surface of the second power semiconductor device. 제3항에 있어서,
상기 제2 전력 반도체 소자는 상기 제1 리드 베이스 연결부에 의해 상기 제1 전력 반도체 소자와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.The method of claim 3,
Wherein the second power semiconductor device is electrically connected to the first power semiconductor device by the first lead base connection. 제1항에 있어서,
상기 패키지 기판의 상기 제어 소자 실장 영역 상에 형성된 상부 절연층;
상기 상부 절연층 상의 상부 도전 패턴; 및
상기 상부 도전 패턴 상에 실장된 제어 반도체 소자 또는 수동 소자를 더 포함하는 반도체 패키지.The method according to claim 1,
An upper insulating layer formed on the control element mounting region of the package substrate;
An upper conductive pattern on the upper insulating layer; And
And a control semiconductor element or passive element mounted on the upper conductive pattern. 삭제delete 제1항에 있어서,
상기 상부 기판은,
상기 제1 리드 베이스 연결부 상에 배치되는 상부 베이스 기판;
상기 상부 베이스 기판 상에 형성된 상부 기판 절연층; 및
상기 상부 기판 절연층 상에 형성된 상부 기판 도전층을 포함하며,
상기 상부 기판 도전층은 상기 상부 베이스 기판과 전기적으로 연결되지 않는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Wherein the upper substrate comprises:
An upper base substrate disposed on the first lead base connection portion;
An upper substrate insulation layer formed on the upper base substrate; And
And an upper substrate conductive layer formed on the upper substrate insulating layer,
Wherein the upper substrate conductive layer is not electrically connected to the upper base substrate. 제7항에 있어서,
상기 상부 기판 도전층의 상면이 상기 밀봉재 외부로 노출되는 것을 특징으로 하는 반도체 패키지.8. The method of claim 7,
And an upper surface of the upper substrate conductive layer is exposed to the outside of the sealing material. 제1항에 있어서,
상기 패키지 기판은,
제1 면 및 제2 면을 포함하며, 상기 제1 면 상에 상기 제1 전력 반도체 소자가 실장되고, 금속 물질을 포함하는 베이스 기판;
상기 베이스 기판의 상기 제2 면 상에 형성되는 베이스 절연층; 및
상기 베이스 절연층을 사이에 두고 상기 베이스 기판의 상기 제2 면 상에 형성되는 베이스 도전층을 포함하는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Wherein the package substrate comprises:
A base substrate comprising a first surface and a second surface, wherein the first power semiconductor element is mounted on the first surface and includes a metallic material;
A base insulating layer formed on the second surface of the base substrate; And
And a base conductive layer formed on the second surface of the base substrate with the base insulating layer interposed therebetween. 제9항에 있어서,
상기 패키지 기판은 PCB (printed circuit board) 기판 또는 IMS (insulated metal substrate) 기판인 것을 특징으로 하는 반도체 패키지.10. The method of claim 9,
Wherein the package substrate is a PCB (printed circuit board) substrate or an IMS (insulated metal substrate) substrate. 제1항에 있어서,
상기 패키지 기판은,
제1 면 및 제2 면을 포함하는 절연 기판;
상기 절연 기판의 상기 제1 면 상에 형성되는 제1 도전층; 및
상기 절연 기판의 상기 제2 면 상에 형성되는 제2 도전층을 포함하며,
상기 제1 도전층 상에 상기 제1 전력 반도체 소자가 실장되며,
상기 절연 기판의 상기 제2 면과 접촉하지 않는 상기 제2 도전층의 바닥면이 상기 밀봉재 외부로 노출되는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Wherein the package substrate comprises:
An insulating substrate including a first surface and a second surface;
A first conductive layer formed on the first surface of the insulating substrate; And
And a second conductive layer formed on the second surface of the insulating substrate,
The first power semiconductor element is mounted on the first conductive layer,
And the bottom surface of the second conductive layer which is not in contact with the second surface of the insulating substrate is exposed to the outside of the sealing material. 제11항에 있어서,
상기 패키지 기판은 DBC (direct bonded copper) 기판인 것을 특징으로 하는 반도체 패키지.12. The method of claim 11,
Wherein the package substrate is a DBC (direct bonded copper) substrate. 전력 소자 실장 영역 및 제어 소자 실장 영역을 구비하는 패키지 기판으로서,
제1 면 및 제2 면을 포함하는 절연 기판,
상기 절연 기판의 상기 제1 면 상의 제1 도전층, 및
상기 절연 기판의 상기 제2 면 상의 제2 도전층을 포함하는 상기 패키지 기판;
상기 패키지 기판의 상기 전력 소자 실장 영역에 플립칩 방식으로 실장된 제1 전력 반도체 소자;
상기 패키지 기판의 적어도 일부분 및 상기 제1 전력 반도체 소자를 커버하는 밀봉재;
상기 제1 전력 반도체 소자와 전기적으로 연결되는 제1 접속 리드로서,
상기 제1 전력 반도체 소자의 상면 상에 배치되는 제1 리드 베이스 연결부, 및
상기 제1 리드 베이스 연결부와 일체로 형성되며, 상기 밀봉재 외부로 노출되는 일부분을 갖는 제1 접속 단자를 포함하는 상기 제1 접속 리드; 및
상기 제1 리드 베이스 연결부 상에 배치되며, 상기 제1 리드 베이스 연결부와 마주보는 제1 면과, 상기 제1 면과 반대되며 상기 밀봉재 외부로 노출되는 제2 면을 구비하는 상부 기판을 포함하는 반도체 패키지.1. A package substrate comprising a power device mounting region and a control device mounting region,
An insulating substrate including a first surface and a second surface,
A first conductive layer on the first surface of the insulating substrate,
The package substrate comprising a second conductive layer on the second surface of the insulating substrate;
A first power semiconductor element mounted in a flip chip manner in the power element mounting region of the package substrate;
A sealing material covering at least a portion of the package substrate and the first power semiconductor element;
A first connecting lead electrically connected to the first power semiconductor device,
A first lead base connection portion disposed on an upper surface of the first power semiconductor element,
The first connection lead including a first connection terminal integrally formed with the first lead base connection portion and having a portion exposed to the outside of the sealing material; And
And an upper substrate disposed on the first lead base connection portion and having a first surface facing the first lead base connection portion and a second surface opposite to the first surface and exposed to the outside of the sealing material, package. 제13항에 있어서,
상기 제1 전력 반도체 소자는 활성면 상에 배치되는 제1 전극 및 제2 전극을 포함하고,
상기 제1 도전층은, 상기 전력 소자 실장 영역 상에서 상기 절연 기판의 상기 제1 면 상에 서로 이격되어 배치되며, 각각 상기 제1 전극과 상기 제2 전극에 전기적으로 연결되는 제1 배선층 및 제2 배선층을 포함하는 것을 특징으로 하는 반도체 패키지.14. The method of claim 13,
The first power semiconductor device comprising a first electrode and a second electrode disposed on an active surface,
Wherein the first conductive layer is disposed on the first surface of the insulating substrate on the power device mounting region and is spaced apart from the first wiring layer and electrically connected to the first electrode and the second electrode, And a wiring layer. 제14항에 있어서,
상기 제1 전력 반도체 소자는 상기 활성면의 외주(outer circumference) 상에 배치되는 패시베이션층을 포함하며,
상기 제1 배선층은 상기 패시베이션층과 마주보는 상기 제1 배선층의 일부분에 형성된 제1 리세스부를 포함하는 것을 특징으로 하는 반도체 패키지. 15. The method of claim 14,
The first power semiconductor device includes a passivation layer disposed on an outer circumference of the active surface,
Wherein the first wiring layer includes a first recess portion formed in a portion of the first wiring layer facing the passivation layer. 삭제delete 제13항에 있어서,
상기 제1 리드 베이스 연결부는 상기 제1 전력 반도체 소자의 상면 면적의 적어도 50%를 커버하는 것을 특징으로 하는 반도체 패키지.14. The method of claim 13,
Wherein the first lead base connection portion covers at least 50% of the top surface area of the first power semiconductor device. 제13항에 있어서,
상기 제1 리드 베이스 연결부는 상기 제1 전력 반도체 소자의 상면 전체를 커버하는 것을 특징으로 하는 반도체 패키지. 14. The method of claim 13,
Wherein the first lead base connection portion covers the entire upper surface of the first power semiconductor element. 제13항에 있어서,
상기 전력 소자 실장 영역 상에 실장되는 제2 전력 반도체 소자를 더 포함하고,
상기 제1 리드 베이스 연결부가 상기 제2 전력 반도체 상면의 적어도 일부분을 커버하는 것을 특징으로 하는 반도체 패키지. 14. The method of claim 13,
And a second power semiconductor device mounted on the power device mounting region,
And the first lead base connection portion covers at least a portion of the upper surface of the second power semiconductor. 제19항에 있어서,
상기 제1 리드 베이스 연결부가 상기 제1 전력 반도체 소자의 상면 전체와 상기 제2 전력 반도체 소자의 상면 전체를 커버하는 것을 특징으로 하는 반도체 패키지.20. The method of claim 19,
Wherein the first lead base connection portion covers the entire upper surface of the first power semiconductor element and the entire upper surface of the second power semiconductor element. 제19항에 있어서,
상기 제2 전력 반도체 소자는 상기 제1 리드 베이스 연결부에 의해 상기 제1 전력 반도체 소자에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.20. The method of claim 19,
Wherein the second power semiconductor device is electrically connected to the first power semiconductor device by the first lead base connection. 전력 소자 실장 영역 및 제어 소자 실장 영역을 포함하는 패키지 기판;
상기 패키지 기판의 상기 전력 소자 실장 영역에 실장된 제1 및 제2 전력 반도체 소자들;
상기 제1 및 제2 전력 반도체 소자들과 전기적으로 연결되며, 일체형 접속 구조를 갖는 제1 접속 리드;
상기 패키지 기판의 상기 제어 소자 실장 영역 상에 순차적으로 적층된 상부 절연층 및 상부 도전 패턴;
상기 상부 도전 패턴 상에 실장된 적어도 하나의 제어 반도체 소자 및 적어도 하나의 수동 소자;
상기 제1 접속 리드 상에 배치되는 상부 기판; 및
상기 제1 및 제2 전력 반도체 소자들, 상기 적어도 하나의 제어 반도체 소자, 상기 적어도 하나의 수동 소자, 상기 패키지 기판의 일부분, 상기 상부 기판의 일부분 및 상기 제1 접속 리드의 일부분을 커버하는 밀봉재를 포함하는 반도체 패키지.A package substrate including a power device mounting region and a control device mounting region;
First and second power semiconductor elements mounted on the power device mounting region of the package substrate;
A first connection lead electrically connected to the first and second power semiconductor elements, the first connection lead having an integral connection structure;
An upper insulating layer and an upper conductive pattern sequentially stacked on the control element mounting region of the package substrate;
At least one passive element and at least one control semiconductor element mounted on the upper conductive pattern;
An upper substrate disposed on the first connection lead; And
A sealing material covering the first and second power semiconductor elements, the at least one control semiconductor element, the at least one passive element, a portion of the package substrate, a portion of the top substrate, and a portion of the first connecting lead ≪ / RTI > 제22항에 있어서,
상기 제1 접속 리드는,
상기 제1 전력 반도체 소자의 상면과 상기 제2 전력 반도체 소자의 상면 상에 배치되는 제1 리드 베이스 연결부; 및
상기 제1 리드 베이스 연결부와 일체로 형성되며 상기 패키지 기판 외부로 연장하는 제1 접속 단자를 포함하는 것을 특징으로 하는 반도체 패키지.23. The method of claim 22,
Wherein the first connection lead includes:
A first lead base connection portion disposed on an upper surface of the first power semiconductor element and an upper surface of the second power semiconductor element; And
And a first connection terminal formed integrally with the first lead base connection portion and extending to the outside of the package substrate. 제23항에 있어서,
상기 제1 리드 베이스 연결부는 제1 폭을 가지며,
상기 상부 도전 패턴은 상기 제1 폭보다 작은 제2 폭을 갖는 것을 특징으로 하는 반도체 패키지.24. The method of claim 23,
The first lead base connection portion has a first width,
Wherein the upper conductive pattern has a second width smaller than the first width. 삭제delete 제22항에 있어서,
상기 패키지 기판의 바닥면 일부분 및 상기 상부 기판의 상면 일부분은 상기 밀봉재에 의해 커버되지 않는 것을 특징으로 하는 반도체 패키지.23. The method of claim 22,
A portion of the bottom surface of the package substrate and a portion of the top surface of the upper substrate are not covered by the sealing material.
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