KR101618821B1 - 스캔 테스트 시간 최소화 방법 및 그 장치 - Google Patents

Abstract

스캔 테스트 시간 최소화 방법 및 그 장치가 개시된다. 스캔 테스트 시간 최소화 장치는 하나 이상의 스캔 패턴들을 적어도 둘 이상의 스캔 섹션으로 분할하고, 기 설정된 초기 쉬프트 주파수로 스캔 체인에 스캔 섹션을 쉬프팅할 때의 소모 전력이 기 설정된 임계값 이상인 적어도 하나 이상의 스캔 섹션에 대해서는 스캔 체인의 출력 패턴이 예측 패턴과 동일한 쉬프트 주파수를 해당 스캔 섹션에 대해 가능한 쉬프트 주파수로 파악하며, 상기 가능한 쉬프트 주파수 이하를 해당 스캔 섹션에 대한 쉬프트 주파수로 결정한다.

Description

스캔 테스트 시간 최소화 방법 및 그 장치{Method for minimizing scan test time and apparatus therefor}

본 발명은 IC(Integrated Circuit) 칩 스캔 테스트에 관한 것으로서, 보다 상세하게는 쉬프트 주파수를 최적화하여 스캔 테스트의 시간을 최소화하는 방법 및 그 장치에 관한 것이다.

IC 칩을 테스트하는 가장 일반적인 방법은 IC 칩의 입력에 테스트 데이터를 인가하고 IC 칩의 출력에서 관찰한 값을 미리 알고 있는 예측 값과 비교하는 것이다. 그러나 플립플롭(flip-flop)과 같은 저장요소(storage element)를 가진 순차 회로(Sequential Logic)를 포함한 IC 칩을 테스트하고자 하는 경우 외부에서 IC 칩 내의 플립플롭에 원하는 값을 인가하거나 플립플롭의 값을 외부에서 관찰하기가 매우 어렵다. 이를 해결하기 위한 방법으로 스캔 설계(scan design) 방법이 있다.

스캔 설계 방법은 회로의 제어도(controllability) 및 관측도(observability)를 높이기 위해 이용되는 테스트를 고려한 설계(DFT, design for testability) 방법 중 하나이다. 스캔 설계 방법을 이용하면, 회로의 구조적(structural) 정보를 기초로 테스트 패턴을 자동으로 생성하는 ATPG(Automatic Test Pattern Generator) 소프트웨어를 이용하여 크기는 작으면서 높은 고장 검출율(fault coverage)를 갖는 테스트 데이터를 얻을 수 있다.

다시 말해, 스캔 설계는 스캔 테스트 동안 순차 회로(sequential logic)를 조합 회로(combinational logic)화 하여 칩 외부에서 해당 회로를 쉽게 제어하고 관측할 수 있게 하며, ATPG를 통해 테스트 데이터의 크기를 최소화할 수 있다. 스캔 설계 및 ATPG 소프트웨어를 통해 얻은 테스트 데이터는 적어도 하나 이상의 스캔 패턴으로 구성된다. 일반적으로 스캔 패턴들은 스캔 테스트의 수행에서 순서를 가진다. 테스트 패턴 집합은 하나 이상의 스캔 패턴으로 구성된다.

도 1은 종래 스캔 설계 방법이 적용된 IC 칩의 일 예를 도시한 도면이다.

도 1을 참조하면, IC 칩(100)은 적어도 하나 이상의 조합회로(110)와 복수 개의 플립플롭(120,130,140)으로 구성되는 순차 회로(Sequential Logic)이다. 도 1의 경우, 플립플롭(120,130,140)은 멀티플렉서(Multiplexer, MUX) 방식의 스캔 플립플롭이나, 이 외 다양한 방식으로 구현될 수 있다.

IC 칩(100)은 주 입력(PI, Primary Input) 포트(150), 주 출력(PO, Primary Output) 포트(152), 스캔활성화(SE, Scan Enable) 포트(160), 스캔 입력 포트(162), 클락(Clock) 입력 포트(164), 스캔 출력 포트(166) 등을 포함한다. 스캔활성화 포트(160)와 클락입력 포트(164)는 각각 플립플롭(120,130,140)과 연결된다. 각 플립플롭(120,130,140)은 조합회로(110)와 연결되어 각 플립플롭에 저장된 값을 조합회로로 출력하고, 조합회로로부터 출력된 값을 입력받는다.

주 입력 포트(150) 및 주 출력 포트(152)는 각각 IC 칩의 정상적인 동작 과정에서 데이터를 입력하고 출력하는 포트이다.

스캔활성화 포트(160)는 스캔 활성화 신호 또는 스캔 비활성화 신호를 입력하는 포트로써, 스캔 활성화 신호 또는 스캔 비활성화 신호에 따라 IC 칩은 정상적인 동작을 수행하는 노멀(normal), 즉 기능(functional) 모드가 되거나 IC 칩을 테스트하는 스캔 모드가 된다.

스캔 입력 포트(162)는 IC 칩(100)의 테스트를 위하여 스캔 패턴을 입력하는 포트이고, 스캔 출력 포트(166)는 스캔 패턴에 의한 테스트 결과를 출력하는 포트이다. 스캔 출력 포트를 통해 출력되는 테스트 결과를 출력 패턴이라고 한다.

클락입력 포트(164)는 스캔 입력 포트(162)를 통해 입력되는 스캔 패턴을 플립플롭(120,130,140)에 로드하거나, 조합회로(110)의 출력을 플립플롭(120,130,140)에 캡쳐할 수 있도록 트리거링(triggering)하기 위한 클락 신호를 입력하는 포트이다. 예를 들어, 플립플롭(120,130,140)은 클락입력 포트(164)를 통해 입력되는 클락 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에 의해 트리거링되어 입력 값을 저장 또는 캡쳐한다.

스캔 입력 포트(162)로부터 복수 개의 플립플롭(120,130,140)을 거쳐 스캔 출력 포트(166)로 연결되는 경로(점선 경로)를 스캔 체인(Scan Chain) 또는 스캔 경로(Scan Path)라고 한다. 도 1에서는 단일 스캔 체인을 도시하였으나, 복수 개의 스캔 체인이 사용될 수 있다.

기능 모드의 경우, 조합 회로(110)는 주 입력 포트(150)를 통해 데이터를 입력받고 주 출력 포트(152)를 통해 결과를 출력하는 정상적인 동작을 수행한다. 이와 더불어, 기능 모드에서 플립플롭(120,130,140)은 클락 신호에 따라 조합회로(110)의 출력값을 입력받으며, 스캔 테스트 시에는 이러한 동작을 스캔 캡쳐(scan capture)라고 한다.

스캔 모드에서, 스캔 패턴의 각 비트들은 클락 신호에 따라 스캔 경로 상에 존재하는 플립플롭(120,130,140) 들에 순차적으로 쉬프트-인(Shift-In) 되고, 또한 순차적으로 스캔 출력 포트(166)를 통해 쉬프트-아웃(Shift-Out) 된다. 여기서, 플립플롭(120,130,140)에 스캔 패턴이 쉬프트-인 된 상태를 로드(load)라고 하며, 플립플롭(120,130,140)에 저장된 값이 스캔 출력 포트(166)를 통해 쉬프트-아웃된 상태를 언로드(unload)라고 한다.

예를 들어, IC 칩 내 스캔 체인 상의 플립플롭(120,130,140)의 수가 3개라면, 각 스캔 패턴의 길이는 스캔 체인 상의 플립플롭의 수와 동일한 3 비트의 길이로 구성되고, 3 비트의 스캔 패턴은 클락 신호에 따라 순차적으로 스캔 체인 상의 플립플롭(120,130,140)에 쉬프트-인 된다. 즉, 클락 신호의 상승 에지에 플립플롭에 값이 저장된다고 할 때, 클락 신호의 한 번의 상승 에지에 첫 번째 플립플롭(140)에 스캔 패턴의 첫 번째 비트가 입력되어 저장되고, 다음 클락 신호에서 첫 번째 플리플롭(140)의 출력 값은 두 번째 플립플롭(130)에 저장되고, 첫 번째 플립플롭(140)에는 스캔 패턴의 두 번째 비트 값이 저장된다. 또 다음 클락 신호에서 두 번째 플립플롭(130)의 출력 값은 세 번째 플립플롭(120)에 저장되고, 첫 번째 플립플롭(140)의 출력 값은 두 번째 플립플롭(130)에 저장되고, 첫 번째 플립플롭(140)에는 스캔 패턴의 세 번째 비트 값이 저장된다. 따라서 세 번의 클락 신호로 하나의 스캔 패턴이 스캔 체인 상의 플립플롭(120,130,140)에 로드된다. 마찬가지로 세 번의 클락 신호로 스캔 체인 상의 플립플롭(120,130,140)의 값이 스캔 출력 포트(166)를 통해 언로드된다.

일반적인 스캔 테스트 과정을 보다 구체적으로 살펴보면 다음과 같다.

(1) IC 칩(100)의 주 입력 포트(150)에 주 입력 테스트 데이터를 인가한다.

(2) 스캔 활성화 포트(160)에 스캔 활성화 신호를 인가하여 칩(100)을 스캔 모드로 만든다.

(3) 스캔 입력 포트(162)에 스캔 패턴을 쉬프트-인하여 스캔 체인 상의 플립플롭(120,130,140)에 스캔 패턴을 로드한다. 스캔 체인에 로드된 스캔 패턴은 조합회로(110)에 인가된다.

(4) 스캔 활성화 포트(160)에 스캔 비활성화 신호를 인가하여 칩(100)을 스캔 모드에서 기능 모드로 전환한다. 기능 모드에서, 클락 신호가 인가되면 플립플롭(120,130,140)은 조합회로(110)의 출력 값을 캡쳐하며, 이러한 동작을 스캔 캡쳐라고 한다.

(5) 스캔 활성화 포트(160)에 스캔 활성화 신호를 인가하여 칩을 다시 기능 모드에서 스캔 모드로 전환한다.

(6) 그리고, 스캔 체인 상의 플립플롭(120,130,140)에 캡쳐된 값을 스캔 출력 포트(166)를 통해 쉬프트-아웃 하여 언로드한다.

(7) 언로드된 출력 패턴과 미리 알고 있는 예측 패턴을 비교하여 IC 칩의 정상 동작 여부를 파악한다. 여기서, 예측 패턴은 IC 칩이 정상적인 경우 주 입력 테스트 데이터와 스캔 패턴을 인가하고 스캔 캡쳐 동작을 한 후 스캔 출력 포트(166)를 통해 출력되는 패턴으로서 테스트 전에 미리 알고 있는 값이다. 즉, 출력 패턴이 예측 패턴과 다르면 IC 칩은 불량품이며, 출력 패턴과 예측 패턴이 동일하면 IC 칩은 양품이다.

스캔 테스트의 종류는 크게 고착 고장(stuck-at-fault) 테스트와 지연 고장 테스트(delay fault) 테스트로 나뉜다. 여기서, 고착 고장은 IC 칩 상의 어느 신호선이 논리 0(logic 0) 또는 논리 1(logic 1) 값으로 의도하지 않게 고착된 문제를 의미하고, 지연고장은 IC 칩 상에서 어느 신호선(line) 또는 경로(path)를 통해 신호값을 전달할 때 지연 시간으로 인해 IC 칩의 스펙을 만족하지 못하는 고장을 의미한다.

지연 고장 테스트의 종류로는 또한 천이 지연(transition delay) 테스트와 경로 지연(path delay) 테스트가 있다. 천이 지연 테스트는 IC 칩 상의 어느 특정 노드(node) 또는 신호선에 0-to-1 또는 1-to-0 신호값 천이 지연 시간 문제가 있는지 테스트하는 것이다. 경로 지연 테스트는 IC 칩 상의 어느 특정 경로에 0-to-1 또는 1-to-0 신호값 천이 지연 시간 문제가 있는지 테스트하는 것이다.

지연 고장 테스트를 위한 대표적 방법으로 론치-온-캡쳐(Launch-On-Capture) 방법과 론치-온-쉬프트(Launch-On-Shift) 방법이 있으며, 이들 방법 또한 지연 고장 테스트를 위한 스캔 패턴을 스캔 체인 상에 쉬프트-인 하는 로드 동작과 스캔 체인 상의 플립플롭에 갭쳐된 지연고장 테스트 결과를 쉬프트-아웃 하는 언로드 동작으로 구성된다.

이와 같은 종래 스캔 테스트의 경우, 스캔 체인 상의 플립플롭의 개수만큼 쉬프트 하기 위한 클락 펄스의 개수가 필요하므로, 쉬프트-인과 쉬프트-아웃 동작에 따른 많은 시간이 소요되는 문제점이 있다. 그러나 테스트 시간을 줄이기 위하여 클락 신호의 주파수, 즉 쉬프트 주파수를 단순히 높일 수는 없다.

예를 들어, 스캔 쉬프트 주파수를 단순히 높이게 되면 전력 소모 또는 크리티컬 경로(cirtical path) 지연 시간 문제 등에 의해 양품을 불량품으로 판정하는 오버 킬(over kill) 문제점이 발생할 수 있다.

특허공개공보 제2012-0102876호

본 발명이 이루고자 하는 기술적 과제는, 스캔 패턴을 스캔 체인에 쉬프트-인 또는 쉬프트-아웃 하기 위하여 사용하는 쉬프트 주파수를 스캔 섹션별로 최적화화여 스캔 테스트 시간을 최소화할 수 있는 방법 및 그 장치를 제공하는 데 있다.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 스캔 테스트 시간 최소화 방법의 일 예는, 하나 이상의 스캔 패턴을 적어도 둘 이상의 스캔 섹션으로 분할하는 단계; 및 기 설정된 초기 쉬프트 주파수로 스캔 체인에 스캔 섹션을 쉬프팅할 때의 소모 전력이 기 설정된 임계값 이상 또는 초과인 적어도 하나 이상의 스캔 섹션에 대해, 상기 스캔 체인의 출력 패턴이 예측 패턴과 동일한 쉬프트 주파수를 결정하는 단계;를 포함한다.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 스캔 테스트 시간 최소화 방법의 다른 일 예는, 제1 스캔 섹션 및 제2 스캔 섹션을 스캔 체인에 쉬프팅할 때의 소모 전력이 기 설정된 임계값 이상 또는 초과인 제1 쉬프트 주파수 및 제2 쉬프트 주파수를 결정하는 단계; 및 제3 스캔 섹션 및 제4 스캔 섹션을 상기 스캔 체인에 쉬프팅할 때의 소모 전력이 상기 임계값 미만 또는 이하인 제3 쉬프트 주파수 및 제4 쉬프트 주파수를 결정하는 단계;를 포함하고, 상기 제1 쉬프트 주파수와 상기 제2 쉬프트 주파수는 서로 상이하고, 상기 제3 쉬프트 주파수와 상기 제4 쉬프트 주파수는 서로 동일한 것을 특징으로 한다.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 스캔 테스트 시간 최소화 장치의 다른 일 예는, 스캔 섹션을 제1 쉬프트 주파수로 스캔 체인에 쉬프팅할 때의 소모 전력을 검출하는 전력 검출부; 상기 제1 쉬프트 주파수에 의한 소모 전력이 기 설정된 임계값 미만 또는 이하인 적어도 하나 이상의 스캔 섹션에 대해 상기 제1 쉬프트 주파수 이하를 상기 스캔 섹션의 가능한 쉬프트 주파수로 파악하거나 결정하는 제1주파수 파악부; 및 소모 전력이 상기 임계값 이상 또는 초과인 적어도 하나 이상의 스캔 섹션에 대해, 상기 스캔 체인의 출력 패턴을 예측 패턴과 동일하게 유지할 수 있는 적어도 하나 이상의 제2 쉬프트 주파수를 파악하거나 결정하는 제2 주파수 파악부;를 포함한다.

본 발명에 따르면, 스캔 패턴, 스캔 섹션 또는 섹션 그룹별 최적의 쉬프트 주파수를 제공한다. 또한, 초기에 명목 쉬프트 주파수 이상의 일정 쉬프트 주파수를 모든 스캔 섹션에 할당한 후 각 평균 소모 전력이 일정 이상인 스캔 패턴 또는 스캔 섹션에 대해서 최적의 쉬프트 주파수를 찾는 과정을 수행하므로 전체 스캔 패턴 또는 스캔 섹션에 대해 최적의 쉬프트 주파수를 찾는 방법에 비해 시간을 절약할 수 있다. 또한 번인(burn-in) 테스트 시간을 줄일 수 있다.

도 1은 종래 스캔 설계 방법이 적용된 IC 칩의 일 예를 도시한 도면,
도 2 및 도 3은 본 발명이 적용되는 스캔 테스트 장치의 일 실시 예의 구성을 각각 도시한 도면,
도 4는 본 발명에 따른 스캔 테스트 시간 최소화 방법에 적용되어 스캔 테스트 시간을 줄일 수 있는 일 예를 도시한 도면,
도 5는 본 발명에 따른 스캔 섹션의 일 예를 도시한 도면,
도 6은 본 발명에 따른 스캔 테스트 시간 최소화를 위하여 각 스캔 섹션별로 쉬프트 주파수를 할당한 일 예를 도시한 도면,
도 7은 본 발명에 따른 스캔 테스트 시간 최소화를 위한 쉬프트 주파수를 찾는 방법의 일 예를 도시한 도면,
도 8은 본 발명에 따른 스캔 섹션별 최적의 쉬프트 주파수를 할당하는 방법의 일 예를 도시한 도면,
도 9는 본 발명에 따른 스캔 테스트 시간 최소화 방법의 일 예를 도시한 흐름도,
도 10은 본 발명에 따른 스캔 테스트 시간 최소화 장치의 일 예를 도시한 도면, 그리고,
도 11은 본 발명에 따른 스캔 테스트 시간 최소화를 위한 스캔 패턴의 재배치 방법의 일 예를 도시한 도면이다.

이하에서, 첨부된 도면들을 참조하여 본 발명에 따른 스캔 테스트 시간 최소화 방법 및 그 장치에 대해 상세히 설명한다.

도 2 및 도 3은 본 발명이 적용되는 일반적으로 ATE(Automatic Test Equipment)라고 불리는 IC 칩 테스트 장치, 즉 스캔 테스트 장치의 일 실시 예의 구성을 각각 도시한 도면이다.

도 2 및 도 3을 참조하면, 상기 스캔 테스트 장치는 호스트 컴퓨터(200,300), 테스터 본체(210,310), 테스트 헤드(220,320), 인터페이스 보드(230,330)를 포함한다. 테스트를 위해 인터페이스 보드에 위치하는 테스트 대상 디바이스(DUT, Device Under Test)(240,340)는 웨이퍼 상의 IC 또는 패키징 된 IC 칩 등이다. DUT가 웨이퍼 상의 IC 칩인 경우 프로버(350)를 더 포함할 수 있다. 이하 웨이퍼 상의 IC 칩 또는 패키징된 IC 칩을 통칭하여 IC 칩이라고 한다.

테스터 본체(210,310)는 스캔 테스트를 전체적으로 제어한다. 예를 들어, 테스터 본체는 DUT 테스트를 위한 셋업, DUT 테스트를 위한 전기적 신호의 발생, DUT 테스트 결과 신호의 관측 및 측정 등의 전반적인 과정을 제어한다. 테스트 본체(210,310)는 중앙처리장치(CPU), 메모리, 하드 디스크, 사용자 인터페이스 등을 포함하는 컴퓨터로 구현될 수 있으며, 실시 예에 따라 DUT(240,340)에 전원을 공급하는 디바이스 파워 공급장치(Device Power Supply)를 더 포함할 수도 있다. 또한, 테스터 본체(210,310)는 각종 디지털 신호를 처리하는 신호처리 프로세서(DSP, Digital Signal Processor)(미도시)와 테스트 헤드(220,320)를 제어하고, DUT(240,340)로 신호를 인가하는 제어기 및 신호 생성기 등의 전용 하드웨어, 소프트웨어 또는 펌웨어 등을 포함할 수 있다. 테스트 본체(210,310)는 메인 프레임 또는 서버라고 불리기도 한다.

호스트 컴퓨터(200,300)는 워크스테이션 등과 같은 컴퓨터일 수 있으며, 사용자가 테스트 프로그램을 실행시키고 테스트 과정을 제어하며 테스트 결과를 분석할 수 있도록 하는 장치이다. 일반적으로 호스트 컴퓨터(200,300)는 중앙 처리장치, 메모리 또는 하드 디스크와 같은 저장장치, 사용자 인터페이스 등과 같은 구성을 포함할 수 있으며, 테스터 본체(210,310)와 유선 또는 무선 통신으로 연결될 수 있다. 호스트 컴퓨터(200,300)는 테스트를 제어하기 위한 전용 하드웨어, 소프트웨어, 펌웨어 등을 포함할 수 있다. 본 실시 예는 호스트 컴퓨터와 테스트 본체를 구분하여 도시하였으나, 호스트 컴퓨터(200,300)와 테스트 본체(210,310)는 하나의 장치로 구현될 수 있다.

테스터 본체(210,310) 또는 호스트 컴퓨터(200,300)의 메모리의 일 예로 DRAM, SRAM, 플래쉬 메모리 등이 사용될 수 있으며, 메모리에는 DUT 테스트를 수행하기 위한 프로그램과 데이터가 저장될 수 있다.

테스터 본체(210,310) 또는 호스트 컴퓨터(200,300)의 소프트웨어 또는 펌웨어는 스캔 테스트를 위한 디바이스 드라이버 프로그램, 운영체제(OS, Operating System) 프로그램, DUT 테스트를 수행하는 프로그램으로써, DUT 테스트를 위한 셋업, DUT 테스트를 위한 신호의 발생, DUT 테스트 결과 신호의 관측 분석 등의 수행을 위한 명령 코드(insturciton code) 형태로 메모리에 저장되어 중앙 처리장치에 의해 수행될 수 있다. 따라서 스캔 패턴은 이러한 프로그램에 의해 DUT로 인가될 수 있다. 또한 DUT 테스트 및 테스트 결과에 대한 리포팅 및 분석 데이터를 프로그램을 통해 자동 수행하여 얻을 수 있다. 프로그램에 사용되는 언어는 C, C++, 자바(java) 등 다양한 언어가 사용될 수 있다. 프로그램은 하드디스크, 마그네틱 테이프 또는 플래시 메모리 등과 같은 저장장치에 저장될 수 있다.

테스터 본체(210,310) 또는 호스트 컴퓨터(200,300)의 중앙 처리장치는 프로세서로서, 메모리에 저장된 소프트웨어 또는 프로그램의 코드를 실행한다. 예를 들어, 키보드나 마우스 등과 같은 사용자 인터페이스를 통해 사용자 명령을 받으면, 중앙 처리장치는 사용자의 명령을 분석하고 이를 소프트웨어 또는 프로그램을 통해 수행한 후 그 결과를 스피커, 프린터, 모니터 등의 사용자 인터페이스를 통해 사용자에게 제공한다.

테스터 본체(210,310) 또는 호스트 컴퓨터(200,300)의 사용자 인터페이스는 사용자와 장치 간에 정보를 주고받고 명령을 전달할 수 있도록 해준다. 예를 들어, 키보드, 터치 스크린, 마우스 등과 같은 사용자 입력을 위한 인터페이스 장치와, 스피커, 프린터, 모니터 등과 같은 출력 인터페이스 장치 등이 있다.

테스트 헤드(220,320)는 테스터 본체(210,310)와 DUT(240,340) 사이에 전기적 신호 전송을 위한 채널 등을 포함한다. 테스트 헤드(220,320) 상부에는 인터페이스 보드(230,330)가 구비된다. 패키징된 IC 칩 테스트에 사용되는 인터페이스 보드를 일반적으로 로드 보드(load board)라고 하며, 웨이퍼 상의 IC 칩 테스트에 사용되는 인터페이스 보드를 프로브 카드(probe card)라고 한다.

도 2 및 도 3의 테스트 장치는 본 발명의 이해를 돕기 위한 하나의 예에 지나지 아니하며 각각의 구성을 통합하여 일체형으로 구현하거나, 하나의 구성을 다수의 구성으로 분리하여 구현할 수 있는 등 실시 예에 따라 다양하게 설계 변경가능하다.

도 4는 본 발명에 따른 스캔 테스트 시간 최소화 방법에 적용되어 스캔 테스트 시간을 줄일 수 있는 스캔 패턴의 일 예를 도시한 도면이다.

도 4를 참조하면, 스캔 모드에서 쉬프트-인 동작과 쉬프트-아웃 동작을 각각 수행하는 경우에 소요되는 시간을 줄이기 위하여 쉬프트-인과 쉬프트-아웃 동작이 동시에 수행된다. 즉 로드와 언로드 동작이 동시에 수행된다.

예를 들어, k번째 입력 스캔 패턴(430)이 스캔 입력 포트를 통해 스캔 체인에 쉬프트-인 되어 로드될 때, k-1번째 입력 스캔 패턴(400)에 의한 테스트 결과가 스캔 출력 포트를 동시에 쉬프트-아웃 되어 언로드 된다. 이때 언로드된 출력 패턴은 k번째 입력 스캔 패턴(430)과 쌍으로 관리되는 k-1번째 입력 스캔 패턴(400)에 대한 예측 출력 스캔 패턴(440)과 비교된다.

쉬프트-인과 쉬프트-아웃 동작을 중첩(overlapping)시켜 스캔 테스트를 하기 위하여, 스캔 입력 포트를 통해 쉬프트-인 되는 k 번째 입력 스캔 패턴(430)과 k-1 번째 입력 스캔 패턴(400)에 대한 예측 출력 스캔 패턴(440)을 쌍으로 관리한다. 따라서 스캔 패턴들은 서로 순서를 가질 수 있다. 또한 스캔 패턴들은 다양한 방법으로 재배치될 수 있다.

첫 번째 스캔 패턴을 스캔 체인에 쉬프트-인 할 때 동시에 쉬프트-아웃 되는 출력 패턴은 돈케어(Don't-care) 패턴이거나 테스트 대상 칩의 리셋에 의한 스캔 체인 상태 값일 수 있다.

스캔 테스트 시간을 최소화하기 위한 또 다른 방법으로 스캔 테스트를 위한 전체 스캔 패턴의 양을 줄이는 방법과 쉬프트 주파수를 높여 스캔 패턴을 IC 칩에 빠르게 인가하는 방법이 있다. 본 발명은 이하에서 주로 쉬프트 주파수를 높여 스캔 테스트 시간을 최소화할 수 있는 방법에 대해 설명한다.

도 5는 본 발명에 따른 스캔 섹션의 일 예를 도시한 도면이다.

도 5를 참조하면, 하나 이상의 입력 스캔 패턴으로 구성된 스캔 패턴 집합은 적어도 둘 이상의 스캔 섹션으로 분할된다. 즉, 스캔 섹션은 적어도 하나 이상의 스캔 패턴으로 구성되거나 스캔 패턴의 일부로 구성될 수 있다.

제1 실시 예로, 스캔 섹션(500)은 하나의 스캔 패턴으로 구성되며 스캔 패턴과 일대일 대응될 수 있다. 즉 스캔 패턴이 곧 스캔 섹션이 될 수 있다.

제2 실시 예로, 스캔 섹션(510)은 두 개의 스캔 패턴을 포함할 수 있다. 스캔 섹션에 포함되는 스캔 패턴의 개수는 실시 예에 따라 다양하게 변경 가능하다.

제3 실시 예로, 스캔 섹션(520)은 제1 스캔 패턴의 일부와 제2 스캔 패턴의 일부로 구성될 수 있다.

제4 실시 예로, 스캔 섹션(530)은 하나의 스캔 패턴의 일부로 구성될 수 있다.

제5 실시 예로, 하나의 스캔 패턴이 두 개의 스캔 섹션(540,550)으로 분할될 수 있다. 하나의 스캔 패턴에 포함되는 스캔 섹션의 개수는 실시 예에 따라 다양하게 변경 가능하다.

하나 이상의 스캔 패턴은 앞서 살핀 여러 가지 실시 예(500,510,520,530,540,550) 중 어느 하나의 방법으로 분할될 수 있을 뿐만 아니라, 이들 실시 예를 두 가지 이상 적용하여 스캔 패턴을 분할할 수 있다. 예를 들어, 도 5의 N개의 스캔 패턴으로 구성된 스캔 패턴 집합은 하나의 스캔 패턴을 포함하는 제1 스캔 섹션(500), 두 개의 스캔 패턴을 포함하는 제2 스캔 섹션(510), 하나의 스캔 패턴의 일부를 포함하는 제3,4 스캔 섹션(540,550)으로 분할될 수 있다.

이 외에도 스캔 패턴 집합을 스캔 섹션으로 분할하는 다양한 방법이 적용될 수 있으며, 본 발명은 도 5에 도시된 스캔 섹션에 한정되지 않는다.

도 6은 본 발명에 따른 스캔 테스트 시간 최소화를 위하여 각 스캔 섹션별로 쉬프트 주파수를 할당한 일 예를 도시한 도면이다.

도 6을 참조하면, 복수의 쉬프트 주파수들이 각 스캔 섹션에 할당된다. 종래 스캔 테스트의 경우에, IC 칩에 따라 미리 고정된 단일 스캔 쉬프트 주파수(constant scan shift frequency)를 이용하는데, 이러한 단일 주파수를 명목(nominal) 쉬프트 주파수라고 한다.

명목 쉬프트 주파수는 ATPG 소프트웨어로 스캔 패턴을 만들 때 사용되는 쉬프트 주파수이거나 이를 기준으로 약간 조정된 쉬프트 주파수로 상당히 낮은 주파수이다. 따라서 이들 주파수를 그대로 사용할 수 경우 스캔 테스트 시간이 많이 소요된다.

그렇다고 명목 쉬프트 주파수를 높게 할 경우, 스캔 패턴에 따라 쉬프트-인과 쉬프트-아웃할 때 발생하는 전력 소모가 IC 칩이 요구하는 전력 범위를 벗어나게 되므로 정상적인 스캔 테스트를 수행할 수 없게 된다. 또한, 크리티컬 경로(cirtical path) 지연 시간, 파워 서플라이 노이즈 영향, 신호선 간 간섭 영향 등으로 인한 오버 쉬프트 주파수로 인해 양품을 불량품으로 판정하는 오버 킬(over kill) 문제가 발생할 수 있다.

따라서 본 발명은 전체 스캔 패턴에 대해 상기 명목 쉬프트 주파수와 같은 단일의 쉬프트 주파수를 적용하는 것이 아니라 스캔 섹션 별로 스캔 체인에 정상적으로 쉬프트-인 될 수 있는 최적의 쉬프트 주파수를 할당한다. 스캔 섹션 별 최적의 쉬프트 주파수를 찾는 과정은 도 8 이하를 참조하여 보다 상세하게 설명한다. 여기서, 최적의 쉬프트 주파수는 허용 가능한 최대 쉬프트 주파수이거나 이보다 작은 쉬프트 주파수일 수 있다.

다시 도 6을 참조하면, 첫 번째 스캔 섹션은 쉬프트 주파수 A를 할당받고, 두 번째 스캔 섹션은 쉬프트 주파수 B를 할당받는다. 그리고 세 번째 스캔 섹션은 첫 번째 스캔 섹션과 동일한 쉬프트 주파수 A를 할당받는다. 이와 같이, 각 스캔 섹션은 동일한 쉬프트 주파수를 할당받거나 서로 다른 쉬프트 주파수를 할당받을 수 있다.

예를 들어, 하나의 스캔 패턴이 복수의 스캔 섹션으로 분할된 경우에, 하나의 스캔 패턴에 복수의 수프트 주파수가 할당될 수 있다. 도 5를 참조하면, 하나의 스캔 패턴에 속한 두 개의 스캔 섹션(540,550)은 서로 다른 쉬프트 주파수를 할당받을 수 있다. 즉, 하나의 스캔 패턴에 두 개의 쉬프트 주파수가 할당된다.

쉬프트 주파수를 할당받은 각 스캔 섹션은 실시 예에 따라 섹션 그룹으로 통합될 수도 있다. 예를 들어, 두 번째 스캔 섹션과 세 번째 스캔 섹션을 섹션 그룹으로 묶고, 각 스캔 섹션의 쉬프트 주파수 A,B 중 더 작은 쉬프트 주파수 또는 그 이하를 해당 섹션 그룹에 할당할 수 있다.

도 7은 본 발명에 따른 스캔 테스트 시간 최소화를 위한 쉬프트 주파수를 찾는 방법의 일 예를 도시한 도면이다.

도 7은 도 4에서 설명한 쉬프트-인과 쉬프트-아웃이 중첩하여 수행되는 경우에 스캔 테스트 시간을 최소화하기 위한 방법의 일 예를 설명한다. 도 7은 본 발명에 따른 하나의 예를 설명하고자 함이며, 도 4에서 설명한 쉬프트-인과 쉬프트-아웃이 동시에 수행되는 경우로 한정되지 아니한다.

또한 설명의 편의를 위하여, k번째 스캔 섹션(704)이 최적의 스캔 쉬프트 주파수를 찾고자 하는 섹션이고, k번째 스캔 섹션(704)이 k번째 입력 스캔 패턴과 일대일 대응되는 경우라고 가정한다. 물론, k번째 스캔 섹션(704)은 도 5에서 설명한 바와 같이 입력 스캔 패턴(705)의 일부이거나 복수 개의 스캔 패턴으로 구성될 수 있다.

도 7을 참조하면, k번째 스캔 섹션(704)이 특정 쉬프트 주파수로 스캔 체인에 정상적으로 쉬프트-인이 되는지 확인하기 위하여, k-1번째 입력 패턴(702)과 k+1번째 입력 패턴(706)이 필요하다.

k-1 번째 입력 패턴(702)은, k 번째 스캔 섹션(704)의 앞에 위치한 실제 스캔 테스트에 사용되는 k-1 번째 스캔 패턴이거나, 상기 k-1번째 스캔 패턴을 스캔 체인에 로드한 후 스캔 갭쳐하는 경우 얻어지는 예측 패턴일 수 있다. k+1 번째 입력 패턴(706)은 k 번째 스캔 섹션(704)의 뒤에 위치한 실제 스캔 테스트에 사용되는 k+1 번째 스캔 패턴이거나, 스캔 체인상의 스위칭 동작을 줄이기 위하여 비트 '0' 또는 '1' 위주로 구성되거나 연속된 비트 '0' 또는 '1' 위주로 구성되는 등 기 설정된 임의의 패턴일 수 있다.

그리고 스캔 테스트에 있어서 첫 번째 스캔 섹션의 앞과 마지막 스캔 섹션의 뒤에 각각 위치하는 입력 스캔 패턴은, 스캔 체인상의 스위칭 동작을 줄이기 위하여 비트 '0' 또는 '1' 위주로 구성되거나 연속된 비트 '0' 또는 '1' 위주로 구성되는 등 기 설정된 임의의 패턴일 수 있다. 또한 상기 첫 스캔 섹션의 앞에 위치하는 입력 스캔 패턴은 테스트 대상 칩이 리셋 상태일 때의 스캔 체인 상의 값일 수도 있다.

k-1 번째 입력 패턴(702) 또는 k+1 번째 입력 패턴(706)은 각각 하나 이상의 스캔 섹션으로 구성될 수 있으며, 이들 섹션에 명목 쉬프트 주파수 이하 또는 이들 섹션 중 본 발명에 따른 방법을 통해 최적의 쉬프트 주파수가 이미 결정된 경우에는 해당하는 최적의 쉬프트 주파수 이하와 같이 기 설정된 쉬프트 주파수를 상기 해당 섹션에 적용하여 k-1번째 입력 패턴(702) 또는 k+1번째 입력 패턴(706)을 쉬프트-인 할 수도 있다. 상기 기 설정된 쉬프트 주파수는 명목 쉬프트 주파수 이상이 되거나 장치마다 미리 설정된 값 또는 사용자가 설정한 값이 될 수 있는 등 실시 예에 따라 다양하게 변경 가능하며 위 예에 반드시 한정되는 것은 아니다.

예를 들어, 본 발명에 따른 방법을 스캔 패턴들에 대해 순차적으로 적용하는 경우, k 번째 스캔 패턴에 대한 스캔 섹션의 쉬프트 주파수 결정 과정 이전에 k-1번째 스캔 패턴에 대한 스캔 섹션의 최적의 쉬프트 주파수가 미리 결정된다. 따라서 스캔 테스트 시간 최소화 장치는 k-1 번째 스캔 패턴의 스캔 섹션에 대해서는 결정된 최적의 쉬프트 주파수를 이용하고, k+1 번째 스캔 패턴에 대한 스캔 섹션에 대해서는 명목 쉬프트 주파수를 이용할 수 있다.

그리고 k번째 스캔 패턴의 최적의 쉬프트 주파수를 찾고자 하는 섹션에 대해 쉬프트 주파수를 증감하면서, k-1, k, k+1 번째 스캔 패턴을 스캔 체인(710)에 순차적으로 입력하여 실제 출력 패턴(720)이 예측 패턴(730)과 동일한지를 파악한다.

예를 들어, 스캔 테스트 시간 최소화 장치는 초기 쉬프트 주파수를 명목 쉬프트 주파수로 설정하고, 스캔 테스트 시간 최소화 장치에 기 설정된 쉬프트 주파수의 변동 단위로 쉬프트 주파수를 증가한다. 즉 k-1 번째 입력 스캔 패턴(702)을 스캔 체인에 명목 주파수와 같은 기 설정된 쉬프트 주파수로 쉬프트-인하여 로드한 후, k 번째 스캔 섹션(704)을 "초기 쉬프트 주파수 + 일정 단위 증가"의 쉬프트 주파수로 스캔 체인에 쉬프트-인 하고, 동시에 k-1번째 입력 스캔 패턴(702)에 의한 테스트 결과(즉, 출력패턴 K-1)(722)를 쉬프트-아웃하여 미리 알고 있는 예측 패턴 K-1(732)과 동일한지 파악한다. 그리고 다시 k+1 번째 입력 스캔 패턴(706)의 쉬프트-인과 동시에, k 번째 스캔 패턴(704)에 의한 테스트 결과를 쉬프트-아웃 하여 얻은 출력 패턴 K(724)를 미리 알고 있는 예측 패턴 K(734)와 동일한지 파악한다.

위에서 언급한 기 설정된 쉬프트 주파수는 명목 쉬프트 주파수 외에 명목 쉬프트 주파수 이상 또는 이하가 되거나 장치마다 미리 설정된 값 또는 사용자가 설정한 값이 될 수 있는 등 실시 예에 따라 다양하게 변경 가능하며 위 예에 반드시 한정되는 것은 아니다.

출력패턴 K-1(722)과 예측패턴 K-1(732)이 동일하고, 출력패턴 K(724)와 예측패턴 K(734)가 동일하면, 스캔 테스트 시간 최소화 장치는 최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션 K(705)에 대한 쉬프트 주파수를 다시 일정 크기만큼 증가하며, 상기와 같이 다시 k-1번째 입력 스캔 패턴(702)부터 스캔 체인에 입력하는 과정을 수행하여 출력 패턴(720)과 예측 패턴(730)의 비교과정을 다시 수행한다.

이와 같이, k 번째 스캔 섹션(704)에 대한 쉬프트 주파수를 계속하여 증가하여 출력 패턴(720)과 예측 패턴(730)이 달라지는 지점까지 수행하고, 그 지점 이전의 쉬프트 주파수 이하를 k 번째 스캔 섹션의 최적의 쉬프트 주파수로 결정한다.

실시 예에 따라, k 번째 스캔 섹션에 대한 최적의 쉬프트 주파수를 찾기 위한 초기 쉬프트 주파수는 명목 주파수 외에 다양한 값이 설정될 수 있으며, 또한 낮은 값에서 증가시키는 것이 아니라 출력 패턴과 예측 패턴이 달라지는 높은 값부터 시작하여 쉬프트 주파수를 낮춰가면서 출력 패턴과 예측 패턴이 동일해지는 지점의 쉬프트 주파수를 찾을 수도 있다. 또한, k 번째 스캔 섹션의 쉬프트 주파수의 변화를 순차적으로 증가 또는 감소시키는 것이 아니라 여러 알고리즘을 통해 다양한 방법으로 변경시켜 보다 빠른 시간에 최적의 쉬프트 주파수를 찾을 수도 있다.

예를 들면 이진 검색(binary search) 알고리즘을 사용할 수 있다. 이에 대한 일 예를 들면, 쉬프트 주파수가 10MHz에서 성공이고 20MHz에서 실패하면 다음 쉬프트 주파수는 그 사이인 15MHz를 시도해 본다. 그리고 만약 성공이면 15MHz와 20MHz 사이를 시도해 보며, 만약 실패하면 10MHz와 15MHz 사이를 시도해 보는 방법이다.

도 7의 예에서, 최적의 쉬프트 주파수를 찾기 위한 스캔 섹션 K(704)는 스캔 패턴 K(705)와 일대일 대응되지만, 도 5의 스캔 섹션(530)과 같이 스캔 패턴의 일부로 구성될 수도 있다. 이러한 경우 최적의 쉬프트 주파수를 찾기 위해 선택된 스캔 섹션을 포함하는 스캔 패턴에서, 해당 스캔 섹션을 제외한 부분에는 명목 쉬프트 주파수 이하 또는 본 발명에 따른 방법을 통해 최적의 쉬프트 주파수가 이미 결정된 경우에는 최적의 쉬프트 주파수 이하와 같이 기 설정된 쉬프트 주파수가 사용될 수 있다. 그리고 상기 최적의 쉬프트 주파수를 찾기 위해 선택된 스캔 섹션에 대해서는 이상에서 설명한 바와 같이 쉬프트 주파수 증감을 통해 최적의 주파수를 찾는다. 상기 기 설정된 쉬프트 주파수는 명목 쉬프트 주파수 이상이 되거나 장치마다 미리 설정된 값 또는 사용자가 설정한 값이 될 수 있는 등 실시 예에 따라 다양하게 변경 가능하며 위 예에 반드시 한정되는 것은 아니다.

도 8은 본 발명에 따른 스캔 섹션별 최적의 쉬프트 주파수를 할당하는 방법의 일 예를 도시한 도면이다.

도 8을 참조하면, 스캔 섹션을 스캔 체인에 쉬프팅할 때(즉, 로드 또는 언로드 될 때), 쉬프트 주파수의 크기에 따라 IC 칩에서 소모되는 전력이 달라진다. 예를 들어, 쉬프트 주파수가 높을수록 칩에서 소모되는 평균 전력이 증가한다. 또한 동일한 쉬프트 주파수라고 하여도 각 스캔 섹션별 비트 값에 따른 IC 칩 상의 스위칭 횟수가 서로 다름으로 인해 칩에서 소모되는 전력이 달라진다.

따라서 스캔 테스트 시간 최소화 장치는 초기 쉬프트 주파수를 설정하고, 스캔 섹션들을 초기 쉬프트 주파수로 쉬프팅할 때 평균 소모 전력이 기 설정된 임계값을 넘는 제1 스캔 섹션과 임계값을 넘지 않는 제2 스캔 섹션의 그룹으로 구분한다. 여기서 초기 쉬프트 주파수는 명목 쉬프트 주파수보다 큰 쉬프트 주파수가 바람직하며, 경험치 또는 이전의 여러 실험 데이터를 통해 파악된 쉬프트 주파수를 기준으로 사용자가 미리 설정하거나 자동으로 설정되는 값일 수도 있다. 예를 들면, 스캔 섹션들에 의해 소모되는 평균 소모 전력이 IC 칩이 허용 가능한 평균 소모 전력에 근접하게 하는 단일 주파수를 초기 쉬프트 주파수로 사용할 수도 있다. 또한 임계값은 IC 칩이 허용 가능한 최대 평균 전력 또는 이보다 크거나 작은 값이 될 수 있으며, 실시 예에 따라 다양한 값이 적용 가능하다.

스캔 테스트 시간 최소화 장치는 임계값을 넘지 않는 스캔 섹션들에 대해서는 초기 쉬프트 주파수를 그대로 할당한다. 예를 들어, 도 8에서 평균 소모 전력이 임계값 미만인 스캔섹션1, 스캔섹션3은 모두 동일한 초기 쉬프트 주파수를 할당받는다. 즉 평균 소모 전력이 임계값 이하 또는 미만인 스캔섹션들에 대해서는 도 7과 같은 최적의 쉬프트 주파수를 찾는 과정을 생략함으로써 스캔 섹션별 쉬프트 주파수를 찾기 위한 시간을 절약한다.

반면, 도 8에서 평균 소모 전력이 임계값 초과 또는 이상인 스캔섹션2, 스캔섹션4, 스캔섹션5는 도 7에 도시한 최적의 쉬프트 주파수를 찾는 과정을 통해 쉬프트 주파수를 할당받는다. 이때 스캔 섹션별 할당받는 쉬프트 주파수는 서로 같을 수도 다를 수도 있다. 만약 초기 쉬프트 주파수가 높을 경우 모든 스캔 섹션이 임계값을 초과할 수 있으며, 이 경우 스캔 테스트 시간 최소화 장치는 모든 스캔 섹션에 대해 최적의 쉬프트 주파수를 찾는 과정을 수행한다.

또 다른 예로, 도 8의 세로 축의 값으로 평균 소모 전력이 아닌 피크(peak) 전력 소모를 사용하고, 피크 전력 소모의 크기를 기초로 도 7의 최적의 쉬프트 주파수를 찾기 위한 방법을 수행할 스캔섹션과 그렇지 않은 스캔섹션을 구분할 수 있다.

도 9는 본 발명에 따른 스캔 테스트 시간 최소화 방법의 일 예를 도시한 흐름도이다.

도 9를 참조하면, 스캔 테스트 시간 최소화 장치는 스캔 패턴을 적어도 하나 이상의 스캔 섹션으로 분할한다(S900). 스캔 테스트 시간 최소화 장치는 기 설정된 초기 쉬프트 주파수로 스캔 섹션을 쉬프팅할 때의 소모 전력을 각각의 스캔 섹션에 대해 산출한다(S910). 도 9에서, 소모 전력은 평균 소모 전력 또는 피크 소모 전력이 될 수 있다.

스캔 섹션의 소모 전력이 기 설정된 임계값 미만이면(S920), 스캔 테스트 시간 최소화 장치는 초기 쉬프트 주파수 이하를 해당 스캔 섹션의 쉬프트 주파수로 동일하게 할당한다(S960).

반면 스캔 섹션의 소모 전력이 임계값 이상이면(S920), 스캔 테스트 시간 최소화 장치는 해당 스캔 섹션에 대한 최적의 쉬프트 주파수를 찾는 과정을 수행한다(S930 ~ S950).

이와 같이 각 스캔 섹션별로 소모 전력이 임계값 이상이면 최적의 쉬프트 주파수를 찾는 과정을 추가 수행하고, 임계값 미만이면 별도의 추가적인 검색 과정없이 초기 쉬프트 주파수 이하를 해당 스캔 섹션의 쉬프트 주파수로 결정할 수 있다.

최적의 쉬프트 주파수를 찾는 방법을 보다 구체적으로 살펴보면, 스캔 테스트 시간 최소화 장치는 쉬프트 주파수를 증감한다(S930). 여기서 증감되는 쉬프트 주파수의 초기값은 명목 쉬프트 주파수이거나 사용자가 기 설정한 값이거나 자동으로 설정된 값일 수 있다.

스캔 테스트 시간 최소화 장치는 증감된 쉬프트 주파수로 스캔 섹션의 쉬프트-인이 가능한지 출력 패턴과 예측 패턴의 동일 여부로 판단한다(S940). 출력 패턴과 예측 패턴의 동일성 판단은 도 7에서 설명한 방법으로 수행될 수 있다. 예를 들어 도 7을 참조하면, 현재 k 번째 스캔 섹션에 대한 최적의 쉬프트 주파수를 찾고가 하는 경우에, 스캔 테스트 시간 최소화 장치는 k-1번째 스캔 패턴에 대한 출력 패턴과 k 번째 스캔 섹션에 대한 출력 패턴을 각각의 예측 패턴과 비교하여 정상적인 쉬프트-인이 가능한지 판단한다.

출력 패턴과 예측 패턴이 동일하면(S940), 쉬프트 주파수를 증감하는 단계(930)로 이동하여 위의 과정(S930,S940)을 반복한다. 출력 패턴과 예측 패턴이 상이하면(S940), 스캔 테스트 시간 최소화 장치는 증감되기 이전의 쉬프트 주파수 이하를 스캔 섹션의 쉬프트 주파수로 결정한다(S950). 스캔 테스트 시간 최소화 장치는 증감되기 바로 이전, 즉 허용 가능한 최대 쉬프트 주파수를 해당 스캔 섹션의 최적의 쉬프트 주파수로 결정하거나 이보다 낮은 쉬프트 주파수를 최적의 쉬프트 주파수로 결정할 수 있다.

도 7, 도 8, 도 9의 일부 단계는 스캔 섹션에 대해 파악된 전력 소모, 쉬프트 주파수 및 스캔 테스트 시간 최소화 장치의 제약 사항 정보를 사용하여 스캔 테스트 시간 최소화 장치뿐만 아니라 별도의 장치에서 수행될 수도 있다.

도 10은 본 발명에 따른 스캔 테스트 시간 최소화 장치의 일 예를 도시한 도면이다.

도 10을 참조하면, 스캔 테스트 시간 최소화 장치는 패턴 분할부(1000), 전력 검출부(1010), 제1 주파수 파악부(1020) 및 제2 주파수 파악부(1030)를 포함한다. 또한 제2 주파수 파악부(1030)는 주파수 증감부(1032), 패턴 비교부(1034) 및 파악부(1036)를 포함한다.

패턴 분할부(1000)는 하나 이상의 스캔 패턴들을 적어도 둘 이상의 스캔 섹션으로 분할한다.

전력 검출부(1010)는 기 설정된 초기 쉬프트 주파수로 쉬프팅할 때(로드와 언로드)의 소모 전력을 검출한다. 예를 들어, 전력 검출부(1010)는 초기 쉬프트 주파수로 스캔 섹션을 스캔 체인에 로드 또는 언로드 하기 위해 쉬프트하는 동안의 평균 소모 전력 또는 피크 소모 전력을 검출한다.

제1 주파수 파악부(1020)는 소모 전력이 기 설정된 임계값 미만 또는 이하인 스캔 섹션들에 대해서는 초기 쉬프트 주파수 이하를 해당 섹션들에 대한 스캔 쉬프트 주파수로 파악하거나 결정한다. 상기 소모 전력은 평균 또는 피크 소모 전력일 수 있다.

제2 주파수 파악부(1030)는 소모 전력이 임계값 이상 또는 초과인 스캔 섹션들에 대해서 최적의 쉬프트 주파수를 찾는 과정을 수행한다. 여기서, 소모 전력은 평균 또는 피크 소모 전력일 수 있다.

구체적으로, 주파수 증감부(1032)는 평균 소모 전력이 임계값 이상 또는 초과인 스캔 섹션들 중 아직 최적의 쉬프트 주파수가 파악되거나 결정되지 아니한 스캔 섹션을 선택하고, 선택된 스캔 섹션에 대한 최적의 쉬프트 주파수를 찾기 위하여 쉬프트 주파수를 증감한다. 여기서 증감되는 쉬프트 주파수의 초기값은 명목 쉬프트 주파수 등이 될 수 있다.

패턴 비교부(1034)는 주파수 증감부(1032)에 의해 증감되는 쉬프트 주파수로 스캔 섹션이 스캔 체인에 정상적으로 쉬프트-인이 되는지를 파악한다. 정상적인 쉬프트-인이 되는지를 파악하기 위하여 출력 패턴과 예측 패턴을 비교하는 도 7의 방법을 적용할 수 있다. 즉 패턴 비교부(1034)는 증감된 쉬프트 주파수로 선택된 스캔 섹션을 쉬프팅할 때 출력 패턴과 예측 패턴이 서로 동일한지 비교하여, 동일하면 정상적인 쉬프팅이 가능하다고 판다하고, 상이하면 정상적인 쉬프팅이 불가능하다고 판단한다. 패턴 비교부(1034)는 출력 패턴과 예측 패턴의 비교를 통해 정상적인 쉬프팅이 가능한 최대 쉬프트 주파수를 파악한다.

파악부(1036)는 패턴 비교부(1034)의 판단결과를 통해 정상적인 쉬프팅이 가능한 최대 쉬프트 주파수를 파악하거나 결정한다. 즉, 파악부(1036)는 패턴 비교부(1034)에 의해 출력 패턴과 예측 패턴이 상이해지는 지점의 쉬프트 주파수가 파악되면, 상이해지기 이전의 쉬프트 주파수, 즉 증감되기 이전의 쉬프트 주파수를 선택된 스캔 섹션의 최대 쉬프트 주파수로 파악하거나 결정한다.

본 발명에 따른 스캔 테스트 시간 최소화 장치는 하드웨어 또는 소프트웨어 등 다양한 형태로 구현될 수 있으며, 또한 스캔 테스트 시간 최소화 장치 전체 또는 일부는 도 2,3에서 살핀 스캔 테스트 장치 내에 구현되거나 별도의 장치로 구현될 수도 있다.

도 11은 본 발명에 따른 스캔 테스트 시간 최소화를 위한 스캔 패턴의 재배치 방법의 일 예를 도시한 도면이다.

도 11을 참조하면, 스캔 테스트를 위한 스캔 패턴 집합상의 스캔 패턴은 일정한 순서를 가진다. 그러나 이러한 스캔 패턴의 순서는 고정적인 것이 아니라 스캔 섹션별로 보다 높은 쉬프트 주파수를 할당하여 전체 스캔 테스트 시간을 줄이기 위하여 재배치될 수 있다. 예를 들어, 도 11에서와 같이 원본 스캔 패턴 집합상의 2번째 스캔 패턴과 3번째 스캔 패턴의 순서를 바꿀 수 있다. 이에 따라 예측 출력 스캔 패턴의 순서도 바뀐다.

스캔 체인에 쉬프트되는 스캔 패턴들의 순서를 재배치하는 경우, 스캔 쉬프팅에 의해 IC 칩 상에서 스위칭되는 부분 및 스위칭 동작 횟수가 변경될 수 있으며, 이에 따라 전력 소모가 변경되므로 스캔 패턴(또는 스캔 섹션)에 할당할 수 있는 쉬프트 주파수가 높아질 수 있다. 따라서 이러한 성질을 이용하여 스캔 패턴 재배치 후 앞서 살핀 본 발명의 실시 예를 이용하여 스캔 섹션별 최적의 쉬프트 주파수를 찾거나 결정하여 전체적인 스캔 테스트 시간을 줄일 수 있다.

스캔 패턴들의 재배치 방법으로, 한 번 이상 원본 스캔 패턴 집합상의 스캔 패턴들을 임의 재배치하고, 각각의 재배치된 스캔 패턴 집합에 대해 앞서 살핀 실시 예에 따라 최적의 쉬프트 주파수를 파악하여 스캔 테스트 시간이 가장 적게 소요되는 것을 스캔 패턴의 배치로 결정하거나, 스캔 패턴간 비트 패턴 차이가 가장 적은 스캔 패턴을 서로 이웃하게 배치하는 등 다양한 방법이 있다.

스캔 패턴 재배치의 또 다른 예로서, K(1 이상 정수) 번째 스캔 패턴 다음에 순서가 결정되지 아니한 스캔 패턴들을 순차적으로 대입하여 앞서 살핀 최적의 쉬프트 주파수를 찾는 방법을 통해 가장 높은 쉬프트 주파수를 가질 수 있는 스캔 패턴을 K 번째 스캔 패턴의 다음 패턴으로 결정할 수 있다.

스캔 패턴의 순서를 재배치하는 동작의 일부 또는 전체는 IC 칩 테스트 장치에 구비된 프로세서와 같은 하드웨어와 펌웨어 또는 소프트웨어에 의해 수행되거나 또는 컴퓨터와 같은 별도의 다른 장치에서 수행될 수 있다.

또한 최적의 스캔 패턴 배치를 찾는데 있어서 많은 시간이 소요될 수 있는 경우, 최적의 스캔 패턴 배치를 찾기 위해 최대 시도할 수 있는 스캔 패턴 재배치 횟수 또는 소요 시간 등의 제약사항을 둘 수 있다.

또한, 본 발명에 따른 스캔 테스트 시간 최소화 방법으로 찾은 최적의 쉬프트 주파수를 이용하여 번인(burn-in) 테스트를 수행할 수 있다. 여기서 번인 테스트란 높은 전압과 고온을 IC 칩에 가하여 노후화(aging)를 가속시킴으로써 초기 불량 IC 칩을 발견하는 것이다. 일반적으로 100℃가 넘는 고온 환경에서 수십 시간 이상을 번인 테스트한다.

예를 들어, 스캔 테스트 시간 최소화 장치는 번인 테스트 동안 스캔 패턴을 이용하여 스캔 테스트를 수행한다. 기능 모드보다 스캔 모드에서 보다 많은 스위칭 동작이 발생하며, 스캔 쉬프트 주파수가 높아지면 IC 칩의 전력 소모 또한 이에 비례하여 많아지고, IC 칩의 발열 또한 높아지게 되므로, IC 칩의 노후화가 더욱 가속된다. 따라서 스캔 테스트 시간 최소화 장치는 번인 테스트 시 노후화를 가속시켜 번인 테스트 시간을 줄일 수 있도록 앞서 살핀 각 스캔 섹션에 할당 가능한 최대 쉬프트 주파수를 사용할 수 있다. 또한 이러한 번인 테스트를 수행할 수 있는 테스트 장치를 번인 테스트 장치라 부른다.

앞서 살핀 본 발명의 각 실시 예는, 소모 전력을 기초로 최적의 쉬프트 주파수를 찾는 방법 및 장치에 대해 개시하고 있다. 그러나 본 발명의 각 실시예는 반드시 소모 전력을 이용하는 것에 한정되는 것은 아니며 소모 전력과 일정한 비례관계에 있는 다른 측정값을 이용하는 경우를 모두 포함한다.

예를 들어, 소모 전력은 소모 전류와 비례 관계에 있으므로, 소모 전류를 기초로 최적의 쉬프트 주파수를 찾을 수 있다.

도 10의 실시 예를 소모 전류의 관점에서 다시 살펴보면, 전력 검출부(1010)는 소모 전류(평균 소모 전류 또는 피크 소모 전류)를 검출하고, 제1 주파수 파악부(1020) 및 제2 주파수 파악부(1030)는 소모 전력 대신에 소모 전류와 소모 전류 임계값을 이용하여 스캔 섹션별 쉬프트 주파수를 파악 및 결정할 수 있다. 이외의 다른 실시 예도 소모 전력 대신에 소모 전류와 소모 전류 임계값을 이용할 수 있다.

본 발명 및 본 발명을 수행하여 얻은 스캔 쉬프트 주파수 정보 또는 상기 정보가 반영된 스캔 섹션 정보는 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드 또는 데이터로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 다양한 형태의 ROM, RAM, FLASH 메모리, CD-ROM, 자기 테이프, 플로피디스크, 하드디스크, 광데이터 저장장치 등이 있다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드나 정보가 저장되고 읽혀지거나 실행될 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (15)

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3. 기 설정된 쉬프트 주파수로 스캔 체인에 스캔 섹션을 쉬프팅할 때의 소모 전력 또는 소모 전류가 기 설정된 임계값 이상 또는 초과인 적어도 하나 이상의 스캔 섹션을 파악하는 단계;
   소모 전력 또는 소모 전류가 상기 임계값 이상 또는 초과인 제1 스캔 섹션을 위한 제1 쉬프트 주파수를 결정하는 단계; 및
   소모 전력 또는 소모 전류가 상기 임계값 미만 또는 이하인 제2 스캔 섹션을 위한 제2 쉬프트 주파수를 결정하는 단계;를 포함하고,
   상기 제1 쉬프트 주파수와 상기 제2 쉬프트 주파수는 서로 상이한 것을 특징으로 하는 스캔 테스트 시간 최소화 방법.
4. 기 설정된 쉬프트 주파수로 스캔 체인에 스캔 섹션을 쉬프팅할 때의 소모 전력 또는 소모 전류가 기 설정된 임계값 이상 또는 초과인 적어도 하나 이상의 스캔 섹션을 파악하는 단계;를 포함하고,
   소모 전력 또는 소모 전류가 상기 임계값 미만 또는 이하인 스캔 섹션들의 일부 또는 전부의 쉬프트 주파수는 서로 동일하고,
   소모 전력 또는 소모 전류가 상기 임계값 이상 또는 초과인 스캔 섹션들의 일부 또는 전부는 쉬프트 주파수가 서로 상이한 것을 특징으로 하는 스캔 테스트 시간 최소화 방법.
5. 제 3항 또는 제 4항에 있어서,
   소모 전력 또는 소모 전류가 기 설정된 임계값 이상 또는 초과인 스캔 섹션의 쉬프트 주파수를 증감하는 단계;
   상기 스캔 섹션을 상기 증감된 쉬프트 주파수로 스캔 체인에 쉬프팅하는 단계;
   상기 스캔 체인의 출력 패턴과 예측 패턴이 동일한지 비교하는 단계;
   상기 출력패턴과 예측 패턴이 동일하면 상기 쉬프트 주파수를 증감하는 단계로 이동하는 단계; 및
   상기 출력패턴과 예측 패턴이 상이하면, 상이해지기 이전의 쉬프트 주파수 이하를 상기 스캔 섹션의 쉬프트 주파수로 결정하는 단계;를 더 포함하는 것을 특징으로 하는 스캔 테스트 시간 최소화 방법.
6. 제1 스캔 섹션 및 제2 스캔 섹션을 스캔 체인에 쉬프팅할 때의 소모 전력 또는 소모 전류가 기 설정된 임계값 이상 또는 초과인 제1 쉬프트 주파수 및 제2 쉬프트 주파수를 결정하는 단계; 및
   제3 스캔 섹션 및 제4 스캔 섹션을 상기 스캔 체인에 쉬프팅할 때의 소모 전력 또는 소모 전류가 상기 임계값 미만 또는 이하인 제3 쉬프트 주파수 및 제4 쉬프트 주파수를 결정하는 단계;를 포함하고,
   상기 제1 쉬프트 주파수와 상기 제2 쉬프트 주파수는 서로 상이하고,
   상기 제3 쉬프트 주파수와 상기 제4 쉬프트 주파수는 서로 동일한 것을 특징으로 하는 스캔 테스트 시간 최소화 방법.
7. 제 6항에 있어서, 상기 제1 쉬프트 주파수 및 제2 쉬프트 주파수를 결정하는 단계는,
   기 설정된 쉬프트 주파수로 스캔 섹션을 스캔 체인에 쉬프팅할 때의 소모 전력 또는 소모 전류가 상기 임계값 이상 또는 초과인 제1 스캔 섹션 및 제2 스캔 섹션을 파악하는 단계;
   상기 제1 스캔 섹션 및 제2 스캔 섹션 각각에 대해, 쉬프트 주파수의 증감을 통해 상기 스캔 체인의 출력 패턴이 예측 패턴과 동일한 쉬프트 주파수를 상기 제1 쉬프트 주파수 및 제2 쉬프트 주파수로 각각 결정하는 단계;를 포함하는 것을 특징으로 하는 스캔 테스트 시간 최소화 방법.
8. 제 6항에 있어서, 상기 제3 쉬프트 주파수 및 제4 쉬프트 주파수를 결정하는 단계는,
   기 설정된 쉬프트 주파수로 스캔 섹션을 스캔 체인에 쉬프팅할 때의 소모 전력 또는 소모 전류가 상기 임계값 미만 또는 이하인 제3 스캔 섹션 및 제4 스캔 섹션을 파악하는 단계;
   상기 제3 스캔 섹션 및 제4 스캔 섹션에 대해, 상기 기 설정된 쉬프트 주파수 이하를 상기 제3 쉬프트 주파수 및 제4 쉬프트 주파수로 결정하는 단계;를 포함하는 것을 특징으로 하는 스캔 테스트 시간 최소화 방법.
9. 제 3항, 제 4항 또는 제 6항 중 어느 한 항에 있어서,
   상기 스캔 섹션에 대해 파악 또는 결정된 쉬프트 주파수와 해당 스캔 섹션을 사용하여 테스트 칩의 온도를 높이면서 번인 테스트를 수행하는 단계;를 더 포함하는 것을 특징으로 하는 스캔 테스트 시간 최소화 방법.
10. 제 3항, 제 4항 또는 제 6항 중 어느 한 항에 있어서,
    상기 스캔 패턴들의 순서를 바꾸어 재배치하는 단계;를 포함하는 것을 특징으로 하는 스캔 테스트 시간 최소화 방법.
11. 스캔 섹션을 제1 쉬프트 주파수로 스캔 체인에 쉬프팅할 때의 소모 전력 또는 소모 전류를 검출하는 전력 검출부;
    상기 제1 쉬프트 주파수에 의한 소모 전력 또는 소모 전류가 기 설정된 임계값 미만 또는 이하인 적어도 하나 이상의 스캔 섹션에 대해 상기 제1 쉬프트 주파수 이하를 상기 스캔 섹션의 가능한 쉬프트 주파수로 파악하거나 결정하는 제1주파수 파악부; 및
    소모 전력 또는 소모 전류가 상기 임계값 이상 또는 초과인 적어도 하나 이상의 스캔 섹션에 대해, 상기 스캔 체인의 출력 패턴을 예측 패턴과 동일하게 유지할 수 있는 적어도 하나 이상의 제2 쉬프트 주파수를 파악하거나 결정하는 제2 주파수 파악부;를 포함하는 것을 특징으로 하는 스캔 테스트 시간 최소화 장치.
12. 제 11항에 있어서,
    스캔 패턴을 적어도 둘 이상의 스캔 섹션으로 분할하는 패턴 분할부;를 더 포함하는 것을 특징으로 하는 스캔 테스트 시간 최소화 장치.
13. 제 11항에 있어서,
    소모 전력 또는 소모 전류가 상기 임계값 미만 또는 이하인 스캔 섹션들의 일부 또는 전부의 쉬프트 주파수는 서로 동일하거나,
    소모 전력이 상기 임계값 이상 또는 초과인 스캔 섹션들의 일부 또는 전부는 쉬프트 주파수가 서로 상이한 것을 특징으로 하는 스캔 테스트 시간 최소화 장치.
14. 제 3항, 제 4항 또는 제 6항 중 어느 한 항에 기재된 방법을 수행하기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
15. 제 3항, 제 4항 또는 제 6항 중 어느 한 항에 기재된 방법을 수행하여 스캔 섹션에 대해 파악 또는 결정된 쉬프트 주파수 정보 또는 상기 쉬프트 주파수 정보가 반영된 스캔 섹션 정보를 기록한 컴퓨터로 읽을 수 있는 기록매체.
    

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