KR101612182B1 - Method for manufatuing package semiconductor and the semiconductor pakage - Google Patents

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Abstract

본 발명은 반도체 패키지의 제조 방법 및 반도체 패키지에 관한 것이다.
일례로, 다이 패드와 다수의 리드를 포함하는 리드프레임을 제공하는 단계; 상기 다이 패드 상에 반도체 다이를 각각 부착하는 단계; 상기 반도체 다이를 상기 리드에 각각 와이어 본딩하는 단계; 상기 반도체 다이 및 상기 와이어가 덮이도록 상기 리드프레임의 상부를 각각 몰딩하는 단계; 상기 리드의 하면에 딤플 및 상기 딤플의 저면에서부터 상기 리드의 상부를 관통하는 관통홀을 각각 형성하는 단계; 및 상기 관통홀을 따라 상기 리드를 각각 소잉하여 다수의 반도체 패키지로 싱귤레이션하는 단계를 포함하는 반도체 패키지의 제조 방법을 개시한다.The present invention relates to a method of manufacturing a semiconductor package and a semiconductor package.
For example, providing a leadframe comprising a die pad and a plurality of leads; Attaching a semiconductor die on the die pad, respectively; Wire bonding the semiconductor die to the leads, respectively; Molding the upper portion of the lead frame so that the semiconductor die and the wire are covered, respectively; Forming a dimple on the lower surface of the lead and a through hole penetrating from the bottom surface of the dimple to the upper portion of the lead, respectively; And singing the leads along the through holes to singulate into a plurality of semiconductor packages.

Description

반도체 패키지의 제조 방법 및 반도체 패키지{METHOD FOR MANUFATUING PACKAGE SEMICONDUCTOR AND THE SEMICONDUCTOR PAKAGE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a semiconductor package,

본 발명은 반도체 패키지의 제조 방법 및 반도체 패키지에 관한 것이다.
The present invention relates to a method of manufacturing a semiconductor package and a semiconductor package.

일반적으로, 반도체 장치에 사용되는 리드프레임은 반도체 패키지의 핵심 구성 요소 중 하나로서, 반도체 패키지의 내부와 외부를 연결하는 도선 역할과 반도체 다이를 지지해주는 지지대 역할을 한다.2. Description of the Related Art In general, a lead frame used in a semiconductor device is one of the core components of a semiconductor package, serving as a lead for connecting the inside and the outside of the semiconductor package and a support for supporting the semiconductor die.

종래의 반도체 패키지에 이용되는 리드프레임은 반도체 다이가 탑재되는 패드 부분과, 반도체 다이와 와이어 본딩되어 전기적 신호를 전달하는 리드 부분을 포함한다. 이러한 리드프레임은 인쇄회로기판상 회로의 연결을 위한 솔더링시 솔더링의 신뢰성을 높이기 위해 리드 부분에 딤플(dimple)이 형성될 수 있다.A lead frame used in a conventional semiconductor package includes a pad portion on which a semiconductor die is mounted and a lead portion that is wire-bonded to the semiconductor die to transmit an electrical signal. Such a lead frame may be formed with a dimple on the lead portion to increase the reliability of soldering during connection for circuit connection on a printed circuit board.

그러나, 종래의 리드프레임에 딤플을 형성하는 경우, 반도체 패키지의 소잉(sawing) 공정과 같은 싱귤레이션(singulation) 공정을 진행하는 과정에서, 금속 이물질(metal burr) 등이 생성되어 인접 리드들 간에 단락을 일으켜 반도체 패키지의 신뢰성을 저하시키는 문제점이 있다.
However, when the dimple is formed on the conventional lead frame, a metal burr or the like is generated during a singulation process such as a sawing process of the semiconductor package, Thereby reducing the reliability of the semiconductor package.

본 발명은, 소잉 공정과 같은 싱귤레이션 공정 시 소잉되는 물질의 양을 최소화하여, 상기 싱귤레이션 공정시 생성되는 이물질(burr)를 최소화할 수 있는 반도체 패키지의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지를 제공한다.
The present invention relates to a method of manufacturing a semiconductor package capable of minimizing burrs generated in the singulation process by minimizing the amount of material to be squeezed during a singulation process such as a sawing process, Package.

본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 다이 패드와 다수의 리드를 포함하는 리드프레임을 제공하는 단계; 상기 다이 패드 상에 반도체 다이를 각각 부착하는 단계; 상기 반도체 다이를 상기 리드에 각각 와이어 본딩하는 단계; 상기 반도체 다이 및 상기 와이어가 덮이도록 상기 리드프레임의 상부를 각각 몰딩하는 단계; 상기 리드의 하면에 딤플 및 상기 딤플의 저면에서부터 상기 리드의 상부를 관통하는 관통홀을 각각 형성하는 단계; 및 상기 관통홀을 따라 상기 리드를 각각 소잉하여 다수의 반도체 패키지로 싱귤레이션하는 단계를 포함한다.A method of manufacturing a semiconductor package according to an embodiment of the present invention includes: providing a lead frame including a die pad and a plurality of leads; Attaching a semiconductor die on the die pad, respectively; Wire bonding the semiconductor die to the leads, respectively; Molding the upper portion of the lead frame so that the semiconductor die and the wire are covered, respectively; Forming a dimple on the lower surface of the lead and a through hole penetrating from the bottom surface of the dimple to the upper portion of the lead, respectively; And singing the leads along the through holes to singulate into a plurality of semiconductor packages.

또한, 상기 딤플 및 상기 관통홀을 각각 형성한 이후, 상기 딤플의 내측면을 각각 플레이팅하는 단계를 더 포함할 수 있다.The method may further include plating each of the inner surfaces of the dimple after forming the dimple and the through hole, respectively.

또한, 상기 리드프레임에서, 상기 리드의 상부 중 상기 딤플이 형성될 영역과 대응하는 일부분이 에칭된 리드를 구비한 리드프레임을 제공할 수 있다. Further, in the lead frame, it is possible to provide a lead frame having a lead that is etched at a portion corresponding to a region of the lead to be formed with the dimple.

또한, 상기 리드의 에칭된 부분은 상기 싱귤레이션 단계에서 상기 리드의 소잉 경로를 지나는 위치에 형성될 수 있다.In addition, the etched portion of the lead may be formed at a position that passes the sowing path of the lead in the singulation step.

또한, 상기 리드의 에칭된 부분은 상기 리드의 상부가 상기 에칭된 부분을 중심으로 분리되도록 형성될 수 있다.In addition, the etched portion of the lead may be formed such that the upper portion of the lead is separated around the etched portion.

또한, 상기 관통홀은 상기 리드의 에칭된 부분과 연결될 수 있다.In addition, the through hole may be connected to the etched portion of the lead.

또한, 상기 딤플과 상기 관통홀은 화학적 에칭 방법을 이용하여 상기 리드의 하면에서부터 상기 리드의 상부에 에칭된 부분이 드러날 때까지 에칭하여 형성할 수 있다.The dimples and the through holes may be formed by etching from a bottom surface of the leads to a top portion of the leads using a chemical etching method until the exposed portions are exposed.

또한, 상기 관통홀은 상기 딤플의 중앙부에 형성될 수 있다.The through hole may be formed at the center of the dimple.

또한, 상기 관통홀의 크기는 상기 딤플의 저면보다 작게 이루어질 수 있다.
In addition, the size of the through hole may be smaller than the bottom surface of the dimple.

본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은, 다이 패드, 및 하면에 딤플 및 상기 딤플의 저면에서부터 상부를 관통하는 관통홀이 각각 형성된 다수의 리드를 포함하는 리드프레임을 제공하는 단계; 상기 다이 패드 상에 반도체 다이를 각각 부착하는 단계; 상기 반도체 다이를 상기 리드에 각각 와이어 본딩하는 단계; 상기 반도체 다이 및 상기 와이어가 덮이도록 상기 리드프레임의 상부를 각각 몰딩하는 단계; 및 상기 관통홀을 따라 상기 리드를 각각 소잉하여 다수의 반도체 패키지로 싱귤레이션하는 단계를 포함할 수 있다.A method of manufacturing a semiconductor package according to another embodiment of the present invention includes the steps of: providing a lead frame including a die pad, a plurality of leads each having a dimple on a lower surface and a through hole penetrating from a bottom surface of the dimple to an upper portion; Attaching a semiconductor die on the die pad, respectively; Wire bonding the semiconductor die to the leads, respectively; Molding the upper portion of the lead frame so that the semiconductor die and the wire are covered, respectively; And singing the leads along the through holes to singulate into a plurality of semiconductor packages.

또한, 상기 리드프레임의 상부를 몰딩한 이후, 상기 딤플의 내측면을 각각 플레이팅하는 단계를 더 포함할 수 있다.Further, the method may further include plating the inner surface of the dimple after molding the upper portion of the lead frame.

또한, 상기 리드프레임 제공 단계에서, 상기 리드의 상부 중 상기 딤플이 형성될 영역과 대응하는 일부분이 에칭된 리드를 구비한 리드프레임을 제공할 수 있다.Further, in the lead frame providing step, it is possible to provide a lead frame having a lead that is etched in a portion corresponding to an area where the dimple is to be formed in the upper portion of the lead.

또한, 상기 리드의 에칭된 부분은 상기 싱귤레이션 단계에서 상기 리드의 소잉 경로를 지나는 위치에 형성될 수 있다.In addition, the etched portion of the lead may be formed at a position that passes the sowing path of the lead in the singulation step.

또한, 상기 리드의 에칭된 부분은 상기 리드의 상부가 상기 에칭된 부분을 중심으로 분리되도록 형성될 수 있다.In addition, the etched portion of the lead may be formed such that the upper portion of the lead is separated around the etched portion.

또한, 상기 관통홀은 상기 리드의 에칭된 부분과 연결될 수 있다.In addition, the through hole may be connected to the etched portion of the lead.

또한, 상기 관통홀은 상기 딤플의 중앙부에 형성될 수 있다.The through hole may be formed at the center of the dimple.

또한, 상기 관통홀의 크기는 상기 딤플의 저면보다 작게 이루어질 수 있다.
In addition, the size of the through hole may be smaller than the bottom surface of the dimple.

본 발명의 반도체 패키지는 일 실시예에 따른 반도체 패키지의 제조 방법 중 적어도 어느 한 방법에 의해 제조될 수 있다.
The semiconductor package of the present invention can be manufactured by at least one method of manufacturing a semiconductor package according to an embodiment.

본 발명의 반도체 패키지는 다른 실시예에 따른 반도체 패키지의 제조 방법 중 적어도 어느 한 방법에 의해 제조될 수 있다.
The semiconductor package of the present invention may be manufactured by at least one of the methods of manufacturing a semiconductor package according to another embodiment.

본 발명에 따르면, 소잉 공정과 같은 싱귤레이션 공정 시 소잉되는 물질의 양을 최소화하여, 상기 싱귤레이션 공정시 생성되는 이물질(burr)를 최소화할 수 있는 반도체 패키지의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지를 제공할 수 있다.
According to the present invention, there is provided a method of manufacturing a semiconductor package that minimizes the amount of material to be squeezed during a singulation process such as a sawing process and minimizes burrs generated during the singulation process, A semiconductor package can be provided.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 리드프레임 제공 단계를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 다이 부착 단계를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 와이어 본딩 단계를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 몰딩 단계를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 딤플 및 관통홀 형성 단계를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 플레이팅 단계를 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 싱귤레이션 단계를 나타낸 도면이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
2 is a view illustrating a lead frame providing step according to an embodiment of the present invention.
3 is a diagram illustrating a step of attaching a semiconductor die according to an embodiment of the present invention.
4 is a view illustrating a wire bonding step according to an embodiment of the present invention.
5 is a view illustrating a molding step according to an embodiment of the present invention.
6 is a view illustrating steps of forming a dimple and a through hole according to an embodiment of the present invention.
7 is a view illustrating a plating step according to an embodiment of the present invention.
8 is a diagram illustrating a singulation step according to an embodiment of the present invention.
9 is a flowchart illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다. 1 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 일 실시예에 따른 리드프레임 제공 단계를 나타낸 도면이다. 구체적으로, 도 2의 (a)는 리드프레임의 평면도이고, (b)는 (a)에 도시된 A-A’선을 따라 절취한 단면도이며, (c)는 리드의 사시도이다. 2 is a view illustrating a lead frame providing step according to an embodiment of the present invention. 2 (a) is a plan view of a lead frame, (b) is a cross-sectional view taken along the line A-A 'shown in (a), and FIG. 2 (c) is a perspective view of the lead.

도 3은 본 발명의 일 실시예에 따른 반도체 다이 부착 단계를 나타낸 도면이다. 구체적으로 도 3의 (a)는 반도체 다이 및 리드프레임의 평면도이고, (b)는 (a)에 도시된 B-B’선을 따라 절취한 단면도이다. 3 is a diagram illustrating a step of attaching a semiconductor die according to an embodiment of the present invention. 3 (a) is a plan view of a semiconductor die and a lead frame, and FIG. 3 (b) is a cross-sectional view taken along line B-B 'shown in FIG.

도 4는 본 발명의 일 실시예에 따른 와이어 본딩 단계를 나타낸 도면이다. 구체적으로, (a)는 와이어 본딩된 반도체 다이 및 리드프레임의 평면도이고, (b)는 (a)에 도시된 C-C’선을 따라 절취한 단면도이다. 4 is a view illustrating a wire bonding step according to an embodiment of the present invention. (A) is a plan view of a wire-bonded semiconductor die and a lead frame, and (b) is a cross-sectional view taken along the line C-C 'shown in (a).

도 5는 본 발명의 일 실시예에 따른 몰딩 단계를 나타낸 도면이다. 구체적으로 (a)는 몰딩된 반도체 다이 및 리드프레임의 평면도이고, (b)는 D-D’선을 따라 절취한 단면도이다.5 is a view illustrating a molding step according to an embodiment of the present invention. Specifically, (a) is a plan view of a molded semiconductor die and a lead frame, and (b) is a cross-sectional view taken along the line D-D '.

도 6은 본 발명의 일 실시예에 따른 딤플 및 관통홀 형성 단계를 나타낸 도면이다. 구체적으로, (a)는 몰딩된 반도체 다이 및 리드프레임을 하부에서 바라본 평면도이고, (b)는 (a)에 도시된 E- E’선을 따라 절취한 단면도이며, (c)는 리드의 사시도이다. 6 is a view illustrating steps of forming a dimple and a through hole according to an embodiment of the present invention. (B) is a cross-sectional view taken along the line E-E 'shown in (a), (c) is a perspective view of the lead, and to be.

도 7은 본 발명의 일 실시예에 따른 플레이팅 단계를 나타낸 도면이다. 구체적으로, (a)는 플레이팅된 리드프레임을 하부에서 바라본 평면도도이고, (c)는 (a)에 도시된 F-F’선을 따라 절취한 단면도이다. 7 is a view illustrating a plating step according to an embodiment of the present invention. (A) is a plan view of the plated lead frame viewed from the bottom, and (c) is a cross-sectional view taken along the line F-F 'shown in (a).

도 8은 본 발명의 일 실시예에 따른 싱귤레이션 단계를 나타낸 도면이다. 구체적으로, (a)는 소잉된 리드프레임을 하부에서 바라본 평면도이고, (b)는 G-G’선을 따라 절취한 단면도이다.8 is a diagram illustrating a singulation step according to an embodiment of the present invention. Specifically, (a) is a plan view of the sawed lead frame viewed from the bottom, and (b) is a cross-sectional view taken along line G-G '.

도 1 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법(S100)은 리드프레임 제공 단계(S110), 반도체 다이 부착 단계(S120), 와이어 본딩 단계(S130), 몰딩 단계(S140), 딤플 및 관통홀 형성 단계(S150) 및 싱귤레이션 단계(S170)를 포함한다. 더불어, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법(S100)은 딤플 및 관통홀 형성 단계(S150) 이후 플레이팅 단계(S160)를 더 포함할 수 있다.1 to 8, a method of manufacturing a semiconductor package S100 according to an exemplary embodiment of the present invention includes a lead frame providing step S110, a semiconductor die attaching step S120, a wire bonding step S130, Step S140, dimpling and through hole forming step S150, and singulation step S170. In addition, the method (S100) of manufacturing a semiconductor package according to an embodiment of the present invention may further include a plating step (S160) after the step of forming the dimples and the through holes (S150).

상기 리드프레임 제공 단계(S110)에서는 도 1에 도시된 바와 같이 다이 패드(110)와 다수의 리드(120)를 포함하는 리드프레임(100)을 제공할 수 있다.In the lead frame providing step S110, a lead frame 100 including a die pad 110 and a plurality of leads 120 may be provided as shown in FIG.

상기 다이 패드(110)는 후속의 반도체 다이(200)가 부착될 수 있다. 이러한 다이 패드(110)는 다수 개로 구성되어 매트릭스 형태로 배열되도록 패드와 패드 사이를 연결하며 상기 다이 패드(110)의 위치를 고정하는 패드 커넥터(111)를 포함할 수 있다.The die pad 110 may be attached with a subsequent semiconductor die 200. The die pads 110 may include a plurality of pad connectors 111 for connecting the pads to each other so as to be arranged in a matrix and fixing the positions of the die pads 110.

상기 리드(120)는 도 2의 (a)에 도시된 바와 같이 다수의 리드(120)를 서로 고정하도록 상기 패드 커넥터(111)에 연결되는 리드 커넥터(121)를 포함할 수 있다. 또한, 상기 리드(120)는 도 2의 (b) 및 (c)에 도시된 바와 같이, 그 상부 중 후속의 딤플(dimple)이 형성될 영역과 대응하는 일부분이 에칭되어 이루어진 에칭부(123)를 구비할 수 있다. 예를 들어, 상기 에칭부(123)는, 상기 리드(120) 상부의 중앙부에 형성될 수 있으며, 상기 리드(120)의 상부를 두 부분으로 분리되도록 이루어질 수 있다. 그러나, 이러한 에칭부(123)는 후속의 소잉 경로(sawing path)상에 형성되는 것이 가장 바람직하다. 또한, 상기 리드(120)는 양측 혹은 일측으로 돌출된 다수의 립(125)을 포함할 수 있다. 상기 립(125)은 후속의 몰딩 과정에서 상기 다이 패드(110)와 리드(120)가 몰딩 수지에 의해 더욱 잘 결합되도록 할 수 있다. The lead 120 may include a lead connector 121 connected to the pad connector 111 to fix the plurality of leads 120 to each other as shown in FIG. 2 (b) and 2 (c), the lead 120 has an etched portion 123 formed by etching a portion corresponding to a region where a subsequent dimple is to be formed, . For example, the etching portion 123 may be formed at a central portion of the upper portion of the lead 120, and the upper portion of the lead 120 may be divided into two portions. However, it is most preferable that such an etching portion 123 is formed on a subsequent sawing path. In addition, the lead 120 may include a plurality of ribs 125 protruding to both sides or one side. The ribs 125 may allow the die pad 110 and the leads 120 to be better coupled by the molding resin in a subsequent molding process.

상기 반도체 다이 부착 단계(S120)에서는 도 3에 도시된 바와 같이 상기 다이 패드(110) 상에 반도체 다이(200)가 부착될 수 있다. 상기 반도체 다이(200)의 외주부에는 후속의 와이어 본딩을 통해 전도성 와이어(300)가 접속될 다수의 접속단자(210)가 형성될 수 있다. In the step of attaching the semiconductor die (S120), the semiconductor die 200 may be attached on the die pad 110 as shown in FIG. A plurality of connection terminals 210 to be connected to the conductive wires 300 through subsequent wire bonding may be formed on the outer periphery of the semiconductor die 200.

상기 와이어 본딩 단계(S130)에서는 도 4에 도시된 바와 같이 상기 리드프레임(100)의 리드(120)와 상기 반도체 다이(200)의 접속단자(210)를 전도성 와이어(300)로 연결함으로써 상기 리드프레임(100)과 상기 반도체 다이(200) 사이를 전기적으로 연결할 수 있다.4, the lead 120 of the lead frame 100 and the connection terminal 210 of the semiconductor die 200 are connected to each other by the conductive wire 300, So that the frame 100 and the semiconductor die 200 can be electrically connected.

상기 몰딩 단계(S140)에서는 도 5에 도시된 바와 같이 상기 반도체 다이(200) 및 전도성 와이어(300)가 모두 덮이도록 상기 리드프레임(100)의 상부를 몰딩할 수 있다. 이에 따라, 상기 리드프레임(100), 반도체 다이(200) 및 전도성 와이어(300)를 덮는 몰딩수지(400)가 형성될 수 있다.In the molding step S140, the upper portion of the lead frame 100 may be molded so that the semiconductor die 200 and the conductive wire 300 are all covered as shown in FIG. Accordingly, the molding resin 400 covering the lead frame 100, the semiconductor die 200, and the conductive wire 300 can be formed.

상기 딤플 및 관통홀 형성 단계(S150)에서는 도 6에 도시된 바와 같이 상기 리드(120)의 하면에 딤플(127) 및 관통홀(127a)을 형성할 수 있다. As shown in FIG. 6, the dimple 127 and the through hole 127a may be formed on the lower surface of the lead 120 in the dimple and through hole forming step S150.

상기 딤플(127)은 화학적 에칭 기법을 이용하여 리드(120)의 하면에 일정한 깊이, 폭과 길이를 갖는 오목한 구조로 형성될 수 있다. 이때, 상기 딤플(127)은 리드(120)의 에칭부(123)가 드러날 정도의 깊이로 에칭함으로써, 상기 딤플(127)과 에칭부(123)를 연결하는 관통홀(127a)이 형성될 수 있다. 여기서 관통홀(127a)은 상기 딤플(127)의 저면 일부가 에칭되면서 상기 에칭부(123)와 연결되는 구멍일 수 있다. 또한, 상기 리드(120)에 에칭부(127)가 형성되지 않을 경우, 상기 관통홀(127a)은 상기 딤플(127)의 저면에서부터 리드(120)의 상부를 관통하는 형태로 형성할 수 있다.The dimples 127 may be formed in a concave structure having a predetermined depth, width, and length on the lower surface of the lead 120 using a chemical etching technique. At this time, the dimple 127 may be formed with a through-hole 127a connecting the dimple 127 and the etching portion 123 by etching the etching portion 123 of the lead 120 to such an extent that the etching portion 123 is exposed. have. The through hole 127a may be a hole connected to the etching part 123 while a part of the bottom surface of the dimple 127 is etched. The through hole 127a may extend from the bottom of the dimple 127 to the top of the lead 120 when the lead 120 is not formed with the etched portion 127. [

이러한 딤플(127)은 반도체 패키지를 마더보드에 실장할 때 그 내부에 전도성 솔더 페이스트의 일부가 충진되는 부분으로, 전도성 솔더와의 접촉면적을 증가시킴으로써 반도체 패키지와 마더보드 간의 전기적/물리적 결합력을 높이기 위한 구성이다. The dimple 127 is a portion where a portion of the conductive solder paste is filled in the semiconductor package when the semiconductor package is mounted on the motherboard, thereby increasing the contact area between the semiconductor package and the conductive solder, thereby increasing the electrical / .

종래에는 반도체 패키지의 싱귤레이션 공정시 리드의 딤플 중앙부를 가로질러 소잉(sawing)하게 되는데, 이때 생성되는 다양한 이물질(burr)로 인해, 후속의 솔더링 과정에서 인접 리드들 간의 단락이 발생되어 반도체 패키지의 신뢰성을 저하시키는 문제가 있었다. Conventionally, during the singulation process of the semiconductor package, the semiconductor package is sawed across the central portion of the dimple. Due to various burrs generated at this time, a short circuit occurs between the adjacent leads in the subsequent soldering process, There has been a problem of lowering the reliability.

그러나, 본 발명의 일 실시예에 따르면, 리드(120)에서 소잉 경로를 지나는 부분을 이루는 물질의 양을 최소한으로 구성함으로써, 소잉 시 발생되는 금속 이물질의 양을 최소화할 수 있다. 예를 들어, 리드(120)에서 소잉 경로에 해당하는 일부분을 미리 에칭(127)함으로써, 리드(120)의 소잉 과정에서 생성되는 이물질(burr)의 양을 최소화할 수 있다. However, according to an embodiment of the present invention, the amount of the metal foreign material generated at the time of sowing can be minimized by minimizing the amount of the material forming the portion passing through the sowing path in the lead 120. [ For example, by pre-etching a portion corresponding to the sawing path in the lead 120, it is possible to minimize the amount of foreign matter burr generated in the sawing process of the lead 120. [

상기 플레이팅 단계(S160)에서는 도 7에 도시된 바와 같이 딤플(127)의 내측면에 전도성 금속을 코팅함으로써, 솔더링 특징이 더욱 향상되도록 할 수 있다. In the plating step S160, as shown in FIG. 7, the inner surface of the dimple 127 may be coated with a conductive metal to further improve the soldering characteristic.

상기 싱귤레이션 단계(S170)에서는 도 8에 도시된 바와 같이 소정의 소잉 라인(L1, L2, L3, L4)를 따라 상기 리드(120)를 각각 절단함으로써 개개의 반도체 패키지로 완성할 수 있다. 이때, 상기 소잉 라인(L1, L2, L3, L4)은 각 리드(120)의 에칭부(127)를 지나는 경로로 이루어질 수 있다. 이러한 싱귤레이션 단계(S170)를 통하여 각각의 리드(120)는 어 인접한 반도체 패키지의 구성요소가 되도록 서로 분리될 수 있다. 또한, 이 과정을 통해 리드 커넥터(121)가 제거될 수 있다.
In the singulation step S170, the leads 120 may be cut along predetermined sowing lines L1, L2, L3, and L4 as shown in FIG. 8 to complete each semiconductor package. At this time, the sawing lines L1, L2, L3, and L4 may be a path passing through the etching unit 127 of each lead 120. [ Through this singulation step S170, each of the leads 120 can be separated from each other to become a component of an adjacent semiconductor package. Also, the lead connector 121 can be removed through this process.

도 9는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다.9 is a flowchart illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention.

도 9를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법(S900)은 리드프레임 제공 단계(S910), 반도체 다이 부착 단계(S920), 와이어 본딩 단계(S930), 몰딩 단계(S940), 및 싱귤레이션 단계(S960)를 포함한다. 더불어, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법(S900)은 몰딩 단계(S940) 이후 플레이팅 단계(S950)를 더 포함할 수 있다.Referring to FIG. 9, a method of manufacturing a semiconductor package S900 according to another embodiment of the present invention includes a lead frame providing step S910, a semiconductor die attaching step S920, a wire bonding step S930, a molding step S940 ), And a singulation step S960. In addition, the manufacturing method (S900) of the semiconductor package according to another embodiment of the present invention may further include a plating step (S950) after the molding step (S940).

본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법(S900)은 일 실시예에 따른 반도체 패키지 제조 방법(S100)과 거의 동일하다. 다만, 다른 실시예에 따른 반도체 패키지 제조 방법(S900)은 일 실시예와 달리, 대신 리드 프레임 제공 단계(S910)에서 딤플, 에칭부 및 관통홀이 미리 형성된 리드를 제공함으로써 딤플 및 관통홀 형성 과정을 생략할 수 있다.A semiconductor package manufacturing method (S900) according to another embodiment of the present invention is substantially the same as the semiconductor package manufacturing method (S100) according to an embodiment. However, the semiconductor package manufacturing method (S900) according to another embodiment differs from the embodiment in that the dimple, the etching portion, and the through hole are formed in advance in the lead frame providing step (S910) Can be omitted.

그 외에 과정은 일 실시예에 동일하므로 그에 대한 상세한 설명은 생략하도록 한다.
Since the other processes are the same as those in the first embodiment, a detailed description thereof will be omitted.

이상에서 설명한 것은 본 발명에 따른 반도체 패키지의 제조 방법 및 반도체 패키지를 실시하기 위한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다. The present invention is not limited to the above-described embodiments, and various modifications and changes may be made without departing from the technical scope of the present invention. It will be apparent to those skilled in the art that various changes and modifications may be made without departing from the scope of the present invention.

100: 리드 프레임
110: 다이 패드
111: 패드 커넥터
120: 리드
121: 리드 커넥터
123: 에칭부
125: 립
127: 딤플
127a: 관통홀
129: 플레이팅
200: 반도체 다이
300: 전도성 와이어
400: 몰딩 수지100: Lead frame
110: die pad
111: Pad connector
120: Lead
121: Lead connector
123:
125: lip
127: dimple
127a: Through hole
129: Plating
200: semiconductor die
300: conductive wire
400: molding resin

Claims (19)

다이 패드와 다수의 리드를 포함하는 리드프레임을 제공하는 단계;
상기 다이 패드 상에 반도체 다이를 각각 부착하는 단계;
상기 반도체 다이를 상기 리드에 각각 와이어 본딩하는 단계;
상기 반도체 다이 및 상기 와이어가 덮이도록 상기 리드프레임의 상부를 각각 몰딩하는 단계;
상기 리드의 하면에 딤플 및 상기 딤플의 저면에서부터 상기 리드의 상부를 관통하는 관통홀을 각각 형성하는 단계; 및
상기 관통홀을 따라 상기 리드를 각각 소잉하여 다수의 반도체 패키지로 싱귤레이션하는 단계를 포함하고,
상기 리드프레임 제공 단계에서, 상기 리드의 상부 중 상기 딤플이 형성될 영역과 대응하는 일부분이 에칭된 리드를 구비한 리드프레임을 제공하고,
상기 딤플은 상기 리드의 에칭된 부분이 드러나도록 상기 리드의 하면을 에칭하여 형성되고, 상기 관통홀은 상기 리드의 에칭된 부분과 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.Providing a leadframe comprising a die pad and a plurality of leads;
Attaching a semiconductor die on the die pad, respectively;
Wire bonding the semiconductor die to the leads, respectively;
Molding the upper portion of the lead frame so that the semiconductor die and the wire are covered, respectively;
Forming a dimple on the lower surface of the lead and a through hole penetrating from the bottom surface of the dimple to the upper portion of the lead, respectively; And
And singing the leads along the through holes to singulate into a plurality of semiconductor packages,
Wherein in the lead frame providing step, a lead frame is provided, the lead frame having an upper portion of the lead, the lead portion being etched at a portion corresponding to the region in which the dimple is to be formed,
Wherein the dimple is formed by etching the lower surface of the lead so that the etched portion of the lead is exposed, and the through hole is connected to the etched portion of the lead. 제 1 항에 있어서,
상기 딤플 및 상기 관통홀을 각각 형성한 이후, 상기 딤플의 내측면을 각각 플레이팅하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Further comprising plating each of the inner surfaces of the dimple after forming the dimple and the through hole, respectively. 삭제delete 제 1 항에 있어서,
상기 리드의 에칭된 부분은 상기 싱귤레이션 단계에서 상기 리드의 소잉 경로를 지나는 위치에 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Wherein an etched portion of the lead is formed at a position that passes through a sowing path of the lead in the singulation step. 제 1 항에 있어서,
상기 리드의 에칭된 부분은 상기 리드의 상부가 상기 에칭된 부분을 중심으로 분리되도록 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Wherein an etched portion of the lead is formed such that an upper portion of the lead is separated around the etched portion. 삭제delete 제 1 항에 있어서,
상기 딤플과 상기 관통홀은 화학적 에칭 방법을 이용하여 상기 리드의 하면에서부터 상기 리드의 상부에 에칭된 부분이 드러날 때까지 에칭하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Wherein the dimple and the through hole are formed by etching from a bottom surface of the lead to a top portion of the lead using a chemical etching method until the exposed portion is exposed. 제 1 항에 있어서,
상기 관통홀은 상기 딤플의 중앙부에 형성되는 것을 특징을 하는 반도체 패키지의 제조 방법.The method according to claim 1,
And the through-hole is formed at a central portion of the dimple. 제 1 항에 있어서,
상기 관통홀의 크기는 상기 딤플의 저면보다 작게 이루어진 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
And the size of the through hole is smaller than the bottom surface of the dimple. 다이 패드, 및 하면에 딤플 및 상기 딤플의 저면에서부터 상부를 관통하는 관통홀이 각각 형성된 다수의 리드를 포함하는 리드프레임을 제공하는 단계;
상기 다이 패드 상에 반도체 다이를 각각 부착하는 단계;
상기 반도체 다이를 상기 리드에 각각 와이어 본딩하는 단계;
상기 반도체 다이 및 상기 와이어가 덮이도록 상기 리드프레임의 상부를 각각 몰딩하는 단계; 및
상기 관통홀을 따라 상기 리드를 각각 소잉하여 다수의 반도체 패키지로 싱귤레이션하는 단계를 포함하고,
상기 리드프레임 제공 단계에서, 상기 리드의 상부 중 상기 딤플이 형성될 영역과 대응하는 일부분이 에칭된 리드를 구비한 리드프레임을 제공하고,
상기 딤플은 상기 리드의 에칭된 부분이 드러나도록 상기 리드의 하면을 에칭하여 형성되고, 상기 관통홀은 상기 리드의 에칭된 부분과 연결된 것을 특징으로 하는 반도체 패키지의 제조 방법.Providing a lead frame including a plurality of leads each having a die pad, a dimple on the underside, and a through hole penetrating from the bottom of the dimple to an upper portion thereof;
Attaching a semiconductor die on the die pad, respectively;
Wire bonding the semiconductor die to the leads, respectively;
Molding the upper portion of the lead frame so that the semiconductor die and the wire are covered, respectively; And
And singing the leads along the through holes to singulate into a plurality of semiconductor packages,
Wherein in the lead frame providing step, a lead frame is provided, the lead frame having an upper portion of the lead, the lead portion being etched at a portion corresponding to the region in which the dimple is to be formed,
Wherein the dimple is formed by etching the lower surface of the lead so that the etched portion of the lead is exposed, and the through hole is connected to the etched portion of the lead. 제 10 항에 있어서,
상기 리드프레임의 상부를 몰딩한 이후, 상기 딤플의 내측면을 각각 플레이팅하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.11. The method of claim 10,
Further comprising plating each of the inner surfaces of the dimple after molding the upper portion of the lead frame. 삭제delete 제 10 항에 있어서,
상기 리드의 에칭된 부분은 상기 싱귤레이션 단계에서 상기 리드의 소잉 경로를 지나는 위치에 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.11. The method of claim 10,
Wherein an etched portion of the lead is formed at a position that passes through a sowing path of the lead in the singulation step. 제 10 항에 있어서,
상기 리드의 에칭된 부분은 상기 리드의 상부가 상기 에칭된 부분을 중심으로 분리되도록 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.11. The method of claim 10,
Wherein an etched portion of the lead is formed such that an upper portion of the lead is separated around the etched portion. 삭제delete 제 10 항에 있어서,
상기 관통홀은 상기 딤플의 중앙부에 형성되는 것을 특징을 하는 반도체 패키지의 제조 방법.11. The method of claim 10,
And the through-hole is formed at a central portion of the dimple. 제 10 항에 있어서,
상기 관통홀의 크기는 상기 딤플의 저면보다 작게 이루어진 것을 특징으로 하는 반도체 패키지의 제조 방법.11. The method of claim 10,
And the size of the through hole is smaller than the bottom surface of the dimple. 제 1 항, 제 2 항, 제 4 항, 제 5 항, 및 제 7 항 내지 제 9 항 중 어느 한 방법에 의해 제조된 반도체 패키지.A semiconductor package produced by any one of claims 1, 2, 4, 5, and 7 to 9. 제 10 항, 제 11 항, 제 13 항, 제 14 항, 제 16 항 및 제 17 항 중 어느 한 방법에 의해 제조된 반도체 패키지.A semiconductor package manufactured by any one of claims 10, 11, 13, 14, 16, and 17.
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