KR101605223B1 - 반도체 발광소자 및 그 제조 방법 - Google Patents

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히데타카 야마다
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Abstract

광취출측의 전극부인 상측 전극부와, 이 전극부와 쌍이 되는 전극부인 중간 전극부를 적절한 위치 관계로 배설하는 것에 의해, 저순방향 전압을 유지한 채로, 발광 출력을 향상시킨 반도체 발광소자 및 그 제조 방법을 제공한다. 지지 기판(2)의 상면 측에, 중간 전극부(3a)를 포함한 중간층(3), 제2 도전형 반도체층(4), 활성층(5), 제1 도전형 반도체층(6) 및 상측 전극부(7)을 순차 구비하고, 상기 지지 기판(2)의 하면측에 하측 전극층(8)을 구비하는 반도체 발광소자(1)이며, 상기 중간층(3)은, 선 형상 또는 섬 형상에 연재하는 적어도 1개의 중간 전극부(3a)를 갖고, 상기 상측 전극부(7)와 상기 중간 전극부(3a)를 상기 지지 기판(2)의 상면과 평행한 가상면 상에 투영 했을 때, 상기 상측 전극부(7)와 상기 중간 전극부(3a)는, 서로 어긋난 위치 관계에 있고, 또한 상기 상측 전극부(7) 및 상기 중간 전극부(3a)의 적어도 한편의 윤곽선을, 소정의 편차폭으로 연재시켜, 상기 상측 전극부(7)와 상기 상측 전극부(7)에 대향하는 상기 중간 전극부(3a)와의 사이의 윤곽선간 거리 d를 부분적으로 짧게 하는 것을 특징으로 한다.

Description

반도체 발광소자 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING DIODE AND METHOD OF PRODUCING SAME}
본 발명은, 반도체 발광소자 및 그 제조 방법에 관한 것으로, 특히 발광 출력을 향상시킨 반도체 발광소자 및 그 제조 방법에 관한 것이다.
근년, LED(반도체 발광소자)의 용도의 다양화와 함께, LED의 고출력화가 요망되고 있다.
일반적으로, LED는, 예컨대 n형 반도체층, 활성층 및 p형 반도체층을 포함한 반도체 적층체를 한 쌍의 전극으로 사이에 끼워 구성된다. 이러한 LED에 전압을 인가하면, 활성층에서 광이 발생하고, 이 광은 전방위로 등방적으로 향하게 된다. 이러한 광 중에서, 광취출측의 전극부로 향한 광은, 이 전극부에 흡수 및/또는 반사되어, LED의 외부로 방출되지 않고, 광취출 효율에 영향을 주는 것이 알려져 있다.
특히, MOCVD법 등에 의해 적층된 박막의 반도체층에서는, 광취출측의 전극부의 직하 위치의 활성층에서 발생한 광의 대부분이, 이 전극부에 흡수 및/또는 반사되어 버려, 광취출 효율이 큰폭으로 저하한다고 하는 문제가 있었다.
이러한 문제를 해결하기 위해, 특허 문헌 1에는, 광취출측의 전극부에 대해서, InGaP 재료로 이루어지는 중간 에너지 갭층을 적정하게 배치하는 것에 의해, 이 전극부의 직하 위치 이외의 활성층에도 발광 영역을 넓히고, 이에 의해, 광취출 효율을 향상시키는 기술이 개시되고 있다.
또, 특허 문헌 2에는, 광취출측의 전극부의 직하 이외의 일부분에만 컨택트부를 형성하고, 전류협착에 의한 내부 양자 효율의 향상과, 발생한 광의 광취출 효율의 향상을 도모하는 기술이 개시되고 있다.
더불어, 종래는, 활성층의 발광 영역이, 광취출측의 전극부의 직하 위치로부터 멀어진 위치에 있는 만큼, 광취출측의 전극부에 의한 광의 차단의 영향은 적게 되고, 광취출측의 전극부의 직하 위치와, 이 전극부와 쌍이 되는 전극부와의 사이의 거리를 크게 하는 것에 의해, LED의 광취출 효율을 향상시키는 것이 일반적이었다.
하지만, 단순히 상기 거리를 크게 했을 경우, 광취출측의 전극부와 이 전극부와 쌍이 되는 전극부와의 사이의 거리도 커지게 되고, 이러한 거리를 전류가 흐를 때의 저항이 증가한다고 하는 문제가 있는 것에도 불구하고, 종래 기술에서는, 이 저항에 의한 순방향 전압의 증가에 대해서는 고려되어 있지 않았다. 또, 광취출측의 전극부의 직하 위치 및 이 전극부와 쌍이 되는 전극부의 사이의 거리와 발광 출력과의 관계에 대해서도, 아무런 고려되지는 않았다.
특허 문헌 1 : 일본특허공개 평3-3373호 공보 특허 문헌 2 : 일본특허공개 2007-221029호 공보
본 발명의 목적은, 광취출측의 전극부인 상측 전극부와, 이 전극부와 쌍이 되는 전극부인 중간 전극부를 적절한 위치 관계로 배설하는 것에 의해, 저순방향 전압을 유지한 채로, 발광 출력을 향상시킨 반도체 발광소자 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 요지 구성은 이하와 같다.
(1) 지지 기판의 상면 측에, 중간 전극부를 포함한 중간층, 제2 도전형 반도체층, 활성층, 제1 도전형 반도체층 및 상측 전극부를 순차 구비하고, 상기 지지 기판의 하면측에 하측 전극층을 구비하는 반도체 발광소자이며, 상기 중간층은, 선 형상 또는 섬 형상으로 연재하는 적어도 하나의 중간 전극부를 갖고, 상기 상측 전극부와 상기 중간 전극부를 상기 지지 기판의 상면과 평행한 가상면 상에 투영 했을 때, 상기 상측 전극부와 상기 중간 전극부는, 서로 어긋난 위치 관계에 있고, 또한 상기 상측 전극부 및 상기 중간 전극부의 적어도 일방의 윤곽선을, 소정의 편차폭으로 연재시켜, 상기 상측 전극부와 상기 상측 전극부에 대향하는 상기 중간 전극부와의 사이의 윤곽선간 거리를 부분적으로 짧게하는 것을 특징으로 하는 반도체 발광소자.
(2) 상기 윤곽선간 거리의 최대치와 최소치와의 차이는,5~50 ㎛의 범위인 상기 (1)에 기재된 반도체 발광소자.
(3) 상기 지지 기판과 상기 중간층과의 사이에, 반사층으로서의 금속층을 더 설치하는 상기 (1) 또는 (2)에 기재된 반도체 발광소자.
(4) 성장 기판의 상방에, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차 형성하는 공정과, 상기 제2 도전형 반도체층 상에 중간 전극부를 포함한 중간층을 형성하는 공정과, 상기 중간층의 상방에, 지지 기판을 접합하는 공정과, 상기 성장 기판을 제거하여 상기 제1 도전형 반도체층을 노출하는 공정과, 상기 노출한 제1 도전형 반도체층 상에, 상측 전극부를 형성하는 공정을 구비하고, 상기 상측 전극부와 상기 중간 전극부를 상기 지지 기판의 상면과 평행한 가상면 상에 투영 했을 때, 상기 상측 전극부와 상기 중간 전극부는, 서로 어긋난 위치 관계에 있고, 또한 상기 상측 전극부 및 상기 중간 전극부의 적어도 일방의 윤곽선을, 소정의 편차폭으로 연재시켜, 상기 상측 전극부와 상기 상측 전극부에 대향하는 상기 중간 전극부와의 사이의 윤곽선간 거리를 부분적으로 짧게하는 것을 특징으로 하는 반도체 발광소자의 제조 방법.
(5) 상기 윤곽선간 거리의 최대치와 최소치와의 차이는, 5~50 ㎛의 범위인 상기 (4)에 기재된 반도체 발광소자의 제조 방법.
(6) 상기 중간층 상에, 반사층으로서의 금속층을 형성하는 공정을 더 구비하는 상기 (4) 또는 (5)에 기재된 반도체 발광소자의 제조 방법.
본 발명의 반도체 발광소자는, 상측 전극부와 중간 전극부를 적절한 위치 관계로 배설하는 것에 의해, 저순방향 전압을 유지한 채로, 발광 출력을 향상시킬 수 있다.
본 발명의 반도체 발광소자의 제조 방법은, 상측 전극부와 중간 전극부를 적절한 위치 관계로 배설하는 것에 의해, 저순방향 전압을 유지한 채로, 발광 출력을 향상시킬 수 있는 반도체 발광소자를 제조할 수 있다.
도 1은 본 발명에 따른 반도체 발광소자를 나타내는 모식도이다.
도 2는 반도체 발광소자의 상측 전극부의 예를 나타내는 평면도이다.
도 3은 본 발명에 따른 반도체 발광소자의 제조 공정을 나타내는 모식도이다.
도 4는 반도체 발광소자의 상측 전극부의 예를 나타내는 평면도이다.
다음으로, 본 발명의 반도체 발광소자의 실시 형태에 대해 도면을 참조하면서 설명한다.
도 1(a) 및 도 1(b)는, 본 발명에 따른 반도체 발광소자의 다이싱(dicing) 전의 단면 구조 및 다이싱 후의 소정의 칩의 평면도를 각각 모식적으로 나타낸 것이다.
도 1(a)에 도시한 바와 같이, 본 발명의 반도체 발광소자(1)는, 지지 기판(2)의 상면 측에, 중간 전극부(3a)를 포함한 중간층(3), 제2 도전형 반도체층(4), 활성층(5), 제1 도전형 반도체층(6) 및 상측 전극부(7)을 순차 구비하고, 지지 기판(2)의 하면측에 하측 전극층(8)을 구비하고 중간층(3)은, 선 형상 또는 섬 형상에 연재하는 적어도 하나의 중간 전극부(3a)를 갖는다.
또, 이들 상측 전극부(7)와 상기 중간 전극부(3a)를 지지 기판(2)의 상면과 평행한 가상면 상에 투영 했을 때, 상측 전극부(7)와 중간 전극부(3a)는, 서로 어긋난 위치 관계에 있고, 한편 상측 전극부(7) 및 중간 전극부(3a)의 적어도 하나의 윤곽선(도 1(b)에서는, 상측 전극부(7)의 윤곽선)를, 소정의 편차폭으로 연재시켜, 상측 전극부(7)와 상측 전극부(7)에 대향하는 중간 전극부(3a)와의 사이의 윤곽선간 거리 d를 부분적으로 짧게 한다. 여기서, 「소정의 편차폭으로 연재한다」는, 예컨대 도 1(b) 및 도 2(a)에 도시한 바와 같이, 상측 전극부(7) 및 중간 전극부(3a) 중 적어도 하나의 윤곽선(도 1(b) 및 도 2(a)에서는, 상측 전극부(7)의 윤곽선)이 파선이 되도록 연재하고 있는 상태의 것을 말하고, 예컨대 도 2(b) 및 도 2(c)에 나타내는 것 같은 상태는 포함하지 않는 것을 의미한다.
이와 같이, 상측 전극부(7)와 중간 전극부(3a)를 서로 어긋난 위치 관계에 배설하는 것에 의해, 활성층(5)의 발광 영역이 상측 전극부(7)에 대해 어긋나, 광취출 효율 및 발광 출력을 향상시킬 수 있고, 또 윤곽선간 거리 d를 부분적으로 짧게 하는 것에 의해, 이 영역에서의 전류 밀도가 높아지고, 캐리어가 집중하기 때문에 재결합 확률이 올라가고, 발광 출력을 향상시킬 수 있다. 또, 윤곽선간 거리 d의 최소치 d1은, 순방향 전압에 영향을 주는 것이지만, 예컨대 도 1(b)와 도 2(c), 도 2(a)와 도 2(b)를 각각 비교하여 알 수 있듯이, 윤곽선간 거리 d의 최소치 d1를 동일하게 했을 경우, 도 1(b) 및 도 2(a)에 도시하는 예의 쪽이, 윤곽선간 거리 d가 짧은 부분에서 캐리어가 집중하기 때문에 재결합 확률이 높아지고 있는 데에 더해, 상측 전극부의 면적이 작아지는 것에 의해 반도체 발광소자의 발광 출력은 커진다.
윤곽선간 거리 d의 최대치 d2와 최소치 d1과의 차이 d2-d1는, 5~50 ㎛의 범위로 하는 것이 바람직하다. 차이 d2-d1을 5㎛ 미만으로 하면, 도 2(b) 또는 도 2(c)에 도시한 예에 가까운 형상이 되어, 상술한 연재 배치의 효과를 얻지 못하고, 윤곽선간 거리 d를 부분적으로 짧게 하는 것에 의해, 이 d가 짧은 부분 부근에서의 전류 밀도가 높게 되어, 캐리어가 집중하기 때문에 재결합 확률이 올라간다고 하는 본원의 효과를 충분히 얻을 수 없다라는 우려가 있다. 한편, 차이 d2-d1을 50 ㎛ 초과하면, 윤곽선간 거리 d가 떨어진 영역에서는 거의 전류가 흐르지 않는 경우가 있어, 실질적인 발광 면적이 감소하기 때문에, 발광 출력의 향상 효과를 얻을 수 없는 우려가 있다.
제2 도전형 반도체층(4), 활성층(5), 제1 도전형 반도체층(6)을 구성하는 재료로서는, 예컨대 AlGaAs계 재료 및 AlGaInP계 재료를 예시할 수 있고, 지지 기판(2)의 재료는 이러한 재료에 따라 적당히 선택할 수 있다. 이러한 층(4, 5, 6) 및 지지 기판(2)의 두께는, 각각 1~10 ㎛, 10~500 nm(총 두께), 1~10 ㎛ 및 100~400 ㎛로 할 수 있다. 또한, 제1 도전형 반도체층(6)을 p형층으로 했을 경우에는 제2 도전형 반도체층(4)를 n형층으로 하고, 그 역도 마찬가지이다.
상측 전극부(7)는, 예컨대 AuGe계 합금 재료로 이루어지는 오믹 컨택트층(50~500 nm) 및 Ti 재료 상에 Au 재료를 적층한 와이어 본딩용의 패드층(1~3㎛)을 가지는 구조로 할 수 있고, 하측 전극층(8)의 재료는, 지지 기판(2)의 재료에 따라 적당히 선택할 수 있다.
중간 전극부(3a)의 재료는, 예컨대 AuZn계 합금 재료로 할 수 있어, 중간층(3)의 중간 전극부(3a) 이외의 부분은, 예컨대 SiO2 또는 Si3N4 재료로 이루어지는 절연 재료로 형성할 수 있다. 웨이퍼 접합시에 표면의 요철이 적은 것이 바람직하기 때문에, 중간 전극부(3a)와 절연 재료층과는 동등의 두께인 것이 바람직하고, 중간층(3)의 두께는 50~500 nm로 하는 것이 바람직하다. 이것은, 두께가 50 nm 미만에서는, 절연 불충분하게 될 우려가 있고, 또 500 nm를 넘어도 본원의 효과는 얻을 수 있지만, 500 nm를 넘어 두꺼워지면 절연 재료에 의한 광의 영향이 무시할 수 없게 되는 일이 있고, 또 두껍게 하는 것에 의한 효과도 기대하지 못하고 경제적이지 못하게 되는 것이 고려될 수 있기 때문이다.
또, 지지 기판(2)과 중간층(3)과의 사이에, 반사층으로서의 금속층(9)을 더 구비하는 것이 바람직하다. 활성층(5)에서 발생한 광 중에서, 지지 기판(2) 측으로 향한 광을 상측 전극부(7)측으로부터 효율적으로 취출하기 위함이다. 금속층(9)은, 예컨대 Au, Al, Cu 또는 땜납 재료 등의 접합용 금속재료로 할 수 있고, 적~적외의 파장의 광을 발광층에서 발생시키는 경우에는, 동파장 범위에서 높은 광의 반사율을 갖는 Au 재료가 바람직하고, 그 두께는 100~1000 nm의 두께로 하는 것이 바람직하다. 100 nm 미만의 경우에는, 광의 반사율이 저하하는 경우가 있고, 1000 nm를 넘는 두께라고 해도 본원의 효과는 얻을 수 있지만, 광의 반사율을 높게 하는 효과를 기대하지 못하고 경제적이지 않게 되는 것이다.
다음으로, 본 발명의 반도체 발광소자의 제조 방법의 실시 형태에 대해 도면을 참조하면서 설명한다. 도 3(a)~도 3(h)은, 본 발명에 따른 반도체 발광소자의 제조 공정을 모식적으로 나타낸 것이다.
본 발명의 반도체 발광소자(1)의 제조 방법은, 도 3(a)에 도시한 바와 같이, 성장 기판(10)의 상방에, 제1 도전형 반도체층(6), 활성층(5) 및 제2 도전형 반도체층(4)를 순차 형성한다. 이들층(6, 5, 4)은 예컨대 MOCVD법을 이용하여 에피택셜 성장에 의해 형성할 수 있다. 성장 기판(10)은, 예컨대 GaAs 기판으로 할 수 있고, 그 두께는, 특별히 한정되지 않지만, 200~400 ㎛로 할 수 있다.
다음으로, 도 3(b) 및 도 3(c)에 도시한 바와 같이, 제2 도전형 반도체층(4)상에 중간 전극부(3a)를 포함한 중간층(3)을 형성한다. 중간 전극부(3a)는, 예컨대 스퍼터링법, 전자빔 증착법 또는 저항 가열 증착법에 의해 제2 도전형 반도체층(4) 상에 증착한 후, 도 3(b)에 도시한 바와 같이, 소정의 형상에 에칭한다. 그 후, 소정의 열처리를 시행하는 것에 의해 제2 도전형 반도체층(4)와의 사이의 컨택트 저항을 내릴 수 있다. 그 다음으로, 중간 전극부(3a) 및 제2 도전형 반도체층(4) 상에, 예컨대 스퍼터링법 또는 플라스마 CVD법에 의해 절연막을 성막하고, 예컨대 웨트 에칭 또는 드라이 에칭에 의해 중간 전극부(3a) 보다 상방의 절연막을 제거하여 도 3(c)에 도시한 바와 같은 중간층(3)을 형성한다.
다음으로, 도 3(d) 및 도 3(e)에 도시한 바와 같이, 중간층(3)의 상방에 지지 기판(2)를 접합한다. 이 때, 미리 중간층(3) 상에 반사층으로서의 금속층(9)를 형성해 두는 것이 바람직하다. 금속층(9)은, 예컨대 Au, Al, Cu 또는 땜납 재료 등의 접합용 금속재료를 증착하는 것에 의해 형성할 수 있고, 특히, 저온에서의 접합이 가능하고, 또 산화나 부식이 적기 때문에, Au 재료로 형성하는 것이 보다 바람직하다. 또, 이 금속층(9) 상에, 예컨대 Pt 재료로 이루어지는 확산 방지층(50~200 nm) 및 예컨대 Au 재료로 이루어지는 접합층(1~2㎛)을 형성하여도 무방하다. 이것에 대해, 지지 기판(2) 상에는, 미리 예컨대 AuGe계 합금 재료로 이루어지는 오믹 컨택트층(50~500 nm), 예컨대 Ti 재료로 이루어지는 밀착층(50~200 nm) 및 예컨대 Au 재료로 이루어지는 접합층(1~2㎛)을 형성해 두는 것이 바람직하다. 또, 지지 기판(2)의 접합은, 예컨대 250~400 ℃의 범위의 온도로 15~120분간 가열 압착하는 것에 의한 것이 바람직하다. 금속층을 통해 접합 함으로써, 저온에서의 기판 접합이 가능하게 되어, 반도체층의 특성이나 구조를 열화시키지 않고 접합할 수 있다.
그 후, 도 3(f)에 도시한 바와 같이, 성장 기판(10)을 제거하여 제1 도전형 반도체층(6)을 노출한다. 성장 기판(10)의 제거는, 예컨대 연마 또는 웨트 에칭에 의해 실시할 수 있고, 에칭액은, 성장 기판(10)의 재료에 따라 적당히 선택할 수 있다.
노출한 제1 도전형 반도체층(6) 상에는, 도 3(g)에 도시한 바와 같이, 상측 전극부(7)를 형성한다. 이 상측 전극부(7)는, 예컨대 오믹 컨택트층 상에 패드층을 증착하고, 포토리소그래피 후에 웨트 에칭을 시행하는 것에 의해, 상측 전극부(7)의 상방측으로부터 지지 기판(2)의 상면에 투영해 보았을 때, 상측 전극부(7)와 중간 전극부(3a)가, 서로 어긋난 위치 관계에 있도록 형성된다. 또, 상측 전극부(7) 및 중간 전극부(3a) 중 적어도 하나의 윤곽선이, 소정의 편차폭으로 연재하고, 상측 전극부(7)와 상측 전극부(7)에 대향하는 중간 전극부(3a)와의 사이의 윤곽선간 거리 d가 부분적으로 짧아지도록, 예컨대 도 1(b) 또는 도 2(a)에 도시한 것과 같은 형상으로 에칭한다. 이와 같이, 상측 전극부(7)와 중간 전극부(3a)를 서로 어긋난 위치 관계에 배설하는 것에 의해, 활성층(5)의 발광 영역이 상측 전극부(7)에 대해서 어긋나, 광취출 효율 및 발광 출력을 향상시킬 수 있고, 또 윤곽선간 거리 d를 부분적으로 짧게 하는 것에 의해, 이 영역에서의 전류 밀도가 높아져, 캐리어가 집중하기 때문에 재결합 확률이 올라, 발광 출력을 증가시킬 수 있는 것이다.
그 후, 소정의 열처리를 시행하는 것에 의해, 제1 도전형 반도체층(6)과의 사이의 컨택트 저항을 내릴 수 있다.
또, 지지 기판(2)의 하면측에 하측 전극층(8)을 증착하여 형성하고, 도 3(h)에 도시한 바와 같이 다이싱을 한다.
본 발명에 따른 반도체 발광소자는, 상술한 것 같은 방법을 이용하여 제조할 수 있다.
상술한 것은, 이 발명의 실시 형태의 일례를 나타내는 것에 지나지 않고, 청구의 범위에서 다양한 변경을 가할 수 있다.
실시예
다음으로, 본 발명의 반도체형 발광소자를 시험 제작하고, 성능을 평가했으므로, 이하에서 설명한다.
실시예는, 도 1(a)에 도시하는 단면 구조를 갖고, GaAs 재료로 이루어지는 성장 기판(두께 : 280 ㎛) 상에, MOCVD법을 이용하여 Al0.4Ga0.6 As재료로 이루어지는 n형 반도체층(두께 : 5 ㎛, 도판트(dopant) : Te, 농도 : 5 × 1017/cm3), InGaAs/AlGaAs 다중 양자 우물 구조의 활성층(두께 : 8/5nm, 3조, 총두께 : 약 50 nm) 및 AlGaAs 재료로 이루어지는 p형 반도체층(두께 : 2 ㎛, 도판트 : C, 농도 : 1 × 1018/cm3)을 1회의 에피택셜 성장으로 순차 형성하고, 저항 가열 증착법에 의해 AuZn 합금(Zn 함유율 : 5질량%)으로 이루어지는 중간 전극 부재료를 증착하여, 소정의 포토리소그래피 후의 에칭에 의해 중간 전극부(두께 : 100 nm)를 형성한 후, 오믹 컨택트를 취하기 위해서, 400 ℃의 열처리를 시행하였다.
다음으로, 플라스마 CVD법에 의해, 중간 전극부 및 p형 반도체층 상에 Si3N4 재료를 성막하고, BHF 에칭액을 이용한 웨트 에칭에 의해, 중간 전극부 보다 상방의 Si3N4 재료를 제거하여 중간층을 형성하였다.
중간층 상에는, 반사층으로서 전자빔 증착법에 의해, Au 재료로 이루어지는 금속층(두께 : 500 nm)을 형성하고, 이 금속층 상에, Pt 재료로 이루어지는 확산 방지층(두께 : 100 nm) 및 Au 재료로 이루어지는 접합층(두께 : 1 ㎛)을 형성 하였다. 또, 접합용으로 GaAs 재료로 이루어지는 지지 기판(두께 : 280 ㎛, 도판트 : Si, 농도 : 2 × 1018/cm3)을 준비하고, 이 위에는, 미리 AuGe계 합금(Ge함유율 : 12질량%) 재료로 이루어지는 오믹 컨택트층(두께 : 200 nm), Ti 재료로 이루어지는 밀착층(두께 : 100 nm) 및 Au 재료로 이루어지는 접합층(두께 1 ㎛)을 형성해 두었다. 이들 중간층의 접합층과 지지 기판의 접합층을, 350 ℃으로 30분간 가열 압착하여, 지지 기판의 접합을 실시 하였다. 이와 같이 하여 얻어진 구조물에 대해, 실온의 암모니아수:과산화 수소수:수=1:12:18(체적비)의 액중에서 2시간 요동 시키는 것에 의해 웨트 에칭을 실시하여, 성장 기판의 제거를 실시 하였다.
다음으로, 노출한 n형 반도체층 상에, 저온 가열 증착법에 의해, AuGe계 합금(Ge함유율 : 12질량%) 재료로 이루어지는 오믹 컨택트층(두께 : 200 nm) 및 Ti 재료상에 Au 재료를 적층하여 패드층(Ti 두께 : 100 nm, Au 두께 : 2 ㎛)을 증착하고, 포토리소그래피 후에 웨트 에칭을 시행하는 것에 의해, 상측 전극부의 상방측으로부터 지지 기판의 상면에 투영하여 보았을 때, 상측 전극부와 중간 전극부가, 도 1(b), 도 4 또는 도 2(c)에 도시하는 위치 관계(표 1에서, 이들은 상측 파선, 하측 파선 또는 상하 직선이라고 칭한다.)가 되도록 형성한 후, 380 ℃의 열처리를 시행하였다. 또한 도 1(b), 도 4 또는 도 2(c)에서, 칩의 구석에 형성된 부분은 와이어 본딩용의 패드부(100 ㎛ 각)이고, 이 부분으로부터 폭 20 ㎛의 상측 전극이 연장된 구조가 되고 있다.
마지막으로, 인산 및 과산화 수소수의 혼합액을 이용하여 에칭에 의해 메사(mesa)를 형성하고, 다이서를 이용해 다이싱 하는 것에 의해, 500 ㎛ 각의 정방형 칩을 제작 하였다.
이와 같이 하여 제작한 칩을 적분구(integrating sphere)에 설치하고, 전류 20 mA가 되도록 통전할 때의 순방향 전압 Vf(V) 및 발광 출력 Po(mW)를 측정 하였다. 이러한 결과를 표 1에 나타낸다. 또한 광출력은 전광속 분광 측정 시스템(Labshere사 제품 SLMS-1021-S)을 이용하여 측정 하였다.
Figure 112011065747566-pct00001
표 1의 결과로부터, 실시예 1~5는, 비교예 1 및 2와 비교하여, 저순방향 전압을 유지한 채로, 발광 출력을 향상시키는 것이 가능하다는 것을 알 수 있다.
특히, 순방향 전압에 관해서는, 윤곽선간 거리의 최소치 d1와의 명확한 상관을 볼 수 있었지만, 반대로 d1가 같으면, 전극 형상에 의한 차이는 거의 볼 수 없었다.
또, 발광 출력에 관해서는, 순방향 전압을 낮게 유지하기 위해서 윤곽선간 거리의 최소치 d1를 상기 실시예 및 비교예와 같게 30~50 ㎛로 했을 경우, 윤곽선간 거리의 최대치-최소치(d2-d1)의 값이 15㎛ 때에 최대의 출력을 얻을 수 있고, 반대로 그 이상 연재의 편차폭을 넓혀 갔을 때에는 출력이 저하하는 경향을 볼 수 있었다. 이에 관해서는 이하의 이유가 고려된다.
연재의 편차폭을 넓혔을 경우, 윤곽선간 거리의 최대치 d2가 증가한다. 전극간 거리가 커지게 됨에 따라, 전류 밀도가 감소한다고 생각되기 때문에, 거의 전류가 흐르지 않는 영역이 생기게 된다. 발광 영역 내에서 전류 밀도의 낮은 영역(발광 출력이 극히 낮은 영역)이 증가했던 것이 출력 저하의 요인이라고 생각된다. 윤곽선간 거리의 최대치-최소치(d2-d1)의 값이 너무 큰 경우에는, 윤곽선간 거리 d가 짧은 부분에서 캐리어가 집중하고, 재결합 확률 향상에 의한 출력이 향상하는 효과도 있지만, 상기의 출력 저하 효과도 커져, 결과적으로, 윤곽선간 거리의 최대치-최소치(d2-d1)의 값이 적절한 경우와 비교하여, 발광소자 광출력이 작아지는 경우가 있다.
게다가 상측을 파선으로 한 것과 하측을 파선으로 한 것을 비교하면, 동일한 연재 편차폭의 것에서는 상측 파선 쪽이, 출력이 높아지는 결과가 되었다. 전극간 거리가 떨어지는 만큼 전류 밀도가 낮아진다고 하면, 연재 전극의 편차폭 방향의 중앙(d가 최대가 되는 개소)에 가장 전류 밀도의 낮은 영역이 생기게 된다. 상측 파선 쪽에서는, 상기 저전류 밀도 영역이, 광의 취출에 불리한 상면 전극 아래로 오기 때문에, 하측 파선의 것과 비교하여 출력이 높아졌다고 생각된다.
산업상의 이용 가능성
본 발명에 의하면, 상측 전극부와 중간 전극부를 적절한 위치 관계로 배설하는 것에 의해, 저순방향 전압을 유지한 채로, 발광 출력을 향상시킬 수 있는 반도체 발광소자를 제공할 수 있다.
1 : 반도체 발광소자
2 : 지지 기판
3 : 중간층
3a : 중간 전극부
4 : 제2 도전형 반도체
5 : 활성층
6 : 제1 도전형 반도체
7 : 상측 전극부
8 : 하측 전극층
9 : 금속층
10 : 성장 기판

Claims (6)

  1. 지지 기판의 상면 측에, 중간 전극부를 포함한 중간층, 제2 도전형 반도체층, 활성층, 제1 도전형 반도체층, 및 패드부 및 연신부를 갖는 상측 전극부를 순차 구비하고, 상기 지지 기판의 하면측에 하측 전극층을 구비하는 반도체 발광소자에 있어서,
    상기 중간층은, 선 형상 또는 섬 형상으로 연재(延在, extend)하는 적어도 1개의 중간 전극부를 구비하고,
    상기 상측 전극부와 상기 중간 전극부를 상기 지지 기판의 상면과 평행한 가상면 상에 투영 했을 때,
    상기 상측 전극부와 상기 중간 전극부는, 서로 어긋난 위치 관계에 있고, 또한 상기 상측 전극부의 연신부 및 상기 중간 전극부의 적어도 한편의 윤곽선을, 소정의 편차폭으로 연재(延在, extend)시켜, 상기 상측 전극부와 상기 상측 전극부에 대향하는 상기 중간 전극부와의 사이의 윤곽선간 거리를 부분적으로 짧게 하는 것을 특징으로 하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 윤곽선간 거리의 최대치와 최소치와의 차이는, 5~50 ㎛의 범위인 반도체 발광소자.
  3. 제1항 또는 제2항에 있어서,
    상기 지지 기판과 상기 중간층과의 사이에, 반사층으로서의 금속층을 더 구비하는 반도체 발광소자.
  4. 성장 기판의 상방에, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차 형성하는 공정과,
    상기 제2 도전형 반도체층 상에 중간 전극부를 포함한 중간층을 형성하는 공정과,
    상기 중간층의 상방에, 지지 기판을 접합하는 공정과,
    상기 성장 기판을 제거하여 상기 제1 도전형 반도체층을 노출하는 공정과,
    상기 노출한 제1 도전형 반도체층 상에, 패드부 및 연신부를 갖는 상측 전극부를 형성하는 공정을 구비하고,
    상기 상측 전극부와 상기 중간 전극부를 상기 지지 기판의 상면과 평행한 가상면 상에 투영 했을 때,
    상기 상측 전극부와 상기 중간 전극부는, 서로 어긋난 위치 관계에 있고, 또한
    상기 상측 전극부의 연신부 및 상기 중간 전극부의 적어도 한편의 윤곽선을, 소정의 편차폭으로 연재(延在, extend)시켜, 상기 상측 전극부와 상기 상측 전극부에 대향하는 상기 중간 전극부와의 사이의 윤곽선간 거리를 부분적으로 짧게 하는 것을 특징으로 하는 반도체 발광소자의 제조 방법.
  5. 제4항에 있어서,
    상기 윤곽선간 거리의 최대치와 최소치와의 차이는, 5~50 ㎛의 범위인 반도체 발광소자의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 중간층 상에, 반사층으로서의 금속층을 형성하는 공정을 더 구비하는 반도체 발광소자의 제조 방법.
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