KR101582494B1 - 칩 실장용 기판 및 칩이 실장된 칩 패키지 - Google Patents
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Abstract
본 발명은 칩을 실장하기 위한 기판에 관한 것으로 본 발명에 따른 칩 실장용 기판은 실장되는 적어도 두개 이상의 칩에 전극을 인가하는 복수의 도전부; 상기 도전부 사이에 형성되어 상기 도전부를 전기적으로 분리시키는 복수의 절연부; 및 적어도 세개 이상의 상기 도전부와 적어도 두개 이상의 상기 절연부를 포함하는 영역에서 내측방향으로 오목하게 상기 칩이 실장되는 공간을 형성하는 캐비티를 포함한다.
Description
본 발명은 칩을 실장하기 위한 기판에 관한 것으로, 보다 상세하게는 복수의 칩을 캐비티 내에 실장하기 위한 기판 구조에 관한 것이다.
일반적으로, 반도체 발광다이오드인 LED(Light Emitting Diode)는 공해를 유발하지 않는 친환경성 광원으로 다양한 분야에서 주목받고 있다. 최근 들어, LED의 사용범위가 실내외 조명, 자동차 헤드라이트 및 디스플레이 장치의 백라이트 유닛(Back-Light Unit:BLU) 등 다양한 분야로 확대됨에 따라 높은 광효율 및 우수한 열 방출 특성이 필요하게 되었다. 고효율의 LED를 얻기 위해서는 일차적으로 LED의 재료 또는 구조를 개선해야 되지만 이외에도 LED 패키지의 구조 및 그에 사용되는 재료 등도 개선할 필요가 있다.
이하 LED를 포함하여 광을 방출하는 각종 칩을 총칭하여 광소자 칩이라 하고 광소자 칩이 기판에 실장된 상태를 '칩 패키지'라 한다. 종래의 광소자 패키지는 기판, 예를 들어 알루미늄 또는 구리 기판에 이를 상하로 관통하는 복수의 절연층 중심으로 양측의 기판은 전기적으로 절연하고, 배치된 광소자의 일측 단자, 예를 들어 애노드 단자는 와이어등에 의해 해당 열의 기판에 전기적으로 연결되는 반면에 타측 단자, 예를 들어 캐소드 단자는 역시 와이어 등에 의해 수직 절연층 너머의 인접 열의 기판에 전기적으로 연결되게 된다. 또한 광소자로부터 반사된 광의 반사 효율을 제고시키기 위해 수직 절연층을 사이에 두고 인접한 두 열에 걸져서 형성된, 상광하협(上廣下峽)의 요홈으로 이루어진 캐비티를 나타내는바, 광소자 및 이와 전기적으로 연결된 와이어는 모두 캐비티 내부에 수용되어 있다.
다만 이러한 구성에서 광소자 칩은 캐비티의 중앙부에 하나로 실장되었으며 광소자 칩이 하나 실장된 패키지의 경우 이를 복수로 연결하는 경우 전체적으로 병렬연결이 되므로 미리 결정된 출력의 백라이트 유닛을 구현하기 위해서는 공급되는 전류의 양을 연결되는 패키지의 수에 따라 증가 시켜줘야 하므로 전력소비가 증가하는 문제점이 있었다.
본 발명은 미리 결정된 출력의 백라이트 유닛을 구현하기 위해서는 공급되는 전류의 양을 줄일 수 있는 칩 실장용 기판 구조를 제안하는 것을 목적으로 한다.
보다 상세하게는 하나의 기판 내에 복수의 광소자 칩이 실장될 수 있는 구조를 구현하여 전력소비를 감소시킬 수 있는 기판 구조를 제안하는 것을 목적으로 한다.
상기 기술적 과제를 해결하기 위한 본 실시예에 따른 칩 실장용 기판은 실장되는 적어도 두개 이상의 칩에 전극을 인가하는 복수의 도전부; 상기 도전부 사이에 형성되어 상기 도전부를 전기적으로 분리시키는 복수의 절연부; 및 적어도 세개 이상의 상기 도전부와 적어도 두개 이상의 상기 절연부를 포함하는 영역에서 내측방향으로 오목하게 상기 칩이 실장되는 공간을 형성하는 캐비티를 포함한다.
상기 절연부를 사이에 두고 이웃하는 상기 도전부는 서로 다른 전극이 인가되는 것이 바람직하다.
상기 캐비티 내의 동일한 도전부에 실장되는 칩은 전기적으로 병렬관계로 연결되어 실장되고, 상기 캐비티 내의 다른 도전부에 실장되는 칩은 전기적으로 직렬관계로 연결되어 실장되는 것이 바람직하다.
상기 캐비티 내의 상기 적어도 세개 이상의 도전부 중 어느 한 끝단에 위치하는 도전부에는 칩이 실장되지 않고, 상기 칩이 실장되지 않은 도전부는 이웃하는 도전부에 실장된 칩의 전극부와 전기적으로 연결되는 것이 바람직하다.
상기 절연부는 도전부의 적어도 한 면에 형성된 아노다이징 층을 통하여 상기 도전부에 접합되어 상기 도전부를 전기적으로 분리시키는 것이 바람직하다.
상기 칩 실장용 기판은 상기 캐비티 내의 상기 절연부로 분리된 상기 도전부 각각의 표면상에서 소정의 높이로 형성되어 상기 칩에 형성된 전극부와 접합되는 범프를 더 포함한다.
상기 전극부는 상기 캐비티가 형성된 상기 도전부의 표면에 대향하는 상기 칩의 일면에 형성되며, 상기 범프는 상기 대향하는 일면에 형성된 상기 전극부와 접합되는 것이 바람직하다.
상기 칩 실장용 기판은 상기 전극부와 상기 범프의 솔더링을 위하여 상기 범프의 표면상에 형성되는 솔더를 더 포함한다.
상기 칩 실장용 기판은 상기 캐비티내에 소정 깊이로 형성된 오목부를 더 포함하고, 상기 범프는 상기 오목부가 형성된 상기 도전부 각각의 표면상에서 소정의 높이로 형성되어 상기 칩에 형성된 전극부와 접합되는 것이 바람직하다.
상기 칩 실장용 기판은 상기 캐비티내의 상기 절연부로 분리된 상기 도전부 각각의 표면상에서 소정의 높이로 형성되어 상기 범프와 상기 도전부를 접합하는 도금층을 더 포함한다.
상기 칩 실장용 기판은 상기 칩 실장용 기판을 미리 결정된 단위 영역에 따라 절단하는 경우 절단면과 상기 절연부가 접하는 영역에서, 상기 절연부를 포함하여 상기 칩 실장용 기판을 관통하는 관통공을 더 포함한다.
상기 기술적 과제를 해결하기 위한 본 실시예에 따른 칩 실장용 원판은 칩 실장용 원판 상에 구획된 단위 칩 기판에 실장되는 적어도 두개 이상의 칩에 전극을 인가하는 복수의 도전부; 상기 도전부 사이에 형성되어 상기 도전부를 전기적으로 분리시키는 복수의 절연부; 및 상기 구획된 단위 칩 기판 마다 적어도 세개 이상의 상기 도전부와 적어도 두개 이상의 상기 절연부를 포함하는 영역에서 내측방향으로 오목하게 상기 칩이 실장되는 공간을 형성하는 캐비티를 포함한다.
상기 기술적 과제를 해결하기 위한 본 실시예에 따른 칩 패키지는 실장되는 적어도 칩에 전극을 인가하는 복수의 도전부; 상기 도전부 사이에 형성되어 상기 도전부를 전기적으로 분리시키는 복수의 절연부; 적어도 세개 이상의 상기 도전부와 적어도 두개 이상의 상기 절연부를 포함하는 영역에서 내측방향으로 오목하게 상기 칩이 실장되는 공간을 형성하는 캐비티; 및 상기 복수의 도전부 상에 실장되어 상기 복수의 도전부 각각으로부터 다른 전극을 인가 받는 적어도 두개 이상의 칩을 포함한다.
본 발명에 따르면 하나의 기판 내에 복수의 광소자 칩이 실장될 수 있는 구조를 구현하여 실장되는 복수의 칩을 직병렬 구조로 연결되도록 할 수 있다. 따라서 공급되는 전류의 양을 병렬로 구현할 때에 비하여 감소시칼 수 있으며, 궁극적으로 전력소비를 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 칩 실장용 기판을 나타내는 사시도이다.
도 2는 본 발명의 일실시예에 따른 칩 실장용 기판을 나타내는 단면도이다.
도 3은 본 발명의 일실시예에 따른 칩 실장용 기판에 칩이 실장된 예를 나타내는 단면도이다.
도 4는 본 발명의 일실시예에 따른 칩 실장용 기판을 나타내는 상면도이다.
도 5는 본 발명의 일실시예에 따른 칩 실장용 원판을 나타내는 사시도이다.
도 2는 본 발명의 일실시예에 따른 칩 실장용 기판을 나타내는 단면도이다.
도 3은 본 발명의 일실시예에 따른 칩 실장용 기판에 칩이 실장된 예를 나타내는 단면도이다.
도 4는 본 발명의 일실시예에 따른 칩 실장용 기판을 나타내는 상면도이다.
도 5는 본 발명의 일실시예에 따른 칩 실장용 원판을 나타내는 사시도이다.
이하의 내용은 단지 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 발명의 원리를 구현하고 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
또한, 발명을 설명함에 있어서 발명과 관련된 공지 기술에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하에는 첨부한 도면을 참조하여 본 방열 물질이 내재된 칩 실장용 기판의 바람직한 실시예에 대해 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 칩 실장용 기판을 나타내는 도이다.
도 1을 참조하면 본 실시예에 따른 칩 실장용 기판은 도전부(110), 절연부(120) 및 캐비티를 포함한다.
본 실시예에서 도전부(110)는 실장되는 칩(200)에 전극을 인가한다. 즉 도전부(110)는 칩(200)에 전극을 인가하기 위하여 도전성 물질로 형성되며, 도전부(110)의 하부는 전극이 형성된 기판(50)과 접합하여 외부로부터 전극을 인가 받는다. 본 실시예에서 도전부(110)는 알루미늄 판재를 이용하여 형성될 수 있다.
절연부(120)는 칩(200)의 전극부 각각에 전극을 인가하기 위하여 도전부(110)를 전기적으로 분리시킨다. 즉, 칩(200)에 양극과 음극의 전극을 각각 인가하기 위하여 도전부(110)를 전기적으로 분리시키며, 분리된 각각의 도전부(110)는 외부로 부터 양극과 음극을 각각 인가 받는다.
나아가 본 실시예에서 도전부(110)는 적어도 두개 이상의 칩에 전극을 인가하기 위하여 복수로 형성될 수 있다. 즉 도 1을 참조하면, 하나의 단위 기판에서 도전부(110)는 세개가 접합될 수 있다.
또한, 본 실시예에서 절연부(120)는 적어도 두개 이상의 칩에 다른 전극을 인가하기 위하여 복수의 도전부(110)를 분리하기 위하여 복수로 형성된다. 즉 도 1을 참조하면, 하나의 단위 기판에서 절연부(120)는 세개의 도전부(110) 사이에서 두개가 형성될 수 있다.
따라서 두개의 절연부(120)로 분리된 세개의 도전부(110) 중에 양 끝단에 위치한 두개의 도전부(110) 중 하나의 도전부(110)를 제외한 두개의 도전부(110) 상에 칩이 실장되게 된다. 이때, 절연부(120)를 사이에 두고 이웃하는 상기 도전부(110)는 서로 다른 전극이 인가되고 본 실시예에서 양 단에 위치한 두개의 도전부(110)는 동일한 전극이 인가되게 된다. 칩 실장되지 않은 도전부(110)는 이웃하는 도전부(110)에 실장된 칩의 전극부와 전기적으로 연결될 수 있다.
즉, 동일한 도전부(110)에 실장되는 칩은 전기적으로 병렬관계로 연결되어 실장되고, 다른 도전부(110)에 실장되는 칩은 전기적으로 직렬관계로 연결되어 실장되어 칩 기판 상에서 복수의 칩의 직병렬 구조가 형성되게 된다.
다음, 본 실시예에서 칩(200) 실장용 기판은 칩(200)이 실장되는 공간을 형성하기 위하여 도전부(110)의 내측방향으로 오목한 캐비티(140)를 형성한다. 즉 도 2를 참조하면, 칩(200)이 실장되는 기판의 표면은 외부면 보다 오목한 형상으로 형성된다. 즉, 기판은 칩(200)이 실장되는 부분 주위로 외벽이 형성된 형상이 된다. 이때 캐비티(140)의 형상은 칩(200)에서 발광된 광의 반사를 위하여 상광하협의 형상으로 형성될 수 있다. 캐비티(140)의 외벽은 기판이 실장되는 중심부 방향으로 기울어진 형태로 형성될 수 있다.
즉, 본 실시예에서 칩은 캐비티(140) 내에서 형성된 공간에서 도전부 상에 실장되며 칩의 실장 후 캐비티(140)를 렌즈 등으로 봉지하여 칩 패키지를 제조할 수 있다.
또한, 본 실시예에서 절연부(120)는 합성수지 재질의 절연 필름으로 구현될 수 있다. 이 경우 액상 접합제등을 사용하여 도전부(110)와 절연부(120)를 접합하는데, 접합력을 증진시키기 위해 합성수지 재질의 접합 필름을 개재시킨 상태에서 접합할 수도 있다. 이때 접합력을 더욱 증진시키기 위해 상온상압보다 높은 온도와 압력의 유지가 가능한 고온고압실에서 접합 공정을 수행할 수도 있을 것이며, 이외에도 접합면에 기계적 또는 화학적 방법으로 거칠기를 부여한 후에 접합 공정을 수행할 수도 있을 것이다.
즉, 본 실시예에서 도전부(110)와 절연부(120)는 도전부(110)의 적어도 한면, 바람직하게는 절연부(120)와 마주보는 면에 대하여 아노다이징(anodizing) 처리가 되고 이를 통해 절연부(120)와 접합될 수 있다. 즉 도전부(110)가 알루미늄 재질로 이루어진 경우에 접합력을 증진시키기 위해 접합 공전 전에 각각의 접합면을 아노다이징 처리할 수도 있으며, 이렇게 아노다이징 처리된 표면에 상기한 거칠기를 부여할 수도 있을 것이다.
나아가 본 실시예에서 절연부(120)는 도전부(110)가 알루미늄 기판인 경우에는 도전부(110)의 마주보는 면을 아노다이징하고 이를 접합하는 것을 통해 형성할 수도 있을 것이다.
또한, 본 실시예에서 칩 실장용 기판은 범프(130)를 더 포함할 수 있다.
본 실시예에서 범프(130)는 캐비티(140) 내의 절연부로 분리된 도전부 각각의 표면상에서 소정의 높이로 형성되어 칩에 형성된 전극부와 접합된다.
본 실시예에서 범프(130)는, 절연부(120)로 분리된 도전부(110) 각각의 표면상에서 소정의 높이로 형성되어 칩(200)에 형성된 전극부와 접합된다. 즉 범프(130)는 도전부(110)의 표면, 도 2를 참조하면 캐비티(140)의 중심부에 해당하는 도전부(110)의 표면 상에 형성된다.
캐비티(140)의 중심부에 해당하는 도전부(110)의 표면은 절연부(120)로 분리되며, 절연부(120)로 분리된 양 도전부(110)의 표면 상에 소정의 높이로 형성된다. 범프(130)는 도전부(110)에 인가된 전극을 실장되는 칩(200)의 전극부에 인가하기 위하여 도전성 물질로 형성되는 것이 바람직하며, 금을 재료로 하는 골드 범프(130)일 수 있다.
즉 칩(200)의 전극부는 캐비티(140)가 형성된 도전부(110)의 표면에 대향하는 칩(200)의 일면에 형성되며, 범프(130)는 대향하는 일면에 형성된 전극부와 접합된다.
도 3을 참조하면, 도 3은 상술한 실시예에 따른 칩(200) 실장용 기판에 칩(200)이 실장된 칩(200) 패키지를 나타내는 도로서, 도 3에서 칩(200)의 전극부는 칩(200)의 바닥면에 형성되며, 칩(200)이 기판에 실장되면 칩(200)의 전극부는 기판에 형성된 범프(130)와 접하게 된다.
따라서, 본 실시예에서 범프(130)는, 알루미늄 기판상에 칩(200)이 위치하는 곳(전극부위)에 형성되며, 범프(130)는 와이어 본딩 장비를 이용하여 형성될 수 있다. 또는 다른 실시예에서 범프는 칩의 전극부에 미리 형성되거나, 칩의 전극부 자체를 범프 역할을 할 수 있는 두께로 형성하여, 알루미늄 기판상에 접합하는 것도 가능하다.
나아가, 도 3을 참조하면, 칩(200) 실장용 기판은 전극부와 범프(130)의 솔더링을 위하여 범프(130)의 표면상에 형성되는 솔더(미도시)를 더 포함할 수 있다. UV chip 전극부위에 형성된 도금층(미도시)과 범프(130)는 써모 소닉(thermo-sonic)으로 접합 가능하나, 범프(130)의 표면상에 솔더(미도시)를 형성하여 이를 통해 솔더링 하여 접합하는 것도 가능하다.
또한, 본 실시예에서 칩(200) 실장용 기판은 캐비티(140)내에 소정 깊이의 오목부를 형성하고, 범프(130)는 오목부가 형성된 도전부(110) 각각의 표면상에서 소정의 높이로 형성되어 칩(200)에 형성된 전극부와 접합될 수 있다. 즉 도 2와 같이 캐비티(140)가 형성된 도전부(110)의 표면에 도 6과 같은 소정의 깊이의 오목부를 더 형성하고 오목부의 표면에 범프(130)를 형성하는 것도 가능하다.
플립 칩(200) 구조상 UV 광선이 출력되는 공간은 칩(200)의 하부를 제외한 부분이므로, 실장시 범프(130)와 전극부가 접합되는 부위를 UV 광선이 조사되는 부분과 명확히 구분지어 보다 UV 출력을 향상시킬 수 있다.
더불어, 후술하는 봉지부(400) 를 별도로 구성할 수 있으므로, 봉지부(400) 구성 시 재료의 양을 보다 정확하게 제어 할 수 있다. 이에 대한 상세한 설명은 후술한다.
본 실시예에 따른 칩(200) 실장용 기판은 도금층(미도시)을 더 포함할 수 있다. 도금층(미도시)은 도전부(110) 표면상에 범프(130)와 도전부(110) 사이에 형성된다. 즉, 도전부(110) 표면상의 범프(130) 접합에 신뢰성이 저하될 수 있는 가능성이 있어 도전부(110) 표면상에 선택적인 도금층(미도시)을 형성하여 범프(130)를 보다 견고하게 접합시키는 것도 가능하다.
이하, 도 5를 참조하여 본 발명의 일실시예에 따른 칩 실장용 원판(10)에 대하여 설명한다.
도 5를 참조하면, 본 실시예에 따른 칩 실장용 원판(10)(10)은 도전부(110), 절연부(120) 및 캐비티(140)를 포함한다.
즉, 상술한 실시예에서 칩 실장용 기판(100)은 도 4에 따른 칩 원판(10)을 미리 결정된 단위 칩 기판의 크기로 절단하여 형성되는 것이므로 본 실시예에 따른 칩 실장용 원판(10)의 도전부(110), 절연부(120) 및 캐비티(140)는 상술한 실시예에 따른 기능을 수행한다.
따라서, 도전부(110)는 일 방향으로 적층되어 칩 원판(10)을 구성하고, 절연부(120)는 도전부(110)와 교호로 적층되어 도전부(110)를 전기적으로 분리시킨다.
캐비티(140)는 칩 원판(10)(10)의 상면에서 구획된 복수의 단위 칩 기판(100)마다 절연부(120)를 포함하는 영역에서 소정의 깊이로 오목하게 형성된다.
이상 이에 대한 상세한 설명은 중복되는 바 생략한다.
나아가, 본 실시예에 따른 칩 실장용 원판(10)은 관통공(150)을 더 포함할 수 있다.
즉, 도 5를 참조하면 칩 실장용 원판(10)은 단위 칩 기판(100)의 영역을 기준으로 단위 칩 기판의 절단라인과 절연부(120)가 만나는 부분에 대하여 칩 원판(10)을 관통하는 관통공(150)을 더 포함한다.
따라서, 칩 원판(10)의 절단 전에 미리 관통공(150)을 형성하고 절단 시 관통공(150)이 형성된 영역에 대해서는 별도의 절단공정이 불필요하게 된다. 따라서 소잉(sawing), 또는 dicing 하는 공정에서 알루미늄과 절연부를 절단하게 되는데, 여기서 절연부와 알루미늄이 접합된 부위에서 버(burr)가 발생하게 되어 발생된 버가 인접한 다른 도전부(110)로 넘어가 전기적인 절연파괴 현상이가 발생하는 문제를 해결할 수 있다.
도 5에 따른 칩 실장용 원판(10)을 절단하면 도 4와 같은 관통공(150)을 포함하는 칩 기판을 제조할 수 있다.
이상 본 발명에 따르면 하나의 기판 내에 복수의 광소자 칩이 실장될 수 있는 구조를 구현하여 실장되는 복수의 칩을 직병렬 구조로 연결되도록 할 수 있다. 따라서 공급되는 전류의 양을 병렬로 구현할 때에 비하여 감소시칼 수 있으며, 궁극적으로 전력소비를 감소시킬 수 있다.
나아가 도시하지는 않았으나 상술한 실시예에 따른 칩 실장용 기판을 이용하여 광소자 칩을 패키징하는 경우 광소자 칩은 복수의 도전부 상에 실장되어 복수의 도전부 각각으로부터 다른 전극을 인가 받게 된다.
이때 전극의 인가는 와이어 본딩이나 도전부와의 접합을 통해 구현될 수 있으며, 이러한 전극의 인가 방식은 실장되는 칩의 구조에 따라 다양하게 변경될 수 있음은 물론이다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다.
따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (13)
- 실장되는 적어도 두개 이상의 칩에 전극을 인가하는 복수의 도전부;
상기 도전부 사이에 형성되어 상기 도전부를 전기적으로 분리시키는 복수의 절연부;
적어도 세개 이상의 상기 도전부와 적어도 두개 이상의 상기 절연부를 포함하는 영역에서 내측방향으로 오목하게 상기 칩이 실장되는 공간을 형성하는 캐비티; 및
상기 도전부를 칩 실장용 기판의 미리 결정된 단위 영역에 따라 절단하는 경우 절단면과 상기 절연부가 접하는 영역에서, 상기 절연부를 포함하여 상기 칩 실장용 기판을 관통하는 관통공을 포함하는 것을 특징으로 하는 칩실장용 기판. - 제 1 항에 있어서,
상기 절연부를 사이에 두고 이웃하는 상기 도전부는 서로 다른 전극이 인가되는 것을 특징으로 하는 칩 실장용 기판. - 제 2 항에 있어서,
상기 캐비티 내의 동일한 도전부에 실장되는 칩은 전기적으로 병렬관계로 연결되어 실장되고,
상기 캐비티 내의 다른 도전부에 실장되는 칩은 전기적으로 직렬관계로 연결되어 실장되는 것을 특징으로 하는 칩 실장용 기판. - 제 2 항에 있어서,
상기 캐비티 내의 상기 적어도 세개 이상의 도전부 중 어느 한 끝단에 위치하는 도전부에는 칩이 실장되지 않고,
상기 칩이 실장되지 않은 도전부는 이웃하는 도전부에 실장된 칩의 전극부와 전기적으로 연결되는 것을 특징으로 하는 칩 실장용 기판. - 제 1 항에 있어서,
상기 절연부는 도전부의 적어도 한 면에 형성된 아노다이징 층을 통하여 상기 도전부에 접합되어 상기 도전부를 전기적으로 분리시키는 것을 특징으로 하는 칩 실장용 기판. - 제 1 항에 있어서,
상기 칩 실장용 기판은 상기 캐비티 내의 상기 절연부로 분리된 상기 도전부 각각의 표면상에서 소정의 높이로 형성되어 상기 칩에 형성된 전극부와 접합되는 범프를 더 포함하는 것을 특징으로 하는 칩 실장용 기판. - 제 6 항에 있어서,
상기 전극부는 상기 캐비티가 형성된 상기 도전부의 표면에 대향하는 상기 칩의 일면에 형성되며,
상기 범프는 상기 대향하는 일면에 형성된 상기 전극부와 접합되는 것을 특징으로 하는 칩 실장용 기판 - 제 6 항에 있어서,
상기 칩 실장용 기판은 상기 전극부와 상기 범프의 솔더링을 위하여 상기 범프의 표면상에 형성되는 솔더를 더 포함하는 것을 특징으로 하는 칩 실장용 기판. - 제 6 항에 있어서,
상기 칩 실장용 기판은 상기 캐비티내에 소정 깊이로 형성된 오목부를 더 포함하고,
상기 범프는 상기 오목부가 형성된 상기 도전부 각각의 표면상에서 소정의 높이로 형성되어 상기 칩에 형성된 전극부와 접합되는 것을 특징으로 하는 칩 실장용 기판 - 제 6 항에 있어서,
상기 칩 실장용 기판은 상기 캐비티내의 상기 절연부로 분리된 상기 도전부 각각의 표면상에서 소정의 높이로 형성되어 상기 범프와 상기 도전부를 접합하는 도금층을 더 포함하는 것을 특징으로 하는 칩 실장용 기판. - 삭제
- 칩 실장용 원판 상에 구획된 단위 칩 기판에 실장되는 적어도 두개 이상의 칩에 전극을 인가하는 복수의 도전부;
상기 도전부 사이에 형성되어 상기 도전부를 전기적으로 분리시키는 복수의 절연부;
상기 구획된 단위 칩 기판 마다 적어도 세개 이상의 상기 도전부와 적어도 두개 이상의 상기 절연부를 포함하는 영역에서 내측방향으로 오목하게 상기 칩이 실장되는 공간을 형성하는 캐비티; 및
상기 칩 기판을 미리 결정된 단위 영역에 따라 절단하는 경우 절단면과 상기 절연부가 접하는 영역에서, 상기 절연부를 포함하여 상기 칩 기판을 관통하는 관통공을 포함하는 것을 특징으로 하는 칩 실장용 원판. - 실장되는 적어도 칩에 전극을 인가하는 복수의 도전부;
상기 도전부 사이에 형성되어 상기 도전부를 전기적으로 분리시키는 복수의 절연부;
적어도 세개 이상의 상기 도전부와 적어도 두개 이상의 상기 절연부를 포함하는 영역에서 내측방향으로 오목하게 상기 칩이 실장되는 공간을 형성하는 캐비티;
상기 도전부를 칩 실장용 기판의 미리 결정된 단위 영역에 따라 절단하는 경우 절단면과 상기 절연부가 접하는 영역에서, 상기 절연부를 포함하여 상기 칩 실장용 기판을 관통하는 관통공; 및
상기 복수의 도전부 상에 실장되어 상기 복수의 도전부 각각으로부터 다른 전극을 인가 받는 적어도 두개 이상의 칩을 포함하는 것을 특징으로 하는 칩 패키지.
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Applications Claiming Priority (1)
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| KR1020140057317A KR101582494B1 (ko) | 2014-05-13 | 2014-05-13 | 칩 실장용 기판 및 칩이 실장된 칩 패키지 |
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2014
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