KR101570441B1 - semiconductor device and methode of manufacturing thereof - Google Patents
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Abstract
반도체 소자 및 이의 제조 방법이 개시된다. 본 발명에 의한 반도체 소자는 기판상에 기설정된 크기를 갖는 버퍼층, 버퍼층 상에 배치되는 제1 질화물층, 제1 질화물층 상부의 일 영역에 배치된 제2 질화물층, 제1 질화물층 상부의 제1 영역 및 제2 질화물층의 측면을 둘러싸는 게이트 절연층, 게이트 절연층 상부에 배치된 게이트 전극 및 제1 질화물층 상부의 제2 영역에, 게이트 전극과 이격되어 배치된 드레인 전극 포함한다. A semiconductor device and a manufacturing method thereof are disclosed. A semiconductor device according to the present invention includes a buffer layer having a predetermined size on a substrate, a first nitride layer disposed on the buffer layer, a second nitride layer disposed on one region above the first nitride layer, a second nitride layer on the first nitride layer, A gate electrode surrounding the first region and the second nitride layer, a gate electrode disposed over the gate insulating layer, and a second region over the first nitride layer, the drain electrode being spaced apart from the gate electrode.
Description
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로, 더욱 상세하게는, 게이트 올 어라운드 구조의 반도체 소자 및 이의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a gate all around structure and a method of manufacturing the same.
반도체 소자의 집적 밀도가 증가됨에 따라, 한정된 공간에 더 많은 수의 소자를 집적시키기 위하여 MOS 트랜지스터의 크기 즉, MOS 트랜지스터의 채널 길이(channel length) 및 채널 폭(channel width)을 감소시키고 있었다. As the integration density of semiconductor devices increases, the size of the MOS transistor, that is, the channel length and the channel width of the MOS transistor are reduced in order to integrate a larger number of devices into a limited space.
이와 같이 MOS 트랜지스터의 채널 길이(channel length) 및 채널 폭(channel width)을 감소시키면 집적 회로의 고집적화는 달성할 수 있으나, 드레인 유기 장벽 저하(Drain Induced Barrier Lowering, DIBL), 핫 캐리어 이펙트(hot carrier effect) 및 펀치 스루(punch through) 등과 같이 MOS 트랜지스터를 비정상적으로 구동시키는 단 채널효과(short channel effect) 및 MOS 트랜지스터의 문턱 전압(threshold voltage)이 감소되는 협 채널 효과(narrow width effect)가 발생되었다.The channel length and the channel width of the MOS transistor are reduced so that the integration of the integrated circuit can be achieved. However, the Drain Induced Barrier Lowering (DIBL) and the hot carrier effect a short channel effect for driving the MOS transistor abnormally and a narrow width effect in which the threshold voltage of the MOS transistor is reduced are generated such as a punch through effect and a punch through phenomenon .
최근에는 종래 평면형 트랜지스터에서 문제가 되는 상기 단 채널효과(short channel effect) 및 협 채널 효과(narrow width effect)를 억제하고, 동시에 동작 전류를 높일 수 있는 얇은 핀의 여러 면을 채널로 이용하는 핀-채널 구조의 트랜지스터, 이른바 핀-펫(Fin-FET)을 이용한 반도체 소자가 연구되고 있었다.In recent years, there has been proposed a pin-channel type thin film transistor which suppresses the short channel effect and the narrow width effect, which are problems in the conventional planar transistor, A semiconductor device using a so-called Fin-FET has been researched.
하지만, 핀-펫(Fin-FET)을 이용한 반도체 소자는 핀의 하면 전체를 채널 영역으로 이용하지 못함으로써 동작 전류의 증가에 한계가 있다는 문제가 있었다. 이에 따라, 핀의 한바퀴 전체 면적, 즉 측면, 상면 및 하면까지 전체를 채널 영역으로 이용할 수 있는 GAA(gate all around) 구조의 핀-펫 및 이를 이용한 다양한 반도체 소자가 연구되고 있었다.However, a semiconductor device using a Fin-FET can not use the entire lower surface of the fin as a channel region, which has a problem in that an increase in the operating current is limited. Accordingly, pin-pets having a gate all around (GAA) structure and a variety of semiconductor devices using the same have been researched, which can utilize the entire area of a pin, that is, side, top, and bottom, as channel regions.
상기 GAA형 MOS 트랜지스터의 채널에서는 게이트 전극 층이 둘러싸고 있는 채널의 주변부 모두를 채널로 이용할 수 있으므로 채널의 폭이 증가되는 효과를 가질 수 있었다. 따라서, 통상의 트랜지스터에서 소자 영역 축소에 따라 채널 폭이 줄고, 채널 폭이 줄어듦에 따라 전류의 양이 줄어드는 문제를 해결할 수 있었다. 또한, 채널 주변부에 형성되는 채널의 공핍층이 서로 겹쳐 채널 전체가 완전한 공핍층을 형성할 수 있었다. In the channel of the GAA type MOS transistor, since the periphery of the channel surrounded by the gate electrode layer can be used as a channel, the channel width can be increased. Accordingly, in the conventional transistor, the channel width is reduced as the device area is reduced, and the problem of the current amount being reduced as the channel width is reduced can be solved. Further, the depletion layers of the channel formed in the periphery of the channel overlap each other, so that the entire channel can form a complete depletion layer.
그런데 GAA 구조의 트랜지스터를 형성하기 위해서는 활성층 패턴의 아래쪽과 위쪽으로 모두 게이트 전극이 형성되어야 했다. 이런 구성을 위해서는 통상의 MOS 트랜지스터 형성 과정에 비해 복잡한 제조 과정이 요청되었다. 따라서, 공정이 복잡해지고 공정 비용이 증가하는 문제가 있었다. However, in order to form a transistor of a GAA structure, gate electrodes had to be formed both below and above the active layer pattern. This configuration requires a more complicated manufacturing process than a conventional MOS transistor forming process. Therefore, there is a problem that the process becomes complicated and the process cost increases.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 수직적으로 형성된 게이트 올 어라운드 구조의 반도체 소자 및 그의 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned needs, and an object of the present invention is to provide a vertically formed gate allround structure semiconductor device and a method of manufacturing the same.
이상과 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판상에 기설정된 크기를 갖는 버퍼층, 상기 버퍼층 상에 배치되는 제1 질화물층, 상기 제1 질화물층 상부의 일 영역에 배치된 제2 질화물층, 상기 제1 질화물층 상부의 제1 영역 및 상기 제2 질화물층의 측면을 둘러싸는 게이트 절연층, 상기 게이트 절연층 상부에 배치된 게이트 전극 및 상기 제1 질화물층 상부의 제2 영역에, 상기 게이트 전극과 이격되어 배치된 드레인 전극을 포함할 수 있다. According to an aspect of the present invention, there is provided a semiconductor device including a buffer layer having a predetermined size on a substrate, a first nitride layer disposed on the buffer layer, a second nitride layer disposed on a first region of the first nitride layer, A nitride layer, a first region over the first nitride layer, and a gate insulation layer surrounding the side of the second nitride layer, a gate electrode disposed over the gate insulation layer, and a second region over the first nitride layer And a drain electrode spaced apart from the gate electrode.
한편, 상기 제2 질화물층은 상기 제1 질화물층보다 고농도로 도핑(dopping) 된 것을 특징으로 할 수 있다. The second nitride layer may be doped at a higher concentration than the first nitride layer.
그리고 상기 드레인 전극은, 상기 제2 영역 상에 존재하는 상기 게이트 절연층 및 상기 게이트 전극을 식각한 후에 형성된 것을 특징으로 할 수 있다. And the drain electrode is formed after etching the gate insulating layer and the gate electrode existing on the second region.
한편, 상기 버퍼층은, 고저항성의 갈륨나이트라이드(GaN)층인 것을 특징으로 할 수 있다. On the other hand, the buffer layer may be a gallium nitride (GaN) layer of high resistance.
그리고 상기 게이트 절연막은, Al2O3층인 것을 특징으로 할 수 있다. The gate insulating film may be an Al 2 O 3 layer.
한편, 상기 제2 질화물층은 정육면체형, 직육면체형 및 원통형 중 적어도 하나의 형태인 것을 특징으로 할 수 있다. On the other hand, the second nitride layer may be in the form of at least one of a cube, a rectangle, and a cylinder.
그리고 상기 게이트 전극 상에 배치된 절연막 및 상기 제2 질화물층, 상기 절연막 및 상기 게이트 절연층의 상부에 배치된 소스 전극을 더 포함할 수 있다. And an insulating film disposed on the gate electrode, and a source electrode disposed on the second nitride layer, the insulating film, and the gate insulating layer.
한편, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은, 기판상에 기설정된 크기를 갖는 버퍼층을 형성하는 단계, 상기 버퍼층 상에 제1 질화물층을 형성하는 단계, 상기 제1 질화물층 상에 제2 질화물층을 형성하는 단계, 상기 제1 및 제2 질화물층의 일 영역을 부분 식각하는 단계, 상기 식각된 제1 질화물층 상부의 제1 영역 및 상기 식각된 제2 질화물층의 측면을 둘러싸는 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계 및 상기 제1 질화물층 상부의 제2 영역에, 상기 게이트 전극과 이격된 드레인 전극을 형성하는 단계를 포함할 수 있다.A method of fabricating a semiconductor device according to an embodiment of the present invention includes forming a buffer layer having a predetermined size on a substrate, forming a first nitride layer on the buffer layer, Partially etching a region of the first and second nitride layers, etching a first region of the etched first nitride layer and a second side of the etched second nitride layer Forming a gate insulating layer surrounding the gate electrode, forming a gate electrode on the gate insulating layer, and forming a drain electrode spaced apart from the gate electrode in a second region above the first nitride layer .
그리고 상기 제2 질화물층은 상기 제1 질화물층보다 고농도로 도핑(dopping) 된 것을 특징으로 할 수 있다. And the second nitride layer is doped at a higher concentration than the first nitride layer.
한편, 상기 드레인 전극을 형성하는 단계는 상기 일 영역 상에 형성된 상기 게이트 절연층 및 상기 게이트 전극을 식각한 후에 상기 드레인 전극을 형성하는 것을 특징으로 할 수 있다. The forming of the drain electrode may include forming the drain electrode after etching the gate insulating layer and the gate electrode formed on the one region.
그리고 상기 버퍼층은, 고저항성의 갈륨나이트라이드(GaN)층인 것을 특징으로 할 수 있다. The buffer layer may be a highly resistive gallium nitride (GaN) layer.
한편, 상기 게이트 절연막은, Al2O3층인 것을 특징으로 할 수 있다. On the other hand, the gate insulating film may be an Al 2 O 3 layer.
그리고 상기 제2 질화물층은 정육면체형, 직육면체형 및 원통형 중 적어도 하나의 형태인 것을 특징으로 할 수 있다. The second nitride layer may be in the form of at least one of a cube, a rectangle, and a cylinder.
한편, 상기 게이트 전극 상에 절연막을 형성하는 단계 및 상기 제2 질화물층, 상기 절연막 및 상기 게이트 절연층의 상부에 소스 전극을 형성하는 단계를 더 포함할 수 있다. The method may further include forming an insulating film on the gate electrode and forming a source electrode on the second nitride layer, the insulating film, and the gate insulating layer.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 도면,
도 2 내지 도 13은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면, 그리고
도 14는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다. 1 is a view for explaining a structure of a semiconductor device according to an embodiment of the present invention,
FIGS. 2 to 13 are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS.
14 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
이하에서는, 첨부된 도면을 이용하여 본 발명의 실시 예들에 대하여 더욱 상세하게 설명하도록 한다.In the following, embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 도면이다. 1 is a view for explaining a structure of a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 소자(100)는 기판(110), 버퍼층(120), 제1 질화물층(130), 제2 질화물층(141, 142), 게이트 절연층(150), 게이트 전극(160), 절연막(170) 및 드레인 전극(180)의 일부 또는 전부를 포함한다. Referring to FIG. 1, a
도 1에 도시된 바와 같이 소스 전극에 해당하는 제2 질화물층(141, 142) 및 채널에 해당하는 제1 질화물층(130)의 일부 영역을 게이트 절연층(150) 및 게이트 전극(160)이 차례대로 수직방향으로 모든 면을 둘러쌓는 구조이다.The second nitride layers 141 and 142 corresponding to the source electrode and a part of the
이와 같은 게이트 올 어라운드 구조(GAA)의 반도체 소자에서 형성된 채널에서는 게이트 전극(160)이 둘러싸고 있는 채널의 주변부 모두를 채널로 이용할 수 있으므로 채널의 폭이 증가하는 효과를 가질 수 있다. 따라서, 통상의 트랜지스터에서 소자 영역 축소에 따라 채널 폭이 줄고, 채널 폭이 줄어듦에 따라 전류의 양이 줄어드는 문제를 해결할 수 있으며, 큰 동작 전류를 가질 수 있고, 고속 동작을 필요로 하는 제품에 이용될 수 있다. 또한, 채널 주변부에 형성되는 채널의 공핍층이 서로 겹쳐 채널 전체가 완전한 공핍층을 형성할 수 있다.In the channel formed by the semiconductor device of the gate all-around structure (GAA), since the periphery of the channel surrounded by the
또한, 본 발명의 실시 예에 따른 반도체 소자(100)는 나노 사이즈의 채널과 게이트 전극(160)이 4면, 더 정확하게는 채널 층 영역을 둘러싸는 형태를 통해 누설전류가 아주 적고 높은 전류 특성과 높은 항복 전압을 갖게 된다. 그 이유는 게이트 전압이 오프되었을 때 나노 사이즈의 채널 층이 게이트 전극(160)에 의해 4면에 의해 감싸져 있기 때문에 완전 공핍 상태(fully depletion)를 이룬다. 이에 따라 누설전류가 거의 없고 높은 항복전압을 갖는다. 반면 게이트 전압이 온 되었을 때, 나노 사이즈의 채널 층이 게이트 전극(160)에 의해 4면이 감싸져 있기 때문에 전류가 누적(accumulation)되어서 게이트 전극이 한 면에 형성된 것보다 더 많이 흐르게 되고, 또한 제2 질화물층(140)이 고농도의 n형으로 도핑 되어 있어서 소자의 직렬 저항이 감소하여 더 잘 흐르게 된다. 이에 따라 도핑 된 농도가 얼마냐에 따라 전류 특성은 달라진다. 또한, 나노 사이즈의 채널의 두께 및 폭에 따라서 도핑 된 농도가 달라질 수 있다.In addition, the
게이트 절연층(150)은 옥사이드를 사용해 게이트 전극(160)과 제1 및 제2질화물층(130, 140)을 절연시킨다. 이때 옥사이드는 Al2O3 외에 SiO2, Si3N4, HfO2 등의 다른 절연체 물질이나 그의 복합된 절연체 물질이다.The
게이트 전극(160)은 게이트 절연층(150)의 상부에 위치하며, 소스와 드레인 간 전류의 흐름을 게이트 전압으로 제어한다.The
제2 질화물층(141, 142)은 소스 전극으로 역할하게 되며, 수십 나노 미터의 사이즈로 형성된다. 따라서, 필요에 따라서는 제2 질화물층을 하나의 형태로 합쳐주기 위한 별도의 소스 전극을 제2 질화물층(141, 142) 상부에 형성할 수 있다. 이에 대한 구체적인 방법에 대해서는 후술한다. The second nitride layers 141 and 142 serve as source electrodes and are formed in a size of several tens nanometers. Therefore, if necessary, a separate source electrode for combining the second nitride layer into one form can be formed on the
한편, 드레인 전극(180)은 제1 질화물층(130) 상부에 위치하며, 외부 소자와 전기적으로 연결하기 위한 구성이다. 즉, 드레인 전극(180)은 제1 질화물층(130) 상부에 게이트 전극(170)과 이격되어 형성된다. On the other hand, the
도 2 내지 도 14는 본 발명의 실시 예에 따른 반도체 소자(100)의 제조 방법을 설명하는 도면이다.FIGS. 2 to 14 are views for explaining a method of manufacturing the
도 2에 도시된 기판(110)은 상면에 질화물층을 격자 성장시킬 수 있는 재질로 구성된다. 본 발명에 따른 다양한 실시 예에서는, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등의 기판을 이용할 수 있다.The
도 3을 참조하면, 기판(110)의 상부에 버퍼층(120)을 형성한다. 버퍼층(120)은 기판상에 곧바로 성장할 수 없는 물질을 기판상에 배치하기 위한 것으로, 도핑이 이루어 지지 않은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. 특히, 버퍼층(120)은 고 저항성(Highly Resistive) 갈륨나이트라이드(GaN)층으로 형성될 수 있다. 버퍼층(120)은 기판의 상부에 에피성장하여 형성할 수 있으므로 CVD(chemical vapor deposition), MOCVD(metal organic chemical vapor deposition) 등을 통하여 형성될 수 있다. Referring to FIG. 3, a
도 4 및 도 5에 도시된 바와 같이 제1 질화물층(130)은 버퍼층(120) 상부에 배치된다. 그리고 제2 질화물층(140)은 제1 질화물층(130) 상부에 배치된다. As shown in FIGS. 4 and 5, the
채널 층에서는 농도를 낮추고, 오믹 영역에서는 농도를 높이기 위해, 제1 질화물층(130)은 상대적으로 저농도의 n형 GaN층일 수 있다. 그리고 제2 질화물층(140)은 제1 질화물층(130)보다 고농도의 Si로 도핑(dopping)된 GaN층일 수 있다. In order to lower the concentration in the channel layer and increase the concentration in the ohmic region, the
제1 질화물층(130)의 농도는 5x10^16cm^-3 내지 5x10^18cm^-3일 수 있으며, 완전 공핍 상태(fully depletion)를 이루기 위해서는 농도가 클수록 공핍 영역이 작아져야 한다. 따라서, 제2 질화물층(141, 142)의 크기는 제1 질화물층(130)의 농도에 따라 달라질 수 있다. 즉, 제2 질화물층(140)의 농도는 5x10^19cm^-3일 수 있으나, 이는 일 실시예에 불과할 뿐, 제2 질화물층(140)의 농도는 가능하면 클수록 좋다. The concentration of the
제1 및 제2 질화물층(130, 140)의 형성은 유기 금속 기상 결정 성장법(metal organic vapor phase epitaxy: MOVPE), HCVD 법(halide chemical vapour deposition), Ga와 NH3가 촉매(In, Fe, Ni, Au, NiO 등)와 고온하에 직접 반응하여 증착되는 방법 또는 혼성 기상 결정 성장법(hydride vapor phase epitaxy: HVPE) 등의 다양한 성장 방법에 의해 제1 및 제2 질화물층(130, 140)을 형성할 수 있다.The first and second nitride layers 130 and 140 may be formed by metal organic vapor phase epitaxy (MOVPE), HCVD (halide chemical vapor deposition), Ga and NH 3 as a catalyst (In, Fe The first and second nitride layers 130 and 140 may be formed by various methods such as a vapor deposition method using direct deposition under high temperature or a hydride vapor phase epitaxy (HVPE) Can be formed.
도 5에 도시된 바와 같이 적층구조로 에피 성장한 후, 오믹 영역으로 사용된 소스 전극의 영역을 제외하고, 제1 및 제2 질화물층(130, 140)을 제거한다. After epitaxial growth in a stacked structure as shown in FIG. 5, the first and second nitride layers 130 and 140 are removed except for the region of the source electrode used as the ohmic region.
특히, 도 6에 점선으로 도시된 영역의 바깥 부분을 제거할 수 있다. 제2 질화물층(140)은 폭이 수십 나노 미터인 정육면체형, 직육면체형 또는 원통형과 같은 형태로 식각될 수 있다. In particular, the outer portion of the region shown by the dotted line in Fig. 6 can be removed. The
구체적으로, 도 7은 제2 질화물층(140)이 두 개의 정육면체 형태로 식각된 것으로 도시하였으나, 이는 일 실시 예에 불과할 뿐, 제2 질화물층(140)은 원통과 같은 형태로 식각될 수 있고, 개수에 한정되지 않는다. Specifically, FIG. 7 illustrates that the
제1 질화물층(130) 및 제2 질화물층(140)은 (건식) 에칭 공정을 통해 제거할 수 있다. 건식 에칭 가스는 BCl2, Cl2, CF4, CH4 또는 Ar 가스 중 어느 하나가 사용하거나 혼합하여 사용될 수 있다. 즉, 건식 에칭 가스를 이용하여 에피층을 식각할 수 있다. The
한편, 도 8에 도시된 바와 같이 식각된 제1 질화물층(130) 및 제2 질화물층(141, 142) 상부에 게이트 절연층(150)이 형성된다. On the other hand, as shown in FIG. 8, a
게이트 절연층(150)은 옥사이드를 사용해 게이트 전극(160)과 절연시키기 때문에 게이트 절연막 또는 옥사이드 층 등으로 명명될 수 있다. 이때 옥사이드는 Al2O3 외에 SiO2, Si3N4, HfO2 등의 다른 절연체 물질이나 그의 복합된 절연체 물질 모두 가능하다.Since the
즉, 게이트 절연층(150)은 제1 질화물층(130)의 상부 및 제2 질화물층(141, 142)을 둘러싼 형태로 증착될 수 있다. 즉, 게이트 절연층(150)은 채널 영역 및 소스 전극을 둘러쌓은 구조이며, 버퍼층(120)과는 닿지 않도록 형성한다. 이로써 제1, 제2 질화물층(130, 141, 142) 및 게이트 절연층(150)이 순차적으로 적층된 구조를 형성한다. That is, the
도 9 및 도 10은 게이트 전극(160)이 형성되는 과정을 도시한 도면이다. 도 9에 도시된 바와 같이 게이트 절연층(150) 상부에 게이트 전극(160)이 형성된다. FIGS. 9 and 10 illustrate a process of forming the
게이트 전극(160)은 게이트 절연층(150) 상부에 적층되어, 제2 질화물층(141, 142)을 360도로 둘러쌓는 구조이며, 버퍼층(120)과는 닿지 않는 것을 특징으로 한다. 이로써 제1 및 제2 질화물층(130, 140), 게이트 절연층(150) 및 게이트 전극(160)이 순차적으로 적층된 구조를 형성한다. 이와 같이 적층 구조를 형성하는 것은 통상의 패터닝 공정 및 식각 공정을 반복적으로 진행하여 형성될 수 있다.The
제2 질화물층(141, 142)이 정육면체 형태를 이루는 것을 예로 들었기 때문에 게이트 절연층(150) 및 게이트 전극(160)이 4면을 감싸는 것으로 표현하였지만, 제2 질화물층(141, 142)은 사각이 아닌 원형 또는 삼각 형태를 형성될 수도 있으므로 둘러쌓는 형태도 원형 또는 삼각기둥 형태 등 다양하게 형성될 수 있으므로, 본 발명의 실시 예에서는 그러한 형상을 특별히 한정하지는 않을 것이다.Since the
한편, 도 10에 도시된 바와 같이 제2 질화물층(141, 142) 상부에 증착된 게이트 절연층(150) 및 게이트 전극(160)을 식각한다. 따라서, 제2 질화물층(141, 142) 상부가 노출될 수 있다. 즉, 제2 질화물층(141, 142)은 소스 전극으로써, 외부 소자와 전기적으로 연결되기 위해 상부가 노출될 수 있다. Meanwhile, as shown in FIG. 10, the
또한, 게이트 전극(160)은 폴리 실리콘(Poly-Si)으로 형성될 수 있다. 따라서, 도 11에 도시된 바와 같이 폴리 실리콘층이 산화되어, 게이트 전극(160)의 상부는 산화막을 형성할 수 있다. 그리고 형성된 산화막은 게이트 전극(160)과 후술한 소스 전극(190)을 절연하기 위한 절연막(170)이 될 수 있다. In addition, the
한편, 도 12는 드레인 전극(180)이 형성된 도면이다. 즉, 드레인 전극(180)은 제1 질화물층(130) 상부에 형성되며, 게이트 절연층(150)이 적층되지 않은 제2 영역에 형성된다. 따라서, 드레인 전극(180)은 게이트 전극(160)과 이격되어 형성된다. 12 is a view showing the
구체적으로, 드레인 전극(180)이 형성되기 위해 제1 질화물층(130) 상부의 일 영역에 대해 게이트 절연층(150) 및 게이트 전극(160)을 식각 할 수 있다. 그리고 식각된 제1 질화물층(130) 상에 드레인 전극(180)이 형성될 수 있다. Specifically, the
본 발명의 일 실시 예에 따른 드레인 전극(180)을 형성하기 위한 방법은 리프트-오프(lift-off) 공정을 통하여 수행될 수 있다. 구체적으로, 반도체 소자 전면에, 드레인 전극(180)이 생성될 영역을 제외한 부분에 패터닝을 통하여 레지스트막을 형성시킨다. 레지스트막의 전면에 드레인 전극(180)을 형성시킨 후, 리프트 오프 방법으로 레지스트막을 포함한 레지스트막 상의 물질을 제거함으로써, 도 12에 도시된 바와 같이 드레인 전극(180)이 완성될 수 있다.A method for forming the
한편, 제2 질화물층(141, 142)은 소스 전극으로 역할할 수 있다. 다만, 제2 질화물층(141, 142)의 폭은 수십 나노 미터에 불과하므로 외부 소자와 전기적으로 연결하기에 필요한 크기에 못 미칠 수 있다. 따라서, 제2 질화물층(141, 142)을 하나의 소스 전극으로 형성하기 위한 소스 전극(190)을 제2 질화물층(141, 142) 상부에 형성할 수 있다.On the other hand, the second nitride layers 141 and 142 may serve as a source electrode. However, since the widths of the second nitride layers 141 and 142 are only a few tens of nanometers, the second nitride layers 141 and 142 may be less than necessary for electrical connection with external devices. Therefore, the
구체적으로, 상술한 바와 같이 폴리-실리콘(Poly-Si)으로 형성된 게이트 전극(160) 상부가 산화되어 절연막(170)을 형성하면, 도 14에 도시된 바와 같이 절연막(170) 상부에 소스 전극(190)이 형성될 수 있다. Specifically, as described above, when the upper portion of the
상기에서 설명한 게이트 전극(160), 드레인 전극(180) 및 소스 전극(190)은 질화물층(130, 140)과의 오믹 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 이루어질 수 있다. 또한, 게이트 전극(160), 드레인 전극(180) 및 소스 전극(190)은 각각 외부 소자와 전기적으로 연결된다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.The
한편, 도 14는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다. 14 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
먼저, 기판상에 기 설정된 크기를 갖는 버퍼층이 형성된다(S1400). 그리고 버퍼층 상에 제1 질화물층이 형성된다(S1410). 그리고 제2 질화물층이 제1 질화물층(130) 상부에 형성된다(S1420).First, a buffer layer having a predetermined size is formed on a substrate (S1400). A first nitride layer is formed on the buffer layer (S1410). A second nitride layer is formed on the first nitride layer 130 (S1420).
채널층에서는 농도를 낮추고, 오믹 영역에서는 농도를 높이기 위해, 제1 질화물층은 상대적으로 저농도의 n형 GaN층일 수 있다. 그리고 제2 질화물층은 제1 질화물층보다 고농도의 Si로 도핑(dopping)된 GaN층일 수 있다. In order to lower the concentration in the channel layer and to increase the concentration in the ohmic region, the first nitride layer may be a relatively low-concentration n-type GaN layer. And the second nitride layer may be a GaN layer doped with a higher concentration of Si than the first nitride layer.
제1 질화물층(130)의 농도는 5x10^16cm^-3 내지 5x10^18cm^-3일 수 있으며, 완전 공핍 상태(fully depletion)를 이루기 위해서는 농도가 클수록 공핍 영역이 작아져야 한다. 따라서, 제2 질화물층(141, 142)의 크기는 제1 질화물층(130)의 농도에 따라 달라질 수 있다. 즉, 제2 질화물층(140)의 농도는 5x10^19cm^-3일 수 있으나, 이는 일 실시예에 불과할 뿐, 제2 질화물층(140)의 농도는 가능하면 클수록 좋다. The concentration of the
제1 및 제2 질화물층의 형성은 유기 금속 기상 결정 성장법(metal organic vapor phase epitaxy: MOVPE), HCVD 법(halide chemical vapour deposition), Ga와 NH3가 촉매(In, Fe, Ni, Au, NiO 등)와 고온하에 직접 반응하여 증착되는 방법 또는 혼성 기상 결정 성장법(hydride vapor phase epitaxy: HVPE) 등의 다양한 성장 방법에 의해 제1 및 제2 질화물층을 형성할 수 있다.The first and second nitride layers may be formed by metal organic vapor phase epitaxy (MOVPE), HCVD (halide chemical vapor deposition), Ga and NH 3 catalysts (In, Fe, Ni, Au, NiO, or the like) or a hydride vapor phase epitaxy (HVPE) method. The first and second nitride layers may be formed by various methods such as sputtering.
한편, 적층된 제1 및 제2 질화물층의 일 영역이 부분 식각된다(S1430). 그리고 식각된 제1 질화물층 및 식각된 제2 질화물층을 둘러싸는 게이트 절연층이 형성된다(S1440). Meanwhile, one region of the stacked first and second nitride layers is partially etched (S1430). A gate insulating layer surrounding the etched first nitride layer and the etched second nitride layer is formed (S1440).
제1 질화물층 및 제2 질화물층은 (건식) 에칭 공정을 통해 제거할 수 있다. 건식 에칭 가스는 BCl2, Cl2, CF4, CH4 또는 Ar 가스 중 어느 하나가 사용하거나 혼합하여 사용될 수 있다. 즉, 건식 에칭 가스를 이용하여 에피층을 식각할 수 있다. The first nitride layer and the second nitride layer can be removed through a (dry) etching process. The dry etching gas may be used either by using BCl 2 , Cl 2 , CF 4 , CH 4 or Ar gas, or by mixing them. That is, the epitaxial layer can be etched using a dry etching gas.
또한, 게이트 절연층은 옥사이드를 사용해 게이트 전극과 질화물층을 절연시킨다. 이때 옥사이드는 Al2O3 외에 SiO2, Si3N4, HfO2 등의 다른 절연체 물질이나 그의 복합된 절연체 물질이다.In addition, the gate insulating layer isolates the gate electrode from the nitride layer using oxide. In this case, the oxide is other insulator materials such as SiO 2 , Si 3 N 4 , HfO 2 and the like, as well as Al 2 O 3 , or a composite insulator material thereof.
게이트 절연층 상에 게이트 전극이 형성된다(S1450). 게이트 전극은 소스와 드레인 간 전류의 흐름을 게이트 전압으로 제어하기 위한 구성요소이다. A gate electrode is formed on the gate insulating layer (S1450). The gate electrode is a component for controlling the flow of the current between the source and the drain to the gate voltage.
한편, 게이트 전극은 폴리 실리콘(Poly-Si)으로 형성될 수 있다. 따라서, 게이트 전극이 산화되어 산화막이 형성될 수 있다. 산화막은 게이트 전극 상에 절연막을 형성한다(S1460). Meanwhile, the gate electrode may be formed of polysilicon (Poly-Si). Therefore, the gate electrode can be oxidized to form an oxide film. The oxide film forms an insulating film on the gate electrode (S1460).
또한, 제1 질화물층 상부의 제2 영역에 게이트 전극과 이격된 드레인 전극이 형성된다(S1470). 드레인 전극은 제1 질화물층 상부에 위치하며, 외부 소자와 전기적으로 연결하기 위한 구성이다. A drain electrode spaced apart from the gate electrode is formed in a second region above the first nitride layer (S1470). The drain electrode is located above the first nitride layer and is configured to be electrically connected to an external device.
즉, 제1 질화물 상부에 드레인 전극을 형성하기 위한 일 영역을 제외한 나머지 게이트 절연층 및 게이트 전극을 식각한 후, 드레인 전극이 형성될 수 있다. That is, a drain electrode may be formed after etching the gate insulating layer and the gate electrode except one region for forming the drain electrode on the first nitride.
한편, 소스 전극으로써의 역할을 수행하기 위한 제2 질화물층은 수십 나노 미터의 사이즈로 형성될 수 있다. 따라서, 필요에 따라서는 제2 질화물층을 하나의 형태로 합쳐주기 위한 별도의 소스 전극을 제2 질화물층 상부에 형성할 수 있다. On the other hand, the second nitride layer serving as a source electrode can be formed in a size of several tens nanometers. Therefore, if necessary, a separate source electrode for combining the second nitride layer in one form can be formed on the second nitride layer.
즉, 게이트 전극 상부에 폴리-실리콘의 산화로 인한 절연막이 형성되므로, 게이트 전극과 절연되어 소스 전극이 형성될 수 있다. That is, since the insulating film due to the oxidation of poly-silicon is formed on the gate electrode, the source electrode can be formed by being insulated from the gate electrode.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해돼서는 안 될 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It goes without saying that the example can be variously changed. Accordingly, it is intended that the present invention cover the modifications and variations of this invention provided they come within the scope of the appended claims and their equivalents.
100: 반도체 소자 110: 기판
120: 버퍼층 130: 제1 질화물층
140: 제2 질화물층 150: 게이트 절연층
160: 게이트 전극 170: 절연막
180: 드레인 전극 190: 소스 전극100: semiconductor device 110: substrate
120: buffer layer 130: first nitride layer
140: second nitride layer 150: gate insulating layer
160: gate electrode 170: insulating film
180: drain electrode 190: source electrode
Claims (14)
기판상에 기설정된 크기를 갖는 버퍼층;
상기 버퍼층 상에 배치되는 제1 질화물층;
상기 제1 질화물층 상부의 일 영역에 배치된 제2 질화물층;
상기 제1 질화물층 상부의 제1 영역 및 상기 제2 질화물층의 측면을 둘러싸는 게이트 절연층;
상기 게이트 절연층 상부에 배치된 게이트 전극; 및
상기 제1 질화물층 상부의 제2 영역에, 상기 게이트 전극과 이격되어 배치된 드레인 전극; 을 포함하는 반도체 소자. In a semiconductor device,
A buffer layer having a predetermined size on a substrate;
A first nitride layer disposed on the buffer layer;
A second nitride layer disposed in one region above the first nitride layer;
A gate insulation layer surrounding a first region of the first nitride layer and a side of the second nitride layer;
A gate electrode disposed on the gate insulating layer; And
A drain electrode spaced apart from the gate electrode in a second region above the first nitride layer; ≪ / RTI >
상기 제2 질화물층은 상기 제1 질화물층보다 고농도로 도핑(dopping) 된 것을 특징으로 하는 반도체 소자.The method according to claim 1,
Wherein the second nitride layer is doped at a higher concentration than the first nitride layer.
상기 드레인 전극은,
상기 제2 영역 상에 존재하는 상기 게이트 절연층 및 상기 게이트 전극을 식각한 후에 형성된 것을 특징으로 하는 반도체 소자. The method according to claim 1,
The drain electrode
And the gate insulating layer and the gate electrode existing on the second region are etched.
상기 버퍼층은,
갈륨나이트라이드(GaN)층인 것을 특징으로 하는 반도체 소자. The method according to claim 1,
The buffer layer may be formed,
Gallium nitride (GaN) layer.
상기 게이트 절연층은,
Al2O3층인 것을 특징으로 하는 반도체 소자. The method according to claim 1,
Wherein the gate insulating layer
Al 2 O 3 layer.
상기 제2 질화물층은 정육면체형, 직육면체형 및 원통형 중 적어도 하나의 형태인 것을 특징으로 하는 반도체 소자. The method according to claim 1,
Wherein the second nitride layer is at least one of a cuboid, a rectangular parallelepiped, and a cylindrical.
상기 게이트 전극 상에 배치된 절연막; 및
상기 제2 질화물층, 상기 절연막 및 상기 게이트 절연층의 상부에 배치된 소스 전극; 을 더 포함하는 반도체 소자. The method according to claim 1,
An insulating film disposed on the gate electrode; And
A source electrode disposed on the second nitride layer, the insulating film, and the gate insulating layer; Further comprising:
기판상에 기설정된 크기를 갖는 버퍼층을 형성하는 단계;
상기 버퍼층 상에 제1 질화물층을 형성하는 단계;
상기 제1 질화물층 상에 제2 질화물층을 형성하는 단계;
상기 제1 및 제2 질화물층의 일 영역을 부분 식각하는 단계;
상기 식각된 제1 질화물층의 상부 및 상기 식각된 제2 질화물층을 둘러싸는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 게이트 전극을 형성하는 단계; 및
상기 제1 질화물층 상부의 일 영역에, 상기 게이트 전극과 이격된 드레인 전극을 형성하는 단계; 를 포함하는 제조 방법. A method of manufacturing a semiconductor device,
Forming a buffer layer having a predetermined size on a substrate;
Forming a first nitride layer on the buffer layer;
Forming a second nitride layer on the first nitride layer;
Partially etching one region of the first and second nitride layers;
Forming an upper portion of the etched first nitride layer and a gate insulating layer surrounding the etched second nitride layer;
Forming a gate electrode on the gate insulating layer; And
Forming a drain electrode spaced apart from the gate electrode in one region above the first nitride layer; ≪ / RTI >
상기 제2 질화물층은 상기 제1 질화물층보다 고농도로 도핑(dopping) 된 것을 특징으로 하는 제조 방법. 9. The method of claim 8,
Wherein the second nitride layer is doped at a higher concentration than the first nitride layer.
상기 드레인 전극을 형성하는 단계는,
상기 일 영역 상에 형성된 상기 게이트 절연층 및 상기 게이트 전극을 식각한 후에 상기 드레인 전극을 형성하는 것을 특징으로 하는 제조 방법. 9. The method of claim 8,
Wherein forming the drain electrode comprises:
And the drain electrode is formed after the gate insulating layer and the gate electrode formed on the one region are etched.
상기 버퍼층은,
갈륨나이트라이드(GaN)층인 것을 특징으로 하는 제조 방법. 9. The method of claim 8,
The buffer layer may be formed,
Gallium nitride (GaN) layer.
상기 게이트 절연층은,
Al2O3층인 것을 특징으로 하는 제조 방법. 9. The method of claim 8,
Wherein the gate insulating layer
Al 2 O 3 layer.
상기 제2 질화물층은 정육면체형, 직육면체형 및 원통형 중 적어도 하나의 형태인 것을 특징으로 하는 제조 방법. 9. The method of claim 8,
Wherein the second nitride layer is in the form of at least one of a cube, a rectangle, and a cylinder.
상기 게이트 전극 상에 절연막을 형성하는 단계; 및
상기 제2 질화물층, 상기 절연막 및 상기 게이트 절연층의 상부에 소스 전극을 형성하는 단계; 를 더 포함하는 제조 방법. 9. The method of claim 8,
Forming an insulating film on the gate electrode; And
Forming a source electrode on the second nitride layer, the insulating film, and the gate insulating layer; ≪ / RTI >
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- 2014-03-27 KR KR1020140035817A patent/KR101570441B1/en active IP Right Grant
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