KR101569769B1 - Semiconductor package with clip structure and fabricating method for the same - Google Patents

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Abstract

기판 상에 실장된 반도체 칩과, 반도체 칩 상에 위치하는 클립(clip) 몸체부, 클립 몸체부로부터 연장되고 일정 각도 구부러져 기판 부분에 단부가 커플링(coupling)된 다운셋(downset) 부분, 및 클립 몸체부의 표면에 접합홀을 제공하도록 돌출된 벽체부를 포함하는 클립 구조체; 및 접합홀에 의해 한정되도록 위치하여 반도체 칩 및 클립 몸체부를 접착시키는 접합층을 포함하는 반도체 패키지 및 이에 사용된 클립 구조체, 이의 제조 방법을 제시한다. A clip body portion located on the semiconductor chip; a downset portion extending from the clip body portion and bent at a predetermined angle to couple the end portion to the substrate portion; A clip structure including a wall portion protruding to provide a joint hole in a surface of the clip body portion; And a bonding layer for bonding the semiconductor chip and the clip body portion by being positioned so as to be defined by the bonding hole, and a clip structure used therein, and a method of manufacturing the semiconductor package.

Figure R1020140018794
Figure R1020140018794

Description

반도체 패키지 및 이를 위한 클립 구조체, 이의 제조 방법{Semiconductor package with clip structure and fabricating method for the same}Technical Field [0001] The present invention relates to a semiconductor package, a clip structure for the semiconductor package,

본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 상세하게는 반도체 패키지, 이를 위한 클립 구조체 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package technology, and more particularly, to a semiconductor package, a clip structure therefor, and a method of manufacturing the same.

반도체 패키지는 반도체 칩 또는 다이(die), 리드 프레임(lead frame) 및 패키지 바디(package body)를 포함하여 구성된다. 반도체 칩 또는 다이는 리드 프레임의 다이 패드(die pad) 상에 부착되며, 리드 프레임의 리드(lead)와는 와이어(wire)에 의하여 전기적으로 연결되고 있다. 금속 와이어를 이용하여 반도체 칩과 패키지 외부와의 전기적 신호 교환을 구현한 패키지의 경우 신호 교환의 속도가 느리고, 많은 수의 와이어가 사용되므로 반도체 칩에 전기적 특성 열화가 발생할 수 있다. 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되므로 패키지의 크기가 증가하고, 반도체 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아질 수 있다. The semiconductor package comprises a semiconductor chip or a die, a lead frame, and a package body. A semiconductor chip or die is attached on a die pad of a lead frame and is electrically connected to a lead of the lead frame by a wire. In the case of the package in which the electrical signal exchange between the semiconductor chip and the outside of the package is implemented by using the metal wire, the speed of signal exchange is slow and a large number of wires are used, so that the electrical characteristic deterioration may occur in the semiconductor chip. Since an additional area is required for forming the metal wire, the size of the package increases and a gap for wire bonding to the bonding pads of the semiconductor chip is required, so that the overall height of the package can be increased.

최근 들어 전자기기의 고속화, 대용량화 및 소형화가 진행되면서 후속의 열공정에 의한 영향을 최소화할 수 있는 다양한 형태의 기판 및 이를 사용하는 반도체 패키지에 대한 요구가 증가하고 있다. 예를 들면, 하나의 반도체 패키지 내에 복수 개의 반도체 칩을 적층하여 패키지 크기를 감소시키면서 다양한 기능의 반도체 소자를 제조하거나, 열 방출이 용이하고 열적 안정성이 우수한 패키지가 요구되고 있다. 2. Description of the Related Art [0002] Recently, with the progress of high-speed, large capacity, and miniaturization of electronic devices, various types of substrates and semiconductor packages using the same have been increasingly demanded to minimize the influence of subsequent thermal processes. For example, there has been a demand for a package having various functional semiconductor devices by reducing the size of a package by stacking a plurality of semiconductor chips in one semiconductor package, facilitating heat dissipation, and having excellent thermal stability.

파워 모스펫(Power MOSFET) 또는 IGBT와 같은 전력용 반도체 소자를 포함하는 반도체 패키지의 경우, 작은 스위칭 손실과 도통 손실을 구현하고자 노력하고 있으며, 낮은 드레인-소스　간 온저항(Rds(ON))을 구현하고자 노력하고 있다. 이러한 반도체 패키지는 스위칭 모드 파워 서플라이(switching mode power supply), DC-DC 컨버터, 형광등용 전자식 안정기, 전동기용 인버터 등의 소자들에 사용될 수 있으며, 이러한 소자들의 에너지 효율을 높이고 발열을 줄임으로써 최종적인 제품의 크기를 줄여 자원 절약을 이루고자 시도되고 있다. In a semiconductor package including a power semiconductor device such as a power MOSFET or an IGBT, an attempt is made to realize a small switching loss and conduction loss, and a low drain-source on-resistance (Rds (ON)) is realized . These semiconductor packages can be used in devices such as switching mode power supplies, DC-DC converters, fluorescent ballast electronic ballasts, motor inverters, etc. By increasing the energy efficiency of these components and reducing heat generation, It is attempting to save resources by reducing the size of the product.

본 발명이 해결하고자 하는 과제는, 반도체 칩에 접착될 때 반도체 칩과의 접합 신뢰도를 향상시키고 전기적 특성의 저하를 방지할 수 있는 반도체 패키지를 위한 클립 구조체를 제시하는 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a clip structure for a semiconductor package that can improve the reliability of bonding with a semiconductor chip when bonded to a semiconductor chip and prevent deterioration of electrical characteristics.

본 발명이 해결하려는 다른 과제는, 반도체 칩과 클립 구조체와의 접합 신뢰도를 향상시키고 전기적 특성의 저하를 방지할 수 있는 반도체 패키지를 제시하는 것이다.Another problem to be solved by the present invention is to propose a semiconductor package which can improve the reliability of bonding between the semiconductor chip and the clip structure and prevent deterioration of electrical characteristics.

본 발명이 해결하려는 다른 과제는, 반도체 칩과 클립 구조체와의 접합 신뢰도를 향상시키고 전기적 특성의 저하를 방지할 수 있는 반도체 패키지를 제조하는 방법을 제시하는 것이다. Another problem to be solved by the present invention is to propose a method of manufacturing a semiconductor package capable of improving the reliability of bonding between a semiconductor chip and a clip structure and preventing deterioration of electrical characteristics.

본 발명의 일 관점은, 기판; 상기 기판 상에 실장된 반도체 칩; 상기 반도체 칩 상에 위치하는 클립(clip) 몸체부, 상기 클립 몸체부로부터 연장되고 일정 각도 구부러져 상기 기판 부분에 단부가 커플링(coupling)된 다운셋(downset) 부분, 및 상기 클립 몸체부의 표면에 접합홀을 제공하도록 돌출된 벽체부를 포함하는 클립 구조체; 및 상기 접합홀에 의해 한정되도록 위치하여 상기 반도체 칩 및 상기 클립 몸체부를 접착시키는 접합층을 포함하는 반도체 패키지를 제시한다. According to one aspect of the present invention, A semiconductor chip mounted on the substrate; A downset portion extending from the clip body portion and bent at a predetermined angle to couple the end portion to the substrate portion, the clip body portion being located on the semiconductor chip, A clip structure including a wall portion projecting to provide a joint hole; And a bonding layer positioned so as to be defined by the bonding hole to bond the semiconductor chip and the clip body portion.

상기 벽체부는 상기 접합홀이 상기 접합층을 담는 오목한 형상을 가지도록 상기 접합홀을 둘러싸는 형상으로 상기 클립 몸체부에 돌출된 것일 수 있다. The wall portion may protrude from the clip body portion so as to surround the joint hole so that the joint hole has a concave shape for containing the joint layer.

상기 벽체부는 상기 접합층이 상기 접합홀 내에 한정되도록 단부가 상기 반도체 칩의 표면에 접촉되도록 위치할 수 있다. The wall portion may be positioned such that an end portion of the wall portion is in contact with the surface of the semiconductor chip so that the bonding layer is confined within the bonding hole.

상기 벽체부는 상기 접합홀이 다수 개가 상기 클립 몸체부에 위치하도록 상기 클립 몸체부에 돌출된 형상을 가질 수 있다. The wall portion may have a shape protruding from the clip body portion such that a plurality of the joint holes are positioned on the clip body portion.

상기 벽체부는 상기 접합홀이 대략 5㎛ 내지 70㎛ 의 깊이를 가지도록 하는 형상을 가질 수 있다.The wall portion may have a shape such that the joint hole has a depth of approximately 5 mu m to 70 mu m.

상기 클립 구조체는 상기 벽체부와 상기 다운셋 부분 사이 부분에 오목한 단차홈을 가질 수 있다. The clip structure may have concave stepped grooves in the portion between the wall portion and the downset portion.

상기 단차홈은 상기 반도체 칩의 모서리 에지(edge)부에 인근하는 상기 클립 구조체 표면에 위치하여 상기 클립 구조체와 상기 반도체 칩의 모서리 에지부 사이의 간격을 보다 넓게 확보할 수 있다. The stepped groove is located on the surface of the clip structure adjacent to the edge of the semiconductor chip so that a gap between the edge of the semiconductor chip and the edge of the semiconductor chip can be increased.

상기 기판은 리드프레임( lead frame)을 포함할 수 있다. The substrate may include a lead frame.

상기 리드프레임은 상기 반도체 칩이 상측에 실장된 리드프레임 패드(pad); 및 상기 리드프레임 패드와 일정 간격을 두고 배치된 리드프레임 리드를 포함할 수 있다. Wherein the lead frame comprises: a lead frame pad on which the semiconductor chip is mounted; And a lead frame lead spaced apart from the lead frame pad.

상기 리드프레임 리드에 상기 다운셋 부분의 단부가 연결되도록 접합될 수 있다. And the end of the downset portion may be connected to the lead frame lead.

상기 반도체 칩 및 상기 클립 구조체를 덮고 상기 기판의 일부를 노출하는 밀봉부를 더 포함할 수 있다. And a sealing part covering the semiconductor chip and the clip structure and exposing a part of the substrate.

상기 클립 몸체부는 상기 반도체 칩에 전기적으로 연결되는 소스 클립(source clip) 또는 게이트 클립(gate clip)일 수 있다. The clip body may be a source clip or a gate clip electrically connected to the semiconductor chip.

본 발명의 다른 일 관점은, 반도체 칩(chip)에 부착될 클립(clip) 몸체부; 상기 클립 몸체부로부터 연장되고 일정 각도 구부러진 다운셋(downset) 부분; 및 상기 클립 몸체부의 표면에 접합층을 한정하는 접합홀을 제공하도록 돌출된 벽체부를 포함하는 반도체 패키지를 위한 클립 구조체를 제시한다. According to another aspect of the present invention, there is provided a semiconductor device comprising: a clip body portion to be attached to a semiconductor chip; A downset portion extending from the clip body portion and curved at a constant angle; And a wall portion protruding to provide a bonding hole for defining a bonding layer on a surface of the clip body portion.

본 발명의 다른 일 관점은, 기판 상에 반도체 칩을 실장하는 단계; 상기 반도체 칩 상에 클립 구조체의 클립 몸체부를 표면에 돌출된 벽체부에 의해 제공되는 접합홀 내에 위치하는 접착층으로 접착하는 단계; 및 상기 클립 몸체부에 상기 접합홀을 제공하는 상기 벽체부를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제시한다. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: mounting a semiconductor chip on a substrate; Bonding the clip body portion of the clip structure onto the semiconductor chip with an adhesive layer located in a bonding hole provided by a wall portion protruding from the surface; And forming the wall portion to provide the joint hole in the clip body portion.

상기 클립 구조체는 상기 클립 몸체부로부터 연장되고 일정 각도 구부러져 단부가 상기 기판의 일부에 커플링(coupling)되는 다운셋(downset) 부분을 더 포함할 수 있다. The clip structure may further include a downset portion extending from the clip body portion and bent at a predetermined angle so that an end portion is coupled to a portion of the substrate.

상기 클립 구조체는 상기 벽체부와 상기 다운셋 부분 사이 부분에 오목한 단차홈을 가질 수 있다.The clip structure may have concave stepped grooves in the portion between the wall portion and the downset portion.

상기 접합홀은 상기 클립 몸체부의 표면을 일정 깊이로 식각하여 형성될 수되는 있다. The joint hole may be formed by etching the surface of the clip body part to a certain depth.

상기 접합홀은 상기 클립 몸체부 표면에 상기 접합홀의 형상을 양각된 형상으로 가지는 펀칭 툴(punching tool)을 도입하는 단계; 및 상기 펀칭 툴을 가압하여 상기 펀칭 툴의 형상이 상기 클립 몸체부에 음각되도록 하는 단계를 포함하여 형성될 수 있다. Introducing a punching tool having a shape of the joint hole in an embossed shape on the surface of the clip body; And pressing the punching tool so that the shape of the punching tool is engraved on the clip body portion.

상기 접합홀은 상기 접합홀이 형성될 상기 클립 몸체부의 제1표면에 반대되는 반대측 제2표면에 상기 벽체부의 형상을 가지는 펀칭 툴(punching tool)을 도입하는 단계; 및 상기 펀칭 툴을 가압하여 상기 펀칭 툴의 형상으로 상기 클립 몸체부의 일부가 상기 제1표면으로부터 돌출되게 하여 상기 벽체부를 형성하는 단계를 포함하여 형성될 수 있다. Introducing a punching tool having a shape of the wall portion on a second surface opposite to the first surface of the clip body portion where the joint hole is to be formed; And pressing the punching tool to form a portion of the clip body protruding from the first surface in the shape of the punching tool to form the wall portion.

상기 벽체부는 상기 접합홀이 대략 5㎛ 내지 70㎛ 의 깊이를 가지도록 하는 형상으로 형성될 수 있다. The wall portion may be formed in a shape such that the joint hole has a depth of about 5 mu m to 70 mu m.

상기 반도체 칩 및 상기 클립 구조체를 덮고 상기 기판의 일부를 노출하는 밀봉부를 형성하는 단계를 더 포함할 수 있다. And forming a sealing portion covering the semiconductor chip and the clip structure and exposing a part of the substrate.

본 발명에 따르면, 접합층으로 이용되는 솔더(solder)층이 담겨 제한되는 접합홀 또는 접합홈을 구비한 클립 구조체가 반도체 칩에 접착된 솔더홀 클립 패키지(Solder Hole Clip package) 구조의 반도체 패키지를 제시할 수 있다. According to the present invention, there is provided a semiconductor package having a solder hole clip package structure in which a clip structure having a joining hole or a joining groove to which a solder layer used as a joining layer is limited, Can be presented.

본 발명에 따르면, 클립 구조체와 반도체 칩의 접합을 위한 접합층이 클립 구조체에 구비된 접합홀 내에 위치하게 되어, 솔더링(soldering) 과정에서 솔더 물질이 녹으면서 클립 구조체의 접합홀 외부로 솔더 물질이 흘러나가 반도체 칩의 모서리 에지부(edge portion)에까지 흘러드는 것을 방지할 수 있다. According to the present invention, since the bonding layer for bonding the clip structure and the semiconductor chip is located in the bonding hole provided in the clip structure, the solder material melts in the soldering process, So that it can be prevented from flowing to the edge portion of the edge of the semiconductor chip.

클립 구조체의 다운셋(downset)부와 반도체 칩의 모서리 에지부(edge portion)가 흘러나온 솔더 물질로 인해 전기적으로 원하지 않게 접촉할 수 있으며, 이러한 원하지 않은 접촉에 의해서 반도체 칩으로부터 클립 구조체의 다운셋부로 전류가 누설되는 누설 전류 현상이 크게 유발될 수 있다. 접합홀을 구비한 클립 구조체는 접합홀 내에 솔더층이 제한되도록 유도할 수 있어, 반도체 칩의 에지 부분과 클립 구조체 일부가 솔더층에 의해 원하지 않게 연결되는 현상을 유효하게 방지할 수 있다. 이에 따라, 반도체 칩의 에지 부분에서 유발될 수 있는 누설 전류가 클립 구조체의 다운셋부로 통전되어 흘러나가는 누설 전류 현상을 유효하게 방지하거나 억제할 수 있다. A downset portion of the clip structure and an edge portion of the semiconductor chip may come in contact electrically undesired due to solder material flowing out of the chip structure, A leakage current phenomenon in which a leakage current is caused can be largely induced. The clip structure having the joint hole can be guided so that the solder layer is limited in the joint hole, effectively preventing the edge portion of the semiconductor chip and a part of the clip structure from being undesirably connected by the solder layer. Accordingly, a leakage current that may be caused in the edge portion of the semiconductor chip is effectively prevented or suppressed from flowing into the downset portion of the clip structure and flowing out.

또한, 솔더 물질의 원하지 않게 흐름 나가는 유출 현상을 방지할 수 있어, 보다 균일한 접합층 두께를 유지할 수 있도록 하여 반도체 칩과 클립 구조체 사이의 접착 신뢰도를 향상시킬 수 있으며, 정렬(align)이 완료된 반도체 칩 위의 클립 구조체가 예상치 못한 방향으로 움직이는 현상도 방지할 수 있다.In addition, it is possible to prevent unwanted flow-out phenomenon of the solder material, thereby enabling a more uniform bonding layer thickness to be maintained, thereby improving the reliability of bonding between the semiconductor chip and the clip structure, It is also possible to prevent the clip structure on the chip from moving in an unexpected direction.

도 1 및 도 2는 클립 구조체를 포함하는 반도체 패키지의 일 예를 보여주는 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 단면을 보여주는 도면이다.
도 4 내지 도 9는 본 발명에 따른 클립 구조체의 형상들을 보여주는 단면도들이다.
도 10 내지 도 14는 본 발명에 따른 클립 구조체에 접합홀을 형성하는 방법들을 보여주는 단면도들이다. 1 and 2 are sectional views showing an example of a semiconductor package including a clip structure.
3 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
4 to 9 are sectional views showing the shapes of clip structures according to the present invention.
10 to 14 are sectional views showing methods of forming a joint hole in a clip structure according to the present invention.

본 발명의 실시예를 첨부 도면을 참조하여 상세히 설명하기로 한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되지는 안는다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것일 수 있다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것일 수 있다. 한편, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여된 것일 수 있다. 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "하부", "측부" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. 반도체 칩은 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태를 의미할 수 있다. Embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The embodiments of the present invention may be provided to enable those skilled in the art to more fully understand the present invention. Accordingly, the shape and the like of the elements in the drawings may be exaggerated to emphasize a clearer description. Meanwhile, in describing the present invention with reference to the accompanying drawings, the same or corresponding components may be denoted by the same reference numerals. In the description, the terms "first" and "second" are intended to distinguish the members and are not used to limit the members themselves or to denote a particular order. Further, the description that the substrate is located on the "upper" side, the " lower ", the " side ", or the "inside" of a member means a relative positional relationship. But does not limit the specific case. It is also to be understood that the description of "connected" or "connected" to one component may be directly or indirectly electrically or mechanically connected to another component, Separate components may be interposed to form a connection relationship or a connection relationship. The semiconductor chip may refer to a form in which a semiconductor substrate on which electronic circuits are integrated is cut into chips.

본 발명의 반도체 패키지는 반도체 칩과 리드 프레임을 전기적으로 연결하는 구조로서 클립(clip) 형상의 구조를 도입할 수 있다. 외부 터미널(terminal)로의 외부 연결부를 와이어(wire) 대신에 클립(clip) 구조체를 이용하여 와이어리스(wireless) 패키지를 구성할 수 있다. 반도체 칩에 부착되는 클립 구조체를 포함하고 있어, 와이어를 기초로 하는 전기적 연결부를 사용하는 패키지들에 비하여 우수한 전기적 및 열적 성능을 가질 수 있다. 클립 구조체를 구비한 반도체 패키지는 소비자들의 회로 보드(board)내로 설계될 필요가 있고, 이에 따라 회로 보드들이 특유의 풋프린트(footprints) 및 핀 할당들을 가질 수 있다. The semiconductor package of the present invention can introduce a clip-like structure as a structure for electrically connecting a semiconductor chip and a lead frame. A wireless package can be constructed using a clip structure instead of a wire as an external connection unit to an external terminal. Includes a clip structure attached to a semiconductor chip and can have superior electrical and thermal performance over packages using electrical connections based on wires. Semiconductor packages with clip structures need to be designed into consumer circuit boards, so that circuit boards can have unique footprints and pin assignments.

본 발명의 반도체 패키지는 접합층 또는 접합부로 이용되는 솔더(solder)를일정한 영역 내로 제한하는 접합홀을 구비한 솔더홀 클립(SHC: Solder Hole Clip) 구조체를 제시하고, 이러한 클립 구조체가 반도체 칩에 부착 또는 접착된 솔더홀 클립 패키지(SHC package) 구조의 반도체 패키지를 제시한다. SHC 패키지는 리드 프레임(lead frame) 상에 반도체 칩이 부착되고, 반도체 칩 상에 클립 구조체가 부착된 패키지 구조를 구비할 수 있다. 반도체 칩과 클립 구조 사이에 접착을 위한 접착층으로 솔더층이 도입될 수 있으며, 이때, 반도체 칩의 표면에 대향되는 클립 구조체의 표면에 솔더층이 담기는 접합홀 또는 접합홈 구조가 구비될 수 있다. 솔더층은 접합홀 내로 제한되어, 반도체 칩 표면에서 솔더가 위치하는 영역이 제한될 수 있다. 솔더가 위치하는 영역이 제한되므로, 솔더가 설정된 접합 부분 외측으로 원하지 않게 흘러나가 소모되어, 접합 구조에 직접적으로 참여하는 솔더의 양이 극심하게 부족해져 접합 구조가 취약해지거나 또는 전기적으로 단락되는 불량 현상이 유발되는 것을 유효하게 방지할 수 있다. 또한, 흘러나간 솔더가 반도체 칩의 모서리 에지부를 덮어 에지부에 클립 구조체가 단락되는 현상 및 이러한 단락에 의한 전류 누설 현상을 유효하게 방지할 수 있다. The semiconductor package of the present invention has a solder hole clip (SHC) structure having a joint hole for restricting a solder used as a bonding layer or a bonding region to a predetermined region, And a solder hole clip package (SHC package) structure of a bonded or glued semiconductor package. The SHC package may have a package structure in which a semiconductor chip is mounted on a lead frame and a clip structure is attached on the semiconductor chip. A solder layer may be introduced as an adhesive layer for bonding between the semiconductor chip and the clip structure. At this time, a bonding hole or a bonding groove structure in which a solder layer is formed on the surface of the clip structure facing the surface of the semiconductor chip may be provided . The solder layer is limited into the bonding hole, so that the region where the solder is located on the semiconductor chip surface can be limited. Because the area where the solder is located is limited, the solder flows out unwantedly outside the set junction, and the amount of solder directly participating in the junction structure is severely shortened to weaken the junction structure or cause an electrical short circuit Can be effectively prevented. In addition, it is possible to effectively prevent a phenomenon in which the flowing solder covers the edge portion of the semiconductor chip so that the clip structure is short-circuited to the edge portion and the current leakage phenomenon due to such short circuit.

도 1 및 도 2는 클립 구조체를 포함하는 반도체 패키지의 일 예를 보여주는 단면도들이다. 1 and 2 are sectional views showing an example of a semiconductor package including a clip structure.

도 1을 참조하면, 일 예의 반도체 패키지(100)는, 실질적으로 반도체 칩(120)이 실장되는 리드프레임 패드(leadframe pad: 111)와 반도체 칩(120)으로부터 패키지 외부로의 신호전달을 위한 리드(lead: 112, 113)로 구성되는 리드프레임(leadframe: 110)을 포함한다. 제1리드(112)와 이에 대향되는 위치에 위치하는 제2리드(113)의 사이에 리드프레임 패드(111)가 위치할 수 있다. 1, a semiconductor package 100 includes a leadframe pad 111 on which a semiconductor chip 120 is mounted, a leadframe pad 111 on which a semiconductor chip 120 is mounted, and a lead frame (lead frame) 110 formed of leads 112 and 113. The lead frame pad 111 may be positioned between the first lead 112 and the second lead 113 located at a position opposite thereto.

리드프레임 패드(111) 상에는 반도체 칩(120)이 실장되고, 반도체 칩(120) 위에는 클립 구조체(130)의 일 단부 부분, 예컨대, 클립 몸체부(131)가 위치하고, 클립 구조체(130)의 다른 일 단부 부분, 예컨대, 다운셋(downset) 부분(133)은 끝단부(end portion: 135)이 어느 하나의 리드프레임 제1리드(112) 표면 상에 부착될 수 있다. 클립 구조체(130)는 반도체 칩(120)에 실질적으로 부착되는 영역 부분으로 클립 몸체부(131)가 설정될 수 있고, 클립 몸체부(131)로부터 연장되고 클립 몸체부(131)의 표면에서 일정 각도 꺾여 구부러진 형태로 벤딩(bending)된 부분으로 다운셋 부분(133)이 설정될 수 있다. 다운셋 부분(133)은 클립 몸체부(131)의 상면일 수 있는 제1표면(132)에 대해서 예컨대 아래 방향으로 일정 각도 구부러진 부분으로 형성될 수 있으며, 다둔셋 부분(133)의 끝단 단부(135)는 제1리드(112) 표면에 접촉 연결되도록 다운셋 부분(133)이 구부러지는 각도가 설정될 수 있다. 다웃셋 부분(133)은 반도체 칩(120)에 전기적으로 연결되는 클립 몸체부(131)와 리드프레임(110)의 제1리드(112)를 전기적 및 열적으로 연결시키는 연결 부재로 작용할 수 있다. The semiconductor chip 120 is mounted on the lead frame pad 111 and one end portion of the clip structure 130 such as the clip body portion 131 is located on the semiconductor chip 120 and the other One end portion, e.g., a downset portion 133, may be attached to the surface of either one lead frame first lead 112 with an end portion 135 therebetween. The clip structure 130 can be configured such that the clip body portion 131 can be set as a portion of the region that is substantially attached to the semiconductor chip 120 and extends from the clip body portion 131, The downset portion 133 may be set as a portion that is bent in an angle bent form. The downset portion 133 may be formed as a portion bent at a predetermined angle, for example, downward with respect to the first surface 132, which may be the upper surface of the clip body portion 131, 135 may be set at an angle at which the downset portion 133 is bent so as to be in contact with the surface of the first lead 112. The neighboring set portion 133 may serve as a connecting member for electrically and thermally connecting the clip body portion 131 electrically connected to the semiconductor chip 120 and the first lead 112 of the lead frame 110.

다웃셋 부분(133)과 클립 몸체부(131)와의 사이에는 단차홈(137)이 구비될 수 있다. 단차홈(137)은 클립 몸체부(131)의 상면인 제1표면(132)에 반대되는 하면일 수 있으며, 반도체 칩(120)과 마주보는 제2표면(134)과 다운셋 부분(133) 사이에 오목한 홈 형상을 가지도록 형성될 수 있다. 단차홈(137)은 클립 몸체부(131)와 다운셋 부분(133) 사이 부분을 하프 에칭(half etching)하거나 단조하여 오목한 형상으로 구현될 수 있다. 이러한 단차홈(137) 부분은 반도체 칩(120)의 모서리 에지부(123)와 클립 구조체(130) 부분, 특히, 다운셋 부분(133) 사이의 이격 간격을 보다 넓게 확보하기 위해서 도입된다. A stepped groove 137 may be provided between the adjacent set portion 133 and the clip body portion 131. The stepped groove 137 may be a lower surface opposite the first surface 132 which is the upper surface of the clip body portion 131 and may include a second surface 134 facing the semiconductor chip 120 and a downset portion 133, And can be formed to have a concave groove shape. The stepped groove 137 may be formed in a concave shape by half-etching or forging the portion between the clip body portion 131 and the downset portion 133. This stepped groove 137 portion is introduced in order to secure a wider spacing between the edge portion 123 of the semiconductor chip 120 and the portion of the clip structure 130, particularly the downset portion 133.

전력 반도체 칩(120)의 경우 모서리 에지부(123)는 누설 전류(leakage current)가 용이하게 유발될 수 있는 취약점일 수 있다. 다운셋 부분(133)은 클립 몸체부(131)로부터 벤딩된 형상을 가지므로, 이러한 모서리 에지부(123)에 상대적으로 근접하게 위치할 수 있으며, 경우에 따라 모서리 에지부(123)와 원하지 않게 접촉될 경우 누설 전류의 경로가 원하지 않게 구성될 수 있다. 반도체 칩(120)의 모서리 에지부(123)와 다운셋 부분(133)과의 접촉을 방지하여 누설 전류를 방지하기 위해서, 이들 사이의 이격을 보다 넓게 확보할 수 있도록 모서리 에지부(133)에 대응되는 부분에 단차홈(137)을 구비한다. In the case of the power semiconductor chip 120, the edge portion 123 may be a vulnerability that can easily induce a leakage current. The downset portion 133 may have a bended shape from the clip body portion 131 and thus may be positioned relatively proximate to such edge edge portion 123 and may in some cases be provided with a corner edge portion 123, The path of the leakage current may be undesirably configured. In order to prevent the contact between the edge portion 123 of the semiconductor chip 120 and the downset portion 133 to prevent a leakage current, the edge portion 133 And the stepped groove 137 is provided in the corresponding portion.

반도체 칩(120)과 클립 구조체(130)의 클립 몸체부(131)의 사이에는 제1접합층(115)이 예컨대 솔더층을 포함하여 구비될 수 있다. 또한, 다운셋 부분(133)의 끝단부(135)와 제1리드(112)를 전기적으로 연결 부착하는 제2접합층(116)이 예컨대 솔더층을 포함하여 구비될 수 있다. 또한, 반도체 칩(120)과 리드프레임 패드(111)의 사이에 제3접합층(117)이 예컨대 솔더층을 포함하여 구비될 수 있다. 리드프레임(110), 반도체 칩(120) 및 클립 구조체(130)의 적어도 일부를 덮는 밀봉부(140)가 더 구비되어 패키지의 실질적인 몸체가 이루어진다. 이때, 밀봉부(140)는 리드프레임(110)의 일부, 예컨대, 제1리드(112)의 표면(112b)이 외부 소자들과 연결될 수 있게 이 부분을 노출하도록 몰딩(molding)될 수 있다.The first bonding layer 115 may include a solder layer, for example, between the semiconductor chip 120 and the clip body portion 131 of the clip structure 130. The second bonding layer 116 electrically connecting the end portion 135 of the downset portion 133 and the first lead 112 may include a solder layer, for example. Also, a third bonding layer 117 may be provided between the semiconductor chip 120 and the lead frame pad 111, for example, including a solder layer. A sealing portion 140 covering at least a portion of the lead frame 110, the semiconductor chip 120 and the clip structure 130 is further provided to form a substantial body of the package. At this time, the sealing portion 140 may be molded so that a part of the lead frame 110, for example, the surface 112b of the first lead 112 is exposed to be connected to external elements.

도 2를 도 1과 함께 참조하면, 반도체 칩(120)과 클립 구조체(130)의 클립 몸체부(131)의 사이에 제1접합층(115)을 형성할 때, 솔더 물질을 도포한 후 솔더층을 리플로우(reflow)하는 과정에서 솔더가 반도체 칩(120)과 클립 몸체부(131) 사이 계면 외부로 흘러 나올 수 있다. 솔더의 유출 현상에 의해서 반도체 칩(120)과 클립 몸체부(131) 사이 계면 부분에 잔존하는 솔더의 양이 줄어들 수 있고, 이에 따라, 반도체 칩(120)과 클립 몸체부(131) 사이의 접착력이 약화되거나 또는 원하는 두께로 제1접합층(115)을 형성하지 못하여 접합 신뢰도가 악화되고, Rds(on) 등의 전기적 특성 및 열 피로 특성 등 신뢰성이 저하를 야기할 수 있다. 또한 얼라인(align)이 완료된 반도체 칩 또는 리드프레임 위의 클립이 예상치 못한 방향으로 움직여 패지지 구조가 비틀어져 불량이 유발될 수 있다. Referring to FIG. 2 together with FIG. 1, when the first bonding layer 115 is formed between the semiconductor chip 120 and the clip body portion 131 of the clip structure 130, after the solder material is applied, The solder may flow out of the interface between the semiconductor chip 120 and the clip body portion 131 in the process of reflowing the layer. The amount of solder remaining in the interface portion between the semiconductor chip 120 and the clip body portion 131 can be reduced by the outflow of the solder so that the adhesion between the semiconductor chip 120 and the clip body portion 131 Or the first bonding layer 115 can not be formed to have a desired thickness, so that bonding reliability is deteriorated, and reliability such as electrical characteristics such as Rds (on) and thermal fatigue characteristics may deteriorate. In addition, a clip on the aligned semiconductor chip or the lead frame may move in an unexpected direction, resulting in distortion of the lid support structure.

흘러나간 솔더가 단차홈(137) 부위로 흘러들어가거나 또는 반도체 칩(120)의 모서리 에지부(123)을 덮도록 흘러나갈 경우, 흘러나온 솔더 부분(119)에 의해서 단차홈(137)에 의해 확보되어 있던 반도체 칩(120)의 모서리 에지부(123)와 다운셋 부분(133) 사이의 이격 간격이 축소되거나 또는 다운셋 부분(133)과 모서리 에지부(123)가 닿을 수 있어 이러한 부분이 누설 전류의 경로로 이용될 수 있다. 이에 따라, 원하지 않은 누설 전류가 극심해지는 현상이 유발되어, 반도체 패키지의 전기적 신뢰성이 저하될 수 있다.When the flowing solder flows into the stepped groove 137 or flows to cover the edge portion 123 of the semiconductor chip 120, the stepped groove 137 is formed by the solder portion 119 flowing out The spacing between the corner edge portion 123 of the semiconductor chip 120 and the downset portion 133 can be reduced or the downset portion 133 and the edge edge portion 123 can be contacted, It can be used as a path of leakage current. As a result, undesired leakage currents are caused to become extreme, and the electrical reliability of the semiconductor package may be deteriorated.

본 발명은 이러한 솔더가 흘러 나오는 현상을 억제하여 솔더를 접합 부위에 한정되도록 유도하기 위해서, 클립 구조체(130)에 솔더를 담아 흘러 나가지 못하게 제한하는 홀(hole) 형상 또는 홈 형상의 접합홀을 도입한다. The present invention introduces a hole or a groove-like joint hole that restricts the solder to be prevented from flowing into the clip structure 130 in order to prevent the solder from flowing out and to limit the solder to the joint region. do.

도 3은 본 발명에 따른 클립 구조체를 구비하는 반도체 패키지의 일 실시예를 보여주는 단면도이다. 도 4 내지 도 9는 본 발명에 따른 클립 구조체의 형상들을 보여주는 단면도들이다. 3 is a cross-sectional view showing an embodiment of a semiconductor package having a clip structure according to the present invention. 4 to 9 are sectional views showing the shapes of clip structures according to the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(300)는 기판으로서의 리드프레임(310)과, 리드프레임(310) 상에 실장된 반도체 칩(320) 및 반도체 칩(320) 상에 클립 몸체부(340a)가 부착되는 클립 구조체(340)을 포함할 수 있다. 이들을 덮는 밀봉부(350)가 형성되어 패키지 바디(package body) 형상이 이루어질 수 있다. 3, a semiconductor package 300 according to an embodiment of the present invention includes a lead frame 310 as a substrate, a semiconductor chip 320 mounted on the lead frame 310, And a clip structure 340 to which a clip body portion 340a is attached. A sealing portion 350 is formed to cover them, so that a package body shape can be achieved.

리드프레임(310)은 반도체 칩(320)이 실질적으로 실장되는 리드프레임 패드(311)와, 패키지 외부로의 신호 전달을 위한 리드들(312)을 포함하여 구성될 수 있다. 리드프레임 패드(311)는 상호 반대되는 제1 표면(311a) 및 제2 표면(311b)을 가지며, 제1 표면(311a) 상에 반도체 칩(320)이 실장되고, 제2표면(311b)는 밀봉부밀봉부(350) 외측으로 노출될 수 있다. 리드프레임 패드(311)의 주변 영역에는 소정의 갭(gap)을 두고서 복수의 리드들(312)이 배치될 수 있다. The lead frame 310 may be configured to include a lead frame pad 311 on which the semiconductor chip 320 is substantially mounted and leads 312 for signal transmission to the outside of the package. The lead frame pads 311 have a first surface 311a and a second surface 311b opposite to each other and the semiconductor chip 320 is mounted on the first surface 311a and the second surface 311b And may be exposed to the outside of the sealing portion sealing portion 350. A plurality of leads 312 may be disposed in a peripheral region of the lead frame pad 311 with a predetermined gap.

리드프레임 패드(311)의 제2 표면(311b)과 리드(312)의 밑면(312b)은 밀봉부에 의하여 패키지 외부로 노출된다. 이때, 리드프레임 패드의 제2 표면(311b) 및 리드의 밑면(312b)은 모두가 노출되거나, 또는 도시된 바와 같이 일부만이 노출 될 수도 있다. 리드프레임(310) 구조의 노출된 하측 표면은 반도체 패키지(300)를 위한 추가적인 드레인(drain) 연결 구조로 제공되거나 또는 추가적인 냉각 경로로 제공될 수 있다. 리드프레임(310) 구조는 예를 들어, 구리, 구리 합금들, 또는 다른 모든 적절한 전도성 물질을 포함할 수 있다. 필요한 경우, 솔더링(sodering) 가능한 금속으로 도금될 수도 있다.The second surface 311b of the lead frame pad 311 and the bottom surface 312b of the lead 312 are exposed to the outside of the package by the sealing portion. At this time, both the second surface 311b of the lead frame pad and the bottom surface 312b of the lead may be exposed, or only a part thereof may be exposed as shown in the figure. The exposed lower surface of the lead frame 310 structure may be provided with an additional drain connection structure for the semiconductor package 300 or may be provided with additional cooling paths. The lead frame 310 structure may comprise, for example, copper, copper alloys, or any other suitable conductive material. If desired, it may be plated with a sodable metal.

반도체 칩(320)은 솔더(solder) 등 도전성 접착제로 이루어진 접합층(331)을 통해 리드프레임 패드(311)의 제1 표면(311a) 상에 부착된다. 접착제의 종류에는 특별한 제한이 없으나 통전이 가능하고 접착성을 제공할 수 있는 부재로 도입될 수 있다. 반도체 칩(320)은 다양한 적절한 반도체 소자들을 포함할 수 있다. 반도체 소자들은 실리콘과 같은 반도체 물질을 포함할 수 있고, 수직 또는 수평 소자들을 포함할 수 있다. 반도체 칩(320) 내의 반도체 소자는 예를 들면 다이오드, 트랜지스터, 다이리스터(thyristor), 또는 IGBT와 같은 전력 반도체 장치, 선형 장치, 집적 회로(IC), 논리 회로 등 다양한 반도체 장치를 포함할 수 있다. 적층형 반도체 패키지의 경우에는 반도체 칩(320) 상부에 또 다른 반도체 칩이 하나 또는 그 이상 실장될 수 있다.The semiconductor chip 320 is attached on the first surface 311a of the lead frame pad 311 through the bonding layer 331 made of a conductive adhesive such as solder. There is no particular limitation on the kind of the adhesive, but it can be introduced as a member capable of conducting electricity and capable of providing adhesiveness. The semiconductor chip 320 may comprise a variety of suitable semiconductor elements. Semiconductor devices may include semiconductor materials such as silicon, and may include vertical or horizontal elements. The semiconductor device in the semiconductor chip 320 may include various semiconductor devices such as, for example, a power semiconductor device such as a diode, a transistor, a thyristor, or an IGBT, a linear device, an integrated circuit . In the case of a stacked semiconductor package, one or more other semiconductor chips may be mounted on the semiconductor chip 320.

반도체 칩(320) 상부에는 접합층(332)을 매개로 클립 구조체(340)가 배치된다. 클립 구조체(340)의 일 부분인 클립 몸체부(340a)는 반도체 칩(320) 상부에 위치하고, 다른 일 부분인 다운셋 부분(340b)은 단부가 리드프레임 리드(312) 상에 위치하여, 리드프레임 리드(312)를 통해 반도체 칩(320)과 패키지 외부와의 전기적 신호를 전달하는 역할을 클립 구조체(340)가 할 수 있다. 클립 구조체(340)는 소스 클립 또는 게이트 클립일 수 있으며, 반도체 칩(320)의 전기적 신호를 패키지 외부로 출력하기 위한 전도성 물질로 이루어진다. 클립 구조체(340)는 다양한 적절한 도전 물질로 이루어질 수 있다. 예를 들면, 구리, 알루미늄, 귀금속들 및 이들의 합금들과 같은 전도성 물질들이 클립 구조체(340)에 사용될 수 있다. 또한, 필요한 경우 솔더 가능한 층들이 표면에 도금될 수 있다. 도면에는 하나의 반도체 칩(320)과 하나의 클립 구조체(340)를 갖는 반도체 패키지가 예시되어 있지만, 반도체 칩(320) 상부에 하나 이상의 반도체 칩이 더 실장되고, 그 반도체 칩과 외부와의 전기신호의 통로 역할을 하도록 하나 이상의 클립 구조체를 더 포함할 수 있다. 본 발명의 클립 구조체(340)는 다음에 보다 상세히 설명한다.A clip structure 340 is disposed on the semiconductor chip 320 via a bonding layer 332. The clip body portion 340a which is a part of the clip structure 340 is positioned on the semiconductor chip 320 and the downset portion 340b which is another portion is located on the lead frame lead 312, The clip structure 340 can serve to transmit an electrical signal between the semiconductor chip 320 and the outside of the package through the frame lead 312. The clip structure 340 may be a source clip or a gate clip, and is made of a conductive material for outputting an electrical signal of the semiconductor chip 320 to the outside of the package. The clip structure 340 may be made of a variety of suitable conductive materials. Conductive materials, such as, for example, copper, aluminum, precious metals and alloys thereof, may be used in the clip structure 340. Also, solderable layers can be plated on the surface, if desired. Although a semiconductor package having one semiconductor chip 320 and one clip structure 340 is illustrated in the drawing, one or more semiconductor chips may be further mounted on the semiconductor chip 320, And may further include one or more clip structures to act as a channel for signals. The clip structure 340 of the present invention is described in more detail below.

밀봉부(350)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 몰딩재를 몰딩하여 이루어진다. 밀봉부(350)는 적어도 리드프레임 리드(312)의 밑면(312b) 및 측면(312c)과 리드프레임 패드(311)의 제2 표면(311b)의 일부를 노출하면서, 리드프레임 패드(311)와 리드(312) 사이의 갭(gap)을 채우고 리드프레임 패드(311), 반도체 칩(320), 리드프레임 리드(312), 접합층(330) 및 클립 구조(340)를 둘러싼다. 밀봉부(350)의 측면은 도시된 것과 같이 패키지 바디의 하부 면에 대해 수직한 구조이거나, 또는 비스듬하게 경사를 갖는 구조일 수 있는데, 이는 패키지 바디의 절단 방식에 따라 측면의 경사는 달라질 수 있다. The sealing portion 350 is formed by molding a molding material such as an epoxy molding compound (EMC). The sealing portion 350 is exposed to the lead frame pad 311 and the lead frame pad 311 while exposing at least a portion of the bottom surface 312b and the side surface 312c of the lead frame lead 312 and a portion of the second surface 311b of the lead frame pad 311 The lead frame pads 311, the semiconductor chip 320, the lead frame leads 312, the bonding layer 330 and the clip structure 340 are filled with a gap between the leads 312 and the lead frame pads 311, The side surface of the sealing portion 350 may be a structure perpendicular to the lower surface of the package body, as shown, or a structure inclined obliquely, depending on the manner in which the package body is cut, .

도 3과 함께 도 4를 참조하면, 본 발명의 클립 구조체(340)는 반도체 칩(320) 상에 위치하는 클립 몸체부(340a)와 클립 몸체부(340a)로부터 연장되고 일정 각도 아래 방향으로 구부러져 단부가 리드(312)에 접착층(333)에 의해 커플링(coupling)된 다운셋(downset) 부분(340b)을 포함할 수 있다. 다운셋 부분(340)은 클립 몸체부(340a)와 리드(312)를 연결하는 연장 부분으로 클립 몸체부(340a)와 리드(312)가 각각 위치하는 높이 차이가 다르므로, 이를 연결하기 위해서 구부러진 형상을 가질 수 있다. 다운셋 부분(340b)이 구부러진 벤딩된 형상을 가질 때, 다운셋 부분(340b)과 반도체 칩(320)의 모서리 에지부((321) 부분이 접촉하는 것을 억제하기 위해서, 단차홈(347)이 도입될 수 있다. 단차홈(347)은 단차 구조를 제공하며, 다운셋 부분(340b)는 단차홈(347)에 의해 단차 구조를 가지는 실질적으로 수직하게 세워지거나 경사지게 세워진 벽체 형상을 가질 수 있다. 또는 단차들이 다수 개 구비되어 지그재그로 휘어지게 세워진 벽체 형상을 가질 수 있다. 4, the clip structure 340 of the present invention includes a clip body portion 340a and a clip body portion 340a that are positioned on the semiconductor chip 320 and extend from the clip body portion 340a and are bent And a downset portion 340b with an end coupled to the lead 312 by an adhesive layer 333. The downset portion 340 is an extension portion connecting the clip body portion 340a and the lead 312. Since the clip body portion 340a and the lead 312 are different in height from each other, Shape. When the downset portion 340b has a curved bending shape, the stepped groove 347 is formed to prevent contact between the downset portion 340b and the edge portion 321 of the semiconductor chip 320 The stepped grooves 347 may provide a stepped structure and the downsetted portions 340b may have a substantially vertically erected or sloped erected wall shape having a stepped structure by the stepped grooves 347. [ Or a plurality of stepped portions may be provided to form a wall shape that is bent to be zigzag.

클립 몸체부(340a)의 상면일 수 있는 제1표면(341)에 반대되는 제2표면(342)은 반도체 칩(320)의 표면에 대향되는 표면일 수 있으며, 제2표면(342)에 접합홀(345)을 제공하는 벽체부(346)가 구비될 수 있다. 벽체부(346)는 내측에 오목한 홈 형상의 접합홀(345)을 제공하도록 클립 몸체부(340a)의 제2표면에 돌출된 형상으로 형성될 수 있다. 벽체부(346)는 대략 5㎛ 내지 70㎛의 높이를 가져, 접합홀(345)이 이러한 깊이를 가지도록 할 수 있다. 벽체부(346) 내측의 접합홀(345)은 내부에 접합층(332)가 채워져 한정되는 영역 공간을 제공하며, 접합층(332)으로 도입된 솔더가 솔더링 과정에서 흐름성을 갖게 될 때, 벽체부(346) 외측으로 흘러나가지 못하도록 제한하는 공간 영역을 제공한다. 벽체부(346)은 내측의 접합홀(345)에 담긴 솔더들이 외부로 흘러나가지 못하게 막는 장벽부로 역할을 할 수 있다. 벽체부(346)의 단부는 하부의 반도체 칩(320)의 표면에 접촉하여 맞닿게 위치할 수 있으며, 솔더는 접합홀(345) 내에 위치하며 외부로 흘러나가지 못하고 제한되어 그 양이 유지될 수 있다. 따라서, 접합층(332)의 두께는 솔더의 소실이 억제되어 설정된 일정한 두께로 유지될 수 있으며, 솔더가 외부로 흘러나가 반도체 칩(320)의 모서리 에지부(321) 등에서 누설 전류의 경로를 제공하는 불량을 야기하는 것을 유효하게 방지할 수 있다. 반도체 칩과 클립 구조 사이의 접착 신뢰도를 향상시킬 수 있으며, 얼라인(align)이 완료된 반도체 칩 위의 클립이 예상치 못한 방향으로 움직이는 현상도 방지할 수 있다.The second surface 342 opposite the first surface 341 which may be the upper surface of the clip body portion 340a may be a surface opposite the surface of the semiconductor chip 320 and may be bonded to the second surface 342, A wall portion 346 providing a hole 345 may be provided. The wall portion 346 may be formed in a protruding shape on the second surface of the clip body portion 340a to provide a concave groove-shaped joint hole 345 inward. The wall portion 346 has a height of approximately 5 μm to 70 μm so that the bonding hole 345 can have such a depth. The bonding hole 345 inside the wall portion 346 provides an area space defined by being filled with the bonding layer 332 therein and when the solder introduced into the bonding layer 332 becomes flowable in the soldering process, The wall portion 346 is provided with a space region for restricting the outflow thereof. The wall portion 346 may serve as a barrier portion preventing the solder contained in the inner joint hole 345 from flowing out. The end portion of the wall portion 346 may be in contact with the surface of the lower semiconductor chip 320 to be in contact therewith and the solder may be located within the bonding hole 345 and may not flow out, have. Therefore, the thickness of the bonding layer 332 can be maintained at a predetermined constant level by suppressing the loss of the solder, and the solder flows to the outside, thereby providing a leakage current path at the edge portion 321 of the semiconductor chip 320 or the like Can be effectively prevented. It is possible to improve the reliability of bonding between the semiconductor chip and the clip structure and to prevent the clip on the aligned semiconductor chip from moving in an unexpected direction.

접합홀(345)를 구비한 클립 구조체(340)는 접합홀(345) 및 벽체부(346)을 구비하고, 클립 몸체부(340a) 및 이에 대해 비스듬히 구부러진 형상을 가질 수 있는 다운셋 부분(340b)을 유지하는 도 4 내지 도 9에 제시된 바와 같은 다양한 형상을 가질 수 있다. 도 4에 제시된 바와 같이 클립 몸체부(340a)의 상측 표면 부분에 반대측 표면에 구비된 접합홀(345)과 같은 형상을 가지는 양각 돌출 부분(404)을 가질 수 있다. 또는, 도 5에 제시된 바와 같이 클립 몸체부(340a)의 상측 표면 부분(405)이 반대측 표면에 접합홀(345)이 구비됨에도 불구하고 평탄한 표면으로 도입될 수 있다. 또는, 도 6을 제시된 바와 같이, 클립 몸체부(340a)의 상측 표면 부분에 반대측 표면에 구비된 벽체부(346)과 같은 형상을 가지는 음각 홈부(406)가 구비될 수 있다. 또는, 도 7에 제시된 바와 같이, 다운셋 부분(407)이 실질적으로 수직하게 세워진 형상을 가질 수 있다. 또는, 도 8에 제시된 바와 같이, 클립 몸체부(340a)의 상측 표면 부분에 반대측 표면에 구비된 접합홀(345)과 같은 형상을 가지는 양각 돌출 부분(404)을 가지며, 다운셋 부분(407)이 실질적으로 수직하게 세워진 형상을 가질 수 있다. 또는, 도 9에 제시된 바와 같이, 클립 몸체부(340a)의 상측 표면 부분(405)이 반대측 표면에 접합홀(345)이 구비됨에도 불구하고 평탄한 표면으로 도입되며, 다운셋 부분(407)이 실질적으로 수직하게 세워진 형상을 가질 수 있다.The clip structure 340 with the bonding hole 345 has a joint hole 345 and a wall portion 346 and is provided with a clip body portion 340a and a downset portion 340b which may have an oblique shape As shown in Figs. 4 to 9, which maintain the shape of the protrusions. As shown in FIG. 4, a protruding portion 404 having the same shape as the joint hole 345 provided on the opposite surface to the upper surface portion of the clip body portion 340a. Alternatively, the upper surface portion 405 of the clip body portion 340a may be introduced into the flat surface, as shown in FIG. 5, despite the provision of the bonding hole 345 on the opposite surface. Alternatively, as shown in FIG. 6, a depression groove portion 406 having the same shape as the wall portion 346 provided on the opposite surface to the upper surface portion of the clip body portion 340a may be provided. Alternatively, as shown in FIG. 7, the downset portion 407 may have a shape that is substantially vertically erected. Or has an embossed protruding portion 404 having the same shape as a joint hole 345 provided on the surface opposite to the upper surface portion of the clip body portion 340a and having a downset portion 407, May have a shape that is substantially vertically erected. Alternatively, as shown in FIG. 9, the upper surface portion 405 of the clip body portion 340a is introduced into the flat surface despite having the bonding hole 345 on the opposite surface, and the downset portion 407 is substantially As shown in Fig.

도 4 내지 도 6은 다운셋 부분(340b)이 클립 몸체부(340a)에 대해 비스듬히 구부러진 형태의 클립 구조체를 나타내고, 도 7 내지 도 9는 다운셋 부분(407)이 클립 몸체부(340a)에 대해 실질적으로 직각으로 구부러진 형태의 클립 구조를 도시하고 있다. 단차의 경우 하나 또는 둘 이상의 다중 단차들을 포함할 수 있다. 클립 구조체(340)의 단차 다운셋 부분은 많은 이점을 제공한다. 예를 들어, 단차 구조는 리드의 하측 표면(312b)과 리드프레임 패드의 하측 표면(311b) 사이에 더 좋은 정렬 공차(tolerance)를 제공한다. 또한 다운셋 부분(340b)은 구부러지기 때문에, 단차없는 다운셋에 비하여 더 유연할 수 있다.Figures 4-6 illustrate a clip structure in which the downset portion 340b is obliquely curved with respect to the clip body portion 340a and Figures 7 through 9 illustrate that the downset portion 407 is located on the clip body portion 340a The clip structure being bent at a substantially right angle with respect to the clip structure. In the case of a step, one or two or more multiple steps may be included. The step down set portion of the clip structure 340 provides many advantages. For example, the step structure provides a better alignment tolerance between the lower surface 312b of the lead and the lower surface 311b of the leadframe pad. Also, because the downset portion 340b is bent, it can be more flexible than a downset without a step.

도 3을 다시 참조하면, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은, 기판인 리드 프레임(310) 상에 반도체 칩(320)을 실장하고, 반도체 칩(320) 상에 클립 구조체(340)의 클립 몸체부(340a)를 표면에 돌출된 벽체부(346)에 의해 제공되는 접합홀(345) 내에 위치하는 접착층(332)으로 접착한다. 이때, 클립 몸체부(340a)에 접합홀(345)을 제공하는 벽체부(346)를 형성하는 단계를 패키지 과정 이전에 클립 구조체(340)를 마련하는 과정에서 수행한다. 접합홀(345)은 예컨대 클립 몸체부(340a)의 제2표면(342)을 일정 깊이로 하프 식각(half etching)하는 식각 과정을 수행하여 형성될 수 있다. 또는 다양한 형상의 펀칭툴(punching tool)을 이용한 스탬핑(stamping) 과정을 수행하여, 제2표면(342)에 접합홀(345) 형상이 구현되도록 할 수 있다. 스탬핑 과정으로 접합홀(345)을 형성하는 과정을 도 10 내지 도 14를 예시하며 설명한다. 3, the method of manufacturing a semiconductor package according to the embodiment of the present invention includes mounting a semiconductor chip 320 on a lead frame 310 as a substrate, forming a clip structure 340 on the semiconductor chip 320, The clip body portion 340a of the clip body 340 is adhered to the adhesive layer 332 located in the joint hole 345 provided by the wall portion 346 protruding from the surface. At this time, the step of forming the wall portion 346 providing the bonding hole 345 to the clip body 340a is performed in the process of preparing the clip structure 340 before the package process. The bonding hole 345 may be formed by, for example, performing an etching process for half-etching the second surface 342 of the clip body portion 340a to a predetermined depth. Or a stamping process using a punching tool of various shapes may be performed to realize the shape of the bonding hole 345 on the second surface 342. [ The process of forming the joint hole 345 by the stamping process will be described with reference to FIGS. 10 to 14. FIG.

도 10 내지 도 14는 본 발명에 따른 클립 구조체의 접합홀을 형성하는 방법의 실시예들을 나타낸 단면도들이다.10 to 14 are sectional views showing embodiments of a method of forming a joint hole of a clip structure according to the present invention.

도 10을 도 3과 함께 참조하면, 클립 몸체부(340a)와 다운셋 부분(340b)으로 이루어진 클립 구조체(340)의 제2표면(342)에 접합홀(도 3의 345)의 형상이 양각된 형상을 가지는 제1펀칭툴(360)을 준비하여 도입한다. 도 11을 참조하면, 제1펀칭툴(360)로 클립 몸체부(340a)의 제2표면(342)을 펀칭 또는 덴팅(denting)하여 접합홀(345)을 형성한다. 제1펀칭툴(30)을 가압하여 제2표면(342)이 함몰되고, 제1표면(341)이 돌출되게 유도할 수 있다. 이후에, 제1펀칭툴(360)을 이탈시키면, 제2표면(342)에 접합홀(345)이 오목한 홈 형상으로 형성되고, 이들 주변에 접합홀(345)을 제공하는 벽체부(346)이 돌출된 형상으로 돌출된다. Referring to FIG. 10 together with FIG. 3, the shape of the joint hole (345 in FIG. 3) on the second surface 342 of the clip structure 340 consisting of the clip body portion 340a and the downset portion 340b is embossed The first punching tool 360 having the shape as shown in FIG. 11, the first punching tool 360 punches or dents the second surface 342 of the clip body portion 340a to form a joint hole 345. As shown in FIG. The first punching tool 30 is pressed to depress the second surface 342 and guide the first surface 341 to protrude. Thereafter, when the first punching tool 360 is disengaged, the joining hole 345 is formed in the concave groove shape on the second surface 342, and the wall portion 346, which provides the joining hole 345 around the joining hole 345, Protruding in a protruding shape.

도 13를 참조하면, 클립 몸체부(340a)의 제1표면(341), 즉, 접합홀이 형성될 반대측 표면에 제2펀칭툴(punching tool: 362)을 도입한다. 제2펀칭툴(362)은 벽체부(도 3의 346)의 형상과 같은 형상을 가질 수 있다. 도 14에 제시된 바와 같이, 제2펀칭툴(362)를 이용한 펀칭 과정을 수행하여, 반대측의 제2표면(342)에 벽체부(346)이 돌출되게 하여 벽체부(346)에 의해 오목한 형상이 제공되는 접합홀(345)을 형성한다. 이때, 제2펀칭툴(362) 형상의 오목한 홈부(347)가 제1표면(341)에 형성될 수도 있다. 13, a second punching tool 362 is introduced into the first surface 341 of the clip body portion 340a, i.e., the opposite surface on which the joint hole is to be formed. The second punching tool 362 may have the same shape as that of the wall portion (346 in Fig. 3). 14, a punching process using the second punching tool 362 is performed to cause the wall portion 346 to protrude from the second surface 342 on the opposite side so that the concave shape by the wall portion 346 Thereby forming a junction hole 345 provided. At this time, concave grooves 347 in the shape of a second punching tool 362 may be formed on the first surface 341.

본 실시예들에서는 스탬핑 공정이 설명되었으나, 본 발명에 따른 클립 구조체의 접합홀들은 본 기술 분야의 당업자에게 공지된 다른 모든 적절한 방법에 의하여 형성될 수 있다. 예를 들어, 접합홀(345)을 제공하는 벽체부(346)는 도금에 의하거나 또는 클립 구조의 평평한 표면 상에 전도성 컬럼들(columns)을 위치시켜 형성할 수도 있다.Although the stamping process has been described in the embodiments, the joint holes of the clip structure according to the present invention can be formed by any other appropriate method known to those skilled in the art. For example, the wall portion 346 providing the bonding hole 345 may be formed by plating or by placing conductive columns on a flat surface of the clip structure.

한편, 이상 설명된 본 발명의 실시예는 단층의 반도체 칩(320)과 클립 구조체(340)를 포함하는 패키지에 적용한 경우이지만, 둘 이상의 반도체 칩들이 적층되고, 각 반도체 칩들의 전기신호를 패키지 외부로 전달하기 위하여 둘 이상의 클립 구조를 포함하는 적층형 패키지의 경우에도 본 발명을 적용할 수 있다.Although the embodiments of the present invention described above are applied to a package including a single-layer semiconductor chip 320 and a clip structure 340, two or more semiconductor chips may be stacked, The present invention can also be applied to a stacked package including two or more clip structures for delivering the package structure.

상술한 바와 같이 본 발명의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 발명에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 발명에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 발명에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. Various other modifications will be possible as long as the technical ideas proposed in the present invention are reflected.

310: 리드프레임 기판,
320: 반도체 칩,
340: 클립 구조체,
345: 접합홀. 310: lead frame substrate,
320: semiconductor chip,
340: clip structure,
345: joint hole.

Claims (17)

기판;
상기 기판 상에 실장된 반도체 칩;
상기 반도체 칩 상에 위치하는 클립(clip) 몸체부, 상기 클립 몸체부로부터 연장되고 일정 각도 구부러져 상기 기판 부분에 단부가 커플링(coupling)된 다운셋(downset) 부분, 및 상기 클립 몸체부의 표면에 접합홀을 제공하도록 돌출된 벽체부를 포함하는 클립 구조체; 및
상기 접합홀에 의해 한정되도록 위치하여 상기 반도체 칩 및 상기 클립 몸체부를 접착시키는 접합층을 포함하고
상기 벽체부는
상기 접합홀이 상기 접합층을 담는 오목한 형상을 가지도록 상기 접합홀을 둘러싸는 형상으로 상기 클립 몸체부에 돌출된 반도체 패키지.Board;
A semiconductor chip mounted on the substrate;
A downset portion extending from the clip body portion and bent at a predetermined angle to couple the end portion to the substrate portion, the clip body portion being located on the semiconductor chip, A clip structure including a wall portion projecting to provide a joint hole; And
And a bonding layer positioned so as to be defined by the bonding hole to bond the semiconductor chip and the clip body portion
The wall portion
And the joint hole is protruded into the clip body portion in a shape surrounding the joint hole so as to have a concave shape for holding the joint layer. 삭제delete 제1항에 있어서,
상기 벽체부는
상기 접합층이 상기 접합홀 내에 한정되도록 단부가 상기 반도체 칩의 표면에 접촉되도록 위치하는 반도체 패키지. The method according to claim 1,
The wall portion
And an end of the semiconductor chip is positioned so as to contact the surface of the semiconductor chip so that the bonding layer is confined within the bonding hole. 제1항에 있어서,
상기 클립 구조체는
상기 벽체부와 상기 다운셋 부분 사이 부분에 오목한 단차홈을 가지는 반도체 패키지.The method according to claim 1,
The clip structure
And a recessed stepped groove in a portion between the wall portion and the downset portion. 제4항에 있어서,
상기 단차홈은
상기 반도체 칩의 모서리 에지(edge)부에 인근하는 상기 클립 구조체 표면에 위치하여 상기 클립 구조체와 상기 반도체 칩의 모서리 에지부 사이의 간격을 보다 넓게 확보하는 반도체 패키지.5. The method of claim 4,
The stepped groove
Wherein a gap between the clip structure and an edge portion of the semiconductor chip is greater than that of the semiconductor chip when the semiconductor chip is mounted on a surface of the clip structure adjacent to an edge portion of the semiconductor chip. 제1항에 있어서,
상기 기판은
상기 반도체 칩이 상측에 실장된 리드프레임 패드(pad); 및
상기 리드프레임 패드와 일정 간격을 두고 배치되고 상기 다운셋 부분의 단부가 연결된 리드프레임 리드을 포함하는 반도체 패키지.The method according to claim 1,
The substrate
A lead frame pad on which the semiconductor chip is mounted; And
And a lead frame lead spaced apart from the lead frame pad and connected at an end of the downset portion. 제1항에 있어서,
상기 반도체 칩 및 상기 클립 구조체를 덮고 상기 기판의 일부를 노출하는 밀봉부를 더 포함하는 반도체 패키지.The method according to claim 1,
And a sealing portion covering the semiconductor chip and the clip structure and exposing a part of the substrate. 제1항에 있어서,
상기 클립 몸체부는
상기 반도체 칩에 전기적으로 연결되는 소스 클립(source clip) 또는 게이트 클립(gate clip)인 반도체 패키지.The method according to claim 1,
The clip body portion
And a source clip or a gate clip electrically connected to the semiconductor chip. 반도체 칩(chip)에 부착될 클립(clip) 몸체부;
상기 클립 몸체부로부터 연장되고 일정 각도 구부러진 다운셋(downset) 부분; 및
상기 클립 몸체부의 표면에 접합층을 한정하는 접합홀을 제공하도록 돌출된 벽체부를 포함하고
상기 벽체부는
상기 접합홀이 상기 접합층을 담는 오목한 형상을 가지도록 상기 접합홀을 둘러싸는 형상으로 상기 클립 몸체부에 돌출된 반도체 패키지를 위한 클립 구조체.A clip body portion to be attached to a semiconductor chip;
A downset portion extending from the clip body portion and curved at a constant angle; And
And a wall portion projecting to provide a bonding hole for defining a bonding layer on the surface of the clip body portion
The wall portion
And the joint hole is protruded to the clip body portion in a shape surrounding the joint hole so as to have a concave shape for holding the joint layer. 삭제delete 제9항에 있어서,
상기 벽체부와 상기 다운셋 부분 사이 부분에 오목한 단차홈을 가지는 반도체 패키지를 위한 클립 구조체. 10. The method of claim 9,
And a concave stepped groove in a portion between the wall portion and the downset portion. 기판 상에 반도체 칩을 실장하는 단계;
상기 반도체 칩 상에 클립 구조체의 클립 몸체부를 표면에 돌출된 벽체부에 의해 제공되는 접합홀 내에 위치하는 접착층으로 접착하는 단계; 및
상기 클립 몸체부에 상기 접합홀을 제공하는 상기 벽체부를 형성하는 단계를 포함하고
상기 접합홀은
상기 클립 몸체부의 표면을 일정 깊이로 식각하여 형성되는 반도체 패키지 제조 방법. Mounting a semiconductor chip on a substrate;
Bonding the clip body portion of the clip structure onto the semiconductor chip with an adhesive layer located in a bonding hole provided by a wall portion protruding from the surface; And
And forming the wall portion providing the joint hole in the clip body portion
The junction hole
And the surface of the clip body is etched to a predetermined depth. 제12항에 있어서,
상기 클립 구조체는 상기 클립 몸체부로부터 연장되고 일정 각도 구부러져 단부가 상기 기판의 일부에 커플링(coupling)되는 다운셋(downset) 부분을 더 포함하는 반도체 패키지 제조 방법. 13. The method of claim 12,
Wherein the clip structure further comprises a downset portion extending from the clip body portion and bent at a constant angle to couple an end of the clip body to a portion of the substrate. 제13항에 있어서,
상기 클립 구조체는
상기 벽체부와 상기 다운셋 부분 사이 부분에 오목한 단차홈을 가지는 반도체 패키지 제조 방법.14. The method of claim 13,
The clip structure
And a concave stepped groove in a portion between the wall portion and the downset portion. 삭제delete 기판 상에 반도체 칩을 실장하는 단계;
상기 반도체 칩 상에 클립 구조체의 클립 몸체부를 표면에 돌출된 벽체부에 의해 제공되는 접합홀 내에 위치하는 접착층으로 접착하는 단계; 및
상기 클립 몸체부에 상기 접합홀을 제공하는 상기 벽체부를 형성하는 단계를 포함하고
상기 접합홀은
상기 클립 몸체부 표면에 상기 접합홀의 형상을 양각된 형상으로 가지는 펀칭 툴(punching tool)을 도입하는 단계; 및
상기 펀칭 툴을 가압하여 상기 펀칭 툴의 형상이 상기 클립 몸체부에 음각되도록 하는 단계를 포함하여 형성되는 반도체 패키지 제조 방법. Mounting a semiconductor chip on a substrate;
Bonding the clip body portion of the clip structure onto the semiconductor chip with an adhesive layer located in a bonding hole provided by a wall portion protruding from the surface; And
And forming the wall portion providing the joint hole in the clip body portion
The junction hole
Introducing a punching tool having a shape of the joint hole in an embossed shape on the surface of the clip body; And
And pressing the punching tool so that the shape of the punching tool is engraved on the clip body portion. 기판 상에 반도체 칩을 실장하는 단계;
상기 반도체 칩 상에 클립 구조체의 클립 몸체부를 표면에 돌출된 벽체부에 의해 제공되는 접합홀 내에 위치하는 접착층으로 접착하는 단계; 및
상기 클립 몸체부에 상기 접합홀을 제공하는 상기 벽체부를 형성하는 단계를 포함하고
상기 접합홀은
상기 접합홀이 형성될 상기 클립 몸체부의 제1표면에 반대되는 반대측 제2표면에 상기 벽체부의 형상을 가지는 펀칭 툴(punching tool)을 도입하는 단계; 및
상기 펀칭 툴을 가압하여 상기 펀칭 툴의 형상으로 상기 클립 몸체부의 일부가 상기 제1표면으로부터 돌출되게 하여 상기 벽체부를 형성하는 단계를 포함하여 형성되는 반도체 패키지 제조 방법. Mounting a semiconductor chip on a substrate;
Bonding the clip body portion of the clip structure onto the semiconductor chip with an adhesive layer located in a bonding hole provided by a wall portion protruding from the surface; And
And forming the wall portion providing the joint hole in the clip body portion
The junction hole
Introducing a punching tool having a shape of the wall portion on a second surface opposite to the first surface of the clip body portion where the joint hole is to be formed; And
And pressing the punching tool to form a portion of the clip body protruding from the first surface in the shape of the punching tool to form the wall portion.
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Citations (2)

* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080044946A1 (en) * 2005-11-18 2008-02-21 Cruz Erwin Victor R Semiconductor die package using leadframe and clip and method of manufacturing
US20130256852A1 (en) * 2012-03-27 2013-10-03 Texas Instruments Incorporated Stacked Semiconductor Package

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