KR101533731B1 - 발광 소자 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 발광 소자 패키지는, 실리콘을 포함하며, 발광 소자 실장 영역이 정의된 기판; 상기 기판의 제1 면 상에 형성된 절연층 구조물(insulation layer structure); 상기 절연층 구조물 상에 형성된 도전 패턴; 상기 발광 소자 실장 영역에서, 상기 기판 및 상기 절연층 구조물을 관통하는 적어도 하나의 서멀 비아(thermal via); 상기 기판의 제2 면 상에 형성되며, 상기 적어도 하나의 서멀 비아와 일체로 형성된 방열층; 및 상기 도전 패턴 상에 실장된 발광 소자를 포함한다.

Description

발광 소자 패키지 및 그 제조 방법{Light emitting device package and method of manufacturing the same}
본 발명은 발광 소자 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 실리콘을 포함하는 기판을 사용한 발광 소자 패키지 및 그 제조 방법에 관한 것이다.
갈륨 질화물계 발광 소자는 긴 수명, 낮은 전력 소비, 고휘도, 저비용 등의 다양한 장점들을 가지며 고상 조명(solid-state lighting)으로서 광범위하게 사용되고 있다. 발광 소자는 패키지 기판 상에 실장된 발광 소자 패키지 형태로 주로 사용된다. 이때, 발광 소자의 구동 과정에서 발생하는 열을 효과적으로 방출시키며, 기계적 안정성이 우수한 패키지 구조의 설계가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 방열 특성이 우수한 발광 소자 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 방열 특성이 우수한 발광 소자 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 발광 소자 패키지는, 실리콘을 포함하며, 발광 소자 실장 영역이 정의된 기판; 상기 기판의 제1 면 상에 형성된 절연층 구조물(insulation layer structure); 상기 절연층 구조물 상에 형성된 도전 패턴; 상기 발광 소자 실장 영역에서, 상기 기판 및 상기 절연층 구조물을 관통하는 적어도 하나의 서멀 비아(thermal via); 상기 기판의 제2 면 상에 형성되며, 상기 적어도 하나의 서멀 비아와 일체로 형성된 방열층; 및 상기 도전 패턴 상에 실장된 발광 소자;를 포함한다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 서멀 비아는 티타늄, 구리 및 금으로부터 선택된 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연층 구조물은, 상기 기판 상에 형성된 애노다이즈 알루미늄 산화물층(anodized aluminum oxide layer); 및 상기 애노다이즈 알루미늄 산화물층 상의 실리콘 산화물층;을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 애노다이즈 알루미늄 산화물층은 상기 발광 소자와 상기 기판을 전기적으로 분리시키는 소자 분리층(device isolation layer)으로 작용할 수 있다.
예시적인 실시예들에 있어서, 상기 상기 도전 패턴은, 상기 절연층 구조물 상에 형성된 제1 도전층; 및 상기 제1 도전층 전체 상면 및 측벽을 커버하는 제2 도전층;을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전층은 구리, 니켈 및 금으로부터 선택된 적어도 하나를 포함하며, 상기 제2 도전층은 니켈, 금 및 은으로부터 선택된 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은, 상기 기판의 제1 면으로부터 소정의 깊이로 리세스되며, 바닥부 및 측벽부를 포함하는 캐비티를 포함하며, 상기 발광 소자 실장 영역이 상기 캐비티의 상기 바닥부에 의해 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 캐비티의 바닥부는 상기 기판의 결정학적 (100) 면과 동일한 방향으로 배열되고, 상기 캐비티의 측벽부는 상기 기판의 결정학적 (111) 면과 동일한 방향으로 배열될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 기술적 사상에 따른 발광 소자 패키지는, 복수 개의 발광 소자 실장 영역들이 정의된 기판; 상기 기판의 제1 면 상에 형성된 절연층 구조물; 상기 절연층 구조물 상에서 상기 복수 개의 발광 소자 실장 영역들 내에 각각 형성된 복수 개의 도전 패턴들; 상기 복수 개의 발광 소자 실장 영역들 내에 각각 형성된 복수 개의 서멀 비아들; 상기 복수 개의 도전 패턴들 상에 각각 실장된 복수 개의 발광 소자들;을 포함하며, 상기 복수 개의 발광 소자들 중 적어도 두 개는 직렬 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 기술적 사상에 따른 발광 소자 패키지의 제조 방법은, 실리콘을 포함하는 기판에 식각 공정을 수행하여 상기 기판의 제1 면으로부터 소정의 깊이로 리세스된 복수 개의 캐비티를 형성하는 단계; 상기 기판의 상기 제1 면 상에 절연층 구조물을 형성하는 단계; 상기 복수의 캐비티들 각각 내에 상기 기판 및 상기 절연층 구조물을 관통하는 적어도 하나의 비아 홀(via hole)을 형성하는 단계; 상기 기판의 제2 면 상에 도금 공정을 수행하여, 상기 적어도 하나의 비아 홀을 매립하는 적어도 하나의 서멀 비아 및 상기 기판의 상기 제2 면을 커버하는 방열층을 형성하는 단계; 상기 복수의 캐비티들 내의 상기 절연층 구조물 상에 상기 적어도 하나의 비아 홀과 연결되는 복수 개의 도전 패턴들을 형성하는 단계; 및 상기 복수 개의 도전 패턴들 각각 상에 복수 개의 발광 소자들을 실장하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 도금 공정은 전해 도금 공정 또는 무전해 도금 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수 개의 캐비티를 형성하는 단계는, 상기 실리콘을 포함하는 기판에 습식 식각 공정을 수행하여, 각각이 상기 기판의 결정학적 (100) 면에 평행하게 배열된 바닥부 및 상기 기판의 결정학적 (111) 면에 평행하게 배열된 측벽부들을 구비하는 상기 복수 개의 캐비티들을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연층 구조물을 형성하는 단계는, 상기 기판 상에 알루미늄 금속층을 형성하는 단계; 상기 알루미늄 금속층에 애노다이징 공정을 수행하여 상기 알루미늄 금속층을 애노다이즈 알루미늄 산화물층으로 변환시키는 단계; 및 상기 애노다이즈 알루미늄 산화물층 상에 실리콘 산화물층을 형성하는 단계;를 포함할 수 있다.
본 발명에 따른 발광 소자 패키지는, 실리콘을 포함하는 기판을 관통하는 서멀 비아들과 상기 기판의 배면 상에 상기 서멀 비아들과 일체로 형성되는 방열층을 포함하여, 상기 발광 소자의 구동 과정에서 발생하는 열을 효과적으로 방출할 수 있다. 또한, 애노다이즈 알루미늄 산화물층과 실리콘 산화물층의 적층 구조로 형성되는 절연층 구조물을 포함함에 따라 기판으로부터의 효율적인 소자 분리(isolation)를 구현할 수 있다.
도 1a는 본 발명의 예시적인 실시예들에 따른 발광 소자 패키지를 나타내는 평면도이고, 도 1b는 도 1a의 1B-1B' 선을 따라 취한 단면도이다.
도 2a 내지 도 2j는 본 발명의 예시적인 실시예들에 따른 발광 소자 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 캐비티가 형성된 기판의 주사 전자 현미경(scanning electron microscopy) 이미지이다.
도 4a 및 도 4b는 비교예에 따른 발광 소자 패키지의 온도 분포를 나타낸 단면도 및 평면도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 발광 소자 패키지의 온도 분포를 나타낸 단면도 및 평면도이다.
도 6a는 비교예의 발광 소자 패키지의 온도 분포를 나타낸 사시도이다.
도 6b는 본 발명의 실시예에 따른 발광 소자 패키지의 온도 분포를 나타낸 사시도이다.
도 7은 본 발명의 실시예 및 비교예에 대한 주파수에 따른 삽입 손실 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1a는 본 발명의 예시적인 실시예들에 따른 발광 소자 패키지(100)를 나타내는 평면도이고, 도 1b는 도 1a의 1B-1B' 선을 따라 취한 단면도이다.
도 1a 및 도 1b를 참조하면, 발광 소자 패키지(100)는 기판(110), 절연층 구조물(insulation layer structure)(120), 도전 패턴(130), 서멀 비아(thermal via)(140), 방열층(150) 및 발광 소자(160)를 포함할 수 있다.
기판(110)은 예를 들어 실리콘 기판을 포함할 수 있다. 그러나, 기판(110)의 물질이 이에 한정되는 것은 아니며, 기판(110)은 발광 소자(160)의 구동 중 발생하는 열을 효과적으로 방출할 수 있도록 열전도율이 높은 물질을 사용할 수 있다.
기판(110)에는 복수 개의 캐비티들(115)이 형성되어, 상기 캐비티들(115) 각각에 발광 소자 실장 영역(110A)이 정의될 수 있다. 도 1a에는 복수 개의 캐비티들(115)이 행렬로 배열된 것이 도시되었으나, 캐비티들(115)의 배열이 이에 한정되는 것은 아니다. 발광 소자 패키지(100)의 형상 및 설계에 따라 캐비티들(115)은 다양한 형상으로 배열될 수 있다. 캐비티(115)의 수평 단면 형상은 도 1a에서 정사각형으로 도시하였으나, 캐비티(115)의 수평 단면 형상이 이에 한정되는 것은 아니다.
캐비티(115)는 캐비티 바닥부(115b) 및 캐비티 측벽부(115s)를 포함할 수 있다. 캐비티 바닥부(115b)는 기판(110)의 상면과 동일한 결정 방향을 따라 배열될 수 있다. 예를 들어, 기판(110)의 상면이 실리콘의 결정학적 (100) 면을 따라 배열될 때, 캐비티 바닥부(115b) 또한 실리콘의 결정학적 (100) 면을 따라 배열될 수 있다. 캐비티 측벽부(115s)는 캐비티 바닥부(115b) 및/또는 기판(110) 상면으로부터 소정의 각도로 기울어져 배열될 수 있다. 예시적인 실시예들에 있어서, 캐비티 측벽부(115s)는 실리콘의 결정학적 (111) 면을 따라 배열될 수 있다. 이에 따라, 캐비티 측벽부(115s)는 캐비티 바닥부(115b) 및/또는 기판(110) 상면과 약 54.7도의 각도로 기울어져 배열될 수 있다.
캐비티(115) 바닥부(115b)는 기판(110)의 상면으로부터 소정의 깊이로 리세스될 수 있다. 캐비티(115)의 상기 깊이는 발광 소자 패키지(100)의 설계에 따라 적절히 선택될 수 있다. 예를 들어, 캐비티(115)는 상부에 실장되는 발광 소자(160)의 높이보다 큰 깊이를 가질 수 있다. 이와는 달리, 발광 소자 패키지(100)의 설계에 따라 기판(110)에는 캐비티(115)가 형성되지 않을 수도 있다. 캐비티 바닥부(115b)와 오버랩되는 기판(110) 부분에 적어도 하나의 비아홀(117)이 형성될 수 있다. 예를 들어, 각각의 캐비티(115) 내에 복수 개의 비아홀들(117)이 소정의 간격으로 이격되어 배열될 수 있다.
절연층 구조물(120)은 캐비티(115)가 형성된 기판(110)의 일면 상에 형성될 수 있다. 절연층 구조물(120)은 소정의 두께로 형성되어 캐비티 측벽부(115s) 및 캐비티 바닥부(115b)를 컨포말하게 커버할 수 있다.
절연층 구조물(120)은 순차적으로 적층된 제1 절연층(122) 및 제2 절연층(124)을 포함할 수 있다.
제1 절연층(122)은 예를 들어 애노다이즈 알루미늄 산화물층(anodized aluminum oxide layer)일 수 있다. 예시적인 실시예들에 있어서, 제1 절연층(122)은 약 50 nm 내지 5 ㎛의 두께를 가질 수 있다. 제1 절연층(122)은 기판(110)으로부터 상부에 형성되는 발광 소자(160)와의 전기적 절연을 위한 소자 분리층(device isolation layer)으로 기능할 수 있다. 또한, 제1 절연층(122)은 기판(110)과 제2 절연층(124) 사이의 접착층(adhesion layer)으로 작용하여, 기판(110)의 러프니스(roughness)가 크더라도 제2 절연층(124)이 리프트되지 않고 균일하게 부착될 수 있도록 할 수 있다.
제2 절연층(124)은 예를 들어 실리콘 산화물층(silicon oxide layer)일 수 있다. 예시적인 실시예들에 있어서, 제2 절연층(124)은 약 50 nm 내지 5 ㎛의 두께를 가질 수 있다. 제2 절연층(122)은 기판(110)과 상부에 형성되는 발광 소자(160) 사이의 전기적 절연을 위한 소자 분리층으로 기능할 수 있다.
한편, 비아홀(117)의 측벽이 기판(110)의 배면으로부터 절연층 구조물(120)의 상면까지 연장될 수 있다. 이에 따라, 비아홀(117)이 기판(110)과 절연층 구조물(120)을 관통하는 구조를 가질 수 있다.
도전 패턴(130)은 절연층 구조물(120) 상에 형성될 수 있고, 발광 소자 실장 영역(110A)과 오버랩되게 형성될 수 있다. 이에 따라, 캐비티 측벽부(115s) 및 캐비티 바닥부(115b)의 절연층 구조물(120) 상에 도전 패턴(130)이 소정의 두께로 컨포말하게(conformally) 형성될 수 있다. 도전 패턴(130)은 발광 소자 실장 영역(110A)과 인접한 발광 소자 실장 영역(110A) 사이에 형성되지 않을 수 있다.
도전 패턴(130)은 제1 도전층(132) 및 제2 도전층(134)을 포함할 수 있다.
제1 도전층(132)은 캐비티 측벽부(115s) 및 캐비티 바닥부(115b) 상의 절연층 구조물(120) 상에 형성될 수 있다. 제1 도전층(132)은 구리, 니켈 또는 금, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 도전층(132)은 복수의 금속층들의 적층 구조를 가질 수 있다. 예를 들어, 제1 도전층(132)은 구리, 니켈 및 금이 순차적으로 적층된 구조를 가질 수 있다. 제1 도전층(132)의 각각의 금속층들의 두께는 달라질 수 있다.
제2 도전층(134)은 제1 도전층(132)의 전체 상면 및 측벽 상에 형성될 수 있다. 제2 도전층(134)은 제1 도전층(132)을 완전히 커버하여 제2 도전층(134)이 절연층 구조물(120)과 접촉할 수 있다. 이에 따라, 제2 도전층(134)의 수평 단면적이 제1 도전층(132)의 수평 단면적보다 넓을 수 있다. 제2 도전층(134)은 니켈, 금, 백금, 또는 은, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 도전층(134)은 복수의 금속층들의 적층 구조를 가질 수 있다. 예를 들어, 제2 도전층(134)은 니켈, 금 및 은이 순차적으로 적층된 구조를 가질 수 있다. 제2 도전층(134)의 각각의 금속층들의 두께는 달라질 수 있다. 한편, 제2 도전층(134)의 최상부 금속층은 백금 또는 은과 같이 반사도가 높은 물질로 형성되어, 발광 소자(160)로부터 제2 도전층(134) 방향으로 방출되는 빛을 반사시켜 발광 소자 패키지(100) 외부로의 광 추출 효율을 향상시킬 수 있다.
서멀 비아(140)는 발광 소자 실장 영역(110A)에서 비아홀(117)을 채우며, 기판(110) 및 절연층 구조물(120)을 관통하도록 형성될 수 있다. 서멀 비아(140)의 상면은 도전 패턴(130)의 바닥면에 의해 커버될 수 있다. 이에 따라, 서멀 비아(140)의 상면은 도전 패턴(130)의 바닥면과 실질적으로 동일한 레벨 상에 형성될 수 있다. 또한, 각각의 캐비티(115) 내에 적어도 하나의 서멀 비아(140)가 형성될 수 있고, 복수 개의 서멀 비아들(140)이 소정의 간격으로 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 서멀 비아(140)는 티타늄, 구리 및 금으로부터 선택된 적어도 하나를 포함할 수 있다. 그러나, 서멀 비아(140)의 물질이 이에 한정되는 것은 아니며, 서멀 비아(140)는 열전도성이 높은 물질을 포함할 수 있다. 서멀 비아(140)는 기판(110)을 관통하도록 형성됨에 따라 발광 소자(160)의 구동 과정에서 발생하는 열을 기판(110)의 상기 배면을 통하여 발광 소자 패키지(100) 외부로 효과적으로 방출할 수 있도록 작용할 수 있다.
서멀 비아(140)의 폭은 약 25 ㎛ 내지 약 100 ㎛일 수 있다. 서멀 비아(140)의 폭이 너무 작으면, 서멀 비아(140) 내부에 도전 물질을 매립하는 공정에서 보이드(void) 등이 형성되어 효과적으로 열을 방출하지 못할 수 있고, 서멀 비아(140)의 폭이 너무 크면 서멀 비아(140) 상부를 커버하는 도전 패턴(130)의 바닥면과의 접착성이 저하될 수 있다.
방열층(150)은 기판(110)의 배면 상에 형성되며, 서멀 비아(140)와 연결될 수 있다. 예시적인 실시예들에 있어서, 방열층(150)은 서멀 비아(140)와 일체로 형성될 수 있다. 예를 들어, 방열층(150)은 약 1 ㎛ 내지 5 ㎛의 두께로 형성될 수 있다. 방열층(150)은 티타늄, 구리 및 금으로부터 선택된 적어도 하나를 포함할 수 있다. 그러나, 방열층(150)의 물질이 이에 한정되는 것은 아니며, 방열층(150)은 열전도성이 높은 물질을 포함할 수 있다. 방열층(150)이 기판(110)의 배면 상에 형성되고, 서멀 비아(140)와 일체로 형성됨에 따라, 발광 소자(160)의 구동 과정에서 발생하는 열을 서멀 비아(140) 및 방열층(150)을 통해 발광 소자 패키지(100) 외부로 효과적으로 방출할 수 있다. 또한, 방열층(150)이 서멀 비아(140)와 일체로 형성되는 경우에, 방열층(150)의 형성 과정에서 비아홀(117) 내부에 보이드가 형성되어 방열층(150)이 서멀 비아(140)와 접촉하는 면적이 작아지거나 서멀 비아(140)와 연결되지 않는 현상을 방지할 수 있다. 이에 따라 방열층(150)의 방열 특성이 향상될 수 있다.
도전 패턴(130) 상에 발광 소자(160)가 실장될 수 있다. 발광 소자(160)는 청색 발광 소자, 적색 발광 소자, 황색 발광 소자, 또는 자외선 발광 소자(UV LED)일 수 있으나, 발광 소자(160)의 종류가 이에 한정되는 것은 아니다.
발광 소자(160) 상면으로부터 도전 패턴(130)까지 본딩 와이어(172)가 형성되어, 발광 소자(160)과 도전 패턴(130)을 전기적 연결할 수 있다. 도 1a 및 도 1b에서는 발광 소자(160) 상면에 캐소드(cathode)(도시되지 않음) 및 애노드(anode)(도시되지 않음)가 형성되어 상기 캐소드 및 애노드로부터 도전 패턴(130)까지 각각 본딩 와이어들이 연결되는 것을 도시하였다. 그러나, 발광 소자(160)의 설계에 따라 발광 소자(160) 하부면에 상기 캐소드가 형성되고, 발광 소자(160) 상부면에 상기 애노드가 형성되거나, 또는 발광 소자(160) 상부면에 상기 캐소드가 형성되고, 발광 소자(160) 하부면에 상기 애노드가 형성되는 경우에, 오직 하나의 본딩 와이어(172)가 발광 소자(160) 상부면의 상기 애노드 또는 상기 캐소드에 연결될 수 있다. 이와는 달리, 발광 소자(160) 하부면에 상기 캐소드 및 애노드가 형성되는 경우에, 발광 소자(160)는 플립칩 본딩(flip-chip bonding) 방식으로 도전 패턴(130)과 결합하며 본딩 와이어(172)는 형성되지 않을 수도 있다.
기판(110) 상에 발광 소자(160) 및 본딩 와이어(172)를 덮는 형광층(174)이 형성될 수 있다. 형광층(174)은 발광 소자(160)로부터 방출되는 빛의 파장을 조절하여 원하는 색상의 빛으로 변환시켜 발광 소자 패키지(100) 외부로 추출되게 할 수 있다. 또한, 형광층(174)은 발광 소자(160) 및 본딩 와이어(172)를 기계적 충격으로부터 보호하는 보호층(protection layer)으로 작용할 수 있다. 형광층(174)은 예를 들어 Y3Al6O12:Ce, Tb3Al6O12:Ce, Ca3Sc2Si3O12:Ce 또는 (Sr, Ba, Ca)2SiO4:Eu 등의 형광체 물질을 포함할 수 있다. 그러나, 형광층(174)의 종류가 이에 한정되는 것은 아니다.
한편, 도시되지는 않았지만, 기판(110) 상에 발광 소자(160) 및 본딩 와이어(172)를 덮는 렌즈(도시되지 않음)가 더 형성될 수 있다. 상기 렌즈는 실리콘(silicone) 수지, 에폭시 수지 등의 유기 물질을 포함할 수 있다. 상기 렌즈는 발광 소자(160)로부터 방출되는 광이 발광 소자 패키지(100) 외부로 방출되는 패턴을 형성할 수 있다. 상기 렌즈는 복수 개의 발광 소자들(160)을 전체적으로 커버하는 형상으로 형성될 수 있고, 이와는 달리 복수 개의 발광 소자들(160) 각각을 커버하며 인접한 발광 소자들 상부의 상기 렌즈와 연결되는 형상으로 형성될 수도 있다.
한편, 도전 패턴(130), 서멀 비아(140) 및 방열층(150)과 기판(110) 사이에는 시드층들(seed layers)(182, 184, 186)이 더 형성될 수 있다. 예를 들어, 제1 시드층(182)은 비아홀(117)의 측벽 및 기판(110)의 배면 상에 형성될 수 있다. 즉, 제1 시드층(182)은 기판(110)과 서멀 비아(140) 사이 및/또는 기판(110)과 방열층(150) 사이에 개재될(interposed) 수 있다. 제2 시드층(184)은 절연층 구조물(120) 및 제1 도전층(132) 사이에 개재될 수 있고, 제3 시드층(186)은 제1 도전층(132)과 제2 도전층(134) 사이에 개재될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 시드층들(182, 184, 186)은 티타늄 또는 금, 또는 이들의 조합으로 형성될 수 있다.
이하에서는, 행렬로 배열된 복수의 발광 소자들(160)이 직렬로 연결된 어레이 구조를 설명한다.
각각의 캐비티들(115) 내에 형성된 각각의 발광 소자(160)는 인접한 캐비티(115) 내의 도전 패턴(130)과 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(160)는 인접한 캐비티(115) 내의 도전 패턴(130) 상에 형성된 발광 소자(160)와 직렬로 연결될 수 있다. 도 1a에 도시된 것과 같이 동일한 행 내에 배열된 세 개의 발광 소자들(160)이 직렬로 연결될 수 있으며, 세 개의 행들이 병렬로 연결된 구조를 가질 수 있다. 그러나, 발광 소자 패키지(100)의 설계에 따라 각각의 행 내에 배열된 세 개의 발광 소자들(160)이 인접한 행 내에 배열된 세 개의 발광 소자들(160)과 직렬로 연결될 수도 있다. 따라서, 복수의 발광 소자들(160)을 직렬 및/또는 병렬로 연결함으로써 높은 광출력이 요구되는 발광 소자 패키지(100)를 구성할 수 있다.
본 발명에 따르면, 기판(110)을 관통하는 서멀 비아(140) 및 서멀 비아(140)와 일체로 형성되는 방열층(150)이 구비되어, 발광 소자(160)의 구동 과정에서 발생하는 열을 효과적으로 발광 소자 패키지(100) 외부로 발산할 수 있다. 또한, 복수 개의 발광 소자들(160)이 직렬 및/또는 병렬로 연결될 수 있어 높은 광출력이 요구되는 발광 소자 패키지(100)를 구성할 수 있다.
또한, 본 발명에 따르면, 기판(110)이 실리콘 기판을 포함하므로, 방열 특성이 우수할 수 있고, 또한 기판(110)에 구동 집적 회로(driving integrated chip), 제너 다이오드(zener diode), 인덕터(inductor), 커패시터(capacitor) 등의 부가적인 구성요소들을 일체형으로 형성하여 발광 소자 모듈을 구성하기 용이하다.
도 2a 내지 도 2j는 본 발명의 예시적인 실시예들에 따른 발광 소자 패키지(100)의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 1a 및 도 1b를 참조로 설명한 발광 소자 패키지(100)의 제조 방법일 수 있고, 도 2a 내지 도 2j에는 도 1a의 1B-1B' 선을 따라 취한 단면도들을 공정 순서에 따라 도시하였다.
도 2a를 참조하면, 기판(110)에 제1 마스크(192)를 형성한 후, 제1 마스크(192)를 식각 마스크로 사용하여 기판(110)에 복수 개의 캐비티들(115)을 형성한다. 제1 마스크(192)는 예를 들어 실리콘 질화물, 실리콘 카바이드 등을 포함하는 하드 마스크(hard mask)일 수 있고, 포토레지스트 마스크일 수도 있다.
캐비티(115)를 형성하기 위한 공정은, 습식 식각 공정이거나 건식 식각 공정일 수 있다. 예시적인 실시예들에 있어서, 습식 식각 공정의 경우에 실리콘의 결정학적 방향에 따른 식각 선택비를 갖는 에천트(etchant)를 사용하여 기판(110)을 식각함으로써 캐비티 측벽부(115s)와 캐비티 바닥부(115b)를 포함하는 캐비티(115)를 형성할 수 있다. 예를 들어, 수산화칼륨(KOH)을 포함하는 에천트를 사용하여 기판(110)을 습식 식각하는 경우에, 실리콘의 결정학적 (100) 면의 식각 속도가 현저히 빠른 반면, 실리콘의 결정학적 (111) 면의 식각 속도는 상당히 낮다. 예를 들어, 실리콘의 (100) 면에 대한 (111) 면의 식각 속도비가 1/400일 수 있다. 이에 따라, 기판(110)의 상면이 실리콘의 결정학적 (100) 면에 평행한 방향으로 배열되는 경우, 캐비티(115)가 기판(110)의 상면에 수직한 방향으로 빠른 속도로 식각될 수 있다. 그러나, 캐비티(115)의 측벽은 (111) 면에 평행한 방향으로 형성되고 더 이상 식각되지 않을 수 있다. 따라서, 캐비티 측벽부(115s)는 (111) 면에 평행하게 배열되고, 캐비티 바닥부(115b)는 (100) 면에 평행하게 배열될 수 있다.
이와는 달리, 캐비티(115)를 형성하기 위한 공정은 실리콘의 결정학적 방향에 따른 식각 선택비를 갖는 에천트를 사용한 건식 식각 공정일 수도 있다. 예를 들면, 상기 건식 식각 공정은 건식 반응성 이온 식각 공정(reactive ion etching process)일 수 있다.
도 3에 캐비티(115)가 형성된 기판(110)의 주사 전자 현미경(scanning electron microscopy) 이미지를 도시하였다. 도 3를 도 2 a와 함께 참조하면, 네 개의 캐비티 측벽부들(115s)과 캐비티 바닥부(115b)에 의해 정의된 캐비티(115)가 도시된다. 캐비티(115)의 바닥부가 (100) 면에 평행하고, 캐비티(115)의 측벽부들이 (111) 면에 평행하며, 캐비티(115)의 측벽부들은 바닥부와 54.7도의 각도를 이루며 기울어져 있다.
도 2b를 참조하면, 제1 마스크(192)를 제거할 수 있다.
이후, 캐비티(115)가 형성된 기판(110) 상에 제1 절연층(122)을 형성할 수 있다.
제1 절연층(122)은 애노다이즈 알루미늄 산화물층일 수 있다. 예시적인 공정에서, 기판(110) 상에 알루미늄을 사용하여 도전층(도시되지 않음)을 형성한 후, 상기 도전층이 형성된 기판(110)을 애노다이징 용액(anodizing solution)에 담근 후 소정의 전압을 인가하여 상기 도전층을 제1 절연층(122)으로 변환시킬 수 있다. 예를 들어, 상기 애노다이징 용액은 약 0.3 M의 황산 용액일 수 있으나, 상기 애노다이징 용액의 종류가 이에 한정되는 것은 아니다. 또한, 이러한 애노다이징 공정은 복수 회 반복될 수 있다. 예시적인 실시예들에 있어서, 형성된 제1 절연층(122)은 나노 포어(nanopore) 구조를 가질 수 있다. 제1 절연층(122)의 상기 나노포어의 사이즈 및 두께는 상기 애노다이징 공정의 온도, 인가된 전압, 애노다이징 용액의 종류 등에 따라 조절할 수 있다.
예시적인 실시예들에 있어서, 제1 절연층(122)의 두께는 약 50 nm 내지 5 마이크로미터일 수 있다. 제1 절연층(122)은 캐비티(115) 내벽 및 기판(110) 상면 상에 컨포말하게 형성될 수 있다.
도시되지는 않았지만, 제1 절연층(122)을 형성하기 전에, 기판(110) 상에 예를 들어 티타늄을 사용하여 접착층(adhesion layer)(도시되지 않음)을 더 형성할 수 있다. 상기 접착층은 기판(110)과 제1 절연층(122) 사이의 부착력을 향상시킬 수 있고, 또한 제1 절연층(122)의 애노다이징 공정 속도를 증가시킬 수 있다.
도 2c를 참조하면, 제1 절연층(122) 상에 제2 절연층(124)을 형성할 수 있다. 제2 절연층(124)은 실리콘 산화물 또는 실리콘 산질화물을 사용하여 형성될 수 있으나, 제2 절연층(124)의 물질이 이에 한정되는 것은 아니다. 제2 절연층(124)은 예를 들어, 50 nm 내지 5 마이크로미터의 두께로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 절연층(124)은 물리 기상 증착(physical vapor deposition, PVD) 공정, 화학 기상 증착(chemical vapor deposition, CVD) 공정 또는 스퍼터링(sputtering) 공정 등에 의해 형성될 수 있다. 예를 들어, 제2 절연층(124)은 플라즈마 증대 CVD(plasma enhanced CVD, PECVD) 공정을 사용하여 형성될 수 있다.
한편, 제1 절연층(122) 및 제2 절연층(124)의 적층 구조를 절연층 구조물(120)로 정의할 수 있다. 제1 절연층(122)은 기판(110)으로부터 상부에 형성되는 발광 소자(160)와의 전기적 절연을 위한 소자 분리층(device isolation layer)으로 기능할 수 있다. 제1 절연층(122)은 전기 비저항이 우수한 절연 물질이므로, 제2 절연층(124)의 두께가 크지 않더라도 기판(110)으로부터 상부에 형성되는 구성요소들을 효과적으로 전기적으로 절연시킬 수 있다. 따라서, 제1 절연층(122)을 형성하지 않고 기판(110) 상에 직접 실리콘 산화물층을 형성하는 경우에 비하여 상기 실리콘 산화물층의 두께가 감소할 수 있어, 공정 비용이 절감될 수 있고, 공정이 용이해질 수 있다. 또한, 제1 절연층(122)은 기판(110)과 제2 절연층(124) 사이의 접착층(adhesion layer)으로 작용하여, 기판(110)의 러프니스(roughness)가 크더라도 제2 절연층(124)이 리프트되지 않고 균일하게 부착될 수 있도록 할 수 있다.
제1 절연층(122)은 기판(110)의 러프니스를 감소시켜주는 버퍼층 역할을 할 수 있고, 이에 따라 제2 절연층(124)의 두께를 적게 형성할 수 있다. 따라서, 제2 절연층(124)의 두께가 크지 않더라도 기판(110)으로부터 상부에 형성되는 구성요소들을 효과적으로 전기적으로 절연시킬 수 있다. 제1 절연층(122)을 형성하지 않고 기판(110) 상에 직접 실리콘 산화물층을 형성하는 경우에 비하여 상기 실리콘 산화물층의 두께가 감소할 수 있어, 공정 비용이 절감될 수 있고, 공정이 용이해질 수 있다.
한편, 본 발명에서 절연층 구조물(120)을 사용하여 기판(110)과 상부의 구성 요소들을 절연시킴에 따라 고주파수 영역에서의 삽입 손실(insertion loss)이 감소될 수 있다. 이에 대하여, 이후에 도 7을 참조로 상세히 설명한다.
도 2d를 참조하면, 기판(110)의 배면 상에 제2 마스크(194)를 형성한다. 즉, 이에 따라, 기판(110)의 일 면 상에는 절연층 구조물(120)이 형성되고, 기판(110)의 타 면 상에는 제2 마스크(194)가 배치될 수 있다. 제2 마스크(194)에는 복수의 개구들(194a)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 마스크(194)는 포토레지스트 패턴일 수 있고, 이와는 달리 실리콘 산화물, 실리콘 질화물, 또는 실리콘 카바이드 등을 포함하는 하드 마스크일 수도 있다.
도 2e를 참조하면, 제2 마스크(194)를 식각 마스크로 사용하여 기판(110) 및 절연층 구조물(120)을 식각함으로써 기판(110)과 절연층 구조물(120)을 관통하는 비아홀(117)을 형성할 수 있다. 예시적인 실시예들에 있어서, 비아홀(117)은 캐비티 바닥부(115b)와 수직하게 오버랩되도록 형성될 수 있다. 특히, 복수의 캐비티들(115) 각각에 대하여 적어도 하나의 비아홀(117)이 형성될 수 있다. 도 2e에 도시된 것과 같이 캐비티 바닥부(115b)와 오버랩되는 위치에 복수 개의 비아홀들(117)이 소정의 간격으로 이격되어 배열될 수 있다.
예시적인 실시예들에 있어서, 비아홀(117)의 수평 단면은 원형, 직사각형, 정사각형, 타원형 등 다양한 형상으로 형성될 수 있으나, 비아홀(117)의 수평 단면이 이에 한정되는 것은 아니다. 비아홀(117)은 약 25 ㎛ 내지 약 100 ㎛의 폭을 가질 수 있다. 비아홀(117)의 폭이 너무 작은 경우 후속 공정에서 비아홀(117)을 매립하기 어려울 수 있고, 비아홀(117) 내부에 보이드 등이 형성될 수 있다. 비아홀(117)의 폭이 너무 큰 경우, 상부에 형성되는 도전 패턴(도시되지 않음)과의 접착력이 저하될 수 있다.
이후, 제2 마스크(194)를 제거할 수 있다.
도 2f를 참조하면, 기판(110)의 배면 및 비아홀(117)의 측벽 상에 제1 시드층(182)을 형성할 수 있다. 제1 시드층(182)은 예를 들어 티타늄 및/또는 금을 사용하여 스퍼터링 공정에 의해 형성될 수 있다. 제1 시드층(182)은 소정의 두께로 비아홀 측벽 상에 컨포말하게 형성되어 비아홀(117)을 완전히 매립하지 않을 수 있다.
이후, 제1 시드층(182) 상에 구리 또는 금, 또는 이들의 조합을 사용하여 비아홀(117)을 매립하는 서멀 비아(140)와 기판(110)의 배면을 덮는 방열층(150)을 형성할 수 있다. 예를 들어, 서멀 비아는 비아홀(117)을 완전히 매립하도록 형성되며, 방열층(150)은 약 1 ㎛ 내지 약 5 ㎛의 두께로 형성될 수 있다.
한편, 서멀 비아(140)는 기판(110)과 절연층 구조물(120)을 관통하도록 형성될 수 있다. 이에 따라, 캐비티 바닥부(115b)로부터 기판(110)의 배면까지 서멀 비아(140)가 연결되는 구조가 형성될 수 있다.
상기 서멀 비아(140)와 방열층(150)을 형성하기 위한 공정은 전해 도금 공정(electroplating process) 또는 무전해 도금 공정(electroless plating process)일 수 있다. 또한, 서멀 비아(140)와 방열층(150)을 형성하기 위한 공정은 동일한 공정에서 수행되어 서멀 비아(140)와 방열층(150)이 일체로 형성될 수 있다.
예시적인 실시예들에 있어서, 서멀 비아(140)와 방열층(150)은 구리층 및 금층의 적층 구조로 형성될 수 있다. 이 때, 구리층 및 금층의 두께는 발광 소자 패키지(100)의 설계에 따라 달라질 수 있다. 예를 들어, 구리층의 두께가 큰 경우, 구리의 열전도율이 높아 방열 특성이 우수할 수 있다. 또한, 금층의 두께가 큰 경우, 상부에 형성되는 도전 패턴과의 접합 특성이 우수할 수 있다.
도 2g를 참조하면, 절연층 구조물(120) 상에 제2 시드층(184)이 형성될 수 있다. 이때, 제2 시드층(184)은 캐비티 바닥부(115b)에 노출된 서멀 비아(140) 상면과 접촉하도록 형성될 수 있다. 제2 시드층(184)은 예를 들어 티타늄 및/또는 금을 사용하여 스퍼터링 공정에 의해 형성될 수 있다.
이후, 제2 시드층(184) 상에 제3 마스크(196)를 형성할 수 있다. 제3 마스크(196)는 캐비티(115)가 형성되지 않은 기판(110)의 상면 부분에 형성될 수 있다. 이에 따라, 제3 마스크(196)는 각각의 캐비티(115) 부분의 제2 시드층(184) 상면을 노출시킬 수 있다.
이후, 상부에 제3 마스크(196)가 형성되지 않은 제2 시드층(184) 부분 상에 제1 도전층(132)을 형성할 수 있다. 제1 도전층(132)은 소정의 두께로 캐비티(115)의 내벽 상에 컨포말하게 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 도전층(132)을 형성하기 위한 공정은 전해 도금 공정 또는 무전해 도금 공정일 수 있다. 다른 실시예들에 있어서, 제1 도전층(132)을 형성하기 위한 공정은 스퍼터링 공정, 또는 전자빔 증발 공정(e-beam evaporation process)일 수 있다. 제1 도전층(132)은 예를 들어 구리, 니켈 또는 금, 또는 이들의 조합을 사용하여 형성될 수 있다.
도 2h를 참조하면, 제3 마스크(196)를 제거할 수 있다.
이후, 제1 도전층(132) 및 제2 시드층(184) 상에 예비 제3 시드층(186a)을 형성할 수 있다. 예비 제3 시드층(186a)은 예를 들어 티타늄 및/또는 금을 사용하여 스퍼터링 공정에 의해 형성될 수 있다.
이후, 인접한 제1 도전층들(132) 사이의 예비 제3 시드층(186a) 상에 제4 마스크(198)를 형성할 수 있다. 제4 마스크(198)는 인접한 제1 도전층들(132) 사이의 간격보다 작은 폭을 갖도록 형성되어, 제4 마스크가 제1 도전층(132)과 접촉하지 않으며, 이에 따라, 제1 도전층(132)의 측면들이 노출될 수 있다.
이후, 제4 마스크(198)를 제거할 수 있다.
도 2i를 참조하면, 제1 도전층(132)의 상면과 측면을 커버하는 제2 도전층(134)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 도전층(134)은 니켈, 금 또는 은, 또는 이들의 조합을 사용하여 형성할 수 있다. 예를 들어, 제2 도전층(134)은 니켈, 금 및 은의 3층 구조로 형성할 수 있다. 제2 도전층(134)을 형성하기 위한 공정은 전해 도금 공정, 또는 무전해 도금 공정일 수 있다.
제1 도전층(132) 및 제1 도전층(132)의 상면과 측면을 커버하는 제2 도전층(134)을 포함하는 도전 패턴(130)이 형성된다. 제2 도전층(134)은 제1 도전층(132)의 측벽이 노출되는 것을 방지하는 보호막 역할을 할 수 있다. 예를 들어, 제1 도전층(132)이 구리를 포함할 때, 제1 도전층(132)의 측벽이 공기 중에 노출되는 경우 산화되거나 부식되어 전도도가 저하되거나 리프팅되는 문제가 발생할 수 있다. 그러나, 제2 도전층(134)이 제1 도전층(132)의 상면 및 측면을 커버함에 따라, 제1 도전층(132)이 공기 중에 노출되어 산화되는 것을 방지할 수 있고, 이에 따라 도전 패턴(130)의 산화 또는 리프팅에 의한 발광 소자 패키지(100)의 신뢰성 저하를 방지할 수 있다.
도 2j를 참조하면, 인접한 제2 도전층들(134) 사이에 노출된 예비 제3 시드층(도 2i의 186a)이 제거되어, 제3 시드층(186)이 형성될 수 있다. 제3 시드층(186)의 측면은 도전 패턴(130) 하부에서 도전 패턴(130)의 측면과 서로 정렬될(aligned) 수 있다. 이에 따라, 복수의 캐비티들(115) 각각의 상부에 형성된 복수의 도전 패턴들(130) 각각이 인접한 도전 패턴(130)으로부터 전기적으로 분리될 수 있다. 예를 들어, 인접한 제2 도전층들(134) 사이에 노출된 예비 제3 시드층(186a) 부분을 제거하기 위한 공정은 반응성 이온 식각 공정일 수 있다.
각각의 캐비티(115) 내에 발광 소자 실장 영역(110A)이 형성될 수 있다. 발광 소자 실장 영역(110A)은 캐비티(115)의 바닥부에 의해 정의될 수 있고, 발광 소자 실장 영역(110A)에는 도전 패턴(130)이 소정의 두께로 형성될 수 있다.
도 1b를 다시 참조하면, 발광 소자(160)이 발광 소자 실장 영역(110A) 내의 도전 패턴(130) 상에 실장될 수 있다.
이후, 발광 소자(160) 상부의 캐소드(도시되지 않음) 및 애노드(도시되지 않음)를 본딩 와이어(172)에 의해 도전 패턴(130)에 연결할 수 있다.
기판(110) 상에 발광 소자(160)를 덮는 형광층(174)를 형성할 수 있다.
이에 따라 발광 소자 패키지(100)가 완성될 수 있다.
본 발명에 따른 발광 소자 패키지(100)의 제조 방법에서, 실리콘 기판의 결정 방향에 따른 식각 선택비를 이용한 습식 식각 공정을 수행함으로써, 실리콘의 (100) 면에 평행한 캐비티 바닥부(115b) 및 실리콘의 (111) 면에 평행한 캐비티 측벽부(115s)를 구비하는 캐비티(115)를 형성할 수 있다. 따라서, 캐비티(115)를 형성하기 위한 공정이 용이하고, 제조 비용이 감소할 수 있다. 또한, 애노다이즈 알루미늄 산화물층 및 실리콘 산화물층을 포함하는 절연층 구조물(120)을 형성함으로써, 절연층 구조물(120)의 두께가 작더라도 우수한 소자 분리 효과를 구현할 수 있다. 따라서, 절연층 구조물(120)을 두껍게 형성하기 위하여 필요한 제조 비용을 절감할 수 있다. 기판(110)에 복수 개의 비아홀들(117)을 매립하는 서멀 비아(140)와 방열층(150)을 동일한 공정을 사용하여 형성함으로써, 서멀 비아(140)와 방열층(150)이 일체로 형성되어 발광 소자 패키지(100)의 방열 특성을 향상시킬 수 있다. 또한, 애노다이즈 알루미늄 산화물층의 열전도도(thermal conductivity)가 실리콘 산화물층의 열전도도보다 약 30배 이상 크므로, 절연층 구조물(120)을 구비한 발광 소자 패키지(100)의 방열 특성을 향상시킬 수 있다.
실험예
1. 방열 특성 시뮬레이션
본 발명의 실시예에 따른 발광 소자 패키지의 구동 조건에서의 방열 특성을 평가하기 위하여 시뮬레이션 테스트를 수행하였다. 시뮬레이션 테스트는 솔리드웍스 2013(Solidworks 2013)을 사용하여 발광 소자들이 3×3의 배열로 실장된 발광 소자 패키지를 모델링하였다. 상기 실장된 발광 소자들이 구동할 때 전체 발광 소자 패키지 내부의 온도 분포를 온도별 색상으로 표시하였다.
도 4a 및 도 4b는 비교예에 따른 발광 소자 패키지의 온도 분포를 나타낸 단면도 및 평면도이다. 도 5a 및 도 5b는 본 발명의 실시예에 따른 발광 소자 패키지의 온도 분포를 나타낸 단면도 및 평면도이다. 또한, 도 6a는 비교예의 발광 소자 패키지의 온도 분포를 나타낸 사시도이고, 도 6b는 본 발명의 실시예에 따른 발광 소자 패키지의 온도 분포를 나타낸 사시도이다. 아래의 표 1에 비교예 및 실시예에 따른 발광 소자 패키지들의 시뮬레이션 모델을 기재하였다.
시뮬레이션 모델
비교예 도 4(a) 및 도 4(b) 실리콘 기판에 서멀 비아 형성되지 않음.
하부에 알루미늄 히트 싱크 부착.
도 6(a) 실리콘 기판에 서멀 비아 형성되지 않음.
알루미늄 히트 싱크 부착하지 않음.
실시예 도 5(a) 및 도 5(b) 실리콘 기판에 서멀 비아 및 방열층이 일체로 형성됨.
하부에 알루미늄 히트 싱크 부착.
도 6(b) 실리콘 기판에 서멀 비아 및 방열층이 일체로 형성됨.
알루미늄 히트 싱크 부착하지 않음.
도 4a 내지 도 5b를 참조하면, 비교예의 경우 발광 소자 패키지의 최대 온도가 37.51℃ 인 반면, 실시예의 경우 발광 소자 패키지의 최대 온도가 37.05℃로 관찰되었다. 도 6a 및 도 6b를 참조하면, 하부에 알루미늄 히트 싱크(heat sink)를 부착하지 않은 경우에 비교예에 따른 발광 소자 패키지는 최대 온도가 57.48℃까지 올라가지만, 본 발명의 실시예에 따른 발광 소자 패키지는 최대 온도가 55.41℃로서, 약 2℃의 온도 감소 효과가 관찰되었다. 따라서, 본 발명의 실시예와 같이 방열층과 서멀 비아가 일체로 형성된 경우 발광 소자 패키지의 방열 특성이 향상되어 발광 소자로부터 발생하는 열을 효과적으로 외부로 방출할 수 있음을 확인할 수 있다.
2. 절연층 구조물의 소자 분리 특성
1) 절연층 구조물의 제조
본 발명의 실시예에 따른 발광 소자 패키지에서 구현하는 절연층 구조물의 소자 분리 특성을 관찰하기 위하여, 하기의 표 2에 기재된 바와 같이 본 발명의 실시예에 따른 절연층 구조물을 제조하였다. 구체적으로, 실리콘 기판 상에 1.0 ㎛의 애노다이즈 알루미늄 산화물층과 1.0 ㎛의 실리콘 산화물층이 적층된 절연층 구조물을 형성하였다. 또한, 이에 대한 비교예로서 실리콘 기판 상에 5.0 ㎛의 실리콘 산화물 단일층을 형성하였다.
제조 조건
비교예 - 기판 상에 5.0 ㎛의 실리콘 산화물 단일층을 형성함.
- 실리콘 산화물층의 두께 5.0 ㎛.
실시예 - 기판 상에 1.0 ㎛의 애노다이즈 알루미늄 산화물층 및 1.0 ㎛의 실리콘 산화물층의 절연층 구조물을 형성.
- 절연층 구조물의 총 두께 2.0 ㎛.
2) 절연층 구조물의 표면 거칠기 평가
본 발명의 실시예에 따른 절연층 구조물에 대하여, 애노다이즈 알루미늄 산화물층 및 실리콘 산화물층 각각의 표면 RMS 거칠기(root mean square roughness)를 측정하였다. 아래의 표 3에 애노다이즈 알루미늄 산화물층 및 실리콘 산화물층의 RMS 거칠기를 기재하였다.
표 3을 참조하면, 기판 상에 형성된 애노다이즈 알루미늄 산화물층은 40.70 nm의 RMS 거칠기를 보이지만, 애노다이즈 알루미늄 산화물층 상에 형성된 실리콘 산화물층은 35.01 nm의 RMS 거칠기를 보였다.
RMS 거칠기 (nm)
애노다이즈 알루미늄 산화물층 40.70 nm
실리콘 산화물층 35.01 nm
3) 삽입 손실(insertion loss)의 평가
본 발명에 따른 절연층 구조물 상에 전송 선로(transmission line)를 형성한 후 스캔 주파수 0 내지 20 GHz 범위에서 삽입 손실을 테스트하였다. 주파수에 따른 삽입 손실 평가 결과는 도 7에 도시하였고, 아래의 표 4에는 5 GHz에서의 비교예와 실시예의 삽입 손실 값을 기재하였다. 도 7 및 표 4를 참조하면, 비교예의 경우에 비하여 실시예의 경우 낮은 삽입 손실값을 나타냄을 확인할 수 있다. 특히, 5 GHz에서의 삽입 손실값을 비교할 때, 실시예는 비교예의 약 1/2 배의 삽입 손실을 보임을 알 수 있다. 단일층의 실리콘 산화물층을 형성한 경우에 비하여 본 발명에 따른 절연층 구조물을 형성한 경우 기판으로부터의 효과적인 소자 분리를 구현할 수 있다. 특히, 본 발명의 실시예에 따른 절연층 구조물에서 애노다이즈 알루미늄 산화물층은 실리콘 산화물층(유전상수 3.9)보다 높은 9.8의 유전상수를 가지며, 이에 따라 고주파 영역에서의 삽입 손실 감소에 기여할 수 있다. 또한, 본 발명에 따른 절연층 구조물의 경우, 절연층 구조물의 두께가 작더라도 우수한 소자 분리 효과를 가질 수 있다.
5.0 GHz에서의 삽입 손실(dB)
비교예 -0.417 dB
실시예 -0.994 dB
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 발광 소자 패키지 110: 기판
110A: 발광 소자 실장 영역 115: 캐비티
117: 비아홀 120: 절연층 구조물
122: 제1 절연층 124: 제2 절연층
130: 도전 패턴 132: 제1 도전층
134: 제2 도전층 140: 서멀 비아
150: 방열층 160: 발광 소자
172: 본딩 와이어 174: 형광층
182: 제1 시드층 184: 제2 시드층
186: 제3 시드층

Claims (13)

  1. 실리콘을 포함하며, 발광 소자 실장 영역이 정의된 기판;
    상기 기판의 제1 면 상에 형성된 절연층 구조물(insulation layer structure);
    상기 절연층 구조물 상에 형성된 도전 패턴;
    상기 발광 소자 실장 영역에서, 상기 기판 및 상기 절연층 구조물을 관통하는 적어도 하나의 서멀 비아(thermal via);
    상기 기판의 제2 면 상에 형성되며, 상기 적어도 하나의 서멀 비아와 일체로 형성된 방열층; 및
    상기 도전 패턴 상에 실장된 발광 소자;를 포함하며,
    상기 절연층 구조물은,
    상기 기판 상에 형성된 애노다이즈 알루미늄 산화물층(anodized aluminum oxide layer); 및
    상기 애노다이즈 알루미늄 산화물층 상의 실리콘 산화물층;을 포함하며,
    상기 방열층은 상기 발광 소자 실장 영역의 전체 면적 상에 배치되는 것을 특징으로 하는 발광 소자 패키지.
  2. 제1항에 있어서,
    상기 적어도 하나의 서멀 비아는 티타늄, 구리 및 금으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 발광 소자 패키지.
  3. 삭제
  4. 제1항에 있어서,
    상기 애노다이즈 알루미늄 산화물층은 상기 발광 소자와 상기 기판을 전기적으로 분리시키는 소자 분리층(device isolation layer)으로 작용하는 것을 특징으로 하는 발광 소자 패키지.
  5. 제1항에 있어서, 상기 상기 도전 패턴은,
    상기 절연층 구조물 상에 형성된 제1 도전층; 및
    상기 제1 도전층 전체 상면 및 측벽을 커버하는 제2 도전층;을 포함하는 것을 특징으로 하는 발광 소자 패키지.
  6. 제5항에 있어서,
    상기 제1 도전층은 구리, 니켈 및 금으로부터 선택된 적어도 하나를 포함하며,
    상기 제2 도전층은 니켈, 금 및 은으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 발광 소자 패키지.
  7. 제1항에 있어서,
    상기 기판은,
    상기 기판의 제1 면으로부터 소정의 깊이로 리세스되며, 바닥부 및 측벽부를 포함하는 캐비티를 포함하며,
    상기 발광 소자 실장 영역이 상기 캐비티의 상기 바닥부에 의해 정의되는 것을 특징으로 하는 발광 소자 패키지.
  8. 제7항에 있어서,
    상기 캐비티의 바닥부는 상기 기판의 결정학적 (100) 면과 동일한 방향으로 배열되고,
    상기 캐비티의 측벽부는 상기 기판의 결정학적 (111) 면과 동일한 방향으로 배열된 것을 특징으로 하는 발광 소자 패키지.
  9. 복수 개의 발광 소자 실장 영역들이 정의된 기판;
    상기 기판의 제1 면 상에 형성된 절연층 구조물;
    상기 절연층 구조물 상에서 상기 복수 개의 발광 소자 실장 영역들 내에 각각 형성된 복수 개의 도전 패턴들;
    상기 복수 개의 발광 소자 실장 영역들 내에 각각 형성된 복수 개의 서멀 비아들;
    상기 기판의 제2 면 상에서 상기 복수 개의 서멀 비아들과 일체로 형성되며, 상기 복수 개의 발광 소자 실장 영역들의 전체 면적 상에 배치되는 방열층; 및
    상기 복수 개의 도전 패턴들 상에 각각 실장된 복수 개의 발광 소자들;을 포함하며,
    상기 복수 개의 발광 소자들 중 적어도 두 개는 직렬 연결되고,
    상기 절연층 구조물은,
    상기 기판 상에 형성된 애노다이즈 알루미늄 산화물층(anodized aluminum oxide layer); 및
    상기 애노다이즈 알루미늄 산화물층 상의 실리콘 산화물층;을 포함하는 것을 특징으로 하는 발광 소자 패키지.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
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