KR101529000B1 - Thin film transistor, method for producing same, display device, image sensor, x-ray sensor, and x-ray digital imaging device - Google Patents

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Abstract

박막 트랜지스터는, 게이트 전극과, 상기 게이트 전극과 접하는 게이트 절연막과, In (x) Zn (1-x) O (y) (0.4 ≤ x ≤ 0.5, y > 0) 로 나타내는 제 1 영역 및 In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0) 로 나타내고, 상기 게이트 전극에 대해 상기 제 1 영역보다 멀리 위치하는 제 2 영역을 포함하며, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층과, 서로 이간하여 배치되어 있고, 상기 산화물 반도체층을 개재하여 도통 가능한 소스 전극 및 드레인 전극을 갖는다.The thin film transistor includes a gate electrode, a gate insulating film in contact with the gate electrode, a first region represented by In (x) Zn (1-x) O (y) (0.4 ≦ x ≦ 0.5, y> (a) a Ga (b) Zn (c) O (d) (b / (a + b)> 0.250, c> 0, d> 0) And an oxide semiconductor layer which is disposed opposite to the gate electrode via the gate insulating film and which is disposed apart from the gate electrode and has a source electrode and a drain electrode that can be made conductive through the oxide semiconductor layer.

Description

박막 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서, X 선 센서 그리고 X 선 디지털 촬영 장치{THIN FILM TRANSISTOR, METHOD FOR PRODUCING SAME, DISPLAY DEVICE, IMAGE SENSOR, X-RAY SENSOR, AND X-RAY DIGITAL IMAGING DEVICE}TECHNICAL FIELD [0001] The present invention relates to a thin film transistor and a manufacturing method thereof, a display device, an image sensor, an X-ray sensor, and an X-ray digital photographing apparatus }

본 발명은, 박막 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서, X 선 센서 그리고 X 선 디지털 촬영 장치에 관한 것이다.The present invention relates to a thin film transistor, a manufacturing method thereof, a display device, an image sensor, an X-ray sensor, and an X-ray digital photographing apparatus.

최근, In-Ga-Zn-O 계 (이하, IGZO 라고 칭한다) 의 산화물 반도체 박막을 활성층 (채널층) 에 사용한 박막 트랜지스터의 연구 개발이 활발하다. 산화물 반도체 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내며, 또한 가시광에 투명한 점에서, 플라스틱판이나 필름 등의 기판 상에 플렉시블한 박막 트랜지스터를 형성하는 것이 가능하다.In recent years, research and development of thin film transistors using an oxide semiconductor thin film of an In-Ga-Zn-O system (hereinafter referred to as IGZO) as an active layer (channel layer) have been actively conducted. The oxide semiconductor thin film can form a flexible thin film transistor on a substrate such as a plastic plate or a film because the oxide semiconductor thin film can be formed at a low temperature, exhibits higher mobility than amorphous silicon, and is transparent to visible light.

여기서, 표 1 에 각종 트랜지스터 특성의 전계 효과 이동도나 프로세스 온도 등을 비교한 것을 나타낸다.Table 1 shows the comparison of the field effect mobility and the process temperature of various transistor characteristics.

Figure 112013116020682-pct00001
Figure 112013116020682-pct00001

표 1 에 나타내는 바와 같이, 활성층이 폴리실리콘인 박막 트랜지스터는 100 ㎠/Vs 정도의 이동도를 얻는 것이 가능하지만, 프로세스 온도가 450 ℃ 이상으로 매우 높기 때문에, 내열성이 높은 기판에 밖에 형성할 수 없어, 염가, 대면적, 플렉시블화에는 적합하지 않다. 또, 활성층이 아모르퍼스 실리콘인 박막 트랜지스터는 300 ℃ 정도의 비교적 저온에서 형성 가능하기 때문에, 기판의 선택성은 폴리실리콘에 비해 넓지만, 겨우 1 ㎠/Vs 정도의 이동도 밖에 얻을 수 없어 고정세한 디스플레이 용도에는 적합하지 않다. 한편, 저온 성막이라는 관점에서는 활성층이 유기물인 박막 트랜지스터는 100 ℃ 이하에서의 형성이 가능하기 때문에, 내열성이 낮은 플라스틱 필름 기판 등을 사용한 플렉시블 디스플레이 용도 등에의 응용이 기대되고 있지만, 이동도는 아모르퍼스 실리콘과 동일한 정도의 결과 밖에 얻어지지 않았다.As shown in Table 1, the thin film transistor whose active layer is polysilicon can obtain a mobility of about 100 cm 2 / Vs, but since the process temperature is as high as 450 ° C or more, it can be formed only on a substrate having high heat resistance , It is not suitable for low cost, large area, and flexibility. Since the thin film transistor in which the active layer is amorphous silicon can be formed at a relatively low temperature of about 300 캜, the selectivity of the substrate is wider than that of polysilicon, but only a mobility of about 1 cm 2 / Vs can be obtained, Not suitable for display applications. On the other hand, from the viewpoint of low-temperature film formation, a thin film transistor in which an active layer is an organic material can be formed at 100 DEG C or less. Therefore, application to a flexible display using a plastic film substrate or the like with low heat resistance is expected. Only the same results as silicon were obtained.

예를 들어, 일본 공개특허공보 2010-21555호에서는, 활성층으로서 게이트 전극에 가까운 측에 IZO, ITO, GZO, 또는 AZO 의 산화물을 함유하는 고이동도층을 배치하고, 게이트 전극으로부터 먼 측에는 Zn 을 함유하는 산화물층을 배치하는 박막 트랜지스터가 개시되어 있다.For example, in JP-A-2010-21555, a high mobility layer containing an oxide of IZO, ITO, GZO, or AZO is disposed as an active layer near the gate electrode, and Zn And an oxide layer containing an oxide layer is disposed.

일본 공개특허공보 2009-170905호에서는, 적어도 게이트 배선 상에 비정질 실리콘을 함유하는 제 1 반도체 패턴과, Ga, In, Zn, Sn, Co, Ti, 및 Mg 중 적어도 1 개의 원소와 산소 원소 O 를 함유하는 제 2 반도체 패턴을 함유하는 표시 기판이 개시되어 있다.Japanese Unexamined Patent Application Publication No. 2009-170905 discloses a semiconductor device comprising a first semiconductor pattern containing at least a first amorphous silicon and at least one element of Ga, In, Zn, Sn, Co, Ti, And a second semiconductor pattern containing a second semiconductor pattern.

일본 공개특허공보 2010-161339호에서는, 적어도 반도체층과 상기 반도체층에 대해 게이트 절연층을 개재하여 형성된 게이트 전극을 구비한 전계 효과형 트랜지스터로서, 상기 반도체층은, Zn 또는 In 에서 선택되는 적어도 1 개의 원소를 함유하는 제 1 아모르퍼스 산화물 반도체층과, Ge 또는 Si 에서 선택되는 적어도 1 개의 원소와, Zn 또는 In 에서 선택되는 적어도 1 개의 원소를 함유하는 제 2 아모르퍼스 산화물 반도체층을 포함하는 전계 효과형 트랜지스터가 개시되어 있다.JP-A-2010-161339 discloses a field-effect transistor having at least a semiconductor layer and a gate electrode formed with a gate insulating layer interposed between the semiconductor layer and the semiconductor layer, wherein the semiconductor layer is made of at least one And a second amorphous oxide semiconductor layer containing at least one element selected from Ge or Si and at least one element selected from Zn or In, An effect transistor is disclosed.

또, K. Koike et al., Applied Physics Letters, 87 (2005) 112106 에서는, 전자 친화력이 상이한 ZnO 와 ZnMgO 를 접합함으로써, 캐리어 주행층이 단일 양자 우물이 되는 헤테로 구조 전계 효과 트랜지스터가 개시되어 있다.K. Koike et al., Applied Physics Letters, 87 (2005) 112106 discloses a hetero-structure field effect transistor in which the carrier traveling layer becomes a single quantum well by bonding ZnO and ZnMgO with different electron affinities.

일본 공개특허공보 2010-21555호에 개시되어 있는 박막 트랜지스터에서는, 오프 전류값이 높고, 대기 중 (Vg = 0 V) 의 전력 소비가 크다.In the thin film transistor disclosed in Japanese Laid-Open Patent Publication No. 2010-21555, the off current value is high and the power consumption in the atmosphere (Vg = 0 V) is large.

일본 공개특허공보 2009-170905호에 개시되어 있는 표시 기판에서는, 양자 우물부인 캐리어 주행층에 산화물 반도체와 비교하여 1 자릿수 정도 이동도가 낮은 비정질 실리콘을 사용하고 있기 때문에, 충분한 이동도가 얻어지지 않는다.In the display substrate disclosed in Japanese Patent Application Laid-Open No. 2009-170905, amorphous silicon having a mobility lower by one digit than the oxide semiconductor is used for the carrier traveling layer, which is a quantum well portion, so that sufficient mobility can not be obtained .

일본 공개특허공보 2010-161339호에 개시되어 있는 박막 트랜지스터에서는, 오프 전류값이 높아지는 경우가 있어, 저소비 전력으로 하기에는 불충분하다.In the thin film transistor disclosed in Japanese Unexamined Patent Application Publication No. 2002-161339, the off current value is sometimes increased, and it is not sufficient to reduce the power consumption.

또, K. Koike et al., Applied Physics Letters, 87 (2005) 112106 에서는, 고이동도를 얻기 위해서, 분자선 에피택시법 (MBE 법) 에 의한 에피택셜 성장에 의해, 헤테로 구조 전계 효과 트랜지스터 (HEMT) 를 제조하고 있어, 기판과 반도체막층의 격자 부정합을 매우 작게할 필요가 있다. 그 때문에 기판 온도를 700 ℃ 초과로 가열할 필요가 있어, 기재의 선택성을 현저하게 저하시킨다.In K. Koike et al., Applied Physics Letters, 87 (2005) 112106, a hetero structure field effect transistor (HEMT) is formed by epitaxial growth by molecular beam epitaxy (MBE) ), And it is necessary to make the lattice mismatch between the substrate and the semiconductor film layer very small. Therefore, it is necessary to heat the substrate to a temperature higher than 700 ° C, and the selectivity of the substrate is remarkably lowered.

즉, 저온에서 (예를 들어 400 ℃ 이하), 고이동도 (예를 들어 30 ㎠/Vs 이상) 와 노멀리 오프를 양립하는 것은 곤란하였다.That is, it is difficult to achieve both high mobility (for example, 30 cm 2 / Vs or more) and normally off at a low temperature (for example, 400 ° C or less).

본 발명은, 400 ℃ 이하에서도 제조 가능하고, 30 ㎠/Vs 이상의 높은 전계 효과 이동도와, 노멀리 오프가 되는 낮은 오프 전류를 양립하는 박막 트랜지스터 및 그 제조 방법, 그리고 낮은 소비 전력에 의해 양호한 특성을 나타내는 표시 장치, 이미지 센서, X 선 센서 및 X 선 디지털 촬영 장치를 제공하는 것을 목적으로 한다.The present invention relates to a thin film transistor which can be manufactured at a temperature of 400 DEG C or lower and has a high field effect mobility of 30 cm < 2 > / Vs or more and a low off current to be turned off, and a manufacturing method thereof. An image sensor, an X-ray sensor, and an X-ray digital photographing apparatus.

상기 목적을 달성하기 위해 이하의 발명이 제공된다.In order to achieve the above object, the following invention is provided.

<1> 게이트 전극과,&Lt; 1 >

상기 게이트 전극과 접하는 게이트 절연막과,A gate insulating film in contact with the gate electrode,

In (x) Zn (1-x) O (y) (0.4 ≤ x ≤ 0.5, y > 0) 로 나타내는 제 1 영역 및 In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0) 로 나타내고, 상기 게이트 전극에 대해 상기 제 1 영역보다 멀리 위치하는 제 2 영역을 포함하며, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층과,A first region represented by In (x) Zn (1-x) O (y) (0.4 ≦ x ≦ 0.5, y> 0) (a + b) > 0.250, c > 0, d > 0), and a second region located farther than the first region with respect to the gate electrode, An oxide semiconductor layer disposed,

서로 이간하여 배치되어 있고, 상기 산화물 반도체층을 개재하여 도통 가능한 소스 전극 및 드레인 전극A source electrode and a drain electrode which are electrically connected to each other via the oxide semiconductor layer,

을 갖는 박막 트랜지스터.Lt; / RTI &gt;

<2> 상기 제 2 영역은 b/(a + b) ≤ 0.875 로 나타내는 <1> 에 기재된 박막 트랜지스터.&Lt; 2 > The thin film transistor according to < 1 >, wherein b / (a + b)

<3> 상기 제 2 영역의 막두께는 10 ㎚ 초과 70 ㎚ 미만인 <1> 또는 <2> 에 기재된 박막 트랜지스터.<3> The thin film transistor according to <1> or <2>, wherein the film thickness of the second region is more than 10 nm but less than 70 nm.

<4> 상기 산화물 반도체층은 비정질인 <1> ∼ <3> 중 어느 하나에 기재된 박막 트랜지스터.<4> The thin film transistor according to any one of <1> to <3>, wherein the oxide semiconductor layer is amorphous.

<5> 상기 박막 트랜지스터가 보텀 게이트-톱 콘택트형 또는 톱 게이트-보텀 콘택트형인 <1> ∼ <4> 중 어느 하나에 기재된 박막 트랜지스터.<5> The thin film transistor according to any one of <1> to <4>, wherein the thin film transistor is a bottom gate-top contact type or a top gate-bottom contact type.

<6> 상기 제 1 영역을, 성막실 내를 제 1 산소 분압/아르곤 분압비로 하여 스퍼터법에 의해 성막하는 공정과,<6> The method according to any one of <1> to <6>, wherein the first region is formed by a sputtering method at a first oxygen partial pressure /

상기 제 2 영역을, 성막실 내를 제 2 산소 분압/아르곤 분압비로 하여 스퍼터법에 의해 성막하는 공정The second region is formed by a sputtering method at a second oxygen partial pressure / an argon partial pressure ratio in the deposition chamber

을 갖는 <1> ∼ <5> 중 어느 하나에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법.Wherein the thin film transistor is fabricated by the method according to any one of < 1 > to < 5 >.

<7> 상기 제 1 영역을 스퍼터법에 의해 성막하는 공정과,&Lt; 7 > a step of forming the first region by a sputtering method;

상기 제 2 영역을 스퍼터법에 의해 성막하는 공정과,A step of forming the second region by a sputtering method,

상기 제 1 영역의 성막 중 및/또는 성막 후에, 상기 제 1 영역의 성막면에 산소 라디칼을 조사하는 공정A step of irradiating an oxygen radical to the film formation surface of the first region during film formation and / or after film formation of the first region;

을 갖는 <1> ∼ <5> 중 어느 하나에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법.Wherein the thin film transistor is fabricated by the method according to any one of < 1 > to < 5 >.

<8> 상기 제 1 영역을 스퍼터법에 의해 성막하는 공정과,&Lt; 8 > a step of forming the first region by a sputtering method;

상기 제 2 영역을 스퍼터법에 의해 성막하는 공정과,A step of forming the second region by a sputtering method,

상기 제 1 영역의 성막 중 및/또는 성막 후에, 오존 분위기 중에서 상기 제 1 영역의 성막면에 자외선을 조사하는 공정A step of irradiating ultraviolet rays onto the film formation surface of the first region in the ozone atmosphere during and / or after the film formation of the first region

을 갖는 <1> ∼ <5> 중 어느 하나에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법.Wherein the thin film transistor is fabricated by the method according to any one of < 1 > to < 5 >.

<9> 상기 제 1 영역을 성막하는 공정 및 상기 제 2 영역을 성막하는 공정 사이에서, 산화물 반도체층을 대기에 노출시키지 않는 <6> ∼ <8> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.<9> A method of manufacturing a thin film transistor according to any one of <6> to <8>, wherein the oxide semiconductor layer is not exposed to the atmosphere between the step of forming the first region and the step of forming the second region.

<10> 상기 제 1 영역 및 상기 제 2 영역을 성막한 후, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는 <6> ∼ <9> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.<10> A method of manufacturing a thin film transistor according to any one of <6> to <9>, wherein the first region and the second region are formed and then post annealing is performed at a temperature of 300 ° C. or higher.

<11> <1> ∼ <5> 중 어느 하나에 기재된 박막 트랜지스터를 구비한 표시 장치.<11> A display device comprising the thin film transistor according to any one of <1> to <5>.

<12> <1> ∼ <5> 중 어느 하나에 기재된 박막 트랜지스터를 구비한 이미지 센서.<12> An image sensor comprising the thin film transistor according to any one of <1> to <5>.

<13> <1> ∼ <5> 중 어느 하나에 기재된 박막 트랜지스터를 구비한 X 선 센서.&Lt; 13 > An X-ray sensor comprising the thin film transistor according to any one of < 1 >

<14> <13> 에 기재된 X 선 센서를 구비한 X 선 디지털 촬영 장치.&Lt; 14 > An X-ray digital photographing apparatus having an X-ray sensor according to any one of the items <13>.

<15> 동화상 촬영이 가능한 <14> 에 기재된 X 선 디지털 촬영 장치.&Lt; 15 > An X-ray digital photographing apparatus according to < 14 >

본 발명에 의하면, 400 ℃ 이하에서 제조 가능하고, 30 ㎠/Vs 이상의 높은 전계 효과 이동도와, 노멀리 오프가 되는 낮은 오프 전류를 양립하는 박막 트랜지스터 및 그 제조 방법, 그리고 낮은 소비 전력에 의해 양호한 특성을 나타내는 표시 장치, 이미지 센서, 및 X 선 센서를 제공할 수 있다.According to the present invention, it is possible to provide a thin film transistor which can be manufactured at a temperature of 400 DEG C or less, high field effect mobility of 30 cm &lt; 2 &gt; / Vs or more and a low off current to be turned off, and a manufacturing method thereof, An image sensor, and an X-ray sensor.

도 1 은 본 발명에 관련된 박막 트랜지스터의 일례 (보텀 게이트-톱 콘택트형) 의 구성을 나타내는 개략도이다.
도 2 는 본 발명에 관련된 박막 트랜지스터의 일례 (톱 게이트-보텀 콘택트형) 의 구성을 나타내는 개략도이다.
도 3 은 실시형태의 액정 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 4 는 도 3 의 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 5 는 실시형태의 유기 EL 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 6 은 도 5 의 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 7 은 실시형태의 X 선 센서 어레이의 일부분을 나타내는 개략 단면도이다.
도 8 은 도 7 의 X 선 센서 어레이의 전기 배선의 개략 구성도이다.
도 9 는 제 1 영역의 조성 변조에 의한 Vg-Id 특성의 변화를 나타내는 도면이다.
도 10 은 제 1 영역의 조성 변조에 의한 이동도 및 오프 전류값을 나타내는 도면이다.
도 11 은 스트레스 시간에 대한 임계값 시프트 (ΔVth) 의 변화를 나타내는 도면이다.1 is a schematic diagram showing the structure of an example (bottom gate-top contact type) of a thin film transistor according to the present invention.
2 is a schematic diagram showing the structure of an example of a thin film transistor (top gate-bottom contact type) related to the present invention.
3 is a schematic cross-sectional view showing a part of the liquid crystal display device of the embodiment.
4 is a schematic configuration diagram of the electric wiring of the liquid crystal display device of Fig.
5 is a schematic cross-sectional view showing a part of the organic EL display device according to the embodiment.
6 is a schematic configuration diagram of an electric wiring of the organic EL display device of Fig.
7 is a schematic cross-sectional view showing a part of the X-ray sensor array of the embodiment.
Fig. 8 is a schematic configuration diagram of the electric wiring of the X-ray sensor array of Fig. 7;
Fig. 9 is a diagram showing a change in the Vg-Id characteristic due to the composition modulation of the first region. Fig.
10 is a diagram showing mobility and off current values by composition modulation in the first region.
11 is a diagram showing a change in the threshold shift (? Vth) with respect to the stress time.

이하, 첨부된 도면을 참조하면서, 본 발명의 실시형태에 관련된 박막 트랜지스터 및 그 제조 방법, 그리고 본 발명의 실시형태에 관련된 박막 트랜지스터를 구비한 표시 장치, 센서 및 X 선 센서 (디지털 촬영 장치) 에 대해 구체적으로 설명한다. 또한, 도면 중, 동일하거나 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 부여하여 적절히 설명을 생략한다. BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a thin film transistor, a method of manufacturing the same, and a display device, a sensor and an X-ray sensor (digital photographing apparatus) provided with a thin film transistor according to an embodiment of the present invention will be described with reference to the accompanying drawings Will be described in detail. In the drawings, members (components) having the same or corresponding functions are denoted by the same reference numerals, and a description thereof will be omitted.

<박막 트랜지스터><Thin Film Transistor>

본 발명의 박막 트랜지스터 (적절히 「TFT」 로 기재한다) 는, 게이트 전극과, 상기 게이트 전극과 접하는 게이트 절연막과, In (x) Zn (1-x) O (y) (0.4 ≤ x ≤ 0.5, y > 0) 로 나타내는 제 1 영역 및 In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0) 로 나타내고, 상기 게이트 전극에 대해 상기 제 1 영역보다 멀리 위치하는 제 2 영역을 포함하며, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층과, 서로 이간하여 배치되어 있고, 상기 산화물 반도체층을 개재하여 도통 가능한 소스 전극 및 드레인 전극을 갖는다. 본 발명의 박막 트랜지스터는, 게이트 전극에 전압을 인가하여, 산화물 반도체층에 흐르는 전류를 제어하여 소스 전극과 드레인 전극간의 전류를 스위칭하는 기능을 갖는다.A thin film transistor (suitably referred to as a &quot; TFT &quot;) of the present invention comprises a gate electrode, a gate insulating film in contact with the gate electrode, and In (x) Zn (1-x) O (y) (a + b) > 0.250, c > 0, d &gt; 0) And a second region located farther from the first region than the first region with respect to the electrode, the oxide semiconductor layer being disposed opposite to the gate electrode via the gate insulating film and opposed to the gate electrode, And has a source electrode and a drain electrode which are conductive. The thin film transistor of the present invention has a function of switching a current between a source electrode and a drain electrode by applying a voltage to a gate electrode and controlling a current flowing through the oxide semiconductor layer.

본 발명에 관련된 박막 트랜지스터는, 높은 전계 효과 이동도 (30 ㎠/Vs 이상) 를 가짐과 함께, 노멀리 오프 (바람직하게는 오프 전류 1E-9 A 이하) 를 달성하는 것이 가능하다.The thin film transistor according to the present invention can achieve a high field effect mobility (30 cm 2 / Vs or more) and a normally off (preferably, an off current of 1E-9 A or less).

또, 본 발명의 박막 트랜지스터의 소자 구조에 있어서는, 캐리어 주행층 (제 1 영역) 이 바깥 공기에 노출되어 있지 않기 때문에, 시간 경과나, 구동 환경에 의존하는 소자 특성 열화가 저감된다. 또, 동일한 In, Zn 을 모재로 하는 산화물 반도체계를 접합함으로써, 이종 반도체를 접합했을 경우의 소자와 비교하여 접합 계면이 양호해져, 구동시의 전기 스트레스 등에 대한 소자 열화가 억제된다. 종래의 IGZO 단막 (單膜) 의 TFT 와 비교해도 구동 안정성은 양호하다. 또, 제 1 영역 (A1) 은 IGZO 계와 비교하여 카티온이 2원계이기 때문에, 제조시의 조성 조정이 용이하다.In the device structure of the thin film transistor of the present invention, since the carrier traveling layer (first region) is not exposed to the outside air, deterioration of device characteristics depending on the elapse of time and the driving environment is reduced. Further, by bonding the oxide semiconductive system using the same In and Zn as a base material, bonding interface becomes better than in the case of bonding a hetero semiconductor, and device deterioration due to electric stress or the like at the time of driving can be suppressed. The driving stability is good even when compared with the TFT of a conventional IGZO single film. In addition, since the cation of the first region (A1) is binary system as compared with the IGZO system, composition adjustment at the time of production is easy.

본 발명에 있어서, TFT 는 기판 상에 형성되어 있어도 되고, 혹은 TFT 의 구성 요소 (예를 들어, 전극) 가 기판으로서 작용하는 경우에는, 별도의 기판을 생략해도 된다. 또, TFT 와 기판은 직접 접하고 있어도 되고, TFT 와 기판 사이에 추가적인 층이나 요소가 형성되어 있어도 된다.In the present invention, the TFT may be formed on the substrate, or a separate substrate may be omitted when a constituent element (for example, an electrode) of the TFT serves as a substrate. Further, the TFT and the substrate may be in direct contact with each other, or an additional layer or element may be formed between the TFT and the substrate.

본 발명의 TFT 의 소자 구조로는, 게이트 전극의 위치에 기초한, 이른바 보텀 게이트형 (역스태거 구조라고도 불린다) 및 톱 게이트형 (스태거 구조라고도 불린다) 중 어느 양태여도 된다. 또, 산화물 반도체층과 소스 전극 및 드레인 전극 (적절히 「소스·드레인 전극」 이라고 한다) 의 접촉 부분에 기초하여, 이른바 톱 콘택트형, 보텀 콘택트형 중 어느 양태여도 된다.The element structure of the TFT of the present invention may be any of a so-called bottom gate type (also called inverse stagger structure) and top gate type (also called stagger structure) based on the position of the gate electrode. It is also possible to adopt any of the so-called top contact type and bottom contact type based on the contact portion between the oxide semiconductor layer and the source electrode and the drain electrode (appropriately referred to as "source / drain electrode").

톱 게이트형이란, TFT 가 형성되어 있는 기판을 최하층으로 했을 때, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이며, 보텀 게이트형이란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다. 또, 보텀 콘택트형이란, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이고, 톱 콘택트형이란, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.The top gate type refers to a form in which a gate electrode is disposed on an upper side of a gate insulating film and an active layer is formed on a lower side of the gate insulating film when the substrate on which a TFT is formed is the lowest layer. And an active layer is formed on the upper side of the gate insulating film. In the bottom contact type, the source / drain electrode is formed before the active layer, and the lower surface of the active layer is in contact with the source / drain electrode. The top contact type means that the active layer is formed before the source / drain electrode, Source and drain electrodes.

또한, 본 실시형태에 관련된 TFT 는 상기 이외에도 여러 구성을 취하는 것이 가능하고, 적절히 활성층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.In addition, the TFT related to the present embodiment may have various configurations other than the above, and may have a structure in which a protective layer and an insulating layer are appropriately formed on the active layer and the substrate.

이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다. 대표예로서 도 1, 도 2 에 나타내는 TFT 에 대해 구체적으로 설명하지만, 본 발명은 다른 형태 (구조) 의 TFT 에 대해서도 적용할 수 있다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings. As a representative example, the TFTs shown in Figs. 1 and 2 will be described in detail, but the present invention can also be applied to TFTs of other types (structures).

도 1 은 본 발명의 제 1 실시형태의 박막 트랜지스터 (1), 도 2 는 본 발명의 제 2 실시형태의 박막 트랜지스터 (2) 의 구성을 각각 모식적으로 나타내는 단면도이다. 도 1, 도 2 의 각 박막 트랜지스터 (1, 2) 에 있어서, 공통된 요소에는 동일한 부호를 부여하고 있다.Fig. 1 is a cross-sectional view schematically showing a configuration of a thin film transistor 1 according to a first embodiment of the present invention, and Fig. 2 is a configuration of a thin film transistor 2 according to a second embodiment of the present invention. In the thin film transistors 1 and 2 shown in Figs. 1 and 2, the same reference numerals are given to common elements.

도 1 에 나타내는 제 1 실시형태의 박막 트랜지스터 (1) 는, 보텀 게이트-톱 콘택트형의 트랜지스터이고, 도 2 에 나타내는 제 2 실시형태의 박막 트랜지스터 (2) 는, 톱 게이트-보텀 콘택트형의 트랜지스터이다. 도 1, 도 2 에 나타내는 실시형태는, 산화물 반도체층 (12) 에 대한 게이트 전극 (16), 소스 전극 (13) 및 드레인 전극 (14) 의 배치가 상이하지만, 동일한 부호가 부여되어 있는 각 요소의 기능은 동일하고, 동일한 재료를 적응할 수 있다.The thin film transistor 1 of the first embodiment shown in Fig. 1 is a bottom gate-top contact type transistor, and the thin film transistor 2 of the second embodiment shown in Fig. 2 is a top gate-bottom contact type transistor to be. The embodiment shown in Figs. 1 and 2 differs in the arrangement of the gate electrode 16, the source electrode 13 and the drain electrode 14 with respect to the oxide semiconductor layer 12, The same function, and the same material can be adapted.

본 발명의 실시형태에 관련된 박막 트랜지스터 (1, 2) 는, 기판 (11) 상에 게이트 전극 (16) 과, 게이트 절연막 (15) 과, 산화물 반도체층 (12) (활성층) 과, 소스 전극 (13) 과, 드레인 전극 (14) 을 갖고, 산화물 반도체층 (12) 은, 막두께 방향으로 게이트 전극 (16) 에 가까운 측에서부터 제 1 영역 (A1) 과 제 2 영역 (A2) 을 구비하고 있다. 산화물 반도체층 (12) 을 구성하는 제 1 영역 (A1) 과 제 2 영역 (A2) 은 연속 성막되어 있고, 제 1 영역 (A1) 및 제 2 영역 (A2) 사이에는 절연층, 전극층 등의 산화물 반도체층 이외의 층은 삽입되지 않고, 산화물 반도체막으로 구성되어 있다.The thin film transistors 1 and 2 according to the embodiment of the present invention are provided with a gate electrode 16, a gate insulating film 15, an oxide semiconductor layer 12 (active layer), and a source electrode 13 and a drain electrode 14 and the oxide semiconductor layer 12 has a first region A1 and a second region A2 from the side closer to the gate electrode 16 in the film thickness direction . The first region A1 and the second region A2 constituting the oxide semiconductor layer 12 are continuously formed and an oxide such as an insulating layer or an electrode layer is formed between the first region A1 and the second region A2 The layers other than the semiconductor layer are not inserted but are made of an oxide semiconductor film.

이하, TFT 가 형성되는 기판도 포함하여, 본 발명의 TFT 의 각 구성 요소에 대해 상세히 서술한다.Hereinafter, each constituent element of the TFT of the present invention including the substrate on which the TFT is formed will be described in detail.

(기판)(Board)

박막 트랜지스터를 형성하기 위한 기판 (11) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (11) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.The shape, structure, size, etc. of the substrate 11 for forming the thin film transistor are not particularly limited and can be appropriately selected according to the purpose. The substrate 11 may have a single-layer structure or a stacked-layer structure.

예를 들어, 유리나 YSZ (이트륨 안정화 지르코늄) 등의 무기 재료, 수지나 수지 복합 재료 등으로 형성되는 기판을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 혹은 수지 복합 재료로 형성되는 기판이 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌술파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 아이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술파이드 화합물 등의 합성 수지로 형성되는 기판을 들 수 있다.For example, a substrate formed of an inorganic material such as glass or YSZ (yttrium stabilized zirconium), a resin, or a resin composite material can be used. Among them, a substrate formed of a resin or a resin composite material is preferable in that it is lightweight and has flexibility. Specific examples thereof include polybutylene terephthalate, polyethylene terephthalate, polyethylene naphthalate, polybutylene naphthalate, polystyrene, polycarbonate, polysulfone, polyether sulfone, polyarylate, allyl diglycol carbonate, polyamide, polyimide, Fluorine resins such as polyamideimide, polyetherimide, polybenzazole, polyphenylene sulfide, polycycloolefin, norbornene resin and polychlorotrifluoroethylene, liquid crystal polymers, acrylic resins, epoxy resins, silicone resins, A substrate formed of a synthetic resin such as an ionomer resin, a cyanate resin, a crosslinked fumaric acid diester, a cyclic polyolefin, an aromatic ether, a maleimide-olefin, a cellulose, or an episulfide compound.

또, 이미 기술된 합성 수지 등과 산화규소 입자의 복합 플라스틱 재료로 형성되는 기판, 이미 기술된 합성 수지 등과 금속 나노 입자, 무기 산화물 나노 입자 혹은 무기 질화물 나노 입자 등과의 복합 플라스틱 재료로 형성되는 기판, 이미 기술된 합성 수지 등과 카본 섬유 혹은 카본 나노 튜브의 복합 플라스틱 재료로 형성되는 기판, 이미 기술된 합성 수지 등과 유리 플레이크, 유리 파이버 혹은 유리 비즈의 복합 플라스틱 재료로 형성되는 기판, 이미 기술된 합성 수지 등과 점토 광물 혹은 운모 파생 결정 구조를 갖는 입자의 복합 플라스틱 재료로 형성되는 기판, 얇은 유리와 이미 기술된 어느 합성 수지의 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 기판, 무기층과 유기층 (이미 기술된 합성 수지) 을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료로 형성되는 기판, 스테인리스 기판 또는 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 또는 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 형성된 알루미늄 기판 등을 사용할 수 있다.It is also possible to use a substrate formed of a composite plastic material such as a synthetic resin or the like and a silicon oxide particle already described, a substrate formed of a composite plastic material such as a metal nano-particle, inorganic oxide nanoparticle or inorganic nitride nano- A substrate formed of a synthetic resin such as the described synthetic resin and carbon fiber or carbon nanotube, a substrate formed of a composite plastic material such as glass flakes, glass fiber or glass beads, a synthetic resin already described, A substrate formed of a composite plastic material of particles having a mineral or mica-derived crystal structure, a laminated plastic substrate having at least one bonding interface between the thin glass and any of the synthetic resins already described, an inorganic layer and an organic layer Resin) are laminated alternately, at least once , A stainless steel substrate or a metal multilayer substrate formed by laminating a stainless steel and a dissimilar metal, an aluminum substrate or a surface thereof is subjected to an oxidation treatment (for example, an anodic oxidation treatment) An aluminum substrate on which an oxide film with improved insulation is formed, or the like can be used.

수지 기판으로는, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 및 저흡습성 등이 우수한 것이 바람직하다. 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.The resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, and low hygroscopicity. The resin substrate may be provided with a gas barrier layer for preventing permeation of water or oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion with the lower electrode, and the like.

기판 (11) 의 두께는 플렉시블 기판을 사용하는 경우를 상정하면, 50 ㎛ 이상 500 ㎛ 이하인 것이 바람직하다. 기판 (11) 의 두께가 50 ㎛ 이상이면, 기판 자체의 평탄성이 보다 향상된다. 기판 (11) 의 두께가 500 ㎛ 이하이면, 기판 자체의 가요성이 보다 향상되고, 플렉시블 디바이스용 기판으로서의 사용이 보다 용이해진다. 또한, 기판 (11) 을 구성하는 재료에 의해, 충분한 평탄성 및 가요성을 갖는 두께는 상이하기 때문에, 기판 재료에 따라 그 두께를 설정할 필요가 있지만, 대체로 그 범위는 50 ㎛ ∼ 500 ㎛ 의 범위이다.It is preferable that the thickness of the substrate 11 is 50 占 퐉 or more and 500 占 퐉 or less in consideration of the case of using a flexible substrate. If the thickness of the substrate 11 is 50 mu m or more, the flatness of the substrate itself is further improved. When the thickness of the substrate 11 is 500 m or less, the flexibility of the substrate itself is further improved, and the substrate 11 is more easily used as a substrate for a flexible device. Since the thickness of the substrate 11 is sufficiently different depending on the material of the substrate 11, it is necessary to set the thickness of the substrate 11 depending on the material of the substrate, but the range is generally in the range of 50 to 500 mu m .

(게이트 전극)(Gate electrode)

게이트 전극 (16) 의 재료로는 높은 도전성을 갖는 것이면 특별히 제한은 없다. 예를 들어 게이트 전극의 재료로서, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 들 수 있다. 상기의 재료 (예를 들어 금속 산화물) 를 사용하여, 단층 또는 2 층 이상의 적층 구조를 형성함으로써, 게이트 전극을 형성할 수 있다.The material of the gate electrode 16 is not particularly limited as long as it has high conductivity. For example, as the material of the gate electrode, a metal such as Al, Mo, Cr, Ta, Ti, Au, Ag, Al-Nd, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO) IZO), and the like. A gate electrode can be formed by forming a single layer or a laminated structure of two or more layers by using the above material (for example, a metal oxide).

게이트 전극 (16) 을 상기 금속 또는 금속 산화물에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 200 ㎚ 이하로 하는 것이 보다 바람직하다.When the gate electrode 16 is formed of the metal or the metal oxide, it is preferable that the thickness is 10 nm or more and 1000 nm or less in consideration of the film forming property, the patterning property by the etching or the lift-off method, , And more preferably 50 nm or more and 200 nm or less.

(게이트 절연막)(Gate insulating film)

게이트 절연막 (15) 은, 게이트 전극 (16) 과, 산화물 반도체 (12), 소스·드레인 전극 (13, 14) 을 절연한 상태로 이간하는 층이며, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 2 종 이상 함유하는 절연막 등으로 구성할 수 있다.The gate insulating film 15 is a layer that separates the gate electrode 16 and the oxide semiconductor 12 and the source and drain electrodes 13 and 14 in a state insulated from each other and preferably has a high insulating property. may be composed of SiO 2, SiNx, SiON, Al 2 O 3, Y 2 O 3, Ta 2 O 5, HfO 2 , etc. of the insulating film, an insulating film or the like containing two or more of these compounds.

또한, 게이트 절연막 (15) 은 리크 전류의 저하 및 전압 내성의 향상을 위해서 충분한 두께를 가질 필요가 있는 한편, 두께가 지나치게 크면, 구동 전압의 상승을 초래해 버린다. 게이트 절연막 (15) 의 두께는 재질에 따라 다르기도 하지만, 10 ㎚ ∼ 10 ㎛ 가 바람직하고, 50 ㎚ ∼ 1000 ㎚ 가 보다 바람직하며, 100 ㎚ ∼ 400 ㎚ 가 특히 바람직하다.In addition, the gate insulating film 15 needs to have a sufficient thickness to reduce the leak current and improve the voltage resistance, while if the thickness is too large, the driving voltage is increased. The thickness of the gate insulating film 15 may vary depending on the material, but is preferably 10 nm to 10 mu m, more preferably 50 nm to 1000 nm, and particularly preferably 100 nm to 400 nm.

(산화물 반도체층)(Oxide semiconductor layer)

산화물 반도체층 (12) 은, 게이트 전극 (16) 에 가까운 순서로부터 제 1 영역 (A1) 과 제 2 영역 (A2) 을 포함하고, 게이트 절연막 (15) 을 개재하여 게이트 전극 (16) 에 대향 배치되어 있다. 제 1 영역 (A1) 은, In (x) Zn (1-x) O (y) (0.4 ≤ x ≤ 0.5, y > 0) 로 나타내는 산화물 반도체막 (IZO 층) 으로 구성되어 있다. 제 2 영역 (A2) 은, 게이트 전극 (16) 에 대해 제 1 영역 (A1) 보다 먼 측, 즉, 제 1 영역 (A1) 의 게이트 절연막 (15) 에 접하는 면과는 반대측에 위치하고, In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0) 로 나타내는 산화물 반도체막 (IGZO 층) 으로 구성되어 있다.The oxide semiconductor layer 12 includes a first region A1 and a second region A2 from the order close to the gate electrode 16 and is disposed opposite to the gate electrode 16 via the gate insulating film 15 . The first region A1 is composed of an oxide semiconductor film (IZO layer) represented by In (x) Zn (1-x) O (y) (0.4? X? 0.5, y> 0). The second region A2 is located on the side farther from the first region A1 with respect to the gate electrode 16, that is, on the side opposite to the side in contact with the gate insulating film 15 in the first region A1, and an oxide semiconductor film (IGZO layer) represented by Ga (b) Zn (c) O (d) (b / (a + b)> 0.250, c> 0, d> 0).

-제 1 영역-- first area -

활성층을 구성하는 산화물 반도체에 있어서는, 일반적으로 전자 캐리어 농도의 증대와 함께, 전계 효과 이동도가 증대된다. 즉, 박막 트랜지스터에 있어서 게이트 전극에 가깝고, 정 (正) 의 게이트 전압을 인가한 상태하에서 전류 주행층이 되는 In (x) Zn (1-x) O (y) (0 ≤ x ≤ 1, y > 0) 로 나타내는 제 1 영역 (IZO 층) 은, 어느 정도의 캐리어 농도를 갖는 산화물 반도체층인 것이 바람직하다.In the oxide semiconductor constituting the active layer, in general, the electron carrier concentration is increased and the field effect mobility is increased. That is, in the thin film transistor, In (x) Zn (1-x) O (y) (0? X? 1, y > 0) is preferably an oxide semiconductor layer having a certain degree of carrier concentration.

여기서, 제 1 영역에 있어서 0.4 ≤ x 이면, 트랜지스터 구동에 충분한 캐리어 농도가 얻어지기 때문에, 전계 효과 이동도 30 ㎠/Vs 초과의 박막 트랜지스터가 제조 가능해진다. 한편으로, x 가 0.5 를 초과하는 경우에는 30 ㎠/Vs 이상의 전계 효과 이동도가 얻어지지만, 동시에 캐리어 농도가 과잉인 상태가 되어 버려 핀치 오프가 곤란해지기 때문에 오프 전류의 증대를 초래한다.Here, if 0.4 x in the first region, a sufficient carrier concentration is obtained for driving the transistor, so that a thin film transistor having a field effect mobility of more than 30 cm 2 / Vs can be manufactured. On the other hand, when x exceeds 0.5, a field effect mobility of 30 cm 2 / Vs or more is obtained, but at the same time, the carrier concentration becomes excessive and pinch off becomes difficult.

본 발명의 박막 트랜지스터는, 게이트 전극에 가까운 측의 제 1 영역으로서, 일반적으로 축퇴 전도가 되기 쉬운 IZO 층의 조성을 특정한 범위 내, 즉, In (x) Zn (1-x) O (y) 로 나타내는 제 1 영역에 있어서는, 0.4 ≤ x ≤ 0.5 로 제어함으로써, IZO 의 높은 이동도를 유지하면서, 낮은 오프 전류를 실현할 수 있다. 또한, IZO 층 단독을 활성층에 사용한 경우에는, 낮은 오프 전류를 실현하는 것은 곤란하지만, IZO 층 (제 1 영역) 과는 별도로, 게이트 전극에 대해 제 1 영역보다 멀리 위치하는 제 2 영역으로서 IGZO 층의 조성 및 막두께를 제어함으로써, 30 ㎠/Vs 초과의 이동도와, 1E-9 A 이하의 오프 전류 (노멀리 오프) 를 실현할 수 있다.In the thin film transistor of the present invention, the composition of the IZO layer, which is generally in a state of becoming degenerate conduction, within a specific range, that is, In (x) Zn (1-x) O , It is possible to realize a low off current while maintaining the high mobility of IZO by controlling the first region to 0.4? X? 0.5. In addition, when the IZO layer alone is used for the active layer, it is difficult to realize a low off current. However, apart from the IZO layer (first region), as the second region located farther from the gate electrode than the first region, The mobility of more than 30 cm 2 / Vs and the off-current of less than 1E-9 A (normally off) can be realized.

또, 본 실시형태의 박막 트랜지스터 (1, 2) 는, 산화물 반도체층을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 이 In, Zn, 및 O 를 함유하는 동종의 재료로 형성되어 있는 점에서, 실질적으로 채널층이 되는 제 1 영역 (A1) 이 Si 계 등의 이종 재료와 접하고 있는 경우에 비해 계면에서의 결함 밀도가 저감되어, 균일성, 안정성, 신뢰성의 관점에서도 우수한 박막 트랜지스터를 제공할 수 있다. 특히, 산화물 반도체 (IGZO) 단막과 비교하여, 전기 스트레스에 대한 안정성이 양호하다.In the thin film transistors 1 and 2 of the present embodiment, the first region A1 and the second region A2 constituting the oxide semiconductor layer are formed of the same material containing In, Zn, and O The defect density at the interface is reduced as compared with the case where the first region A1 which is substantially the channel layer is in contact with the different material such as Si or the like and the thin film transistor which is excellent in terms of uniformity, Can be provided. In particular, as compared with an oxide semiconductor (IGZO) monolayer, stability against electric stress is good.

또, 채널층이 되는 제 1 영역 (A1) 이 바깥 공기에 노출되어 있지 않기 때문에, 시간 경과나 소자가 놓여져 있는 환경하에 의존하는 소자 특성의 열화가 저감된다.In addition, since the first region A1, which is a channel layer, is not exposed to the outside air, deterioration of device characteristics depending on an elapse of time or an environment in which the device is placed is reduced.

제 1 영역 (A1) 의 두께는 3 ∼ 20 ㎚ 로 하는 것이 바람직하고, 5 ㎚ 이상, 10 ㎚ 미만인 것이 보다 바람직하다. 제 1 영역 (A1) 의 두께가 5 ㎚ 이상이면, 균일성이 높은 막이 얻어지기 때문에, 이동도가 향상되는 효과를 기대할 수 있고, 10 ㎚ 미만이면, 토탈 캐리어 수가 감소하기 때문에 핀치 오프가 용이해진다.The thickness of the first region A1 is preferably 3 to 20 nm, more preferably 5 to less than 10 nm. If the thickness of the first region A1 is 5 nm or more, a film with high uniformity can be obtained. As a result, an effect of improving the mobility can be expected. When the thickness is less than 10 nm, the total number of carriers decreases, .

-제 2 영역-- second area -

산화물 반도체층 (12) 에 있어서 게이트 전극 (16) 으로부터 먼 측의 제 2 영역 (A2) 은, In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0) 로 나타낸다.The second region A2 on the side of the oxide semiconductor layer 12 remote from the gate electrode 16 is made of In (a) Ga (b) Zn (c) O (d) 0.250, c > 0, d > 0).

또한, 본 실시형태의 박막 트랜지스터 (1, 2) 에서는, 소스 전극 (13) 및 드레인 전극 (14) 은 주로 제 2 영역 (A2) 을 개재하여 산화물 반도체층 (12) 과 접속되어 있다. 그 때문에, In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0) 로 나타내는 제 2 영역 (A2) 이 b/(a + b) > 0.875 (즉, Ga 리치) 이면, 소스·드레인 전극 (13, 14) 과 산화물 반도체층 (12) 의 접촉 저항이 상승하여, 전계 효과 이동도가 감소하는 경향이 있다. 따라서, 고이동도의 박막 트랜지스터를 제조하기 위해서는, 제 2 영역 (A2) 은 b/(a + b) ≤ 0.875 인 것이 바람직하다.In the thin film transistors 1 and 2 of the present embodiment, the source electrode 13 and the drain electrode 14 are mainly connected to the oxide semiconductor layer 12 via the second region A2. Therefore, the second region A2 indicated by In (a) Ga (b) Zn (c) O (d) (b / (a + b)> 0.250, c> 0, the contact resistance between the source / drain electrodes 13 and 14 and the oxide semiconductor layer 12 is increased and the electric field effect mobility tends to decrease. Therefore, in order to manufacture a thin film transistor of high mobility, it is preferable that the second region A2 is b / (a + b)? 0.875.

또, 제 2 영역 (A2) 에 있어서 b/(a + b) ≤ 0.250 이면, 제 2 영역 (A2) 에 있어서 페르미 준위와 전도대가 상대적으로 가까워져, 전자 친화력이 증대되고, 저저항화되기 쉬운 상태가 된다. 이 상태에서 제 1 영역 (A1) 과 접합시킨 산화물 반도체막 (제 2 영역 (A2)) 을 형성하면, 제 1 영역 (A1) 에 더하여, 제 2 영역 (A2) 의 벌크 중이나, 표면 부근에 전도 패스가 생기기 쉬운 상태가 되어, 오프 전류의 증대를 초래하는 경향이 있다. 따라서, In (a) Ga (b) Zn (c) O (d) (a > 0, b > 0, c > 0, d > 0) 로 나타내는 제 2 영역 (A2) 에 있어서는 b/(a + b) > 0.250 일 필요가 있다.When the ratio b / (a + b)? 0.250 in the second region A2 is relatively close to the Fermi level and the conduction band in the second region A2, the electron affinity is increased, . In this state, if the oxide semiconductor film (second region A2) bonded to the first region A1 is formed, in addition to the first region A1, There is a tendency that a path is likely to occur, and the off current tends to increase. Therefore, in the second region A2 represented by In (a) Ga (b) Zn (c) O (d) (a> 0, b> 0, c> 0, d> 0) b) > 0.250.

또, 제 2 영역 (A2) 의 두께는 10 ㎚ 초과인 것이 바람직하다. 나아가서는, 제 2 영역 (A2) 의 두께가 70 ㎚ 미만인 것이 바람직하다.It is preferable that the thickness of the second region A2 is more than 10 nm. Further, it is preferable that the thickness of the second region A2 is less than 70 nm.

제 2 영역 (A2) 의 두께가 10 ㎚ 초과이면, S 값이 작은 양호한 트랜지스터 특성이 얻어진다. 제 2 영역 (A2) 의 두께가 10 ㎚ 이하이면, S 값의 열화를 일으키기 쉽다. 특히, 제 2 영역이 30 ㎚ 이상이면, 오프 전류의 저감을 기대할 수 있다.If the thickness of the second region A2 is more than 10 nm, good transistor characteristics with a small S value can be obtained. If the thickness of the second region A2 is 10 nm or less, the S value tends to deteriorate easily. In particular, if the second region is 30 nm or more, reduction of the off current can be expected.

한편으로, 제 2 영역 (A2) 의 두께가 70 ㎚ 이상이면, 오프 전류의 저감은 기대할 수 있어, S 값의 관점에서는 문제가 없지만, 소스·드레인 전극 (13, 14) 과 제 1 영역 (A1) 의 저항이 증대되게 되어, 전계 효과 이동도가 저감되는 경향이 있다. 따라서, 제 2 영역 (A2) 의 막두께는 10 ㎚ 초과 70 ㎚ 미만인 것이 바람직하다.On the other hand, if the thickness of the second region A2 is 70 nm or more, the off current can be expected to be reduced and there is no problem from the viewpoint of the S value. However, the source / drain electrodes 13 and 14 and the first region A1 Is increased, and the field effect mobility tends to be reduced. Therefore, it is preferable that the film thickness of the second region A2 is more than 10 nm but less than 70 nm.

또한, 산화물 반도체층 (12) 전체의 막두께 (총 막두께) 는, 막의 균일성, 패터닝성의 관점에서, 10 ∼ 200 ㎚ 정도인 것이 바람직하고, 15 ㎚ 초과, 80 ㎚ 미만이 보다 바람직하다.The film thickness (total film thickness) of the entire oxide semiconductor layer 12 is preferably about 10 to 200 nm, more preferably more than 15 nm and less than 80 nm from the viewpoints of film uniformity and patterning property.

(소스·드레인 전극)(Source and drain electrodes)

소스 전극 (13) 및 드레인 전극 (14) 은, 모두 높은 도전성을 갖는 것이면 재료, 구조에 관해서 특별히 제한은 없다. 예를 들어, 소스 전극 및 드레인 전극의 재료로서, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 들 수 있다. 상기의 재료 (예를 들어 금속 산화물) 를 사용하여, 단층 또는 2 층 이상의 적층 구조를 형성함으로써, 소스·드레인 전극 (13, 14) 을 형성할 수 있다.The material and the structure of the source electrode 13 and the drain electrode 14 are not particularly limited as long as they have high conductivity. As the material of the source electrode and the drain electrode, a metal such as Al, Mo, Cr, Ta, Ti, Au, Ag, Al-Nd, tin oxide, zinc oxide, indium oxide, indium tin oxide And metal oxide conductive films such as zinc oxide indium (IZO). The source / drain electrodes 13 and 14 can be formed by using a single layer or a laminated structure of two or more layers by using the above materials (for example, metal oxide).

소스 전극 (13) 및 드레인 전극 (14) 을 상기 금속 또는 금속 산화물에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 100 ㎚ 이하로 하는 것이 보다 바람직하다.When the source electrode 13 and the drain electrode 14 are formed of the metal or the metal oxide, considering the film forming property, the patterning property by the etching or the lift-off method, and the conductivity, the thickness is preferably 10 nm or more and 1000 nm or less Or less, more preferably 50 nm or more and 100 nm or less.

<박막 트랜지스터의 제조 방법><Thin Film Transistor Manufacturing Method>

다음으로, 도 1 에 나타내는 보텀 게이트-톱 콘택트형의 박막 트랜지스터 (1) 의 제조 방법에 대해 설명한다.Next, a method of manufacturing the bottom gate-top contact type thin film transistor 1 shown in Fig. 1 will be described.

(게이트 전극의 형성)(Formation of gate electrode)

먼저, 기판 (11) 을 준비하고, 필요에 따라 기판 (11) 상에 박막 트랜지스터 (1) 이외의 층을 형성한 후, 게이트 전극 (16) 을 형성한다.First, a substrate 11 is prepared, and if necessary, a layer other than the thin film transistor 1 is formed on the substrate 11, and then the gate electrode 16 is formed.

게이트 전극 (16) 은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다. 예를 들어, 전극막을 성막 후, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여 게이트 전극 (16) 을 형성한다. 이 때, 게이트 전극 (16) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.The gate electrode 16 is formed on the gate electrode 16 by a wet process such as a printing process or a coating process, a physical process such as a vacuum deposition process, a sputtering process or an ion plating process, or a chemical process such as a CVD process or a plasma CVD process The film may be formed according to a suitably selected method in consideration of suitability. For example, after forming the electrode film, the gate electrode 16 is formed by patterning it into a predetermined shape by etching or lift-off method. At this time, it is preferable to simultaneously pattern the gate electrode 16 and the gate wiring.

(게이트 절연막의 형성)(Formation of gate insulating film)

게이트 전극 (16) 을 형성한 후, 게이트 절연막 (15) 을 형성한다.After the gate electrode 16 is formed, a gate insulating film 15 is formed.

게이트 절연막 (15) 은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다. 예를 들어, 게이트 절연막 (15) 은 포토리소그래피 및 에칭에 의해 소정의 형상으로 패터닝해도 된다.The gate insulating film 15 may be formed by a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, and an ion plating method, a chemical method such as CVD or plasma CVD method, And the film may be formed according to a properly selected method. For example, the gate insulating film 15 may be patterned into a predetermined shape by photolithography and etching.

(산화물 반도체층의 형성)(Formation of oxide semiconductor layer)

이어서, 산화물 반도체층 (12) 으로서, 제 1 영역 (A1), 제 2 영역 (A2) 의 순서대로 스퍼터법, 펄스 레이저 증착법 (PLD 법), CVD 법 등의 기상 성막법 ; 잉크젯법 등의 성막 수법에 의해 성막한다. 구체적으로는, 절연막 (15) 상에 제 1 영역 (A1) 으로서 In (x) Zn (1-x) O (y) (0.4 ≤ x ≤ 0.5, y > 0) 가 되는 IZO 막을, 제 2 영역 (A2) 으로서 In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0), 보다 바람직하게는 0.250 < b/(a + b) ≤ 0.875 가 되는 IGZO 막을 각각 순차 스퍼터 등으로 성막한다.Subsequently, the oxide semiconductor layer 12 is formed by vapor phase deposition methods such as a sputtering method, a pulsed laser deposition method (PLD method), and a CVD method in the order of the first area A1 and the second area A2; Film forming method such as an ink-jet method. Specifically, an IZO film in which In (x) Zn (1-x) O (y) (0.4? X? 0.5, y> 0) is formed as the first region A1 on the insulating film 15, (A) Ga (b) Zn (c) O (d) (b / (a + b)> 0.250, c> 0, d> 0), more preferably 0.250 <b / + b) &lt; = 0.875 are sequentially formed by sputtering or the like.

-제 1 영역의 성막-- the deposition of the first zone -

상기와 같은 금속 원소의 조성비가 되도록 성막하는 수법으로서, 스퍼터 성막이면, 제 1 영역 (A1) 은, In, Zn, 또는 이들 산화물 혹은 이들 복합 산화물의 타깃을 조합하여 사용한 공스퍼터여도 되고, 성막한 IZO 막 중의 금속 원소의 조성비가 상기가 되는 복합 산화물 타깃을 미리 준비하여 단독 스퍼터를 실시해도 된다.The first region A1 may be a co-sputtered film using a combination of In, Zn, or an oxide of these oxides or a target of these complex oxides as a method of forming a film so as to have a composition ratio of the metal element as described above. The composite oxide target in which the composition ratio of the metal element in the IZO film is the above may be prepared in advance and single sputtering may be performed.

성막 중의 기판 온도는 기판에 따라 임의로 선택해도 되지만, 수지제의 플렉시블 기판을 사용하는 경우에는, 기판의 변형 등을 방지하기 위해 기판 온도는 보다 실온에 가까운 것이 바람직하다.The substrate temperature during film formation may be arbitrarily selected depending on the substrate. However, in the case of using a resin flexible substrate, it is preferable that the substrate temperature is closer to room temperature in order to prevent deformation of the substrate.

제 1 영역 (A1) 의 캐리어 밀도를 높이는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 낮게 하여, 막 중의 산소 농도를 낮게 하면 된다. 예를 들어 성막시의 산소 분압/아르곤 분압비를 0.005 로 한다. 반대로 전자 캐리어 밀도를 낮게 하는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 높게 하거나 (예를 들어 성막시의 산소 분압/아르곤 분압비를 0.067 로 한다), 성막 중 또는 성막 후에 산소 라디칼을 조사하거나, 오존 분위기 중에서 그 성막면에 자외선을 조사하는 등에 의해 막 중의 산소 농도를 높이면 된다.In the case of increasing the carrier density in the first region A1, the oxygen partial pressure in the film forming chamber at the time of film formation may be relatively lowered to lower the oxygen concentration in the film. For example, the oxygen partial pressure / argon partial pressure ratio at the time of film formation is set to 0.005. Conversely, when the electron carrier density is lowered, the oxygen partial pressure in the deposition chamber at the time of film formation may be relatively increased (for example, the oxygen partial pressure at the time of film formation / the argon partial pressure ratio is 0.067) or oxygen radicals Or the oxygen concentration in the film may be increased by irradiating ultraviolet rays to the film forming surface in an ozone atmosphere.

-제 2 영역의 성막-- the formation of the second zone -

제 1 영역 (A1) 이 되는 IZO 막을 형성한 후, 제 2 영역 (A2) 이 되는 IGZO 막의 성막을 실시한다. 제 2 영역 (A2) 의 성막은, 제 1 영역 (A1) 의 성막 후, 일단 성막을 정지하고, 성막실 내의 산소 분압 및 타깃에 가하는 전력을 변경한 후, 성막을 재개하는 방법이어도 되고, 성막을 정지하지 않고 성막실 내의 산소 분압 및 타깃에 가하는 전력을 신속하게 또는 완만하게 변경하는 방법이어도 된다.After the IZO film to be the first region A1 is formed, the IGZO film to be the second region A2 is formed. The film formation in the second region A2 may be a method in which film formation is temporarily stopped after the film formation in the first region A1 and the oxygen partial pressure in the film formation chamber and the electric power applied to the target are changed and then the film formation is resumed, The oxygen partial pressure in the deposition chamber and the power applied to the target may be changed quickly or gently without stopping the process.

또, 타깃은 제 1 영역 (A1) 으로부터 제 2 영역 (A2) 으로 성막을 전환할 때에, 제 1 영역 (A1) 의 성막에 사용한 타깃으로의 전력 투입을 정지하고, In, Ga, Zn 을 함유하는 상이한 타깃에 전력 인가를 실시하는 수법이어도 되고, 제 1 영역 (A1) 의 성막에 사용한 타깃에 더하여, 추가로 적어도 Ga 를 함유하는 다른 타깃에 추가로 전력 인가를 실시하는 수법이어도 된다. 예를 들어, 제 2 영역 (A2) 으로서, In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0), b/(a + b) = 0.750 으로 나타내는 IGZO 층을 50 ㎚ 성막한다.When switching the film formation from the first region A1 to the second region A2, the target stops applying electric power to the target used for film formation of the first region A1, Alternatively, in addition to the target used for film formation in the first region A1, power may be further applied to another target containing at least Ga. (A) Ga (b) Zn (c) O (d) (b / (a + b)> 0.250, c> 0, d> 0) as the second region A2, b / (a + b) = 0.750 is formed in a thickness of 50 nm.

제 2 영역 (A2) 을 성막할 때의 기판 온도는 기판에 따라 임의로 선택해도 되지만, 수지제의 플렉시블 기판을 사용하는 경우에는, 제 1 영역 (A1) 과 성막시와 동일하게, 기판 온도는 보다 실온에 가까운 것이 바람직하다.The substrate temperature at the time of forming the second region A2 may be arbitrarily selected depending on the substrate. However, in the case of using a flexible substrate made of resin, It is preferable that the temperature is close to room temperature.

제 2 영역 (A2) 의 캐리어 밀도를 높이는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 낮게 하여, 막 중의 산소 농도를 낮게 하면 된다. 예를 들어 성막시의 산소 분압/아르곤 분압비를 0.005 로 한다. 반대로 전자 캐리어 밀도를 낮게 하는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 높게 하거나 (예를 들어 성막시의 산소 분압/아르곤 분압비를 0.067 로 한다), 성막 중 또는 성막 후에 산소 라디칼을 조사하거나, 오존 분위기 중에서 그 성막 기판 표면에 자외선을 조사하는 등에 의해 막 중의 산소 농도를 높이면 된다.In the case of increasing the carrier density in the second region A2, the oxygen partial pressure in the film forming chamber at the time of film formation may be made relatively low to lower the oxygen concentration in the film. For example, the oxygen partial pressure / argon partial pressure ratio at the time of film formation is set to 0.005. Conversely, when the electron carrier density is lowered, the oxygen partial pressure in the deposition chamber at the time of film formation may be relatively increased (for example, the oxygen partial pressure at the time of film formation / the argon partial pressure ratio is 0.067) or oxygen radicals Or the oxygen concentration in the film may be increased by irradiating ultraviolet rays onto the surface of the film forming substrate in an ozone atmosphere.

또한, 산소 라디칼의 조사 또는 오존 분위기 중에서의 자외선 조사에 의해 막 중의 산소 농도를 높일 때에는, 제 1 영역 (A1) 및 제 2 영역 (A2) 의 성막 중 및 성막 후의 양방에서 실시해도 되고, 제 2 영역 (A2) 의 성막 후에만 실시해도 된다. 또, 산소 라디칼 조사시의 기판 온도는 기판에 따라 임의로 선택해도 되지만, 플렉시블 기판을 사용하는 경우에는 기판 온도는 보다 실온에 가까운 것이 바람직하다.In order to increase the oxygen concentration in the film by irradiation with oxygen radicals or irradiation with ultraviolet rays in an ozone atmosphere, the oxygen concentration may be increased during the film formation of the first region (A1) and the second region (A2) But may be performed only after the film formation of the region A2. The substrate temperature at the time of irradiating the oxygen radical may be arbitrarily selected depending on the substrate, but in the case of using a flexible substrate, the substrate temperature is preferably closer to room temperature.

각 영역 (A1, A2) 을 스퍼터법에 의해 성막할 때, 산화물 반도체층 (12) 은 대기 중에 노출되지 않고 연속해서 성막되는 것이 바람직하다. 산화물 반도체층 (12) 을 대기에 노출시키지 않고 성막함으로써, 각 영역 (A1, A2) 사이의 불순물의 혼입을 방지할 수 있어, 결과적으로 보다 우수한 트랜지스터 특성을 얻을 수 있다. 또, 성막 공정수를 삭감할 수 있기 때문에, 제조 비용도 저감시킬 수 있다.When the regions A1 and A2 are formed by the sputtering method, the oxide semiconductor layer 12 is preferably formed continuously without being exposed to the atmosphere. By forming the oxide semiconductor layer 12 without exposing it to the atmosphere, contamination of impurities between the regions A1 and A2 can be prevented, and as a result, more excellent transistor characteristics can be obtained. In addition, since the number of film forming steps can be reduced, the manufacturing cost can be reduced.

또한, 본 실시형태에 있어서는, 보텀 게이트형의 박막 트랜지스터 (1) 의 제조시에는, 산화물 반도체층 (12) 은, 제 1 영역 (A1), 제 2 영역 (A2) 의 순서대로 성막하고, 도 2 에 나타내는 톱 게이트형의 박막 트랜지스터 (2) 의 제조시에는 제 2 영역 (A2), 제 1 영역 (A1) 의 순서대로 성막하면 된다.In the present embodiment, at the time of manufacturing the bottom gate type thin film transistor 1, the oxide semiconductor layer 12 is formed in the order of the first region A1 and the second region A2, In manufacturing the top gate type thin film transistor 2 shown in Fig. 2, the second region A2 and the first region A1 may be formed in this order.

산화물 반도체층 (12) 의 캐리어 농도의 제어는, IZO 층 (제 1 영역) (A1), IGZO 층 (제 2 영역) (A2) 의 조성 변조에 의해 실시하는 것 외에, 성막시의 산소 분압 제어에 의해서도 실시할 수 있다.The control of the carrier concentration of the oxide semiconductor layer 12 is carried out by modulating the composition of the IZO layer (first region) A1 and the IGZO layer (second region) A2, as well as controlling the oxygen partial pressure As shown in FIG.

산화물 반도체층 (12) 중의 산소 농도의 제어는, 구체적으로는 제 1 영역 (A1) 및 제 2 영역 (A2) 에 있어서의 성막시의 산소 분압을 각각 제어함으로써 실시할 수 있다. 예를 들어, 산화물 반도체층 (12) 을 스퍼터 성막할 때, 성막실 내를 제 1 산소 분압/아르곤 분압비로 하여 제 1 영역 (A1) 을 성막하고, 성막실 내를 제 2 산소 분압/아르곤 분압비로 하여 제 2 영역 (A2) 을 성막한다. 성막시의 산소 분압을 높이면, 캐리어 농도를 저감시킬 수 있고, 그에 수반하여 오프 전류의 저감을 기대할 수 있다. 한편, 성막시의 산소 분압을 낮게 하면, 캐리어 농도를 증대시킬 수 있고, 그에 수반하여 전계 효과 이동도의 증대를 기대할 수 있다.The oxygen concentration in the oxide semiconductor layer 12 can be specifically controlled by controlling the oxygen partial pressures at the time of film formation in the first region A1 and the second region A2, respectively. For example, when sputtering the oxide semiconductor layer 12, the first region A1 is formed in the deposition chamber at the first oxygen partial pressure / argon partial pressure ratio, and the second oxygen partial pressure / argon partial pressure The second region A2 is formed. By increasing the oxygen partial pressure at the time of film formation, the carrier concentration can be reduced, and the off current can be expected to be reduced accordingly. On the other hand, if the oxygen partial pressure at the time of film formation is lowered, the carrier concentration can be increased, and accordingly, the field effect mobility can be expected to increase.

또, 제 1 영역 (A1) 을 성막 중 및/또는 성막한 후에, 제 1 영역 (A1) 의 성막면에 산소 라디칼을 조사하거나, 오존 분위기 중에서 제 1 영역 (A1) 의 성막면에 자외선을 조사하는 것에 의해서도 막의 산화를 촉진시켜, 제 1 영역 중의 산소 결손량을 저감시키는 것이 가능하다.It is also possible to irradiate the film formation surface of the first region A1 with oxygen radicals or to irradiate ultraviolet rays onto the film formation surface of the first region A1 in the ozone atmosphere during and / or after the film formation of the first region A1 The oxidation of the film can be promoted and the amount of oxygen deficiency in the first region can be reduced.

또, IZO 층 (A1) 및 IGZO 층 (A2) 으로 구성되는 산화물 반도체층 (12) 의 Zn 의 일부를 보다 밴드 갭이 넓어지는 원소 이온을 도핑함으로써, 광학 밴드 갭 증대에 수반하는 광 조사 안정성을 부여할 수 있다. 구체적으로는, Mg 를 도핑함으로써 막의 밴드 갭을 크게 하는 것이 가능하다. 예를 들어, 제 1 영역 (A1) 과 제 2 영역 (A2) 에 각각 Mg 를 도프함으로써, In, Ga, Zn 만의 조성비를 제어한 계에 비해, 적층막의 밴드 프로파일을 유지한 채로 밴드 갭의 증대가 가능하다.Further, by doping element ions having a larger bandgap in a part of Zn of the oxide semiconductor layer 12 composed of the IZO layer (A1) and the IGZO layer (A2), the light irradiation stability accompanying the increase in the optical band gap . Specifically, it is possible to increase the bandgap of the film by doping Mg. For example, by doping Mg in each of the first region A1 and the second region A2, it is possible to increase the band gap while maintaining the band profile of the laminated film, as compared with a system in which only the composition ratio of In, Ga, Is possible.

예를 들어, 유기 일렉트로루미네선스 (유기 EL) 에 사용되는 청색 발광층은 λ = 450 ㎚ 정도에 피크를 갖는 브로드한 발광을 나타내는 점에서, 가령 IGZO 막의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 가지는 경우에는, 트랜지스터의 임계값 시프트가 일어나기 쉽다. 따라서, 특히 유기 EL 구동용에 사용되는 박막 트랜지스터로는, 활성층에 사용하는 재료의 밴드 갭이 보다 큰 것이 바람직하다.For example, the blue light emitting layer used for organic electroluminescence (organic EL) shows broad light emission having a peak at about? = 450 nm. For example, the optical band gap of the IGZO film is relatively narrow, If it has absorption, the threshold value shift of the transistor tends to occur easily. Therefore, it is particularly preferable that the band gap of the material used for the active layer is larger in the thin film transistor used for driving the organic EL.

또, 제 1 영역 (A1) 및 제 2 영역 (A2) 의 캐리어 밀도는 카티온 도핑에 의해서도 임의로 제어할 수 있다. 캐리어 밀도를 늘리고 싶을 때에는, 상대적으로 가수가 큰 카티온이 되기 쉬운 재료 (예를 들어 Ti, Zr, Hf, Ta 등) 를 도핑하면 된다. 단, 가수가 큰 카티온을 도핑하는 경우에는, 산화물 반도체막의 구성 원소수가 늘어나기 때문에, 성막 프로세스의 단순화, 저비용화의 면에서, 산소 농도 (산소 결손량) 에 의해 캐리어 밀도를 제어하는 것이 바람직하다.The carrier density of the first region A1 and the second region A2 can be arbitrarily controlled by cation doping. When it is desired to increase the carrier density, a material (for example, Ti, Zr, Hf, Ta or the like) which tends to become a relatively large valence can be doped. However, in the case of doping a large cation with cations, the number of constituent elements of the oxide semiconductor film is increased, so that it is preferable to control the carrier density by the oxygen concentration (oxygen defect amount) in terms of simplification of the film formation process and cost reduction Do.

또, 300 ℃ 이하의 온도에서 성막이 가능하다는 점에서, 산화물 반도체층 (12) 은 비정질인 것이 바람직하다. 예를 들어, 비정질인 IZO 막이나 IGZO 막은 기판 온도 200 ℃ 이하에서 성막 가능하다. 산화물 반도체층이 비정질인지 여부는 X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않았던 경우에는, 그 산화물 반도체층은 비정질이라고 판단할 수 있다.In addition, the oxide semiconductor layer 12 is preferably amorphous in that film formation is possible at a temperature of 300 ° C or lower. For example, an amorphous IZO film or an IGZO film can be formed at a substrate temperature of 200 ° C or lower. Whether or not the oxide semiconductor layer is amorphous can be confirmed by X-ray diffraction measurement. That is, when a clear peak indicating a crystal structure is not detected by X-ray diffraction measurement, it can be judged that the oxide semiconductor layer is amorphous.

또한, 산화물 반도체층 (12) 의 형성 후에 어닐 처리를 실시해도 된다. 포스트 어닐시의 분위기는 막에 따라 임의로 선택하는 것이 가능하다. 어닐 온도는 기판 (11) 에 따라 임의로 선택해도 되지만, 플렉시블 기판을 사용하는 경우에는 보다 저온 (예를 들어 200 ℃ 이하) 에서 어닐하는 것이 바람직하다. 한편, 유리 기판 등의 높은 내열성을 갖는 기판을 사용하는 경우에는, 500 ℃ 가까운 고온에서 어닐 처리를 실시해도 된다.Further, annealing may be performed after the oxide semiconductor layer 12 is formed. The atmosphere at the post-annealing can be arbitrarily selected depending on the film. The annealing temperature may be arbitrarily selected depending on the substrate 11, but in the case of using a flexible substrate, annealing is preferably performed at a lower temperature (for example, 200 DEG C or lower). On the other hand, in the case of using a substrate having high heat resistance such as a glass substrate, the annealing may be performed at a high temperature near 500 deg.

또, 오믹 콘택트를 형성한다는 점에서, 제 1 영역 및 제 2 영역을 성막한 후, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는 것이 바람직하다.In addition, it is preferable to perform post annealing at a temperature of 300 캜 or higher after forming the first region and the second region from the viewpoint of forming an ohmic contact.

단, 600 ℃ 초과의 온도를 시료에 첨가하면 카티온의 상호 확산이 일어나, 제 1 영역 (A1) 과 제 2 영역 (A2) 이 혼합해 버릴 가능성이 있기 때문에, 600 ℃ 이하에서 어닐 처리를 실시하는 것이 바람직하다.However, when a temperature exceeding 600 캜 is added to the sample, mutual diffusion of the cation occurs and the first region (A1) and the second region (A2) may be mixed. Therefore, annealing is performed at 600 캜 or lower .

IZO 막과 IGZO 막이 적층된 산화물 반도체막을, 나중에 형성되는 게이트 전극 (16) 에 게이트 절연막 (15) 을 개재하여 대향 배치되도록 패터닝함으로써 산화물 반도체층 (12) 이 형성된다. 패터닝은 예를 들어 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 희황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭함으로써 패턴을 형성한다.The oxide semiconductor layer 12 is formed by patterning the oxide semiconductor film in which the IZO film and the IGZO film are stacked so as to be opposed to each other via the gate insulating film 15 on the gate electrode 16 to be formed later. Patterning can be performed by, for example, photolithography and etching. Specifically, a resist pattern is formed on the remaining portion by photolithography, and a pattern is formed by etching with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixture of phosphoric acid, nitric acid, and acetic acid.

(소스 전극 및 드레인 전극의 형성)(Formation of source electrode and drain electrode)

산화물 반도체층 (12) 을 형성한 후, 산화물 반도체층 (12) 상에 소스·드레인 전극 (13, 14) 을 형성하기 위한 금속막을 형성한다.After the oxide semiconductor layer 12 is formed, a metal film for forming the source / drain electrodes 13 and 14 is formed on the oxide semiconductor layer 12.

소스 전극 (13) 및 드레인 전극 (14) 은 모두 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다.The source electrode 13 and the drain electrode 14 may be formed by a wet method such as a printing method or a coating method, a physical method such as a vacuum evaporation method, a sputtering method and an ion plating method, a chemical method such as a CVD method or a plasma CVD method The film may be formed according to a method appropriately selected in consideration of suitability with the material to be used.

예를 들어 금속막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여, 소스 전극 (13) 및 드레인 전극 (14) 을 형성한다. 이 때, 소스·드레인 전극 (13, 14), 소스·드레인 전극 (13, 14) 에 접속하는 배선 (도시 생략) 을 동시에 패터닝하는 것이 바람직하다.For example, the metal film is patterned into a predetermined shape by an etching or a lift-off method to form the source electrode 13 and the drain electrode 14. At this time, it is preferable to pattern the wirings (not shown) connected to the source / drain electrodes 13 and 14 and the source / drain electrodes 13 and 14 at the same time.

이상의 순서에 의해, 도 1 에 나타내는 박막 트랜지스터 (1) 를 제조할 수 있다.The thin film transistor 1 shown in Fig. 1 can be manufactured by the above procedure.

본 발명의 박막 트랜지스터는, 고이동도와 저오프 전류가 양립한 것이며, 여러 디바이스에 적용할 수 있다. 본 발명의 박막 트랜지스터를 사용한 본 발명의 표시 장치 및 센서는, 모두 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 또한, 여기서 말하는 「특성」 이란, 표시 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.The thin film transistor of the present invention is compatible with high mobility and low off current and can be applied to various devices. INDUSTRIAL APPLICABILITY The display device and the sensor using the thin film transistor of the present invention all exhibit good characteristics with low power consumption. Here, the &quot; characteristic &quot; is a display characteristic in the case of a display device, and a sensitivity characteristic in the case of a sensor.

<액정 표시 장치><Liquid Crystal Display Device>

도 3 에 본 발명의 박막 트랜지스터를 구비한 표시 장치의 일 실시형태인 액정 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 4 에 그 전기 배선의 개략 구성도를 나타낸다.Fig. 3 shows a schematic cross-sectional view of a part of a liquid crystal display device according to an embodiment of the present invention having a thin film transistor, and Fig. 4 shows a schematic configuration diagram of the electric wiring.

도 3 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 도 2 에 나타낸 게이트 전극 (16) 과, 게이트 절연막 (15) 과, 제 1 영역 (A1) 과 제 2 영역 (A2) 으로 구성되는 산화물 반도체층 (12) 과, 소스 전극 (13) 과, 드레인 전극 (14) 을 포함하는 톱 게이트-보텀 콘택트형의 박막 트랜지스터 (2) 와, 박막 트랜지스터 (2) 의 게이트 전극 (16) 상의 박막 트랜지스터 (2) 의 게이트 전극 (16) 을 보호하는 패시베이션층 (54) 상에 화소 하부 전극 (55) 및 그 대향 상부 전극 (56) 사이에 끼워진 액정층 (57) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (58) 를 구비하고, TFT (2) 의 기판 (11) 측 및 컬러 필터 (58) 상에 각각 편광판 (59a, 59b) 을 구비한 구성이다.3, the liquid crystal display device 5 of the present embodiment includes a gate electrode 16, a gate insulating film 15, a first region A1 and a second region A2, Bottom contact type thin film transistor 2 including the source electrode 13 and the drain electrode 14 and the gate electrode 16 of the thin film transistor 2 A liquid crystal layer 57 sandwiched between the pixel lower electrode 55 and the opposing upper electrode 56 on the passivation layer 54 for protecting the gate electrode 16 of the thin film transistor 2 on the pixel electrode And an RGB color filter 58 for coloring different colors in correspondence with each other so that polarizing plates 59a and 59b are provided on the substrate 11 side of the TFT 2 and on the color filter 58, respectively.

또, 도 3, 도 4 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 서로 평행한 복수의 게이트 배선 (51) 과, 그 게이트 배선 (51) 과 교차하는 서로 평행한 데이터 배선 (52) 을 구비하고 있다. 여기서, 게이트 배선 (51) 과 데이터 배선 (52) 은 전기적으로 절연되어 있다. 게이트 배선 (51) 과 데이터 배선 (52) 의 교차부 부근에 박막 트랜지스터 (2) 가 구비되어 있다.3 and 4, the liquid crystal display device 5 of the present embodiment includes a plurality of gate wirings 51 that are parallel to each other, and a plurality of gate wirings 51 that are parallel to each other (52). Here, the gate wiring 51 and the data wiring 52 are electrically insulated. The thin film transistor 2 is provided in the vicinity of the intersection of the gate wiring 51 and the data wiring 52.

박막 트랜지스터 (2) 의 게이트 전극 (16) 은 게이트 배선 (51) 에 접속되어 있고, 박막 트랜지스터 (2) 의 소스 전극 (13) 은 데이터 배선 (52) 에 접속되어 있다. 또, 박막 트랜지스터 (2) 의 드레인 전극 (14) 은 게이트 절연막 (15) 에 형성된 콘택트홀 (19) 을 개재하여 (콘택트홀 (19) 에 도전체가 매립되어) 화소 하부 전극 (55) 에 전기적으로 접속되어 있다. 이 화소 하부 전극 (55) 은 접지된 대향 상부 전극 (56) 과 함께 콘덴서 (53) 를 구성하고 있다.The gate electrode 16 of the thin film transistor 2 is connected to the gate wiring 51 and the source electrode 13 of the thin film transistor 2 is connected to the data wiring 52. [ The drain electrode 14 of the thin film transistor 2 is electrically connected to the pixel lower electrode 55 via a contact hole 19 formed in the gate insulating film 15 (a conductor is buried in the contact hole 19) Respectively. The pixel lower electrode 55 constitutes a capacitor 53 together with the grounded opposing upper electrode 56.

도 3 에 나타낸 본 실시형태의 액정 장치에 있어서는, 톱 게이트형의 박막 트랜지스터를 구비하는 것으로 했지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.Though the liquid crystal device of this embodiment shown in Fig. 3 is provided with the top gate type thin film transistor, the thin film transistor used in the liquid crystal device which is the display device of the present invention is not limited to the top gate type, Type thin film transistor.

본 발명의 박막 트랜지스터는 높은 이동도를 갖기 때문에, 액정 표시 장치에 있어서 고정세, 고속 응답, 고콘트라스트 등의 고품위 표시가 가능해져, 대화면화에도 적합하다. 또, 특히 산화물 반도체층 (12) (활성층) 이 비정질인 경우에는 소자 특성의 편차를 억제할 수 있어, 대화면에서 불균일이 없는 우수한 표시 품위가 실현된다. 또한, 특성 시프트가 적기 때문에, 게이트 전압을 저감시킬 수 있으며, 나아가서는 표시 장치의 소비 전력을 저감시킬 수 있다.Since the thin film transistor of the present invention has high mobility, high-quality display such as fixed count, high-speed response, and high contrast can be performed in a liquid crystal display device, which is suitable for large-screen display. In addition, particularly when the oxide semiconductor layer 12 (active layer) is amorphous, variations in device characteristics can be suppressed, and excellent display quality without unevenness on a large surface can be realized. In addition, since the characteristic shift is small, the gate voltage can be reduced, and further, the power consumption of the display device can be reduced.

또, 본 발명에 의하면, 산화물 반도체층 (활성층) 을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 은, 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질막을 사용하여 형성할 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고, 플렉시블한 액정 표시 장치를 제공할 수도 있다.According to the present invention, the first region A1 and the second region A2 constituting the oxide semiconductor layer (active layer) are formed using an amorphous film capable of film formation at a low temperature (for example, 200 DEG C or lower) A resin substrate (plastic substrate) can be used as the substrate. Therefore, according to the present invention, a flexible liquid crystal display device having excellent display quality can be provided.

<유기 EL 표시 장치><Organic EL Display Device>

본 발명의 TFT 를 구비한 표시 장치의 일 실시형태로서, 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 도 5 에 그 일부분의 개략 단면도를 나타내고, 도 6 에 전기 배선의 개략 구성도를 나타낸다.Fig. 5 is a schematic cross-sectional view of an active matrix type organic EL display device as one embodiment of a display device having a TFT of the present invention, and Fig. 6 is a schematic configuration diagram of an electric wiring.

유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제조할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키는 점에서, 주사선수와 주사선당 발광 시간은 반비례한다. 그 때문에, 고정세화, 대화면화가 곤란해지고 있다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선수를 늘릴 수 없다는 문제는 없기 때문에, 고정세화, 대화면화에 적합하다.There are two types of driving methods of the organic EL display device, that is, a simple matrix method and an active matrix method. The simple matrix method has an advantage that it can be manufactured at a low cost, but the emission time per scanning line and the scanning line is inversely proportional in that the scanning line is selected one by one to emit light. For this reason, it is difficult to increase the size and the screen size. In the active matrix method, since transistors and capacitors are formed for each pixel, the manufacturing cost is increased. However, since there is no problem that the number of scan lines can not be increased as in the simple matrix method, it is suitable for high definition and large screen.

본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (6) 는, 톱 게이트-톱 콘택트형의 박막 트랜지스터가 기판 (60) 상의 패시베이션층 (61a) 상에 구동용 TFT (2a) 및 스위칭용 TFT (2b) 로서 각각 구비되어 있다. 구동용 TFT (2a) 는, 게이트 전극 (16a) 과, 게이트 절연막 (15) 과, 제 1 영역 (A1) 과 제 2 영역 (A2) 과, 소스 전극 (13a) 과, 드레인 전극 (14a) 을 포함한다. 스위칭용 TFT (2b) 는, 게이트 전극 (16b) 과, 게이트 절연막 (15) 과, 제 1 영역 (A1) 과 제 2 영역 (A2) 으로 구성되는 산화물 반도체층 (12) 과, 소스 전극 (13b) 과, 드레인 전극 (14b) 을 포함한다. 구동용 TFT (2a), 및 스위칭용 TFT (2b) 상에는 하부 전극 (62) 및 상부 전극 (63) 에 끼워진 유기 발광층 (64) 을 포함하고, 상부 전극 (63) 의 상면이 패시베이션층 (61b) 에 의해 보호된 유기 EL 발광 소자 (65) 를 구비한다.The active matrix type organic EL display device 6 of the present embodiment has a structure in which a top gate-top contact type thin film transistor is formed on the passivation layer 61a on the substrate 60 by the driving TFT 2a and the switching TFT 2b. The driving TFT 2a includes a gate electrode 16a, a gate insulating film 15, a first region A1 and a second region A2, a source electrode 13a, and a drain electrode 14a . The switching TFT 2b includes a gate electrode 16b, a gate insulating film 15, an oxide semiconductor layer 12 composed of a first region A1 and a second region A2, and a source electrode 13b And a drain electrode 14b. The driving TFT 2a and the switching TFT 2b include the lower electrode 62 and the organic light emitting layer 64 sandwiched by the upper electrode 63. The upper surface of the upper electrode 63 is covered with the passivation layer 61b, And an organic EL light-emitting element 65 that is protected by a light-emitting layer.

또, 도 5, 도 6 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (6) 는, 서로 평행한 복수의 게이트 배선 (66) 과, 그 게이트 배선 (66) 과 교차하는 서로 평행한 데이터 배선 (67) 및 구동 배선 (68) 을 구비하고 있다. 여기서 게이트 배선 (66) 과 데이터 배선 (67), 구동 배선 (68) 은 전기적으로 절연되어 있다. 스위칭용 박막 트랜지스터 (2b) 의 게이트 전극 (16b) 은, 게이트 배선 (66) 에 접속되어 있고, 스위칭용 박막 트랜지스터 (2b) 의 소스 전극 (13b) 은 데이터 배선 (67) 에 접속되어 있다. 또, 스위칭용 박막 트랜지스터 (2b) 의 드레인 전극 (14b) 은 구동용 박막 트랜지스터 (2a) 의 게이트 전극 (16a) 에 접속됨과 함께, 콘덴서 (69) 를 사용함으로써 구동용 박막 트랜지스터 (2a) 를 온 상태로 유지한다. 구동용 박막 트랜지스터 (2a) 의 소스 전극 (13a) 은 구동 배선 (68) 에 접속되고, 드레인 전극 (14a) 은 유기 EL 발광 소자 (65) 에 접속된다.5 and 6, the organic EL display device 6 according to the present embodiment includes a plurality of gate wirings 66 that are parallel to each other, data parallel to each other that cross the gate wirings 66 A wiring 67 and a driving wiring 68. [ Here, the gate wiring 66, the data wiring 67, and the driving wiring 68 are electrically insulated. The gate electrode 16b of the switching thin film transistor 2b is connected to the gate wiring 66 and the source electrode 13b of the switching thin film transistor 2b is connected to the data wiring 67. [ The drain electrode 14b of the switching thin film transistor 2b is connected to the gate electrode 16a of the driving thin film transistor 2a and the capacitor 69 is used to turn on the driving thin film transistor 2a State. The source electrode 13a of the driving thin film transistor 2a is connected to the driving wiring 68 and the drain electrode 14a is connected to the organic EL light emitting element 65. [

도 5 에 나타낸 본 실시형태의 유기 EL 장치에 있어서도, 톱 게이트형의 박막 트랜지스터 (2a, 2b) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 박막 트랜지스터는, 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.The organic EL device of the present embodiment shown in Fig. 5 is also provided with the top gate type thin film transistors 2a and 2b. However, the thin film transistor used in the organic EL device which is the display device of the present invention, Type, but may be a bottom gate type thin film transistor.

본 발명의 박막 트랜지스터는 높은 이동도를 갖기 때문에, 저소비 전력이고 또한 고품위인 표시가 가능해진다. 또, 본 발명에 의하면, 산화물 반도체층 (활성층) 을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 은, 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질막을 사용하여 형성할 수 있기 때문에, 기판으로서 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고 플렉시블한 유기 EL 표시 장치를 제공할 수 있다.Since the thin film transistor of the present invention has high mobility, low power consumption and high quality display can be achieved. According to the present invention, the first region A1 and the second region A2 constituting the oxide semiconductor layer (active layer) are formed using an amorphous film capable of film formation at a low temperature (for example, 200 DEG C or lower) A resin substrate (plastic substrate) can be used as the substrate. Therefore, according to the present invention, it is possible to provide a flexible organic EL display device having excellent display quality.

또한, 도 5 에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극 (63) 을 투명 전극으로 하여 톱 이미션형으로 해도 되고, 하부 전극 (62) 및 TFT (2a, 2b) 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.In the organic EL display device shown in Fig. 5, the upper electrode 63 may be a top electrode with a transparent electrode, and each electrode of the lower electrode 62 and the TFTs 2a and 2b may be a transparent electrode Bottom-emulsion type.

<X 선 센서><X-ray sensor>

도 7 에 본 발명의 센서의 일 실시형태인 X 선 센서에 대해, 그 일부분의 개략 단면도를 나타내고, 도 8 에 그 전기 배선의 개략 구성도를 나타낸다.Fig. 7 shows a schematic cross-sectional view of a part of the X-ray sensor which is one embodiment of the sensor of the present invention, and Fig. 8 shows a schematic configuration diagram of the electric wiring.

본 실시형태의 X 선 센서 (7) 는, 기판 (11) 상에 형성된 게이트 전극 (16), 게이트 절연막 (15), 제 1 영역 (A1) 과 제 2 영역 (A2) 을 구비하는 산화물 반도체층 (12), 소스 전극 (13), 드레인 전극 (14) 을 포함하는 박막 트랜지스터 (2) 및 캐패시터 (70) 와, 캐패시터 (70) 상에 형성된 전하 수집용 전극 (71) 과, X 선 변환층 (72) 과, 상부 전극 (73) 을 구비하여 구성된다. 박막 트랜지스터 (2) 상에는 패시베이션막 (75) 이 형성되어 있다.The X-ray sensor 7 according to the present embodiment includes a gate electrode 16 formed on a substrate 11, a gate insulating film 15, an oxide semiconductor layer 16 having a first region A1 and a second region A2, A thin film transistor 2 and a capacitor 70 including a gate electrode 12, a source electrode 13 and a drain electrode 14, a charge collecting electrode 71 formed on the capacitor 70, (72), and an upper electrode (73). On the thin film transistor 2, a passivation film 75 is formed.

캐패시터 (70) 는 캐패시터용 하부 전극 (76) 과 캐패시터용 상부 전극 (77) 으로 절연막 (78) 을 사이에 끼운 구조로 되어 있다. 캐패시터용 상부 전극 (77) 은 절연막 (78) 에 형성된 콘택트홀 (79) 을 개재하여 박막 트랜지스터 (2) 의 소스 전극 (13) 및 드레인 전극 (14) 중 어느 일방 (도 7 에 있어서는 드레인 전극 (14)) 과 접속되어 있다.The capacitor 70 has a structure in which the insulating film 78 is interposed between the lower electrode 76 for capacitor and the upper electrode 77 for capacitor. The capacitor upper electrode 77 is connected to either one of the source electrode 13 and the drain electrode 14 of the thin film transistor 2 through the contact hole 79 formed in the insulating film 78 14).

전하 수집용 전극 (71) 은, 캐패시터 (70) 에 있어서의 캐패시터용 상부 전극 (77) 상에 형성되어 있어, 캐패시터용 상부 전극 (77) 에 접하고 있다. X 선 변환층 (72) 은 아모르퍼스 셀렌으로 형성되는 층이며, 박막 트랜지스터 (2) 및 캐패시터 (70) 를 덮도록 형성되어 있다. 상부 전극 (73) 은 X 선 변환층 (72) 상에 형성되어 있어, X 선 변환층 (72) 에 접하고 있다.The charge collecting electrode 71 is formed on the capacitor upper electrode 77 in the capacitor 70 and is in contact with the capacitor upper electrode 77. The X-ray conversion layer 72 is a layer formed of amorphous selenium and is formed so as to cover the thin film transistor 2 and the capacitor 70. The upper electrode 73 is formed on the X-ray conversion layer 72 and is in contact with the X-ray conversion layer 72.

도 8 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (7) 는, 서로 평행한 복수의 게이트 배선 (81) 과, 게이트 배선 (81) 과 교차하는 서로 평행한 복수의 데이터 배선 (82) 을 구비하고 있다. 여기서 게이트 배선 (81) 과 데이터 배선 (82) 은 전기적으로 절연되어 있다. 게이트 배선 (81) 과 데이터 배선 (82) 의 교차부 부근에 박막 트랜지스터 (2) 가 구비되어 있다.8, the X-ray sensor 7 of the present embodiment includes a plurality of gate wirings 81 parallel to each other and a plurality of data wirings 82 parallel to each other intersecting the gate wirings 81 Respectively. Here, the gate wiring 81 and the data wiring 82 are electrically insulated. The thin film transistor 2 is provided near the intersection of the gate wiring 81 and the data wiring 82.

도 7, 8 에 있어서, 박막 트랜지스터 (2) 의 게이트 전극 (16) 은, 게이트 배선 (81) 에 접속되어 있고, 박막 트랜지스터 (2) 의 소스 전극 (13) 은 데이터 배선 (82) 에 접속되어 있다. 또, 박막 트랜지스터 (2) 의 드레인 전극 (14) 은 전하 수집용 전극 (71) 에 접속되어 있고, 또한 이 전하 수집용 전극 (71) 은, 접지된 대향 전극 (76) 과 함께 캐패시터 (70) 를 구성하고 있다.7 and 8, the gate electrode 16 of the thin film transistor 2 is connected to the gate wiring 81 and the source electrode 13 of the thin film transistor 2 is connected to the data wiring 82 have. The drain electrode 14 of the thin film transistor 2 is connected to the charge collecting electrode 71 and the charge collecting electrode 71 is connected to the capacitor 70 together with the grounded counter electrode 76. [ .

본 구성의 X 선 센서 (7) 에 있어서, X 선은 도 8 중, 상부 (상부 전극 (73) 측) 로부터 조사되어, X 선 변환층 (72) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (72) 에 상부 전극 (73) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (70) 에 축적되어, 박막 트랜지스터 (2) 를 순차 주사함으로써 판독된다.In the X-ray sensor 7 of this configuration, an X-ray is irradiated from the upper portion (on the side of the upper electrode 73) in FIG. 8 to generate an electron-hole pair in the X- By applying a high electric field to the X-ray conversion layer 72 by the upper electrode 73, the generated electric charge is accumulated in the capacitor 70 and read by sequentially scanning the thin film transistor 2. [

본 발명의 X 선 센서는, 온 전류가 높고, 신뢰성이 우수한 박막 트랜지스터 (2) 를 구비하기 때문에 S/N 이 높고, 감도 특성이 우수하기 때문에, X 선 디지털 촬영 장치에 사용한 경우에 광다이나믹 레인지의 화상이 얻어진다.Since the X-ray sensor of the present invention has the high S / N ratio and the excellent sensitivity characteristic because it has the thin film transistor 2 having high on-current and excellent reliability, the X-ray sensor of the present invention can be used in an optical dynamic range Is obtained.

특히 본 발명의 X 선 디지털 촬영 장치는, 정지 화상 촬영만 가능한 것이 아니고, 동화상에 의한 투시와 정지 화상의 촬영을 1 대로 실시할 수 있는 X 선 디지털 촬영 장치에 사용하는 것이 바람직하다. 또한, 박막 트랜지스터 (2) 에 있어서의 산화물 반도체층 (활성층) 을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 이 비정질인 경우에는 균일성이 우수한 화상이 얻어진다.Particularly, the X-ray digital photographing apparatus of the present invention is preferably used in an X-ray digital photographing apparatus capable of photographing a moving image and photographing a still image in one, not only in still image photographing. Further, when the first region A1 and the second region A2 constituting the oxide semiconductor layer (active layer) in the thin film transistor 2 are amorphous, an image excellent in uniformity is obtained.

또한, 도 7 에 나타낸 본 실시형태의 X 선 센서에 있어서는, 톱 게이트형의 박막 트랜지스터를 구비하는 것으로 했지만, 본 발명의 센서에 있어서 사용되는 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.The X-ray sensor of this embodiment shown in Fig. 7 includes the top gate type thin film transistor. However, the thin film transistor used in the sensor of the present invention is not limited to the top gate type, Of a thin film transistor.

실시예Example

이하에 실험예를 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.Hereinafter, experimental examples will be described, but the present invention is not limited at all by these examples.

본 발명자들은 본 발명의 박막 트랜지스터에 있어서, 산화물 반도체층을 구성하는 제 1 영역 (A1) 및 제 2 영역인 IZO 층 및 IGZO 층에 대해, 특정한 조성 범위에 있어서 고이동도이고 또한 저오프 전류의 소자가 제조 가능한 것을 이하의 실험을 실시하여 실증하였다.The present inventors have found that, in the thin film transistor of the present invention, the first region (A1) constituting the oxide semiconductor layer and the IZO layer and the IGZO layer which are the second region have high mobility and low current The following experiment was conducted to demonstrate that the device can be manufactured.

<TFT 특성의 IZO 층 조성 의존성><IZO layer composition dependency of TFT characteristics>

먼저, 이하의 같은 보텀 게이트-톱 콘택트형의 박막 트랜지스터를 제조하였다.First, the following bottom gate-top contact type thin film transistor was manufactured.

기판으로서, SiO2 의 산화막 (두께 : 100 ㎚) 이 표면 상에 형성되고, 고농도 도프된 p 형 실리콘 기판 (미츠비시 머티리얼사 제조) 을 사용하였다. 산화물 반도체층은, 먼저 제 1 영역으로서, In (x) Zn (1-x) O (y) (0 ≤ x ≤ 1, y > 0) 가 되는 IZO 막을 5 ㎚ 의 두께로 스퍼터 성막하였다. 여기서는, 각 예에 있어서 IZO 막의 조성 (x) 을 이하의 표 2 와 같이 변조하여 제 1 영역을 형성하였다.As the substrate, a highly doped p-type silicon substrate (manufactured by Mitsubishi Materials Corporation) was used, in which an oxide film of SiO 2 (thickness: 100 nm) was formed on the surface. An IZO film having a thickness of 5 nm was formed by sputtering an oxide semiconductor layer having an In (x) Zn (1-x) O (y) (0? X? 1, y> 0) as a first region. Here, in each example, the composition (x) of the IZO film was modulated as shown in Table 2 below to form the first region.

한편, 제 2 영역으로는, In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0), b/(a + b) = 0.750 으로 나타내는 IGZO 막을 50 ㎚ 의 두께로 스퍼터 성막하였다.(A + b)> 0.250, c> 0, d> 0) and b / (a + b) ) = 0.750 was sputter-deposited to a thickness of 50 nm.

산화물 반도체층은 각 영역 사이에서 대기 중에 노출되지 않고 연속해서 성막을 실시하였다. 각 영역의 스퍼터는, 제 1 영역에 있어서는 In2O3 타깃, ZnO 타깃을 사용한 공스퍼터 (co-sputter), 제 2 영역에 있어서는 In2O3 타깃, Ga2O3 타깃, ZnO 타깃을 사용한 3 원 공스퍼터를 사용하여 실시하였다. 각 영역의 막두께 조정은 성막 시간의 조정으로 실시하였다.The oxide semiconductor layer was continuously formed between the regions without exposure to the atmosphere. Sputtering of each region was performed using an In 2 O 3 target in a first region, a co-sputter using a ZnO target, an In 2 O 3 target in a second region, a Ga 2 O 3 target, and a ZnO target Three-ball sputtering was used. The film thickness of each region was adjusted by adjusting the film formation time.

제 1 영역의 상세한 스퍼터 조건과, 제조한 TFT 의 특성을 이하의 표 2 에 나타낸다. 제 1 영역에 있어서의 도달 진공도, 성막 압력, 성막 온도, 산소/아르곤 분압비는 공통으로 각각 6 × 10-6 ㎩, 4.4 × 10-1 ㎩, 실온, 0.067 이다.The detailed sputter conditions of the first region and the characteristics of the produced TFT are shown in Table 2 below. The degree of vacuum reached in the first region, the film forming pressure, the film forming temperature, and the oxygen / argon partial pressure ratio are commonly 6 × 10 -6 Pa, 4.4 × 10 -1 Pa, room temperature, and 0.067, respectively.

제 2 영역의 스퍼터 조건은 이하와 같고, 실시예 1, 2 및 비교예 1 ∼ 8 에 대해 공통이다.The sputter conditions of the second region are as follows, and are common to Examples 1 and 2 and Comparative Examples 1 to 8.

도달 진공도 ; 6 × 10-6 ㎩Reaching vacuum degree; 6 × 10 -6 Pa

성막 압력 ; 4.4 × 10-1 ㎩Film forming pressure; 4.4 x 10 &lt; -1 &gt; Pa

성막 온도 ; 실온Film formation temperature; Room temperature

산소 분압/아르곤 분압 ; 0.067Oxygen partial pressure / argon partial pressure; 0.067

In2O3, Ga2O3, ZnO 타깃의 투입 전력비 ; 19.3 : 70.0 : 14.5The input power ratio of In 2 O 3 , Ga 2 O 3 , and ZnO target; 19.3: 70.0: 14.5

스퍼터에 의한 상기 2 종류의 산화물 반도체막의 적층 후, 메탈 마스크를 개재한 진공 증착법에 의해, Ti (10 ㎚)/Au (40 ㎚) 로 이루어지는 전극층을, 적층된 막 상에 형성하였다. 전극층 형성 후, 300 ℃, 산소 분압 100 ％ 의 분위기하에서 포스트 어닐 처리를 실시하였다.After laminating the two types of oxide semiconductor films by sputtering, an electrode layer made of Ti (10 nm) / Au (40 nm) was formed on the laminated film by a vacuum deposition method with a metal mask interposed therebetween. After the formation of the electrode layer, post annealing treatment was performed in an atmosphere at 300 캜 and an oxygen partial pressure of 100%.

이상에 의해, 채널 길이 180 ㎛, 채널 폭 1 ㎜ 의 보텀 게이트형 박막 트랜지스터로서 하기 표 2 에 나타내는 실시예 1, 2 및 비교예 1 ∼ 8 의 박막 트랜지스터를 얻었다.Thus, the thin film transistors of Examples 1 and 2 and Comparative Examples 1 to 8 shown in Table 2 below were obtained as the bottom gate type thin film transistor having a channel length of 180 mu m and a channel width of 1 mm.

제조한 상기 실시예 1, 2 및 비교예 1 ∼ 8 에 대해, 반도체 파라미터·애널라이저 4156C (아지렌트 테크놀로지사 제조) 를 사용하여, 트랜지스터 특성 (Vg-Id 특성) 및 이동도 μ 의 측정을 실시하였다.The transistor characteristics (Vg-Id characteristics) and the mobility μ were measured using the semiconductor parameter analyzer 4156C (manufactured by Ajin Tec Corporation) for the above-described Examples 1 and 2 and Comparative Examples 1 to 8 .

Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 10 V 로 고정시키고, 게이트 전압 (Vg) 을 -30 V ∼ +30 V 의 범위 내에서 소인 (掃引) 하여, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시하였다. 오프 전류 (Ioff) 는, Vg-Id 특성에 있어서 Vg = 0 V 에 있어서의 전류값으로 정의하였다.The Vg-Id characteristics were measured by fixing the drain voltage Vd to 10 V and sweeping the gate voltage Vg within the range of -30 V to +30 V to obtain the gate voltage Vg And measuring the drain current (Id) in the discharge cell. The off current Ioff was defined as the current value at Vg = 0 V in the Vg-Id characteristic.

또, 이동도는, 드레인 전압 (Vd) 을 1 V 로 고정시킨 상태에서 게이트 전압 (Vg) 을 -30 V ∼ +30 V 의 범위 내에서 소인하여 얻은 선형 영역에서의 Vg-Id 특성으로부터 선형 이동도를 산출하여 기재하고 있다. 실시예 1, 2 및 비교예 3, 4, 7 에 대해서는 측정 결과를 도 9 에 나타냈다.The mobility is calculated from the Vg-Id characteristic in the linear region obtained by sweeping the gate voltage (Vg) within a range of -30 V to +30 V in a state where the drain voltage (Vd) is fixed at 1 V, Is calculated and described. The measurement results of Examples 1 and 2 and Comparative Examples 3, 4 and 7 are shown in Fig.

또, 실시예 1, 2, 비교예 1 ∼ 8 에 대해 하기 표 2 및 도 10 에 제 1 영역의 조성비 외에, 이동도, 오프 전류의 결과를 정리하여 나타냈다.For Examples 1 and 2 and Comparative Examples 1 to 8, mobility and off current results are summarized in Table 2 and FIG. 10 in addition to the composition ratio of the first region.

Figure 112013116020682-pct00002
Figure 112013116020682-pct00002

도 10 에 나타내는 바와 같이, 제 2 영역의 조성, 성막 조건이 동일한 경우, 트랜지스터 특성은 제 1 영역의 조성에 크게 의존하는 것을 알 수 있었다. 특히, 0.4 ≤ x ≤ 0.5 의 범위에 있어서, 30 ㎠/Vs 초과의 전계 효과 이동도와, 노멀리 오프 특성 (Vg = 0 V, Id = 1E-9 A 이하) 이 양립하는 것이 분명해졌다.As shown in FIG. 10, when the composition and film forming conditions of the second region are the same, it was found that the transistor characteristics largely depend on the composition of the first region. In particular, it has become clear that the field effect mobility exceeding 30 cm 2 / Vs and the normally off characteristics (Vg = 0 V, Id = 1E-9 A or less) are compatible in the range of 0.4 ≦ x ≦ 0.5.

<TFT 특성의 IGZO 층 조성 의존성>&Lt; IGZO layer composition dependency of TFT characteristics >

제 1 영역 (A1) 의 조성을 동일한 것으로 했을 때, 제 2 영역 (A2) 의 조성에 의해 어떻게 TFT 특성이 변화하는지 조사하기 위해, 이하의 같은 보텀 게이트-톱 콘택트형의 박막 트랜지스터를 실시예 3 ∼ 7, 비교예 9, 10 으로서 제조하였다. 기본적인 트랜지스터의 제조 방법은 실시예 1, 2 및 비교예 1 ∼ 8 과 동일하지만, 제 1 영역은 IZO (x = 0.5) 로 고정시켜 이하의 조건을 사용하여 성막하였다.The following bottom gate-top contact type thin film transistors were fabricated in the same manner as in Examples 3 to 6 to investigate how the TFT characteristics varied depending on the composition of the second region (A2) when the composition of the first region (A1) 7, and Comparative Examples 9 and 10. The basic transistor was manufactured in the same manner as in Examples 1 and 2 and Comparative Examples 1 to 8 except that the first region was fixed to IZO (x = 0.5) and the film was formed under the following conditions.

(제 1 영역의 스퍼터 조건)(Sputtering condition of the first region)

도달 진공도 ; 6 × 10-6 ㎩Reaching vacuum degree; 6 × 10 -6 Pa

성막 압력 ; 4.4 × 10-1 ㎩Film forming pressure; 4.4 x 10 &lt; -1 &gt; Pa

성막 온도 ; 실온Film formation temperature; Room temperature

산소 분압/아르곤 분압 ; 0.067Oxygen partial pressure / argon partial pressure; 0.067

In2O3, ZnO 타깃의 투입 전력비 ; 55.3 : 26.5In 2 O 3 , ZnO target input power ratio; 55.3: 26.5

제 2 영역의 성막 조건은, 도달 진공도, 성막 압력, 성막 온도, 산소/아르곤 분압은 공통으로 각각 6 × 10-6 ㎩, 4.4 × 10-1 ㎩, 실온, 0.067 이고, 카티온 조성비를 이하의 표 3 과 같이 변조하여 성막을 실시하였다. 성막 후, 이하의 조건으로 어닐을 실시하였다.The film forming conditions of the second region were as follows: the degree of vacuum reached, the film forming pressure, the film forming temperature, and the oxygen / argon partial pressure were commonly 6 × 10 -6 Pa, 4.4 × 10 -1 Pa, room temperature, 0.067, The film formation was carried out by modulating as shown in Table 3. After the film formation, annealing was performed under the following conditions.

(포스트 어닐 조건)(Post annealing condition)

어닐 온도 : 300 ℃Annealing temperature: 300 ° C

어닐 시간 : 1 시간Anneal time: 1 hour

어닐 분위기 : 산소 분압 100 ％Annealing atmosphere: oxygen partial pressure 100%

이동도, 오프 전류를 측정하여 하기 표 3 에 나타냈다.Mobility and off current were measured and shown in Table 3 below.

Figure 112013116020682-pct00003
Figure 112013116020682-pct00003

표 3 으로부터, Ga 함유율이 가장 많은 b/(a + b) = 1.0 인 경우 (비교예 10) 에는 트랜지스터는 구동되지 않았다. 이것은, 소스·드레인 전극과 산화물 반도체층의 제 2 영역과의 접촉 저항이 증대했기 때문이며, b/(a + b) > 0.875 인 경우에는, 고이동도의 TFT 를 제조하는 것이 곤란하다는 것을 알 수 있다. 따라서, 제 1 영역의 조성을 동일한 것으로 했을 경우, 제 2 영역에 있어서 b/(a + b) ≤ 0.875 인 것이 바람직한 것을 알 수 있었다.From Table 3, the transistor was not driven in the case where b / (a + b) = 1.0 (Comparative Example 10) in which the content of Ga is the largest is the largest. This is because the contact resistance between the source / drain electrode and the second region of the oxide semiconductor layer is increased, and it is difficult to manufacture a TFT with high mobility when b / (a + b)> 0.875 have. Therefore, when the composition of the first region is made the same, it is found that b / (a + b)? 0.875 is preferable in the second region.

한편, b/(a + b) 를 감소시켜 갔을 경우, 40 ㎠/Vs 초과의 고이동도는 확보할 수 있지만, b/(a + b) = 0.250 의 경우 (비교예 9) 에는 Vth < 0 으로 되어 있다. 이것은 제 1 영역의 캐리어 농도가 과도하게 상승할 가능성이 있는 것 외에, 제 2 영역 중에 전도 캐리어 패스가 형성되어, 핀치 오프가 곤란해지는 것을 나타내고 있다. 이와 같은 Vth < 0 이 되는 트랜지스터에서는 오프 전류가 증대되는 경향이 있다. 그 때문에, 고이동도이고 또한 오프 전류가 충분히 낮은 트랜지스터를 제조하기 위해서는 (포스트 어닐 온도를 300 ℃ 로 한 경우에는), b/(a + b) > 0.250 인 것이 필요하다.On the other hand, in the case of b / (a + b) = 0.250 (Comparative Example 9), high mobility exceeding 40 cm2 / Vs can be ensured when b / (a + b) Respectively. This indicates that there is a possibility that the carrier concentration in the first region is excessively increased and that a conduction carrier path is formed in the second region and pinch off becomes difficult. In such a transistor having Vth < 0, the off current tends to increase. Therefore, it is necessary that b / (a + b) &gt; 0.250 in order to manufacture a transistor having a high mobility and a sufficiently low off current (when the post annealing temperature is 300 ° C).

따라서, 제 1 영역의 조성을 동일한 것으로 한 경우에는, 제 2 영역의 조성을 0.250 < b/(a + b) ≤ 0.875 로 하면, 고이동도를 유지하면서, 오프 전류가 충분히 낮은 TFT 를 제조 가능하다.Therefore, when the composition of the first region is made the same, it is possible to manufacture a TFT having a sufficiently low off current while maintaining the high mobility, when the composition of the second region is 0.250 <b / (a + b)? 0.875.

전술한 실시예 1, 2 에 있어서는, 제 2 영역의 카티온 조성은 b/(a + b) = 0.75 이고, 이 때에는 이동도 30 ㎠/Vs 초과, 또한 오프 전류가 1 × 10-9 A 이하이고, 고이동도와 저오프 전류의 양립을 실현하고 있다. 이것은 IZO 조성이 상이해도 제 2 영역에 있어서의 양호한 조성 범위가 적용 가능한 것을 의미하고 있다.In the above-described Examples 1, 2, cation composition of the second region is b / (a + b) = 0.75 , and when the mobility of 30 ㎠ / Vs exceeds, and the off current than 1 × 10 -9 A , And both the high mobility and the low off current are realized. This means that even if the IZO composition is different, a good composition range in the second region is applicable.

또한, 표 3 에 나타내는 바와 같이, 산화물 반도체층의 제 2 영역에 있어서 Ga 함유율을 증대시켜 가면, 약간이지만 오프 전류가 저감되는 거동이 관찰되는 한편으로, Ga 함유율이 가장 커지는 비교예 10 (b/(a + b) = 1) 에 있어서는 트랜지스터 동작이 얻어지지 않았다. 이것은 Ga 함유율을 증대시켜 감으로써, 제 2 영역의 저항의 증대나, 소스·드레인 전극과 제 2 영역의 접촉 저항의 증대가 일어나, 결과적으로 소스·드레인 전극과 제 1 영역간의 저항이 증대되고 있기 때문에, 거의 전류가 흐르지 않는 상태로 되어 있을 것으로 생각된다. 그 때문에, 고이동도의 박막 트랜지스터를 제조하기 위해서는 b/(a + b) ≤ 0.875 인 것이 바람직한 것을 알 수 있었다.As shown in Table 3, when the Ga content was increased in the second region of the oxide semiconductor layer, the behavior of the off current being slightly reduced was observed. On the other hand, in Comparative Example 10 (b / (a + b) = 1), the transistor operation is not obtained. This increases the resistance of the second region and increases the contact resistance between the source and drain electrodes and the second region by increasing the Ga content. As a result, the resistance between the source / drain electrode and the first region is increased Therefore, it is considered that almost no current flows. Therefore, it was found that b / (a + b)? 0.875 is preferable for manufacturing a thin film transistor having high mobility.

반대로 b/(a + b) 를 감소시켜 가면, b/(a + b) = 0.25 가 되는 비교예 9 에서는 오프 전류의 증대가 일어나는 것을 알 수 있다. 이것은, b/(a + b) 를 감소시켜 가면, 제 2 영역의 전자 친화력이 증대되기 때문에, 제 2 영역의 캐리어 농도가 증대되고, 제 2 영역 중에도 전도 캐리어 패스가 형성되기 쉬운 상태로 되어 있어, 핀치 오프가 곤란해지는 것으로 생각된다. 그 때문에, 고이동도이고 또한 오프 전류가 낮은 박막 트랜지스터를 제조하기 위해서는, 제 2 영역에서는 b/(a + b) > 0.250 일 필요가 있는 것을 알 수 있었다.On the contrary, when b / (a + b) is decreased, it can be seen that the off current is increased in Comparative Example 9 in which b / (a + b) = 0.25. This is because, when b / (a + b) is decreased, the electron affinity of the second region is increased, so that the carrier concentration of the second region is increased and the conductive carrier path is easily formed in the second region , It is considered that pinch-off becomes difficult. Therefore, in order to manufacture a thin film transistor having a high mobility and a low off current, it was found that b / (a + b) > 0.250 in the second region.

<TFT 특성의 IGZO 층 막두께 의존성><IGZO layer film thickness dependency of TFT characteristics>

계속해서, 이하의 같은 보텀 게이트, 톱 콘택트형의 박막 트랜지스터를 실시예 8 ∼ 10 으로 하여 제조하였다. 기본적인 조성·구성은 실시예 2 와 동일하고, 제 2 영역의 막두께를 10 ㎚, 30 ㎚, 50 ㎚, 70 ㎚ 로 변화시킨 것 이외에는 실시예 2 와 동일하게 실시예 8 ∼ 10 의 박막 트랜지스터를 제조하였다. 박막 트랜지스터의 구성과 TFT 특성을 이하의 표 4 에 나타낸다.Subsequently, the following bottom gate and top contact type thin film transistors were manufactured as Examples 8-10. Thin film transistors of Examples 8 to 10 were fabricated in the same manner as in Example 2 except that the basic composition and composition were the same as in Example 2, and the film thicknesses of the second regions were changed to 10 nm, 30 nm, 50 nm, . The composition of the thin film transistor and the TFT characteristics are shown in Table 4 below.

Figure 112013116020682-pct00004
Figure 112013116020682-pct00004

이와 같이, 제 2 영역의 막두께가 10 ㎚ 이하인 경우에는 이동도는 높아지지만, S 값이 악화되어 오프 전류가 증대되는 경향이 있는 것을 알 수 있었다. 한편, 제 2 영역의 막두께가 30 ㎚ 이상이면, S 값은 양호하여 오프 전류의 저감을 기대할 수 있다. 따라서, 제 1 영역의 조성이 동일한 경우, 제 2 영역의 막두께는 10 ㎚ 초과, 가능하면 30 ㎚ 이상인 것이 바람직하다. 또, 제 2 영역의 막두께가 70 ㎚ 이상이면, 이동도의 약간의 저하가 관찰되는 점에서, 제 2 영역의 막두께는 70 ㎚ 미만인 것이 더욱 바람직하다.As described above, when the film thickness of the second region is 10 nm or less, the mobility increases, but the S value tends to deteriorate and the off current tends to increase. On the other hand, if the film thickness of the second region is 30 nm or more, the S value is good and the off current can be expected to be reduced. Therefore, when the composition of the first region is the same, the film thickness of the second region is preferably 10 nm or more, and preferably 30 nm or more. Further, when the film thickness of the second region is 70 nm or more, the film thickness of the second region is more preferably less than 70 nm since a slight decrease in mobility is observed.

또, 전술한 실시예 1, 2 에서는 제 2 영역의 막두께는 50 ㎚ 이고, 고이동도와 저오프 전류를 양립하고 있는 점에서, 제 1 영역의 IZO 조성이 상이한 경우라도, 양호한 막두께 범위는 동일한 것을 알 수 있다.In the first and second embodiments, the film thickness of the second region is 50 nm and both the high mobility and the low off current are satisfied. Even in the case where the IZO composition in the first region is different, The same thing can be seen.

<트랜지스터의 구동 안정성><Drive Stability of Transistor>

다음으로, 실시예 2 의 트랜지스터에 대해, 정전압의 계속 인가에 의한 구동 안정성 평가를 실시하였다. 비교예 11 로서, 산화물 반도체층 (활성층) 을 IGZO (In : Ga : Zn = 1 : 1 : 1) 단막이고, 막두께 50 ㎚ 의 산화물 반도체막으로 변경한 것 이외에는 실시예 2 와 동일하게 일반적인 IGZO-TFT (비교예 11) 를 제조하였다.Next, the transistor of Example 2 was evaluated for driving stability by application of a constant voltage continuously. As in Comparative Example 11, in the same manner as in Example 2 except that the oxide semiconductor layer (active layer) was an IGZO (In: Ga: Zn = 1: 1: 1) monolayer film and the film thickness was 50 nm, an ordinary IGZO -TFT (Comparative Example 11).

정전압 스트레스로서 Vg = +15 V, Vd = +10 V 를 계속 인가하고, 일정한 시간이 경과한 후, Vg 를 소인하여 Vg-Id 특성을 평가하며, Vg-Id 특성의 평가가 종료한 후에 다시 정전압 스트레스를 계속 인가하였다.Vg-Id characteristics are evaluated by sweeping Vg after a constant time has elapsed after continuously applying Vg = +15 V and Vd = +10 V as constant voltage stress. After the evaluation of the Vg-Id characteristic is completed, I continued to stress.

스트레스 시간에 대한 임계값의 시프트량 (ΔVth) 을 도 11 에 나타낸다. 또, 도 11 의 ΔVth 의 스트레스 시간 의존성의 데이터점으로부터 지수근사를 사용하여 외삽 (外揷) 하고, 108 초 후의 임계값 시프트량을 산출한 것을 표 5 에 나타낸다. 여기서는 ΔVth 평가시의 Vth 는, Vg-Id 곡선과 규격화 전류값 W/L × 10-9 (A) 의 교점으로부터 산출하였다. 표 5 에 실시예 2, 비교예 11 의 전계 효과 이동도와 ΔVth 에 대해 나타낸다.The shift amount (? Vth) of the threshold value with respect to the stress time is shown in Fig. Table 5 shows that the threshold shift amount after 10 8 seconds was calculated by extrapolating from the data point of? Vth in FIG. 11 using the stress time dependency using the exponential approximation. Here, Vth at the time of evaluation of? Vth was calculated from the intersection of the Vg-Id curve and the normalized current value W / L x 10-9 (A). Table 5 shows the field effect mobility and? Vth of Example 2 and Comparative Example 11.

Figure 112013116020682-pct00005
Figure 112013116020682-pct00005

도 11 로부터, 실시예 2 의 박막 트랜지스터는 비교예 11 의 박막 트랜지스터와 비교하여, 계속 구동에 대한 안정성이 매우 높은 것이 분명해졌다. 또, 표 5 로부터, 본 발명의 TFT 를 사용함으로써, 전계 효과 이동도는 IGZO 단막으로 구성되는 산화물 반도체층 (활성층) 을 갖는 TFT 의 2 배 이상을 실현하면서, 계속 구동에 대한 안정성도 1 자릿수 이상 향상되어 있는 것을 알 수 있다.From Fig. 11, it is clear that the thin film transistor of the second embodiment has a very high stability against continuous driving, as compared with the thin film transistor of the comparative example 11. Fig. From Table 5, it can be seen that, by using the TFT of the present invention, the field effect mobility is more than two times that of a TFT having an oxide semiconductor layer (active layer) composed of an IGZO monolayer, It can be seen that it is improved.

<TFT 특성의 어닐 온도 의존성><Annealing Temperature Dependency of TFT Characteristics>

실시예 3 과 동일한 조건으로 제 1 영역을 형성한 후, 카티온 조성비를 이하의 표 6 과 같이 변조하여 성막을 실시하였다. 제 2 영역의 막두께는 50 ㎚ 로 하고, 제 2 영역의 성막 조건은, 도달 진공도, 성막 압력, 성막 온도, 산소/아르곤 분압은 공통으로 각각 6 × 10-6 ㎩, 4.4 × 10-1 ㎩, 실온, 0.067 이다. 성막 후, 이하의 조건으로 어닐을 실시하였다.After the first region was formed under the same conditions as in Example 3, the film formation was carried out by modulating the cation composition ratio as shown in Table 6 below. The film formation conditions of the second region are as follows: the degree of vacuum reached, the deposition pressure, the deposition temperature, and the oxygen / argon partial pressure are commonly set to 6 × 10 -6 Pa and 4.4 × 10 -1 Pa , Room temperature, 0.067. After the film formation, annealing was performed under the following conditions.

(포스트 어닐 조건)(Post annealing condition)

어닐 온도 : 400 ℃Annealing temperature: 400 ° C

어닐 시간 : 1 시간Anneal time: 1 hour

어닐 분위기 : 대기 (산소 분압 20 ％)Atmosphere: atmosphere (oxygen partial pressure 20%)

이동도, 오프 전류를 측정하여 하기 표 6 에 나타냈다.Mobility and off current were measured and shown in Table 6 below.

Figure 112013116020682-pct00006
Figure 112013116020682-pct00006

표 6 에 나타내는 바와 같이, 400 ℃ 에서 어닐했을 경우에도, b/(a + b) > 0.250 이면, 오프 전류가 1E-9 A 이하가 되었다.As shown in Table 6, when b / (a + b) > 0.250, the off current became 1E-9 A or less even when annealed at 400 ° C.

이상에서 설명한 본 발명의 박막 트랜지스터의 용도는 특별히 한정되는 것은 아니지만, 본 발명의 박막 트랜지스터는, 예를 들어 전기 광학 장치로서의 표시 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등) 에 있어서의 구동 소자로서 바람직하다.The use of the thin film transistor of the present invention described above is not particularly limited, but the thin film transistor of the present invention can be applied to, for example, a display device (for example, a liquid crystal display device, an organic EL (Electro Luminescence) An inorganic EL display device, etc.).

또한, 본 발명의 박막 트랜지스터는, 수지 기판을 사용한 저온 프로세스에서 제조 가능한 플렉시블 디스플레이 등의 디바이스, CCD (Charge Coupled Device), CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서, X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.The thin film transistor of the present invention can be applied to devices such as a flexible display that can be manufactured in a low temperature process using a resin substrate, various sensors such as an image sensor such as a CCD (Charge Coupled Device), a CMOS (Complementary Metal Oxide Semiconductor) , A MEMS (Micro Electro Mechanical System), and the like, as driving elements (driving circuits) in various electronic devices.

일본 출원 2011-177234 의 개시는 그 전체가 참조에 의해 본 명세서에 도입된다.The disclosure of Japanese Patent Application No. 2011-177234 is hereby incorporated by reference in its entirety.

본 명세서에 기재된 모든 문헌, 특허 출원, 및 기술 규격은 개개의 문헌, 특허 출원, 및 기술 규격이 참조에 의해 도입되는 것이 구체적이고 또한 개별적으로 기재되었을 경우와 동일한 정도로 본 명세서 중에 참조에 의해 도입된다.All publications, patent applications, and technical specifications described in this specification are herein incorporated by reference to the same extent as if each individual publication, patent application, and technical specification were specifically and individually indicated to be incorporated by reference .

Claims (30)

게이트 전극과,
상기 게이트 전극과 접하는 게이트 절연막과,
In (x) Zn (1-x) O (y) (0.4 ≤ x ≤ 0.5, y > 0) 로 나타내는 두께 5 ㎚ 이상 10 ㎚ 미만의 제 1 영역 및 In (a) Ga (b) Zn (c) O (d) (b/(a + b) > 0.250, c > 0, d > 0) 로 나타내고, 상기 게이트 전극에 대해 상기 제 1 영역보다 멀리 위치하는 두께 30 ㎚ 이상 70 ㎚ 미만의 제 2 영역을 포함하며, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층과,
서로 이간하여 배치되어 있고, 상기 산화물 반도체층을 개재하여 도통 가능한 소스 전극 및 드레인 전극을 갖는, 박막 트랜지스터.A gate electrode,
A gate insulating film in contact with the gate electrode,
A first region of a thickness of 5 nm or more and less than 10 nm represented by In (x) Zn (1-x) O (y) (0.4 x 0.5, y> ) Having a thickness of 30 nm or more and less than 70 nm, which is located farther from the gate electrode than the first region, is represented by O (d) (b / (a + b) > 0.250, c & An oxide semiconductor layer including a gate electrode and a gate electrode, the oxide semiconductor layer being opposed to the gate electrode via the gate insulating film;
And a source electrode and a drain electrode that are electrically connected to each other via the oxide semiconductor layer. 제 1 항에 있어서,
상기 제 2 영역은 b/(a + b) ≤ 0.875 인, 박막 트랜지스터.The method according to claim 1,
And the second region is b / (a + b)? 0.875. 제 1 항에 있어서,
상기 산화물 반도체층은 비정질인, 박막 트랜지스터.The method according to claim 1,
Wherein the oxide semiconductor layer is amorphous. 제 1 항에 있어서,
상기 박막 트랜지스터가 보텀 게이트-톱 콘택트형 또는 톱 게이트-보텀 콘택트형인, 박막 트랜지스터.The method according to claim 1,
Wherein the thin film transistor is a bottom gate-top contact type or a top gate-bottom contact type. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법으로서,
상기 제 1 영역을, 성막실 내를 제 1 산소 분압/아르곤 분압비로 하여 스퍼터법에 의해 성막하는 공정과,
상기 제 2 영역을, 성막실 내를 제 2 산소 분압/아르곤 분압비로 하여 스퍼터법에 의해 성막하는 공정을 갖는, 박막 트랜지스터의 제조 방법.A method of manufacturing a thin film transistor for manufacturing the thin film transistor according to any one of claims 1 to 4,
The first region is formed by a sputtering method at a first oxygen partial pressure / an argon partial pressure ratio in a deposition chamber,
And forming the second region by a sputtering method at a second oxygen partial pressure / argon partial pressure ratio in the deposition chamber. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법으로서,
상기 제 1 영역을 스퍼터법에 의해 성막하는 공정과,
상기 제 2 영역을 스퍼터법에 의해 성막하는 공정과,
상기 제 1 영역의 성막 중 및/또는 성막 후에, 상기 제 1 영역의 성막면에 산소 라디칼을 조사하는 공정을 갖는, 박막 트랜지스터의 제조 방법.A method of manufacturing a thin film transistor for manufacturing the thin film transistor according to any one of claims 1 to 4,
A step of forming the first region by a sputtering method,
A step of forming the second region by a sputtering method,
And a step of irradiating an oxygen radical to a film formation surface of the first region during and / or after the film formation of the first region. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법으로서,
상기 제 1 영역을 스퍼터법에 의해 성막하는 공정과,
상기 제 2 영역을 스퍼터법에 의해 성막하는 공정과,
상기 제 1 영역의 성막 중 및/또는 성막 후에, 오존 분위기 중에서 상기 제 1 영역의 성막면에 자외선을 조사하는 공정을 갖는, 박막 트랜지스터의 제조 방법.A method of manufacturing a thin film transistor for manufacturing the thin film transistor according to any one of claims 1 to 4,
A step of forming the first region by a sputtering method,
A step of forming the second region by a sputtering method,
And a step of irradiating ultraviolet rays onto the film formation surface of the first region in an ozone atmosphere during and / or after the film formation of the first region. 제 5 항에 있어서,
상기 제 1 영역을 성막하는 공정 및 상기 제 2 영역을 성막하는 공정 사이에서, 산화물 반도체층을 대기에 노출시키지 않는, 박막 트랜지스터의 제조 방법.6. The method of claim 5,
Wherein the oxide semiconductor layer is not exposed to the atmosphere between the step of forming the first region and the step of forming the second region. 제 5 항에 있어서,
상기 제 1 영역 및 상기 제 2 영역을 성막한 후, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는, 박막 트랜지스터의 제조 방법.6. The method of claim 5,
After the first region and the second region are formed, post annealing is performed at a temperature of 300 캜 or higher. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한, 표시 장치.A display device comprising the thin film transistor according to any one of claims 1 to 4. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한, 이미지 센서.An image sensor comprising the thin film transistor according to any one of claims 1 to 4. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한, X 선 센서.An X-ray sensor comprising the thin film transistor according to any one of claims 1 to 4. 제 12 항에 기재된 X 선 센서를 구비한, X 선 디지털 촬영 장치.An X-ray digital photographing apparatus comprising the X-ray sensor according to claim 12. 제 13 항에 있어서,
동화상 촬영이 가능한, X 선 디지털 촬영 장치.
14. The method of claim 13,
An X-ray digital photographing apparatus capable of photographing moving images.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6193786B2 (en) * 2013-03-14 2017-09-06 株式会社半導体エネルギー研究所 Semiconductor device and manufacturing method thereof
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9356156B2 (en) * 2013-05-24 2016-05-31 Cbrite Inc. Stable high mobility MOTFT and fabrication at low temperature
JP6345544B2 (en) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
JPWO2015059850A1 (en) * 2013-10-24 2017-03-09 株式会社Ｊｏｌｅｄ Thin film transistor manufacturing method
TWI549265B (en) * 2015-02-11 2016-09-11 友達光電股份有限公司 Pixel structure and manufacturing method thereof
KR101878161B1 (en) * 2015-02-12 2018-07-13 주성엔지니어링(주) Thin film transistor and manufacturing method thereof
CN106328661B (en) * 2015-06-29 2019-07-16 中国科学院微电子研究所 A kind of X ray sensor and its manufacturing method
JP6747247B2 (en) * 2016-01-29 2020-08-26 日立金属株式会社 Semiconductor device and method of manufacturing semiconductor device
CN107026208B (en) * 2016-01-29 2020-11-13 日立金属株式会社 Semiconductor device and method for manufacturing semiconductor device
WO2017149428A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
KR20230035146A (en) * 2016-04-13 2023-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing a transistor
CN109276268A (en) * 2018-11-21 2019-01-29 京东方科技集团股份有限公司 X-ray detection device and its manufacturing method
WO2020103583A1 (en) * 2018-11-21 2020-05-28 京东方科技集团股份有限公司 Ray detector and manufacturing method therefor, electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281409A (en) * 2005-09-16 2007-10-25 Canon Inc Field effect transistor
JP2010073881A (en) * 2008-09-18 2010-04-02 Fujifilm Corp Thin-film field-effect transistor, and display device using the same
JP2011003856A (en) * 2009-06-22 2011-01-06 Fujifilm Corp Thin-film transistor, and method of manufacturing thin-film transistor
JP2011124360A (en) * 2009-12-10 2011-06-23 Fujifilm Corp Thin-film transistor and method for manufacturing the same, and device including the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5291928B2 (en) * 2007-12-26 2013-09-18 株式会社日立製作所 Oxide semiconductor device and manufacturing method thereof
JP2010087223A (en) * 2008-09-30 2010-04-15 Toppan Printing Co Ltd Thin film transistor and active matrix display
JP5655277B2 (en) * 2009-04-24 2015-01-21 凸版印刷株式会社 Thin film transistor and active matrix display

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281409A (en) * 2005-09-16 2007-10-25 Canon Inc Field effect transistor
JP2010073881A (en) * 2008-09-18 2010-04-02 Fujifilm Corp Thin-film field-effect transistor, and display device using the same
JP2011003856A (en) * 2009-06-22 2011-01-06 Fujifilm Corp Thin-film transistor, and method of manufacturing thin-film transistor
JP2011124360A (en) * 2009-12-10 2011-06-23 Fujifilm Corp Thin-film transistor and method for manufacturing the same, and device including the same

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