KR101524546B1 - Multi chip package - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 복수개의 반도체 칩들의 서로 간의 절연을 안정적으로 유지할 수 있으며 외부로의 열방출이 효과적으로 이루어질 수 있는 멀티 칩 패키지에 관한 것이다. 본 발명에 따른 반도체 패키지는 리드 프레임 또는 히트싱크와 그 상에 배치되는 반도체 칩들 사이에 화학 기상 증착법에 의해 형성된 다이아몬드층 등을 포함하여 개재되는 절연층을 포함한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a multi-chip package in which insulation between a plurality of semiconductor chips can be stably maintained and heat can be effectively radiated to the outside. A semiconductor package according to the present invention includes an insulating layer interposed between a lead frame or a heat sink and semiconductor chips disposed thereon, including a diamond layer formed by chemical vapor deposition.

Description

멀티 칩 패키지{Multi chip package}A multi chip package

본 발명은 반도체 패키지에 관한 것으로서, 특히 하나 또는 그 이상의 반도체 칩을 포함하는 멀티 칩 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly to a multi-chip package including one or more semiconductor chips.

일반적으로 반도체 패키지는 하나 혹은 복수개의 반도체 칩을 봉합수지(EMC:Epoxy Mold Compound)로 밀봉하여 내부를 보호한 후, 인쇄회로기판(PCB : Printed Circuit Board)에 실장하여 사용한다. Generally, a semiconductor package is used by sealing one or a plurality of semiconductor chips with an encapsulating resin (EMC: Epoxy Mold Compound) to protect the inside and then mounting on a printed circuit board (PCB).

그러나 최근 들어 전자기기의 고속도화, 대용량화 및 고집적화가 급진전되면서 자동차, 산업기기 및 가전제품에 적용되는 전력소자 역시 저비용으로 소형화 및 경량화를 달성해야 하는 요구에 직면하고 있다. 이와 동시에 전력용소자는 저발열과 고신뢰를 달성하여야 하기 때문에 하나의 반도체 패키지에 다수개의 반도체칩을 탑재하는 멀티 칩 전력용 모듈 패키지가 일반화되고 있다. In recent years, however, as the speed of electronic devices, the capacity and the degree of integration are rapidly increasing, power devices used in automobiles, industrial devices, and household appliances are also required to be reduced in size and weight at low cost. At the same time, since the power consumer has to achieve low heat generation and high reliability, a multi-chip power module package mounting a plurality of semiconductor chips in one semiconductor package is becoming common.

예를 들어, 미쯔비시(Mitsubishi)에 양도된 미국특허 US 5,703,399호는 전력용 반도체 모듈 패키지를 개시한다. 이러한 반도체 패키지는 전력용 회로와 제어회로를 구성하는 복수개의 반도체칩이 리드프레임 위에 탑재하는 구조를 갖는다. 그리고 리드프레임 하부에 열전도성이 우수한 봉합수지를 사용하고 구리를 재질로 하여 만든 히트싱크를 리드 프레임 아래에 약간 이격시킴으로써, 전력용 회로칩에서 발생되는 열을 외부로 효과적으로 방출시킬 수 있다는 이점을 제공한다. For example, U.S. Patent No. 5,703,399, assigned to Mitsubishi, discloses a power semiconductor module package. Such a semiconductor package has a structure in which a plurality of semiconductor chips constituting a power circuit and a control circuit are mounted on a lead frame. In addition, by using a sealing resin with excellent thermal conductivity at the bottom of the lead frame, the heat sink made of copper material is slightly spaced below the lead frame, thereby allowing the heat generated from the power circuit chip to be effectively discharged to the outside do.

그러나 상기 전력용 반도체 모듈 패키지는 다음과 같은 문제점을 발생시킨다. However, the power semiconductor module package causes the following problems.

첫번째로 리드프레임의 배면과 구리로 된 히트싱크 사이에는 절연특성을 유지하기 위하여 여전히 봉합수지로 채워지기 때문에 전력용 회로칩에서 발생하는 열을 전력용 반도체 모듈 패키지 외부로 완전히 방출하는데 한계가 있다.First, between the backside of the lead frame and the copper heat sink, the heat generated from the power circuit chip is completely discharged to the outside of the power semiconductor module package because it is still filled with the sealing resin to maintain the insulation characteristic.

두번째로 한 개의 전력용 반도체 모듈 패키지에 특성이 다른 두 개의 봉합수지를 사용하기 때문에 전력용 반도체 모듈 패키지의 제조공정이 복잡하게 된다.Secondly, the manufacturing process of the power semiconductor module package becomes complicated because two sealing resin having different characteristics are used in one power semiconductor module package.

세번째로 리드프레임 상에 복수개의 반도체 칩이 탑재되는 경우 도전성의 리드프레임을 통해 복수개의 반도체 칩이 서로 절연을 유지하는 것이 쉽지가 않다. 특히 고전력을 사용하는 전력용 소자인 경우에는 더욱 그러하다. Thirdly, when a plurality of semiconductor chips are mounted on a lead frame, it is not easy to maintain insulation between a plurality of semiconductor chips through a conductive lead frame. Especially for power devices that use high power.

이러한 문제점을 해결하기 위하여 DBC(Direct Bonding Copper) 기판이나 IMS(Insulated Metal Substrate) 기판과 같은 절연 기판을 사용하여 전력용 반도체 모듈 패키지를 제조하는 방법이 제안되고 있다. In order to solve such a problem, a method for manufacturing a power semiconductor module package using an insulating substrate such as a DBC (Direct Bonding Copper) substrate or an IMS (Insulated Metal Substrate) substrate has been proposed.

DBC 기판은 절연성의 세라믹층 양 표면 위에 각각 구리층이 부착된 구조를 갖는 기판으로서, 열방출 특성이 상대적으로 뛰어난 것으로 알려져 있다. 그러나 DBC 기판은 설계된 패턴에 따라 부분적으로 구리층을 형성하므로 그 제조단가가 비싸다는 단점을 갖는다. The DBC substrate is a substrate having a structure in which a copper layer is attached on both surfaces of an insulating ceramic layer, and is known to have a relatively excellent heat radiation characteristic. However, the DBC substrate has a disadvantage in that it is expensive to manufacture because it partially forms a copper layer according to a designed pattern.

DBC 기판에 비해 제조단가가 낮은 IMS(Insulated Metal Substrate) 기판은 알루미늄 기판의 상면에 폴리머 절연층을 형성한 후 폴리머 절연층 위에 설계된 패턴 모양에 따라 구리층을 형성한다. 그러나 IMS 기판은 열적 특성과 절연 특성이 좋지 못하다는 단점이 있다. An insulated metal substrate (IMS) substrate having a lower manufacturing cost than the DBC substrate has a polymer insulating layer formed on the upper surface of the aluminum substrate, and a copper layer is formed on the polymer insulating layer according to the designed pattern. However, the IMS substrate has a disadvantage of poor thermal and insulation properties.

따라서, DBC 기판이나 IMS 기판과 같은 절연기판을 사용하지 않으면서 낮은 열저항 특성과 높은 전기적 저항 특성를 가지는 절연구조를 가지는 멀티 칩 패키지를 구현하는 것이 필요하게 되었다. Accordingly, it is necessary to implement a multi-chip package having an insulating structure having low thermal resistance characteristics and high electrical resistance characteristics without using an insulating substrate such as a DBC substrate or an IMS substrate.

따라서, 본 발명이 이루고자 하는 기술적 과제는 절연 기판을 사용하지 않으면서 높은 전기적 저항 특성과 낮은 열적 저항 특성을 가지는 절연구조를 가지는 멀티 칩 패키지를 제공하는 데 있다. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a multi-chip package having an insulating structure having high electrical resistance characteristics and low thermal resistance characteristics without using an insulating substrate.

상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 멀티 칩 패키지가 제공된다. 멀티 칩 패키지는 서로 전기적으로 절연되어 리드 프레임의 상면에 각각 배치된 하나 또는 그 이상의 반도체 칩들과 상기 하나 또는 그 이상의 반도체 칩들의 상에 상기 반도체 칩들과 전기적으로 연결되는 기판 및 상기 리드 프레임의 상면 및 상기 하나 또는 그 이상의 반도체 칩들과 상기 기판을 포함하여 밀봉하는 봉지재를 포함한다. 나아가, 상기 반도체 칩은 실리콘 칩을 포함할 수 있다. According to an aspect of the present invention, there is provided a multi-chip package. The multi-chip package includes one or more semiconductor chips electrically isolated from each other and disposed on the top surface of the lead frame, a substrate electrically connected to the one or more semiconductor chips and a top surface of the lead frame, And an encapsulant that encapsulates the one or more semiconductor chips and the substrate. Furthermore, the semiconductor chip may include a silicon chip.

상기 본 발명에 따른 멀티 칩 패키지의 일 예에 따르면 상기 리드 프레임의 상면과 상기 반도체 칩 사이에 개재된 절연층을 더 포함할 수 있다. 나아가 상기 절연층은 다이아몬드층을 포함할 수 있으며, 바람직하게는 화학기상증착법 또는 물리기상증착법에 의해 형성된 다이아몬드층을 포함할 수 있다. According to an example of the multi-chip package according to the present invention, an insulating layer interposed between the upper surface of the lead frame and the semiconductor chip may be further included. Further, the insulating layer may include a diamond layer, and may include a diamond layer formed by a chemical vapor deposition method or a physical vapor deposition method.

상기 본 발명에 따른 멀티 칩 패키지의 다른 예에 따르면 상기 리드 프레임의 상면과 상기 절연층 사이에 개재된 제1 금속층을 더 포함할 수 있다. 그리고/또는 상기 리드 프레임의 상면과 상기 절연층 사이에 개재된 다이 어태치 접착층을 더 포함할 수 있다. 나아가, 상기 반도체 칩과 상기 기판을 전기적으로 연결하는 금속 범프 또는 솔더 범프를 더 포함할 수 있다. According to another example of the multi-chip package according to the present invention, the first metal layer may be interposed between the upper surface of the lead frame and the insulating layer. And / or a die attach adhesive layer interposed between the upper surface of the lead frame and the insulating layer. Further, the semiconductor chip may further include a metal bump or a solder bump electrically connecting the semiconductor chip and the substrate.

상기 본 발명에 따른 멀티 칩 패키지의 또 다른 예에 따르면 상기 리드 프레임의 하면과 접촉하여 배치되는 히트싱크를 더 포함할 수 있다. According to another example of the multi-chip package according to the present invention, the heat sink may further include a heat sink disposed in contact with the lower surface of the lead frame.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 멀티 칩 패키지가 제공된다. 멀티 칩 패키지는 서로 전기적으로 절연되어 도전성인 히트 싱크의 상면에 각각 배치된 하나 또는 그 이상의 반도체 칩들, 상기 하나 또는 그 이상의 반도체 칩들의 상에 상기 반도체 칩들과 전기적으로 연결되는 기판 및 상기 히트 싱크의 상면 및 상기 하나 또는 그 이상의 반도체 칩들과 상기 기판을 포함하여 밀봉하는 봉지재를 포함한다. 나아가, 상기 반도체 칩은 실리콘 칩을 포함할 수 있다. According to another aspect of the present invention, there is provided a multi-chip package. A multi-chip package includes one or more semiconductor chips disposed on top of a heat sink electrically insulated from each other and electrically connected to the one or more semiconductor chips, a substrate electrically connected to the semiconductor chips on the one or more semiconductor chips, An upper surface and an encapsulant that encapsulates the one or more semiconductor chips and the substrate. Furthermore, the semiconductor chip may include a silicon chip.

상기 본 발명에 따른 멀티 칩 패키지의 일 예에 따르면 상기 리드 프레임의 상면과 상기 반도체 칩 사이에 개재된 절연층을 더 포함할 수 있다. 나아가 상기 절연층은 다이아몬드층을 포함할 수 있으며, 바람직하게는 화학기상증착법 또는 물리기상증착법에 의해 형성된 다이아몬드층을 포함할 수 있다. According to an example of the multi-chip package according to the present invention, an insulating layer interposed between the upper surface of the lead frame and the semiconductor chip may be further included. Further, the insulating layer may include a diamond layer, and may include a diamond layer formed by a chemical vapor deposition method or a physical vapor deposition method.

상기 본 발명에 따른 멀티 칩 패키지의 다른 예에 따르면 상기 기판과 접촉하고 외부로 전기적 연결이 되는 리드 프레임을 더 포함할 수 있다. According to another example of the multi-chip package according to the present invention, the lead frame may further include a lead frame which is in contact with the substrate and electrically connected to the outside.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 형태에 따른 멀티 칩 패키지가 제공된다. 상기 멀티 칩 패키지는 도전성인 리드 프레임의 상면에 탑재된 제1 실리콘 칩, 상기 제1 실리콘 칩 상에 탑재된 제2 실리콘 칩 및 상기 제1 실리콘 칩과 상기 제2 실리콘 칩 사이에 개재되는 절연층을 포함한다. 나아가 상기 제1 실리콘 칩과 상기 제2 실리콘 칩을 전기적으로 연결하는 본딩 와이어 및 상기 리드 프레임의 상면과 상기 제1 실리콘 칩, 상기 제2 실리콘 칩, 상기 절연층 및 상기 본딩 와이어를 밀봉하는 봉지재를 포함한다. According to another aspect of the present invention, there is provided a multi-chip package. The multi-chip package includes a first silicon chip mounted on a top surface of a conductive lead frame, a second silicon chip mounted on the first silicon chip, and an insulating layer interposed between the first silicon chip and the second silicon chip. . A bonding wire for electrically connecting the first silicon chip and the second silicon chip, and a sealing material for sealing the upper surface of the lead frame and the first silicon chip, the second silicon chip, the insulating layer, .

상기 본 발명에 따른 멀티 칩 패키지의 일 예에 따르면 상기 절연층은 화학기상증착법 또는 물리기상증착법에 의해 형성된 다이아몬드층을 포함할 수 있다. 나아가, 상기 리드 프레임과 상기 제1 실리콘 칩 사이 및 상기 절연층과 상기 제1 실리콘 칩 사이에 개재되는 다이 어태치 접착층을 각각 더 포함할 수 있다. According to an example of the multi-chip package according to the present invention, the insulating layer may include a diamond layer formed by chemical vapor deposition or physical vapor deposition. Furthermore, the semiconductor device may further include a die attach adhesive layer interposed between the lead frame and the first silicon chip and between the insulating layer and the first silicon chip.

본 발명에 따른 멀티 칩 패키지는 절연 기판을 사용하지 않고 상대적으로 낮은 비용으로 하나 이상의 반도체 칩을 탑재하는 패키지를 구현할 수 있다. The multi-chip package according to the present invention can realize a package that mounts one or more semiconductor chips at a relatively low cost without using an insulating substrate.

또한, 본 발명에 따른 멀티 칩 패키지는 높은 전기적 저항 특성과 낮은 열저항 특성을 동시에 가지는 다이아몬드층이 반도체 칩과 리드 프레임 또는 히트 싱크 사이에 개재됨으로써 복수개의 반도체 칩 서로 간의 절연을 안정적으로 유지할 수 있으며 외부로의 열방출이 효과적으로 이루어질 수 있다. In addition, the multi-chip package according to the present invention can stably maintain insulation between a plurality of semiconductor chips by interposing a diamond layer having high electrical resistance characteristics and low thermal resistance characteristics between the semiconductor chip and the lead frame or the heat sink The heat radiation to the outside can be effectively performed.

도 1은 본 발명의 일실시예에 따른 멀티 칩 패키지(100)를 보여주는 단면도이다.
도 2는 본 발명의 일실시예의 변형예에 따른 멀티 칩 패키지(200)를 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지(300)를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예의 변형예에 따른 멀티 칩 패키지(400)를 보여주는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지(500)를 보여주는 단면도이다. 1 is a cross-sectional view illustrating a multi-chip package 100 according to an embodiment of the present invention.
2 is a cross-sectional view showing a multi-chip package 200 according to a modification of an embodiment of the present invention.
3 is a cross-sectional view illustrating a multi-chip package 300 according to another embodiment of the present invention.
4 is a cross-sectional view showing a multi-chip package 400 according to a modification of another embodiment of the present invention.
5 is a cross-sectional view illustrating a multi-chip package 500 according to another embodiment of the present invention.

첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. Preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. In the drawings, the thicknesses of the layers and regions are exaggerated for clarity.

명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. 또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것으로 이해될 수 있다. 예를 들어, 도면들에서 소자의 위아래가 뒤집어 진다면, 다른 요소들의 상부면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. Like reference numerals designate like elements throughout the specification. It is to be understood that when an element such as a film, a region, or a substrate is referred to as being "on" another element throughout the specification, the element may be in direct contact with, Elements can be interpreted as being present. Also, relative terms such as "top" or "above" and "under" or "below" can be used herein to describe the relationship of certain elements to other elements as illustrated in the Figures. Relative terms may be understood to include different directions of the device in addition to those depicted in the Figures. For example, if the elements are inverted in the figures, the elements depicted as being on the top surface of the other elements are oriented on the bottom surface of the other elements. Thus, the example "top" may include both "under" and "top" directions depending on the particular orientation of the figure.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section.

도 1은 본 발명의 일실시예에 따른 멀티 칩 패키지(100)를 보여주는 단면도이다. 1 is a cross-sectional view illustrating a multi-chip package 100 according to an embodiment of the present invention.

도 1을 참조하면, 제1 리드 프레임(141) 상면에 탑재된 복수개의 반도체 칩(121)이 제공된다. 제1 리드 프레임(141)은 도전성 물질로 형성되며 일례로 구리로 형성될 수 있다. 따라서, 제1 리드 프레임(141)을 통해 복수개의 반도체 칩(121)이 단락(short)이 되는 것을 방지하기 위하여 복수개의 반도체 칩(121)은 서로 전기적으로 절연되어야 한다. 반도체 칩(121)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 반도체 칩(121)은 실리콘 칩을 포함하는 것이 바람직하다. 도 1에서는 반도체 칩(121)이 복수개인 경우를 도시하고 있지만 한 개의 반도체 칩(121)인 경우에도 적용할 수 있다. Referring to FIG. 1, a plurality of semiconductor chips 121 mounted on an upper surface of a first lead frame 141 are provided. The first lead frame 141 is formed of a conductive material and may be formed of copper, for example. Therefore, in order to prevent the plurality of semiconductor chips 121 from becoming short through the first lead frame 141, the plurality of semiconductor chips 121 must be electrically insulated from each other. The semiconductor chip 121 may include a power device and / or a control device. Power devices can be applied to motor drives, power-inverters, power-converters, power factor correcting (PFC) or display drives. However, this example of the power device is additionally provided for the explanation of the present invention, and the scope of the present invention is not limited to this example. The semiconductor chip 121 preferably includes a silicon chip. Although FIG. 1 shows a case where there are a plurality of semiconductor chips 121, the present invention is also applicable to a case where one semiconductor chip 121 is used.

본 발명의 일실시예에서는 제1 리드 프레임(141)의 상면과 반도체 칩(121) 사이에 절연층(123)이 개재된다. 절연층(123)은 반도체 칩(121)과 제1 리드 프레임(141)을 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(123)은 반도체 칩(121)에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다. In an embodiment of the present invention, an insulating layer 123 is interposed between the upper surface of the first lead frame 141 and the semiconductor chip 121. The insulating layer 123 should have a high electrical resistance characteristic because the semiconductor chip 121 and the first lead frame 141 should be electrically isolated from each other. In addition, the insulating layer 123 must have a low thermal resistance property (high thermal conductivity property) in order to efficiently discharge the heat generated from the semiconductor chip 121 to the outside.

절연층(123)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다. The insulating layer 123 may be formed to include a diamond layer. The diamond layer may be formed by chemical vapor deposition or physical vapor deposition.

예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다. For example, in order to form a diamond layer by a chemical vapor deposition method, a plasma chemical vapor deposition method can be used under a hydrogen gas atmosphere. A laser ablation method can be used to form a diamond layer by physical vapor deposition. The laser ablation method can grow crystals even at lower substrate temperatures due to the simple structure of the device and the high kinetic energy of the particles emitted from the graphite target.

절연층(123)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다. The insulating layer 123 may include a BeO layer or an AlN layer. The BeO layer or the AlN layer may be formed by a chemical vapor deposition method or a chemical vapor deposition method.

표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다. Table 1 shows various properties for diamond, BeO, AlN and copper formed by chemical vapor deposition.

물질matter 영계수
(1012dynes/cm2)Young Soo Soo
(10 12 dynes / cm 2 ) 비저항
(Ωcm)Resistivity
(Ωcm) 열팽창계수
(ppm/℃)Coefficient of thermal expansion
(ppm / DEG C) 열전도도
(W/cm℃)Thermal conductivity
(W / cm ° C) CVD diamondCVD diamond 8.408.40 1016 10 16 1.21.2 2121 BeOBeO 1.011.01 1014 10 14 7.47.4 2.42.4 AlNAlN 1.811.81 1014 10 14 3.23.2 2.22.2 CuCu 1.101.10 1.7x10-6 1.7 x 10 -6 16.816.8 3.83.8

표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(123)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다. Referring to Table 1, the diamond layer formed by the chemical vapor deposition method has a very high thermal resistance characteristic and functions as an insulating material and has a very high thermal conductivity, which can contribute to the external heat release of the package. Accordingly, the insulating layer 123 according to an embodiment of the present invention preferably includes a diamond layer formed by chemical vapor deposition. However, the materials constituting these insulating layers are provided by way of example, and the scope of the present invention is not limited to these examples.

멀티 칩 패키지(100)는 복수개의 반도체 칩(121)들 상에 반도체 칩(121)들과 전기적으로 연결되는 기판(110)이 제공된다. 기판(110)은 인쇄회로기판(PCB), 가요성 인쇄회로기판(FPCB), DBC 기판 또는 IMS 기판 등을 포함할 수 있다. 이러한 기판들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다. The multi-chip package 100 is provided with a substrate 110 electrically connected to semiconductor chips 121 on a plurality of semiconductor chips 121. The substrate 110 may include a printed circuit board (PCB), a flexible printed circuit board (FPCB), a DBC substrate, or an IMS substrate. Such substrates have been provided by way of example, and the scope of the present invention is not limited to these examples.

반도체 칩(121) 상에 형성된 범프(122)에 의해 반도체 칩(121)과 기판(110)은 전기적으로 연결될 수 있다. 범프(122)는 금속 또는 솔더로 형성될 수 있다. 범프(122) 이외에 본딩 와이어에 의해 반도체 칩(121)과 기판(110)이 전기적으로 연결될 수도 있다. 상기 본딩 와이어가 제공되는 경우 반도체 칩(121)의 상면에 제2 금속층(미도시)이 형성될 수도 있다. The semiconductor chip 121 and the substrate 110 can be electrically connected by the bumps 122 formed on the semiconductor chip 121. [ The bumps 122 may be formed of metal or solder. The semiconductor chip 121 and the substrate 110 may be electrically connected to each other by bonding wires in addition to the bumps 122. When the bonding wire is provided, a second metal layer (not shown) may be formed on the upper surface of the semiconductor chip 121.

제1 리드 프레임(141)의 상면과 절연층(123) 사이에는 제1 금속층(124)이 개재될 수 있다. 제1 금속층(124)은 제1 리드 프레임(141) 상에 솔더링을 위해 필요할 수 있다. 또한 제1 리드 프레임(141)의 상면과 절연층(123) 사이에는 다이 어태치 접착층(125)가 개재될 수 있다. 다이 어태치 접착층(125)은 예를 들어 솔더 또는 에폭시로 구성될 수 있으나, 본 발명의 범위가 이러한 예에 의해 제한되는 것은 아니다. A first metal layer 124 may be interposed between the upper surface of the first lead frame 141 and the insulating layer 123. The first metal layer 124 may be required for soldering on the first lead frame 141. [ A die attach adhesive layer 125 may be interposed between the upper surface of the first lead frame 141 and the insulating layer 123. The die attach adhesive layer 125 may be composed of, for example, solder or epoxy, but the scope of the present invention is not limited by these examples.

도 1에서는 제1 금속층(124)과 다이 어태치 접착층(125)이 동시에 도시되어 있지만 반드시 함께 제공되어야 할 필요는 없다. 경우에 따라서는 제1 금속층(124) 또는 다이 어태치 접착층(125)만 절연층(123)과 제1 리드 프레임(141) 사이에 개재될 수 있다. Although the first metal layer 124 and the die attach adhesive layer 125 are shown in FIG. 1 at the same time, they need not necessarily be provided together. In some cases, only the first metal layer 124 or the die attach adhesive layer 125 may be interposed between the insulating layer 123 and the first lead frame 141.

기판(110) 상에는 또 다른 반도체 칩(130)이 본딩 와이어(135)에 의해 전기적으로 연결되도록 탑재된다. 상기 또 다른 반도체 칩(130)은 전력 소자 및/또는 제어 소자일 수 있으나, 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 의하여 제한되지는 않는다. Another semiconductor chip 130 is mounted on the substrate 110 so as to be electrically connected by a bonding wire 135. [ The another semiconductor chip 130 may be a power device and / or a control device, but these examples are additionally provided for explanation of the present invention, and the scope of the present invention is not limited by these examples.

멀티 칩 패키지(100)는 봉지재(150)를 포함한다. 봉지재(150)는 제1 리드 프레임(141)의 상면 및 반도체 칩(121)들과 기판(110)을 포함하여 밀봉할 수 있다. 제1 리드 프레임(141)의 하면은 외부로 노출되도록 봉지재(150)가 형성되는 것이 바람직하다. 봉지재(150)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다. The multi-chip package (100) includes an encapsulant (150). The encapsulant 150 may be sealed including the upper surface of the first lead frame 141 and the semiconductor chips 121 and the substrate 110. It is preferable that the sealing material 150 is formed so that the lower surface of the first lead frame 141 is exposed to the outside. The encapsulant 150 may be formed of an insulating resin, for example, an epoxy mold compound (EMC).

제1 리드 프레임(141)의 하면은 봉지재(150)에 의해 노출되는데 노출된 제1 리드 프레임(141)의 하면과 접촉하는 히트싱크(heat sink, 160)가 제공될 수 있다. 히트싱크(160)는 봉지재(150)의 하면 및 제1 리드 프레임(141)의 하면과 접착층 및/또는 기계적 결합구조에 의해 결합될 수도 있다. 히트싱크(160)는 전력 소자를 포함하는 반도체 칩(121)에서 발생되는 열을 빠르게 방출하는 역할을 할 수 있다. The lower surface of the first lead frame 141 may be exposed by the encapsulant 150 and may be provided with a heat sink 160 which contacts the lower surface of the first lead frame 141 exposed. The heat sink 160 may be bonded to the lower surface of the sealing material 150 and the lower surface of the first lead frame 141 by an adhesive layer and / or a mechanical coupling structure. The heat sink 160 can rapidly dissipate heat generated in the semiconductor chip 121 including the power device.

멀티 칩 패키지(100)는 제2 리드 프레임(142)을 포함할 수 있는데, 제2 리드 프레임(142)은 기판(110)과 접촉하여 외부로 전기적 연결이 가능하게 할 수 있다. 따라서 도 1에서 도시된 멀티 칩 패키지(100)는 부착된 리드 프레임(141, 142)이 양쪽에 두 줄로 늘어선 형태인 이중 직렬 패키지(DIP;dual in-line package)일 수 있다. The multi-chip package 100 may include a second lead frame 142, which may be in contact with the substrate 110 to enable electrical connection to the outside. Accordingly, the multi-chip package 100 shown in FIG. 1 may be a dual in-line package (DIP) in which the attached lead frames 141 and 142 are arranged in two rows on both sides.

도 2는 본 발명의 일실시예의 변형예에 따른 멀티 칩 패키지(200)를 보여주는 단면도이다. 2 is a cross-sectional view showing a multi-chip package 200 according to a modification of an embodiment of the present invention.

도 2를 참조하면, 리드 프레임(241) 상면에 탑재된 반도체 칩(221)이 제공된다. 리드 프레임(241)은 도전성 물질로 형성되며 일례로 구리로 형성될 수 있다. 반도체 칩(221)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 반도체 칩(221)은 실리콘 칩을 포함하는 것이 바람직하다. 도 2에서는 반도체 칩(221)이 한 개인 경우를 도시하고 있지만 복수개의 반도체 칩인 경우에도 적용할 수 있다. Referring to FIG. 2, a semiconductor chip 221 mounted on the upper surface of the lead frame 241 is provided. The lead frame 241 is formed of a conductive material and may be formed of copper, for example. The semiconductor chip 221 may include a power device and / or a control device. Power devices can be applied to motor drives, power-inverters, power-converters, power factor correcting (PFC) or display drives. However, this example of the power device is additionally provided for the explanation of the present invention, and the scope of the present invention is not limited to this example. The semiconductor chip 221 preferably includes a silicon chip. Although FIG. 2 shows the case of one semiconductor chip 221, the present invention is also applicable to a case of a plurality of semiconductor chips.

본 발명의 일실시예에서는 리드 프레임(241)의 상면과 반도체 칩(221) 사이에 절연층(223)이 개재된다. 절연층(223)은 반도체 칩(221)과 리드 프레임(241)을 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(223)은 반도체 칩(221)에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다. In an embodiment of the present invention, an insulating layer 223 is interposed between the upper surface of the lead frame 241 and the semiconductor chip 221. The insulating layer 223 must have a high electrical resistance characteristic since the semiconductor chip 221 and the lead frame 241 must be electrically insulated from each other. In addition, the insulating layer 223 must have a low thermal resistance property (high thermal conductivity property) in order to efficiently discharge the heat generated from the semiconductor chip 221 to the outside.

절연층(223)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다. The insulating layer 223 may be formed to include a diamond layer. The diamond layer may be formed by chemical vapor deposition or physical vapor deposition.

예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다. For example, in order to form a diamond layer by a chemical vapor deposition method, a plasma chemical vapor deposition method can be used under a hydrogen gas atmosphere. A laser ablation method can be used to form a diamond layer by physical vapor deposition. The laser ablation method can grow crystals even at lower substrate temperatures due to the simple structure of the device and the high kinetic energy of the particles emitted from the graphite target.

절연층(223)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다. The insulating layer 223 may include a BeO layer or an AlN layer. The BeO layer or the AlN layer may be formed by a chemical vapor deposition method or a chemical vapor deposition method.

표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다. 표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(223)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다. Table 1 shows various properties for diamond, BeO, AlN and copper formed by chemical vapor deposition. Referring to Table 1, the diamond layer formed by the chemical vapor deposition method has a very high thermal resistance characteristic and functions as an insulating material and has a very high thermal conductivity, which can contribute to the external heat release of the package. Accordingly, the insulating layer 223 according to an exemplary embodiment of the present invention preferably includes a diamond layer formed by chemical vapor deposition. However, the materials constituting these insulating layers are provided by way of example, and the scope of the present invention is not limited to these examples.

멀티 칩 패키지(200)는 반도체 칩(221) 상에 반도체 칩(221)과 전기적으로 연결되는 기판(210)이 제공된다. 기판(210)은 인쇄회로기판(PCB), 가요성 인쇄회로기판(FPCB), DBC 기판 또는 IMS 기판 등을 포함할 수 있다. 이러한 기판들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다. The multi-chip package 200 is provided with a substrate 210 electrically connected to the semiconductor chip 221 on the semiconductor chip 221. The substrate 210 may include a printed circuit board (PCB), a flexible printed circuit board (FPCB), a DBC substrate, an IMS substrate, or the like. Such substrates have been provided by way of example, and the scope of the present invention is not limited to these examples.

반도체 칩(221) 상에 형성된 범프(222)에 의해 반도체 칩(221)과 기판(210)은 전기적으로 연결될 수 있다. 범프(222)는 금속 또는 솔더로 형성될 수 있다. 범프(222) 이외에 본딩 와이어에 의해 반도체 칩(221)과 기판(210)이 전기적으로 연결될 수도 있다. 상기 본딩 와이어가 제공되는 경우 반도체 칩(221)의 상면에 제2 금속층(미도시)이 형성될 수도 있다. The semiconductor chip 221 and the substrate 210 can be electrically connected by the bumps 222 formed on the semiconductor chip 221. [ The bumps 222 may be formed of metal or solder. The semiconductor chip 221 and the substrate 210 may be electrically connected by a bonding wire in addition to the bumps 222. [ When the bonding wire is provided, a second metal layer (not shown) may be formed on the upper surface of the semiconductor chip 221.

리드 프레임(241)의 상면과 절연층(223) 사이에는 제1 금속층(224)이 개재될 수 있다. 제1 금속층(224)은 리드 프레임(241) 상에 솔더링을 위해 필요할 수 있다. 또한 리드 프레임(241)의 상면과 절연층(223) 사이에는 다이 어태치 접착층(225)가 개재될 수 있다. 다이 어태치 접착층(225)은 예를 들어 솔더 또는 에폭시로 구성될 수 있으나, 본 발명의 범위가 이러한 예에 의해 제한되는 것은 아니다. The first metal layer 224 may be interposed between the upper surface of the lead frame 241 and the insulating layer 223. [ A first metal layer 224 may be required for soldering on the leadframe 241. A die attach adhesive layer 225 may be interposed between the upper surface of the lead frame 241 and the insulating layer 223. The die attach adhesive layer 225 may be composed of, for example, solder or epoxy, but the scope of the present invention is not limited by these examples.

도 1에서는 제1 금속층(224)과 다이 어태치 접착층(225)이 동시에 도시되어 있지만 반드시 함께 제공되어야 할 필요는 없다. 경우에 따라서는 제1 금속층(224) 또는 다이 어태치 접착층(225)만 절연층(223)과 리드 프레임(241) 사이에 개재될 수 있다. Although the first metal layer 224 and the die attach adhesive layer 225 are shown in FIG. 1 at the same time, they need not necessarily be provided together. In some cases, only the first metal layer 224 or the die attach adhesive layer 225 may be interposed between the insulating layer 223 and the lead frame 241.

기판(210) 상에는 또 다른 반도체 칩(230)이 연결 부재(232)에 의해 전기적으로 연결되도록 탑재된다. 상기 또 다른 반도체 칩(230)은 전력 소자 및/또는 제어 소자일 수 있으나, 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 의하여 제한되지는 않는다. Another semiconductor chip 230 is mounted on the substrate 210 so as to be electrically connected by the connecting member 232. The another semiconductor chip 230 may be a power device and / or a control device, but these examples are additionally provided for explanation of the present invention, and the scope of the present invention is not limited by these examples.

멀티 칩 패키지(200)는 봉지재(250)를 포함한다. 봉지재(250)는 리드 프레임(241)의 상면 및 반도체 칩(221, 230)들과 기판(210)을 포함하여 밀봉할 수 있다. 리드 프레임(241)의 하면은 외부로 노출되도록 봉지재(250)가 형성되는 것이 바람직하다. 봉지재(250)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다. The multi-chip package (200) includes an encapsulant (250). The encapsulant 250 may be sealed including the upper surface of the lead frame 241 and the semiconductor chips 221 and 230 and the substrate 210. [ It is preferable that the sealing material 250 is formed so that the lower surface of the lead frame 241 is exposed to the outside. The encapsulant 250 may be formed of an insulating resin, for example, an epoxy mold compound (EMC).

리드 프레임(241)의 하면은 봉지재(250)에 의해 노출되는데 노출된 리드 프레임(241)의 하면과 접촉하는 히트싱크(heat sink, 260)가 제공될 수 있다. 히트싱크(260)는 봉지재(250)의 하면 및 리드 프레임(241)의 하면과 접착층 및/또는 기계적 결합구조에 의해 결합될 수도 있다. 히트싱크(260)는 전력 소자를 포함하는 반도체 칩(221)에서 발생되는 열을 빠르게 방출하는 역할을 할 수 있다. The lower surface of the lead frame 241 may be exposed by the encapsulant 250 and may be provided with a heat sink 260 that contacts the lower surface of the exposed lead frame 241. The heat sink 260 may be bonded to the lower surface of the sealing material 250 and the lower surface of the lead frame 241 by an adhesive layer and / or a mechanical coupling structure. The heat sink 260 can rapidly dissipate heat generated in the semiconductor chip 221 including the power device.

멀티 칩 패키지(200)에서 리드 프레임(241)은 기판(210)과 접촉하여 전기적으로 연결된다. 따라서, 기판(210)이 DBC 기판이나 IMS 기판과 같은 절연성 기판이 아닌 경우 반도체 칩(221)과 또 다른 반도체 칩(230)은 전기적으로 단락(short)이 될 수 있다. 따라서 리드 프레임(241)과 반도체 칩(221) 사이에 개재되는 절연층(223)이 상기 단락을 방지할 수 있다. In the multi-chip package 200, the lead frame 241 is in contact with and electrically connected to the substrate 210. Therefore, when the substrate 210 is not an insulative substrate such as a DBC substrate or an IMS substrate, the semiconductor chip 221 and another semiconductor chip 230 may be electrically short-circuited. Therefore, the insulation layer 223 interposed between the lead frame 241 and the semiconductor chip 221 can prevent the short circuit.

도 2에서 도시된 멀티 칩 패키지(200)는 부착된 리드 프레임(241)이 한쪽에 한 줄로 늘어선 형태인 단일 직렬 패키지(SIP;single in-line package)일 수 있다. The multi-chip package 200 shown in FIG. 2 may be a single in-line package (SIP) in which the attached lead frame 241 is arranged in one line on one side.

도 3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지(300)를 보여주는 단면도이다. 3 is a cross-sectional view illustrating a multi-chip package 300 according to another embodiment of the present invention.

도 3을 참조하면, 히트싱크(360)의 상면에 탑재된 반도체 칩(321)이 제공된다. 히트싱크(360)는 도전성 물질로 형성되며 일례로 구리로 형성될 수 있다. 반도체 칩(321)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 반도체 칩(321)은 실리콘 칩을 포함하는 것이 바람직하다. 도 3에서는 반도체 칩(321)이 복수개인 경우를 도시하고 있지만 한 개의 반도체 칩인 경우에도 적용할 수 있다. Referring to FIG. 3, a semiconductor chip 321 mounted on the top surface of the heat sink 360 is provided. The heat sink 360 is formed of a conductive material and may be formed of copper, for example. The semiconductor chip 321 may include a power device and / or a control device. Power devices can be applied to motor drives, power-inverters, power-converters, power factor correcting (PFC) or display drives. However, this example of the power device is additionally provided for the explanation of the present invention, and the scope of the present invention is not limited to this example. The semiconductor chip 321 preferably includes a silicon chip. Although FIG. 3 shows a case where there are a plurality of semiconductor chips 321, the present invention can also be applied to a case of one semiconductor chip.

본 발명의 일실시예에서는 히트싱크(360)의 상면과 반도체 칩(321) 사이에 절연층(323)이 개재된다. 절연층(323)은 반도체 칩(321)과 히트싱크(360)를 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(323)은 반도체 칩(321)에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다. In an embodiment of the present invention, an insulating layer 323 is interposed between the upper surface of the heat sink 360 and the semiconductor chip 321. The insulating layer 323 must have a high electrical resistance characteristic because the semiconductor chip 321 and the heat sink 360 should be electrically insulated from each other. Further, the insulating layer 323 must have a low thermal resistance property (high thermal conductivity property) in order to efficiently discharge the heat generated from the semiconductor chip 321 to the outside.

절연층(323)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다. The insulating layer 323 may be formed to include a diamond layer. The diamond layer may be formed by chemical vapor deposition or physical vapor deposition.

예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다. For example, in order to form a diamond layer by a chemical vapor deposition method, a plasma chemical vapor deposition method can be used under a hydrogen gas atmosphere. A laser ablation method can be used to form a diamond layer by physical vapor deposition. The laser ablation method can grow crystals even at lower substrate temperatures due to the simple structure of the device and the high kinetic energy of the particles emitted from the graphite target.

절연층(323)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다. The insulating layer 323 may include a BeO layer or an AlN layer. The BeO layer or the AlN layer may be formed by a chemical vapor deposition method or a chemical vapor deposition method.

표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다. 표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(323)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다. Table 1 shows various properties for diamond, BeO, AlN and copper formed by chemical vapor deposition. Referring to Table 1, the diamond layer formed by the chemical vapor deposition method has a very high thermal resistance characteristic and functions as an insulating material and has a very high thermal conductivity, which can contribute to the external heat release of the package. Accordingly, the insulating layer 323 according to an embodiment of the present invention preferably includes a diamond layer formed by chemical vapor deposition. However, the materials constituting these insulating layers are provided by way of example, and the scope of the present invention is not limited to these examples.

멀티 칩 패키지(300)는 반도체 칩(321) 상에 반도체 칩(321)과 전기적으로 연결되는 기판(310)이 제공된다. 기판(310)은 인쇄회로기판(PCB), 가요성 인쇄회로기판(FPCB), DBC 기판 또는 IMS 기판 등을 포함할 수 있다. 이러한 기판들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다. The multi-chip package 300 is provided with a substrate 310 which is electrically connected to the semiconductor chip 321 on the semiconductor chip 321. The substrate 310 may include a printed circuit board (PCB), a flexible printed circuit board (FPCB), a DBC substrate, an IMS substrate, or the like. Such substrates have been provided by way of example, and the scope of the present invention is not limited to these examples.

반도체 칩(321) 상에 형성된 범프(322)에 의해 반도체 칩(321)과 기판(310)은 전기적으로 연결될 수 있다. 범프(322)는 금속 또는 솔더로 형성될 수 있다. 범프(322) 이외에 본딩 와이어에 의해 반도체 칩(321)과 기판(310)이 전기적으로 연결될 수도 있다. 상기 본딩 와이어가 제공되는 경우 반도체 칩(321)의 상면에 제2 금속층(미도시)이 형성될 수도 있다. The semiconductor chip 321 and the substrate 310 can be electrically connected by the bumps 322 formed on the semiconductor chip 321. [ The bumps 322 may be formed of metal or solder. The semiconductor chip 321 and the substrate 310 may be electrically connected to each other by a bonding wire in addition to the bumps 322. When the bonding wire is provided, a second metal layer (not shown) may be formed on the upper surface of the semiconductor chip 321.

히트싱크(360)의 상면과 절연층(323) 사이에는 제1 금속층(324)이 개재될 수 있다. 제1 금속층(324)은 히트싱크(360) 상에 솔더링을 위해 필요할 수 있다. A first metal layer 324 may be interposed between the upper surface of the heat sink 360 and the insulating layer 323. [ The first metal layer 324 may be required for soldering on the heat sink 360.

기판(310) 상에는 또 다른 반도체 칩(330)이 연결 부재(335)에 의해 전기적으로 연결되도록 탑재된다. 상기 또 다른 반도체 칩(330)은 전력 소자 및/또는 제어 소자일 수 있으나, 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 의하여 제한되지는 않는다. Another semiconductor chip 330 is mounted on the substrate 310 so as to be electrically connected by the connecting member 335. The another semiconductor chip 330 may be a power device and / or a control device, but these examples are additionally provided for explanation of the present invention, and the scope of the present invention is not limited by these examples.

멀티 칩 패키지(300)는 기판(310) 상에 접촉하여 외부로 전기적 연결을 할 수 있는 리드 프레임(341, 342)이 제공될 수 있다. The multi-chip package 300 may be provided with lead frames 341 and 342 which can be brought into contact with the substrate 310 and electrically connected to the outside.

멀티 칩 패키지(300)는 봉지재(350)를 포함한다. 봉지재(350)는 히트싱크(360)의 상면 및 반도체 칩(321, 330)들과 기판(310)을 포함하여 밀봉할 수 있다. 봉지재(350)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다. The multi-chip package (300) includes an encapsulant (350). The sealing material 350 may seal the upper surface of the heat sink 360 and the semiconductor chips 321 and 330 and the substrate 310. The encapsulant 350 may be formed of an insulating resin, for example, an epoxy mold compound (EMC).

도 4는 본 발명의 다른 실시예의 변형예에 따른 멀티 칩 패키지(400)를 보여주는 단면도이다. 4 is a cross-sectional view showing a multi-chip package 400 according to a modification of another embodiment of the present invention.

도 4를 참조하면, 히트싱크(460)의 상면에 탑재된 반도체 칩(421)이 제공된다. 히트싱크(460)는 도전성 물질로 형성되며 일례로 구리로 형성될 수 있다. 반도체 칩(421)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 반도체 칩(421)은 실리콘 칩을 포함하는 것이 바람직하다. 도 4에서는 반도체 칩(421)이 한 개인 경우를 도시하고 있지만 복수개의 반도체 칩인 경우에도 적용할 수 있다. Referring to FIG. 4, a semiconductor chip 421 mounted on the top surface of the heat sink 460 is provided. The heat sink 460 is formed of a conductive material and may be formed of copper, for example. The semiconductor chip 421 may include a power device and / or a control device. Power devices can be applied to motor drives, power-inverters, power-converters, power factor correcting (PFC) or display drives. However, this example of the power device is additionally provided for the explanation of the present invention, and the scope of the present invention is not limited to this example. The semiconductor chip 421 preferably includes a silicon chip. Although FIG. 4 shows the case of one semiconductor chip 421, the present invention is also applicable to a case of a plurality of semiconductor chips.

본 발명의 실시예에서는 히트싱크(460)의 상면과 반도체 칩(421) 사이에 절연층(423)이 개재된다. 절연층(423)은 반도체 칩(421)과 히트싱크(460)를 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(423)은 반도체 칩(421)에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다. In the embodiment of the present invention, the insulating layer 423 is interposed between the upper surface of the heat sink 460 and the semiconductor chip 421. The insulating layer 423 must have a high electrical resistance characteristic because the semiconductor chip 421 and the heat sink 460 must be electrically insulated from each other. In addition, the insulating layer 423 must have low thermal resistance characteristics (high thermal conductivity characteristics) in order to efficiently discharge the heat generated from the semiconductor chip 421 to the outside.

절연층(423)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다. The insulating layer 423 may be formed to include a diamond layer. The diamond layer may be formed by chemical vapor deposition or physical vapor deposition.

예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다. For example, in order to form a diamond layer by a chemical vapor deposition method, a plasma chemical vapor deposition method can be used under a hydrogen gas atmosphere. A laser ablation method can be used to form a diamond layer by physical vapor deposition. The laser ablation method can grow crystals even at lower substrate temperatures due to the simple structure of the device and the high kinetic energy of the particles emitted from the graphite target.

절연층(423)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다. The insulating layer 423 may include a BeO layer or an AlN layer. The BeO layer or the AlN layer may be formed by a chemical vapor deposition method or a chemical vapor deposition method.

표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다. 표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(423)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다. Table 1 shows various properties for diamond, BeO, AlN and copper formed by chemical vapor deposition. Referring to Table 1, the diamond layer formed by the chemical vapor deposition method has a very high thermal resistance characteristic and functions as an insulating material and has a very high thermal conductivity, which can contribute to the external heat release of the package. Accordingly, the insulating layer 423 according to an embodiment of the present invention preferably includes a diamond layer formed by chemical vapor deposition. However, the materials constituting these insulating layers are provided by way of example, and the scope of the present invention is not limited to these examples.

멀티 칩 패키지(400)는 반도체 칩(421) 상에 반도체 칩(421)과 전기적으로 연결되는 기판(410)이 제공된다. 기판(410)은 트레이스(411)이 양면에 형성된 인쇄회로기판(PCB) 또는 가요성 인쇄회로기판(FPCB)을 포함할 수 있다. 이러한 기판들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다. The multi-chip package 400 is provided with a substrate 410 electrically connected to the semiconductor chip 421 on the semiconductor chip 421. The substrate 410 may include a printed circuit board (PCB) or a flexible printed circuit board (FPCB) on which traces 411 are formed on both sides. Such substrates have been provided by way of example, and the scope of the present invention is not limited to these examples.

반도체 칩(421) 상에 형성된 범프(422)에 의해 반도체 칩(421)과 기판(410)은 전기적으로 연결될 수 있다. 범프(422)는 금속 또는 솔더로 형성될 수 있다. The semiconductor chip 421 and the substrate 410 can be electrically connected by the bumps 422 formed on the semiconductor chip 421. [ The bumps 422 may be formed of metal or solder.

히트싱크(460)의 상면과 절연층(423) 사이에는 제1 금속층(424)이 개재될 수 있다. 제1 금속층(424)은 히트싱크(460) 상에 솔더링을 위해 필요할 수 있다. A first metal layer 424 may be interposed between the upper surface of the heat sink 460 and the insulating layer 423. [ The first metal layer 424 may be required for soldering on the heat sink 460.

기판(410) 상에 형성된 트레이스(411) 상에는 또 다른 반도체 칩(431)이 연결 부재(432)에 의해 전기적으로 연결되도록 탑재된다. 상기 또 다른 반도체 칩(431)은 전력 소자 및/또는 제어 소자일 수 있으나, 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 의하여 제한되지는 않는다. Another semiconductor chip 431 is mounted on the trace 411 formed on the substrate 410 so as to be electrically connected by the connecting member 432. [ The another semiconductor chip 431 may be a power device and / or a control device, but these examples are additionally provided for explanation of the present invention, and the scope of the present invention is not limited by these examples.

멀티 칩 패키지(400)는 기판(410) 상에 형성된 트레이스(411)이 제공되어 외부로 전기적 연결이 가능할 수 있다. The multi-chip package 400 may be provided with traces 411 formed on the substrate 410 to enable electrical connection to the outside.

멀티 칩 패키지(400)는 봉지재(450)를 포함한다. 봉지재(450)는 히트싱크(460)의 상면 및 반도체 칩(421, 431)들을 포함하여 밀봉할 수 있다. 봉지재(450)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다. The multi-chip package 400 includes an encapsulant 450. The sealing material 450 may be sealed including the upper surface of the heat sink 460 and the semiconductor chips 421 and 431. The encapsulant 450 may be formed of an insulating resin, for example, an epoxy mold compound (EMC).

도 1 및 도 2에서 도시된 멀티 칩 패키지(100, 200)은 리드 프레임이 히트싱크 방향으로 노출된 구조이며, 도 3 및 도 4에서 도시된 멀티 칩 패키지(300, 400)은 반도체칩의 배면(backside)이 히트싱크 방향으로 노출된 구조이다. The multi-chip packages 100 and 200 shown in FIGS. 1 and 2 are structures in which the lead frame is exposed in the heat sink direction, and the multi-chip packages 300 and 400 shown in FIGS. (backside) is exposed in the direction of the heat sink.

도 5는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지(500)를 보여주는 단면도이다. 5 is a cross-sectional view illustrating a multi-chip package 500 according to another embodiment of the present invention.

도 5를 참조하면, 제1 리드 프레임(510)의 상면에 탑재된 제1 반도체칩(521a)이 제공된다. 제1 반도체칩(521a)의 상면에 제2 반도체칩(521b)이 또한 제공된다. 제1 반도체칩(521a) 및/또는 제2 반도체칩(521b)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 제1 반도체칩(521a) 및/또는 제2 반도체칩(521b)은 실리콘 칩을 포함하여 형성될 수 있다. Referring to FIG. 5, a first semiconductor chip 521a mounted on the upper surface of the first lead frame 510 is provided. A second semiconductor chip 521b is also provided on the upper surface of the first semiconductor chip 521a. The first semiconductor chip 521a and / or the second semiconductor chip 521b may include a power device and / or a control device. Power devices can be applied to motor drives, power-inverters, power-converters, power factor correcting (PFC) or display drives. However, this example of the power device is additionally provided for the explanation of the present invention, and the scope of the present invention is not limited to this example. The first semiconductor chip 521a and / or the second semiconductor chip 521b may be formed to include a silicon chip.

제1 반도체칩(521a)과 제2 반도체칩(521b) 사이에는 절연층(523b)이 개재된다. 절연층(523b)은 제1 반도체칩(521a)과 제2 반도체칩(521b)을 단락을 방지하기 위하여 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(523b)은 반도체 칩에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다. An insulating layer 523b is interposed between the first semiconductor chip 521a and the second semiconductor chip 521b. The insulating layer 523b must have high electrical resistance characteristics because the first semiconductor chip 521a and the second semiconductor chip 521b must be electrically insulated from each other in order to prevent a short circuit. In addition, the insulating layer 523b must have a low thermal resistance property (high thermal conductivity property) in order to efficiently discharge the heat generated from the semiconductor chip to the outside.

절연층(523b)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다. The insulating layer 523b may be formed to include a diamond layer. The diamond layer may be formed by chemical vapor deposition or physical vapor deposition.

예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다. For example, in order to form a diamond layer by a chemical vapor deposition method, a plasma chemical vapor deposition method can be used under a hydrogen gas atmosphere. A laser ablation method can be used to form a diamond layer by physical vapor deposition. The laser ablation method can grow crystals even at lower substrate temperatures due to the simple structure of the device and the high kinetic energy of the particles emitted from the graphite target.

절연층(523b)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다. The insulating layer 523b may include a BeO layer or an AlN layer. The BeO layer or the AlN layer may be formed by a chemical vapor deposition method or a chemical vapor deposition method.

표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다. 표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(523b)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다. Table 1 shows various properties for diamond, BeO, AlN and copper formed by chemical vapor deposition. Referring to Table 1, the diamond layer formed by the chemical vapor deposition method has a very high thermal resistance characteristic and functions as an insulating material and has a very high thermal conductivity, which can contribute to the external heat release of the package. Accordingly, the insulating layer 523b according to an embodiment of the present invention preferably includes a diamond layer formed by chemical vapor deposition. However, the materials constituting these insulating layers are provided by way of example, and the scope of the present invention is not limited to these examples.

제1 반도체칩(521a)과 절연층(523b) 사이에는 제1 금속층(524b)이 개재될 수 있다. 제1 금속층(524b)은 솔더링을 위해 필요할 수 있다. A first metal layer 524b may be interposed between the first semiconductor chip 521a and the insulating layer 523b. A first metal layer 524b may be required for soldering.

제1 리드 프레임(510)과 제1 반도체칩(521a) 사이에는 제1 다이 어태치 접착층(526a)이 제공될 수 있으며, 제1 반도체칩(521a)과 제2 반도체칩(521b) 사이에는 제2 다이 어태치 접착층(526b)이 제공될 수 있다. A first die attach adhesive layer 526a may be provided between the first lead frame 510 and the first semiconductor chip 521a and a second die attach adhesive layer 526b may be provided between the first semiconductor die 521a and the second semiconductor die 521b. 2 die attach adhesive layer 526b may be provided.

제1 반도체칩(521a)과 제2 반도체칩(521b)은 제1 본딩 와이어(535)에 의해 전기적으로 연결될 수 있다. The first semiconductor chip 521a and the second semiconductor chip 521b may be electrically connected by a first bonding wire 535. [

제1 반도체칩(521a) 및/또는 제2 반도체칩(521b) 상에 형성된 패드와 제2 리드 프레임(441)은 제2 본딩 와이어(536)에 의해 전기적으로 연결될 수 있다. The pad formed on the first semiconductor chip 521a and / or the second semiconductor chip 521b and the second lead frame 441 may be electrically connected by the second bonding wire 536. [

멀티 칩 패키지(500)는 봉지재(550)를 포함한다. 봉지재(550)는 제1 반도체칩(521a), 제2 반도체칩(521b), 절연층(523b) 및 본딩 와이어(535, 536)을 포함하여 밀봉할 수 있다. 봉지재(550)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다. The multi-chip package 500 includes an encapsulant 550. The sealing material 550 can be sealed including the first semiconductor chip 521a, the second semiconductor chip 521b, the insulating layer 523b, and the bonding wires 535 and 536. [ The encapsulant 550 may be formed of an insulating resin, for example, an epoxy mold compound (EMC).

도 1 내지 도 4에서 도시된 멀티 칩 패키지는 단락을 방지하기 위하여 서로 간에 절연되는 반도체 칩들이 리드 프레임 또는 히트싱크 상에 칩-바이-칩(chip by chip) 형태로 배치되지만, 도 5에서 도시된 멀티 칩 패키지는 단락을 방지하기 위하여 서로 간에 절연되는 반도체 칩들이 칩-온-칩(chip on chip)형태로 배치된다. In the multi-chip package shown in FIGS. 1 to 4, semiconductor chips that are insulated from each other to prevent a short circuit are arranged in a chip-by-chip form on a lead frame or a heat sink, In order to prevent short-circuiting, semiconductor chips that are insulated from each other are arranged in a chip-on-chip form.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. It is clear.

160, 260, 360, 460 : 히트싱크
141, 241, 341 : 리드 프레임
121, 221, 321, 421, 521 : 반도체 칩
123, 223, 323, 423, 523b : 절연층160, 260, 360, 460: Heat sink
141, 241, 341: lead frame
121, 221, 321, 421, 521: semiconductor chips
123, 223, 323, 423, 523b: insulating layer

Claims (10)

도전성인 히트 싱크의 상면에 배치되는 적어도 하나의 제1 반도체 칩;
상기 히트 싱크와 상기 적어도 하나의 제1 반도체 칩 사이에 개재되는 절연층;
상기 적어도 하나의 제1 반도체 칩의 상면에 배치되는 기판;
상기 적어도 하나의 제1 반도체 칩이 외부와 전기적 연결이 되도록 상기 기판의 양면에 각각 형성된 제1 트레이스;
상기 히트 싱크의 상면 및 상기 기판의 하면을 덮는 봉지재;를 포함하는 멀티 칩 패키지.At least one first semiconductor chip disposed on an upper surface of the conductive heat sink;
An insulating layer interposed between the heat sink and the at least one first semiconductor chip;
A substrate disposed on an upper surface of the at least one first semiconductor chip;
A first trace formed on both sides of the substrate such that the at least one first semiconductor chip is electrically connected to the outside;
And a sealing material covering the upper surface of the heat sink and the lower surface of the substrate. 제1 항에 있어서, 상기 제1 반도체 칩과 이격되어 배치되는 적어도 하나의 제2 반도체 칩과, 상기 적어도 하나의 제2 반도체 칩과 전기적으로 연결되고 상기 기판의 양면에 형성된 제2 트레이스를 더 포함하는 멀티 칩 패키지. The semiconductor device according to claim 1, further comprising: at least one second semiconductor chip disposed apart from the first semiconductor chip; and a second trace electrically connected to the at least one second semiconductor chip and formed on both sides of the substrate Chip package. 제2 항에 있어서, 상기 적어도 하나의 제2 반도체 칩은 연결 부재를 통해 상기 제2 트레이스와 연결되는 멀티 칩 패키지.3. The multi-chip package of claim 2, wherein the at least one second semiconductor chip is connected to the second trace via a connecting member. 제1 항에 있어서, 상기 히트 싱크의 상면과 상기 절연층 사이에 개재된 제1 금속층을 더 포함하는 멀티 칩 패키지.The multi-chip package according to claim 1, further comprising a first metal layer interposed between the upper surface of the heat sink and the insulating layer. 제1 항에 있어서, 상기 히트 싱크의 상면과 상기 절연층 사이에 개재된 다이 어태치 접착층을 더 포함하는 멀티 칩 패키지.The multi-chip package according to claim 1, further comprising a die attach adhesive layer interposed between the upper surface of the heat sink and the insulating layer. 제1 항에 있어서, 상기 적어도 하나의 제1 반도체 칩과 상기 기판을 전기적으로 연결하는 금속 범프 또는 솔더 범프를 더 포함하는 멀티 칩 패키지.The multi-chip package of claim 1, further comprising a metal bump or solder bump for electrically connecting the at least one first semiconductor chip and the substrate. 도전성인 제1 리드 프레임 상에 탑재되는 적어도 하나의 제1 반도체 칩;
상기 적어도 하나의 제1 반도체 칩 상에 탑재되는 적어도 하나의 제2 반도체 칩;
상기 적어도 하나의 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 사이에 개재되는 절연층;
상기 적어도 하나의 제1 반도체 칩과 상기 적어도 하나의 제2 반도체 칩을 전기적으로 연결하는 본딩 와이어;및
상기 제1 리드 프레임의 일부, 상기 적어도 하나의 제1 반도체 칩, 상기 절연층, 상기 적어도 하나의 제2 반도체 칩, 및 상기 본딩 와이어를 밀봉하는 봉지재;를 포함하는 멀티 칩 패키지.At least one first semiconductor chip mounted on a first leadframe that is conductive;
At least one second semiconductor chip mounted on the at least one first semiconductor chip;
An insulating layer interposed between the at least one first semiconductor chip and the at least one second semiconductor chip;
A bonding wire for electrically connecting the at least one first semiconductor chip and the at least one second semiconductor chip;
And a sealing material sealing the part of the first lead frame, the at least one first semiconductor chip, the insulating layer, the at least one second semiconductor chip, and the bonding wire. 제7 항에 있어서, 상기 제1 반도체 칩 또는 상기 제2 반도체 칩과 전기적으로 연결되는 제2 리드 프레임을 더 포함하고,
상기 봉지재는 상기 제2 리드 프레임의 일부를 밀봉하는 멀티 칩 패키지.8. The semiconductor device according to claim 7, further comprising a second lead frame electrically connected to the first semiconductor chip or the second semiconductor chip,
And the sealing material seals a part of the second lead frame. 제7 항에 있어서, 상기 제1 반도체 칩과 상기 절연층 사이에 개재된 제1 금속층을 더 포함하는 멀티 칩 패키지.The multi-chip package according to claim 7, further comprising a first metal layer interposed between the first semiconductor chip and the insulating layer. 제7 항에 있어서, 상기 제1 반도체 칩과 상기 절연층 사이에 개재된 다이 어태치 접착층을 더 포함하는 멀티 칩 패키지.The multi-chip package according to claim 7, further comprising a die attach adhesive layer interposed between the first semiconductor chip and the insulating layer.
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