KR101516371B1 - Chip substrate comprising a bonding groove and a sealing member for the chip substrate - Google Patents

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Abstract

The present invention relates to a chip substrate and a sealing member for a chip substrate. The chip substrate having a bonding groove according to the present invention includes a conductive layer which is stacked in a direction and comprises a chip substrate; an insulating layer which is alternately stacked with the conductive layer and is electrically separated from the conductive layer; and a bonding groove which has a groove with a preset depth along the predetermined cutting line on the chip substrate. According to the present invention, a sealing member can be bonded in a chip substrate condition without processing a sealing member of sealing each chip substrate according to a space for inserting a lens. The chip substrate is cut into unit chip packages after the sealing member is bonded. Thereby, chip sealing can be carried out without a process of manufacturing a sealing member inserted into a chip substrate and a process of bonding a sealing member to each lens insertion space.

Description

접합 홈을 구비하는 칩 원판 및 이를 봉지하기 위한 봉지부재{Chip substrate comprising a bonding groove and a sealing member for the chip substrate}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a chip plate having a bonding groove and a sealing member for sealing the chip plate,

본 발명은 칩 원판 및 칩 원판 봉지부재에 관한 것으로, 보다 상세하게는 접합 홈을 구비하는 칩 원판 및 이를 봉지하기 위한 봉지부재 에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip original plate and a chip original plate sealing member, and more particularly, to a chip original plate having a joint groove and a sealing member for sealing the same.

종래에는 칩 원판에 대하여 칩을 실장하기 위한 공간으로 칩 원판의 상부면에 기계적인 가공이나 화학적인 식각으로 형성하였다. 즉, 가공되지 않은 사각판 모양의 금속원판의 상부를 에칭하여 실장공간을 형성하는 과정을 통해 제조하는 방법이 대한민국 등록특허공보에 등록번호 10-0986211호로 공고된 바 있다.Conventionally, the upper surface of the chip original plate is formed by mechanical processing or chemical etching as a space for mounting a chip on a chip original plate. That is, a method of fabricating an upper part of an unprocessed rectangular plate-like metal disc by etching a mounting space has been disclosed in Korean Patent Registration No. 10-0986211.

나아가, 이러한 칩 원판에 UV나 LED와 같은 광소자 칩이 실장되는 경우에는 광반사 성능을 높이기 위해 상광하협(上廣下陜) 형상의 공간을 형성하였다. 이러한 공간을 형성한 후 칩을 실장하고 실장 공간을 봉지하는 데 있어, 렌즈를 성형하여 광효율을 높였다. Furthermore, when an optical device chip such as UV or LED is mounted on such a chip substrate, a space of a top-down bottom shape is formed to enhance the light reflection performance. After forming the space, the lens is molded to mount the chip and seal the mounting space, thereby increasing the light efficiency.

이때 렌즈를 성형함에 있어 칩 원판의 상면에서 보았을 때 실장을 위해 형성된 공간이 원형으로 형성되어 렌즈의 형상도 이에 대응되도록 원형으로 형성하였다. At this time, when the lens is molded, the space formed for mounting is formed in a circular shape when viewed from the top surface of the chip original plate, and the shape of the lens is formed circular so as to correspond to the shape.

다만, 렌즈를 원형으로 정밀하게 가공하기 위해서는 사각형이나 삼각형의 직선으로 형성된 렌즈를 가공하는 것에 비하여 제조공정 상 어려움이 있었다. However, in order to precisely process the lens into a circular shape, there is a difficulty in the manufacturing process as compared with processing a lens formed of a straight line of a square or triangle.

본 발명은 상기 종래 기술의 문제를 해결하기 위하여 안출된 것으로서, 실장된 칩을 봉지하기 위하여 봉지부재의 형상을 별도로 가공할 필요가 없이 칩 원판 상태에서 봉지부재가 접합 가능하도록 하는 칩 원판 구조를 제안하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been conceived to solve the problems of the prior art, and it is an object of the present invention to provide a chip original plate structure in which a sealing member can be joined in a state of a chip original plate without having to separately shape the sealing member to seal the mounted chip .

상기 기술적 과제를 해결하기 위한 본 실시예에 따른 접합 홈을 구비하는 칩 원판은 일 방향으로 적층되어 칩 원판을 구성하는 전도층; 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층; 및 상기 칩 원판의 상면에서 미리 결정된 상기 칩 원판의 절단 라인을 따라 소정 깊이에 이르는 홈으로 이루어진 접합 홈을 포함한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a conductive layer which is laminated in one direction to form a chip disc; An insulating layer laminated alternately with the conductive layer to electrically isolate the conductive layer; And a joint groove made of a groove extending to a predetermined depth along a cutting line of the chip original plate predetermined on the upper surface of the chip original plate.

상기 접합 홈은 상기 칩 원판과 상기 칩 원판을 봉지하기 위한 봉지재의 솔더링을 위한 금속 도금층이 형성된 것이 바람직하다.The joining groove may be formed with a metal plating layer for soldering the encapsulation material for encapsulating the chip original plate and the chip original plate.

상기 접합 홈은 상기 절연층의 절연 성능을 보호하기 위하여 상기 접합 홈 내에 형성된 절연층을 보호하는 절연 보호층이 형성된 것이 바람직하다.The junction groove may be formed with an insulating protective layer for protecting the insulating layer formed in the bonding groove to protect the insulating performance of the insulating layer.

상기 칩 원판은, 상기 접합 홈이 형성된 내측 영역에서 적어도 하나의 소정의 깊이에 이르는 홈으로 이루어진 보조 접합 홈을 더 포함한다.The chip original plate further includes an auxiliary bonding groove formed of a groove reaching at least one predetermined depth in an inner region where the bonding groove is formed.

상기 칩 원판은, 상기 접합 홈이 형성된 내측 영역에서 상기 절연층을 포함하는 영역에 대하여 소정의 깊이에 이르는 홈으로 이루어지는 캐비티를 더 포함한다.The chip original plate further includes a cavity formed of a groove reaching a predetermined depth with respect to an area including the insulating layer in an inside area where the joining groove is formed.

상기 캐비티는 상기 홈의 깊이가 깊어질수록 단면적이 좁아지는 상광하협 형상으로 형성되는 것이 바람직하다.Preferably, the cavity is formed in a shape of an upper light-tight shape in which the cross-sectional area becomes narrower as the depth of the groove becomes deeper.

상기 칩 원판은 상기 칩원판의 절단시 절단면과 상기 절연층이 접하는 영역에서, 상기 절연층을 포함하여 상기 칩 원판을 관통하는 관통공을 더 포함한다.The chip original plate further includes a through hole penetrating the chip original plate including the insulating layer in a region where the cut surface and the insulating layer are in contact with each other when the chip original plate is cut.

상기 기술적 과제를 해결하기 위한 본 실시예에 따른 칩 원판을 봉지하기 위한 봉지부재는 칩 원판의 소정의 깊이에 이르는 홈으로 이루어지는 캐비티에 실장된 칩을 봉지하기 위한 글래스; 및 상기 글래스의 상기 칩 원판과 접하는 면에 대하여 미리 결정된 상기 칩 원판의 절단 라인을 따라 소정 깊이에 이르는 홈으로 형성된 접합 홈에 대응되도록 패터닝된 금속 도금 라인층을 포함한다.According to an aspect of the present invention, there is provided an encapsulation member for encapsulating a chip original plate, comprising: a glass for encapsulating a chip mounted on a cavity formed of a groove reaching a predetermined depth of a chip original plate; And a metal plating line layer patterned to correspond to a joint groove formed by a groove reaching a predetermined depth along a cut line of the chip original plate predetermined with respect to a surface of the glass contacting the chip original plate.

상기 글래스는 상기 칩 원판과 접하는 면에 대하여, 상기 칩 원판의 상기 접합 홈이 형성된 내측 영역에서 형성된 보조 접합 홈에 대응되는 금속 도금부를 더 포함한다.The glass further comprises a metal plating portion corresponding to the auxiliary bonding groove formed in the inner region where the bonding groove of the chip base plate is formed, with respect to the surface contacting the chip base plate.

상기 글래스는, 상기 글래스와 상기 칩 원판의 접합시 상기 칩 원판에 형성된 절연층의 절연 성능 보호를 위하여 상기 절연층의 형성 패턴과 대응되는 패턴으로 형성된 절연층 보호부를 더 포함한다.The glass further includes an insulating layer protecting portion formed in a pattern corresponding to the forming pattern of the insulating layer for protecting the insulating performance of the insulating layer formed on the chip original plate when the glass and the chip original plate are bonded.

본 발명에 따르면 렌즈가 삽입되는 공간에 따라 각각의 칩 원판을 봉지하는 봉지부재를 가공할 필요 없이, 칩 원판 상태에서 봉지부재가 접합 가능하도록 하고, 봉지부재가 접합된 후 칩 원판을 단위 칩 패키지로 절단하는 것이 가능하므로 칩 원판에 삽입되는 봉지부재의 제조 공정 및, 각각의 렌즈 삽입 공간에 봉지부재를 접합하는 공정 없이 칩의 봉지가 가능하다. According to the present invention, there is no need to process a sealing member that seals each original plate according to the space in which the lens is inserted, so that the sealing member can be joined in the state of a chip original plate, It is possible to seal the chip without manufacturing the sealing member inserted into the chip original plate and bonding the sealing member to each of the lens insertion spaces.

도 1은 본 발명의 일실시예에 따른 접합 홈을 구비하는 칩 원판의 상면도이다.
도 2는 본 발명의 일실시예에 따른 접합 홈을 구비하는 칩 원판의 단면도이다.
도 3은 본 발명의 일실시예에 따른 접합 홈을 구비하는 칩 원판에 봉지부재가 접합된 단면도이다.
도 4는 도 3에 따른 칩 원판을 절단하여 제조된 칩 패키지의 단면도이다.
도 5 및 도 6은 본 발명의 일실시예에 따른 접합 홈을 구비하는 칩 원판의 상면도이다.
도 7 내지 도 9는 본 발명의 일실시예에 따른 접합 홈을 구비하는 칩 원판을 봉지하기 위한 봉지부재를 나타내는 도이다.
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a top view of a chip plate having a bonding groove according to an embodiment of the present invention; FIG.
2 is a cross-sectional view of a chip original plate having a joint groove according to an embodiment of the present invention.
3 is a cross-sectional view of a seal member bonded to a chip plate having a bonding groove according to an embodiment of the present invention.
Fig. 4 is a cross-sectional view of a chip package manufactured by cutting the chip original plate according to Fig. 3;
5 and 6 are top views of a chip plate having a bonding groove according to an embodiment of the present invention.
7 to 9 are views showing a sealing member for sealing a chip plate having a bonding groove according to an embodiment of the present invention.

이하의 내용은 단지 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 발명의 원리를 구현하고 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다. The following merely illustrates the principles of the invention. Therefore, those skilled in the art will be able to devise various apparatuses which, although not explicitly described or shown herein, embody the principles of the invention and are included in the concept and scope of the invention. It is also to be understood that all conditional terms and examples recited in this specification are, in principle, expressly intended for the purpose of enabling the inventive concept to be understood, and are not intended to be limiting as to such specifically recited embodiments and conditions .

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: .

또한, 발명을 설명함에 있어서 발명과 관련된 공지 기술에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하에는 첨부한 도면을 참조하여 상세하게 설명하는데, 편의상 칩으로서 LED를 예로 들어 설명한다.In the following description, a detailed description of known technologies related to the present invention will be omitted when it is determined that the gist of the present invention may be unnecessarily blurred. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

본 실시예에서 칩 원판을 제조하기 위하여 소정의 두께를 갖는 복수의 전기 전도성 물질을 포함하는 전도층을 절연물질로 구성되는 절연층을 사이에 두고 접합하여 교호로 적층한다.In this embodiment, a conductive layer including a plurality of electrically conductive materials having a predetermined thickness is laminated alternately with an insulating layer made of an insulating material interposed therebetween in order to manufacture a chip base plate.

적층한 상태에서 가열 및 가압함으로써, 내부에 복수의 절연층이 간격을 두고 배열되어 있는 전도물질괴(塊)가 제조된다. 다음으로 이렇게 제조된 전도물질 괴를 절연층이 포함되도록 수직으로 절단함으로써, 복수의 수직 절연층이 간격을 두고 평행하게 배열된 칩 원판의 제조가 완료된다. 즉 본 실시예에서 일방향은 수직방향으로서, 전도물질괴를 적층방향에 따라 수직으로 절단하여 칩 원판을 제조한다.By heating and pressing in a laminated state, a conductive material mass (mass) in which a plurality of insulating layers are arranged with an interval is produced. Next, the thus-produced conductive material block is vertically cut so as to include the insulating layer, thereby completing the fabrication of the chip base plate in which the plurality of the vertical insulating layers are arranged in parallel at intervals. That is, in this embodiment, the one direction is the vertical direction, and the conductive material mass is vertically cut along the stacking direction to manufacture the chip original plate.

상술한 방법에 따라 절단하여 제조된 칩 원판에 대하여 접합홈 및 캐비티를 형성하여 본 실시예에 따른 접합홈을 구비하는 칩 원판을 제조한다.A chip plate having a bonding groove according to the present embodiment is manufactured by forming a bonding groove and a cavity with respect to the chip plate prepared by cutting according to the above-described method.

본 실시예에서 칩 원판은 도 1과 같은 형태로서, 칩 원판의 상면에 복수의 접합 홈 및 캐비티가 형성될 수 있다.In this embodiment, the chip original plate has a shape similar to that of FIG. 1, and a plurality of bonding grooves and cavities may be formed on the upper surface of the chip original plate.

이하 도 1을 참조하여, 본 실시예에 따른 접합 홈(130)을 구비하는 칩 원판(100)에 대하여 설명한다. Hereinafter, with reference to FIG. 1, a description will be given of a chip original plate 100 having a joint groove 130 according to the present embodiment.

도 1은 본 발명의 일실시예에 따른 접합 홈(130)를 구비하는 칩 원판(100)의 상면도이다. 도 1을 참조하면, 본 실시예에 따른 접합 홈(130)를 구비하는 칩 원판(100)은 전도층(110), 절연층(120), 접합 홈(130) 및 캐비티(140)를 포함한다. 즉 본 실시예에 따른 칩 원판(100)을 위에서 보면 사각형의 칩 원판(100)에 대하여 절단 라인(105)을 따라 접합 홈(130)이 형성되며, 접합 홈(130)의 내측으로 캐비티(140)가 형성된다.  1 is a top view of a chip disc 100 having a joint groove 130 according to an embodiment of the present invention. 1, a chip substrate 100 having a bonding groove 130 according to the present embodiment includes a conductive layer 110, an insulating layer 120, a bonding groove 130, and a cavity 140 . That is, when viewed from the upper side of the chip original plate 100 according to the present embodiment, the junction grooves 130 are formed along the cutting line 105 with respect to the quadrangular chip original plate 100, and the cavity 140 Is formed.

본 실시예에서 전도층(110)은 일 방향으로 적층되어 칩 원판(100)을 구성하는 것으로서, 후공정에 의해 실장되는 칩에 전극을 인가하는 전극으로서 기능하게 된다. 여기서, 일방향이란 상술한 바와 같이 적층단계에서 절연층(120)과 교호적으로 적층되는 전도층(110)의 적층방향에 따라 형성되는 것이며, 도 1에 따르면 수평방향으로 적층되어 형성 된다. In this embodiment, the conductive layer 110 is laminated in one direction to form the chip disc 100, and functions as an electrode for applying an electrode to a chip mounted by a later process. Here, the one direction is formed along the stacking direction of the conductive layers 110 alternately stacked with the insulating layer 120 in the stacking step as described above, and is formed by stacking in the horizontal direction according to FIG.

절연층(120)은 전도층(110)과 교호로 적층되어 전도층(110)을 전기적으로 분리시킨다. 즉 절연층(120)을 사이에 두고 절연되어 있는 칩기판은 각각 (+) 전극 단자, (-) 전극 단자로 기능할 수 있다.The insulating layer 120 is stacked alternately with the conductive layer 110 to electrically separate the conductive layer 110. That is, the chip substrate which is insulated with the insulating layer 120 interposed therebetween can serve as (+) electrode terminal and (-) electrode terminal, respectively.

본 실시예에서 절연층(120)은 두개의 전도층(110) 사이에 하나 존재하는 것을 예로 들어 설명하나, 3개의 전도층(110) 사이에 두개의 절연층(120)이 형성되어 칩 원판(100)(100)을 구성하는 것도 가능하며, 그 용도에 따라서 더욱 많은 절연층(120)이 형성되는 것도 가능하다.In the present embodiment, the insulating layer 120 exists between two conductive layers 110. However, two insulating layers 120 are formed between the three conductive layers 110, 100) 100, and it is also possible that more insulating layers 120 are formed depending on the use thereof.

접합 홈(130)은 칩 원판(100)의 상면에서 미리 결정된 상기 칩 원판(100)의 절단 라인(105)을 따라 소정 깊이에 이르는 홈으로 형성된다. 즉 도 1을 참조하면, 칩 원판(100)에 칩 실장 후 단위 칩 패키지를 제조하기 위하여 칩 원판(100)을 각각의 단위로 절단하게 되는데, 이러한 절단 라인(105)(105)을 따라 홈이 칩원판(100) 상면에 형성된다.The bonding groove 130 is formed in a predetermined depth along the cutting line 105 of the chip original plate 100 on the upper surface of the chip original plate 100. That is, referring to FIG. 1, in order to manufacture a unit chip package after chip mounting on a chip original plate 100, a chip original plate 100 is cut into individual units. Is formed on the upper surface of the chip original plate (100).

이때, 절단 라인(105)(105)은 도 1에서는 점선으로 나타나있지만, 생략될 수 있으며 접합 홈(130)을 형성하기 위한 기계가 인식 가능하도록 가상의 라인을 형성하기 위한 기준 점 등으로 칩원판(100)의 상면에 표시 될 수 있다. Although the cutting lines 105 and 105 are shown by dotted lines in FIG. 1, they may be omitted, and a reference point for forming a virtual line such that a machine for forming the bonding groove 130 can recognize the chip, (Not shown).

다음 칩 원판(100)의 상면에는 절연층(120)을 포함하는 영역에서 접합 홈(130)이 형성된 영역의 내측으로 캐비티(140)가 형성된다.A cavity 140 is formed on the upper surface of the next chip original plate 100 to the inside of the region where the bonding groove 130 is formed in the region including the insulating layer 120.

본 실시예에서 캐비티(140)는 아래쪽으로 갈수록 폭이 좁은, 상광하협 형상으로 이루어지는 것이 바람직하다. 캐비티(140)는 실장되는 칩의 광반사 성능을 높이기 위해 상광하협의 형상으로 형성되므로, 도 2에 따른 단면에서 대각선으로 기울어진 외벽이 형성되게 된다.In the present embodiment, it is preferable that the cavity 140 is formed in a shape of a lowered light having a narrower width toward the lower side. The cavity 140 is formed in an upper light-tight shape in order to improve the light reflection performance of a chip to be mounted, so that an outer wall inclined diagonally from the cross section according to FIG. 2 is formed.

또한, 도 1 및 도 2의 경우는 하나의 접합 홈(130) 내에 캐비티(140)가 하나로 구성되는 것을 예로 들었으나, 칩 원판(100)의 용도에 따라서 복수의 캐비티(140)를 형성하는 것도 가능하며, 이는 도 4와 같은 구성에 따라, 네개의 캐비티(140)를 형성하고, 절연층(120)을 두개로 형성하는 것도 가능하다.1 and 2, a single cavity 140 is formed in one joint groove 130. However, it is also possible to form a plurality of cavities 140 according to the use of the chip original 100 It is also possible to form four cavities 140 and two insulating layers 120 according to the structure shown in FIG.

나아가 본 실시예에 따른 접합 홈(130)를 구비하는 칩 원판(100)은 전극 표시부를 더 포함할 수 있다. Further, the chip substrate 100 having the bonding groove 130 according to the present embodiment may further include an electrode display unit.

도 1을 참조하면, 상술한 바와 같이 본 실시예에서 칩 원판(100)은 두개의 전도층(110) 사이에 절연층(120)이 형성되며, 따라서 절연층(120)으로 분리된 전도층(110)은 각각의 다른 전극이 인가될 수 있다. 따라서 하나의 전도층(110)의 표면에만 마킹을 하여 마킹된 부분의 전도층(110)이 예를 들어 (+)극이 인가된 것으로 미리 약속하여 보다 용이하게 전도층(110)의 전극을 판단할 수 있다.Referring to FIG. 1, as described above, in the present embodiment, the chip disc 100 has the insulating layer 120 formed between the two conductive layers 110, and thus the conductive layer 110 separated from the insulating layer 120 110 may be applied to each of the other electrodes. Accordingly, only the surface of one conductive layer 110 is marked, and the conductive layer 110 of the marked portion is previously determined to have been applied with, for example, (+) polarity, can do.

이하, 도 2를 참조하여, 본 실시예에 따른 접합 홈(130)을 구비하는 칩 원판(100)에 대하여 보다 상세히 설명한다.Hereinafter, with reference to FIG. 2, a chip original plate 100 having a bonding groove 130 according to the present embodiment will be described in detail.

도 2는 본 발명의 일실시예에 따른 접합 홈(130)을 구비하는 칩 원판(100)의 단면도이다.2 is a cross-sectional view of a chip disc 100 having a joint groove 130 according to an embodiment of the present invention.

도 2를 참조하면, 상술한 바와 같이 전도층(110)과 절연층(120)이 교호로 적층되여 칩 원판(100)의 단면을 형성하며, 이러한 칩 원판(100)의 상면에서 절단 라인(105)을 따라 소정의 깊이에 이르는 홈으로 접합 홈(130)이 형성된다. 접합 홈(130)이 형성된 영역의 내측에서 절연층(120)을 포함하는 영역으로 캐비티(140)가 형성된다. 2, the conductive layer 110 and the insulating layer 120 are alternately stacked to form a cross-section of the chip disc 100. In the upper surface of the chip disc 100, a cutting line 105 The connection groove 130 is formed with a groove reaching a predetermined depth. The cavity 140 is formed in the region including the insulating layer 120 inside the region where the bonding groove 130 is formed.

본 실시예에서 접합 홈(130)의 단면은 사각형 형태로 형성되며, 형성 폭은 접합되는 봉지부재와의 접함도를 고려하여 결정 될 수 있다. 즉, 홈의 폭이 넓어질 수록 봉지부재와의 접하는 면의 폭도 넓어지므로, 보다 강하게 접합 시킬 수 있으며, 절단 라인(105)은 접합 홈(130)의 중앙에 형성되므로, 절단 후 각각의 단위 칩 패키지의 봉지부재는 접합 홈(130)의 1/2의 넓이로 접합되므로, 이를 고려하여 접합 홈(130)의 폭을 결정하는 것이 바람직하다. In this embodiment, the cross section of the bonding groove 130 is formed in a rectangular shape, and the forming width can be determined in consideration of the degree of contact with the sealing member to be bonded. That is, as the width of the groove is wider, the width of the surface in contact with the sealing member becomes wider, so that it can be bonded more strongly. The cutting line 105 is formed at the center of the bonding groove 130, Since the sealing member of the package is bonded with a width of 1/2 of the bonding groove 130, it is preferable to determine the width of the bonding groove 130 considering this.

나아가, 접합 홈(130)의 단면은 홈의 절삭 공정에 따라 사각형이 아닌 삼각형이나, 타원형 등의 다양한 형상으로 형성될 수 있다.Further, the cross-section of the joint groove 130 may be formed in various shapes such as a triangle, an ellipse, etc. instead of a quadrangle according to the cutting process of the grooves.

도 2에 형성된 접합 홈(130)의 공간에는 접합제(150)를 도포하여 봉지부재를 붙이고 이를 단위 크기별로 절단하여 칩 패키지를 제작한다. 이때 접합제(150)는 일반 열 경화성 접합제(150) 뿐 아니라, UV를 사용하는 감광성 접합제(150), 바람직하게는 경화시 가스가 발생하지 않는 접합제(150)를 사용하는 것이 바람직하다.A bonding agent 150 is applied to a space of the bonding groove 130 formed in FIG. 2, and a sealing member is attached to the space. At this time, it is preferable to use not only general thermosetting bonding agent 150 but also a photosensitive bonding agent 150 using UV, preferably a bonding agent 150 that does not generate gas upon curing .

또한, 접합제(150)로써, 금속 솔더를 사용하는 경우, 본 실시예에서 접합 홈(130)은 금속 도금층(미도시)을 더 포함할 수 있다. When the metal solder is used as the bonding agent 150, the bonding groove 130 in this embodiment may further include a metal plating layer (not shown).

금속 도금층은 칩 원판(100)과 칩 원판(100)을 봉지하기 위한 봉지재의 솔더링을 위한 금속으로 도금되어 형성된 층으로서, 접합 홈(130)의 내에서 소정의 두께로 도금되어 형성되는 것이 바람직하다. 즉 전도층(110)은 알루미늄 재질로 형성되므로 솔더링이 잘 되지 않는 특징이 있으므로, 솔더링이 잘되는 금속 물질 층을 접합 홈(130) 내부에 형성하여 봉지재와 솔더링 되도록 할 수 있다. The metal plating layer is preferably formed by plating with a predetermined thickness within the bonding groove 130, which is formed by plating with a metal for soldering of the sealing material for sealing the chip original plate 100 and the chip original plate 100 . That is, since the conductive layer 110 is formed of an aluminum material, the soldering can not be performed well. Therefore, a metal material layer having a good solderability can be formed in the bonding groove 130 and soldered to the sealing material.

이때 봉지재 역시 접합 홈(130)에 대응되는 위치에 솔더링을 위한 도금층이 형성 될 수있다. 이에 대한 상세한 설명은 후술한다. At this time, a plating layer for soldering may be formed at a position corresponding to the bonding groove 130 of the sealing material. A detailed description thereof will be described later.

나아가, 경우에 따라서는 도체 성분의 접합체 솔더와 부도체 성분의 접합제(150)를 선택적으로 사용할 수 있으며, 예를 들어 부도체 성분의 접합제(150)는 접합 홈(130)의 절연층(120)이 형성된 영역에 사용하고, 다른 영역에는 도체 성분의 접합제(150)를 사용하는 것도 가능하다. For example, the bonding agent 150 of the non-conductive component may be bonded to the insulating layer 120 of the bonding groove 130 by using a bonding agent solder of a conductive component and a non-conductive component bonding agent 150, It is also possible to use a bonding agent 150 of a conductor component in another region.

도 3을 참조하면, 도 3은 본 실시예에 따른 접합 홈(130)에 접합제(150)를 도포하여 봉지부재로서 렌즈를 접합한 예를 나타내는 것으로서, 캐비티(140)내에 칩(300)이 실장된 상태에서 접합 홈(130)에 접합제(150)가 도포되어 렌즈와 접합될 수 있으며, 또는 접합제(150)로 솔더가 이용된 경우에는 렌즈에 형성된 금속 도금 라인층(210)과 솔더가 솔더링 되어 접합될 수도 있다. 3 illustrates an example in which a bonding agent 150 is applied to a bonding groove 130 according to an embodiment of the present invention to bond a lens as a sealing member. When the solder is used as the bonding agent 150, the metal plating line layer 210 formed on the lens and the solder 150 formed on the lens may be bonded to the bonding agent 150 in the mounted state, May be soldered and bonded.

나아가 도 5를 참조하면, 본 실시예에서 접합 홈(130)은 접함 홈의 일부면에 절연 보호층(132)을 더 포함할 수 있다. 이때 절연 보호층(132)은 접합 홈(130) 내에 형성되며, 구체적으로는 절연층(120)과 접합 홈(130)이 만나는 영역에 대해서 절연층(120)을 포함하여 형성된다. 이 때 절연 보호층(132)은 부도체 성분으로 열 경화제, UV 경화제 등으로 형성될 수 있다.Referring to FIG. 5, in the present embodiment, the bonding groove 130 may further include an insulating protective layer 132 on a part of the surface of the contact groove. The insulating protective layer 132 is formed in the bonding groove 130 and specifically includes the insulating layer 120 in a region where the insulating layer 120 and the bonding groove 130 meet. At this time, the insulating protection layer 132 may be formed of a non-conductive component such as a thermosetting agent, a UV curing agent, or the like.

즉, 상술한 예에서 봉지부재와 칩 원판(100)이 솔더링을 통해 접합되는 경우 솔더링을 위한 솔더는 도체 성분으로서, 도체 성분이 접합 홈(130)의 절연층(120)이 형성된 영역까지 도포되게 되면 절연성능을 방해하게 되므로 이를 방지하기 위하여 절연 보호층(132)을 절연층(120)과 접합 홈(130)이 만나는 영역에 형성하여 절연성능을 보호하게 된다.That is, in the above example, when the sealing member and the chip original plate 100 are bonded through soldering, the solder for soldering is applied as a conductor component up to the region where the insulating layer 120 of the bonding groove 130 is formed The insulating layer 132 is formed in the region where the insulating layer 120 and the bonding groove 130 meet to protect the insulating performance.

또한 도시하지는 않았지만, 칩 원판(100)에 칩 원판(100)을 관통하는 관통공을 더 포함할 수 있다. 즉, 절연 보호층(132)을 형성하여 절연성능을 보호하는 방법 외에 칩 원판(100)에 접합제(150)를 도포하고, 칩원판(100)의 절단시 절단면과 상기 절연층(120)이 접하는 영역에서, 상기 절연층(120)을 포함하여 상기 칩 원판(100)을 관통하는 관통공을 형성하여, 절연성능을 보호하는 것도 가능하다. 즉, 접합 홈(130)에 대하여 절연층(120) 보다 폭이 넓은 관통공을 더 형성하여, 절연층(120)을 보호하는 것도 가능하다. Further, although not shown, the chip disc 100 may further include a through hole penetrating the chip disc 100. That is, in addition to the method of protecting the insulation performance by forming the insulating protection layer 132, the bonding agent 150 is applied to the chip substrate 100, and when the chip substrate 100 is cut, It is also possible to form a through hole penetrating through the chip disc 100 including the insulating layer 120 to protect the insulation performance. That is, it is also possible to protect the insulating layer 120 by forming a through hole having a width larger than that of the insulating layer 120 with respect to the bonding groove 130.

또한 도 6을 참조하면, 본 실시예에 따른 칩 원판(100)은 보조 접합 홈(135)을 더 포함할 수 있다. 즉 절단 라인(105) 을 따라 형성된 접합 홈(130) 외에 캐비티(140)와 접합 홈(130)의 사이에서 별도의 보조 접합 홈(135)을 형성하여, 봉지부재와 칩 원판(100) 간의 접합력을 더욱 높일 수 있다. Referring to FIG. 6, the chip disc 100 according to the present embodiment may further include an auxiliary joint groove 135. A separate auxiliary bonding groove 135 is formed between the cavity 140 and the bonding groove 130 in addition to the bonding groove 130 formed along the cutting line 105 so that the bonding force between the sealing member and the chip base plate 100 Can be further increased.

도 6에서는 각각의 단위 칩 원판(100)에 네개의 보조 접합 홈(135)을 모서리에 더 형성한 것을 나타내고 있으나, 경우에 따라서 그 모양이나 형성위치를 달리 할 수 있으며, 캐비티가 형성된 영역의 바깥영역에 대하여 전체적으로 형성될 수도 있다. In FIG. 6, four auxiliary bonding grooves 135 are formed at the corners of each unit chip 100, but the shapes and positions of the auxiliary bonding grooves 135 may be different from each other. Region may be formed as a whole.

이상의 실시예에 따라, 칩원판(100)의 접합 홈(130)을 통해 칩 원판(100)과 봉지 부재를 접합하고, 이를 미리 결정된 절단 라인(105)에 따라 단위 칩 원판(100)으로 절단하게 되면 도 4와 같은 단위 칩 패키지가 형성된다. According to the above-described embodiment, the chip disc 100 and the sealing member are bonded to each other through the joint groove 130 of the chip disc 100, and the chip disc 100 is cut along the predetermined cutting line 105 The unit chip package shown in FIG. 4 is formed.

즉, 칩 원판(100)에 대한 SMD(Surface Mount Device) 공정을 통해 한번에 봉지가 가능하고 이를 절단하여 단위 칩 패키지를 제조할 수 있다. 또한 이에 따른 공정은 접합제(150) 또는 솔더에 접촉된 층간의 인력현상으로 금속기판과 봉지부재s간의 긴밀한 접합력을 제공할 수 있다. That is, the chips can be sealed at one time by a SMD (Surface Mount Device) process on the chip original plate 100, and the single chip package can be manufactured by cutting the same. In addition, the process according to the present invention can provide a tight bonding force between the metal substrate and the sealing member s due to attraction between the bonding agent 150 or the layer contacting the solder.

나아가, 본 실시예에 따른 구조는 단일 칩 패키지 뿐 아니라, 복수 개의 칩 어레이로 된 하나의 모듈 단위에서도 적용될 수 있다. 또한, 이러한 접합 홈(130)은 본 실시예에서는 절단 라인(105)을 따라 격자 형상으로 형성되는 예를 나타내고 있으나, 구성에 따라서 다양한 패턴과 형태로 칩 원판(100)의 상면에 형성될 수 있다.Furthermore, the structure according to the present embodiment can be applied not only to a single chip package but also to a module unit of a plurality of chip arrays. Although the joining recesses 130 are formed in a lattice shape along the cutting lines 105 in this embodiment, they may be formed on the upper surface of the chip original plate 100 in various patterns and shapes according to the configuration .

다음 도 7내지 도 9를 참조하여, 상술한 실시예에 따른 칩 원판(100)을 봉지하기 위한 봉지부재의 구성에 대하여 설명한다.Next, the configuration of the sealing member for sealing the chip original plate 100 according to the above-described embodiment will be described with reference to Figs. 7 to 9. Fig.

본 실시예에서 봉지부재는 글래스(200)를 예로 들어 설명한다. 본 실시에에 따른 봉지부재는 칩 원판(100)의 소정의 깊이에 이르는 홈으로 이루어지는 캐비티(140)에 실장된 칩을 봉지하기 위한 글래스(200)와, 상기 글래스(200)의 상기 칩 원판(100)과 접하는 면에 대하여 미리 결정된 상기 칩 원판(100)의 절단 라인(105)을 따라 소정 깊이에 이르는 홈으로 형성된 접합 홈(130)에 대응되도록 패터닝된 금속 도금 라인층(210)을 포함한다. In this embodiment, the sealing member is described using glass 200 as an example. The sealing member according to the present embodiment includes a glass 200 for sealing a chip mounted on a cavity 140 made of a groove reaching a predetermined depth of the chip original plate 100 and a chip 200 for sealing the chip original plate And a metal plating line layer 210 patterned to correspond to a joint groove 130 formed by a predetermined depth along a cutting line 105 of the chip original plate 100, .

본 실시예에서 금속 도금 라인층(210)은 스퍼터링(sputtering) 또는 무전해 및 금속 도금으로 글래스(200)의 일면에 형성될 수있다.In this embodiment, the metal plating line layer 210 may be formed on one side of the glass 200 by sputtering or electroless plating and metal plating.

도 7을 참조하면, 도 7은 도 1에 따른 칩 원판(100)을 봉지하기 위한 봉지부재로서, 글래스(200)와 금속 도금 라인층(210)을 포함하며, 도 1의 절연층(120)을 보호하기 위하여 절연층(120)이 형성된 위치에 대응되는 위치에 절연층 보호부(220)를 더 포함한다.7, a sealing member for sealing the chip disc 100 according to FIG. 1 includes a glass 200 and a metal plating line layer 210, and the insulating layer 120 of FIG. (220) at a position corresponding to a position where the insulating layer (120) is formed.

또한 도 8을 참조하면, 도 8은 도 5에 따른 칩 원판(100)을 봉지하기 위한 봉지부재로서, 역시 접합 홈(130)과 대응되도록 패터닝된 금속 도금 라인층(210)을 포함한다. 단 본 실시예에서 금속 도금 라인층(210)은, 도 5에 따른 접합 홈(130)에 형성된 절연 보호층(132)에 대응되는 위치에 대해서는 도금 되지 않는 것이 바람직하다.Referring to FIG. 8, FIG. 8 is an encapsulating member for encapsulating the chip disc 100 according to FIG. 5 and includes a metal plating line layer 210 patterned to correspond to the joint groove 130. However, in this embodiment, it is preferable that the metal plating line layer 210 is not plated at a position corresponding to the insulating protective layer 132 formed in the joint groove 130 according to FIG.

다음 도 9를 참조하면, 도 9는 도 6에 따른 칩 원판(100)을 봉지하기 위한 봉지부재를 나타내는 도이다. 이에 따르면, 본 실시예에서 글래스(200)는 금속 도금 라인층(210)과, 절연층(120)이 형성된 영역에 대응되는 위치에 절연층 보호부(220)가 형성되며, 도 6에 형성된 보조 접합 홈(135)에 대응되는 위치에 금속 도금부(215)가 더 형성된다.Next, referring to FIG. 9, FIG. 9 is a view showing a sealing member for sealing the chip original plate 100 according to FIG. In this embodiment, the glass 200 according to the present embodiment is formed with the insulating layer protecting portion 220 at a position corresponding to the region where the insulating layer 120 is formed and the metal plating line layer 210, A metal plating part 215 is further formed at a position corresponding to the joint groove 135.

이상의 본 실시예에 따른 접합 홈을 구비하는 칩 원판과 봉지부재를 이용하면 렌즈가 삽입되는 공간에 따라 각각의 칩 원판을 봉지하는 봉지부재를 가공할 필요 없이, 칩 원판 상태에서 봉지부재가 접합 가능하며, 봉지부재가 접합된 후 칩 원판을 단위 칩 패키지로 절단하는 것이 가능하므로 칩 원판에 삽입되는 봉지부재의 제조 공정 및, 각각의 렌즈 삽입 공간에 봉지부재를 접합하는 공정 없이 칩의 봉지가 가능하다.By using the chip plate and the sealing member having the bonding groove according to the present embodiment as described above, it is not necessary to process the sealing member for sealing the respective chip original plates according to the space in which the lens is inserted, Since the chip plate can be cut into a unit chip package after the sealing member is bonded, it is possible to seal the chip without manufacturing the sealing member inserted into the chip plate and bonding the sealing member to each lens insertion space Do.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. It will be apparent to those skilled in the art that various modifications, substitutions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. will be.

따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.Therefore, the embodiments disclosed in the present invention and the accompanying drawings are intended to illustrate and not to limit the technical spirit of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments and the accompanying drawings . The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

Claims (12)

수평한 방향으로 적층되어 칩 원판을 구성하는 전도층;
상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 절연층; 및
상기 칩 원판의 상면에서 미리 결정된 상기 칩 원판의 절단 라인을 따라 소정 깊이에 이르는 홈으로 이루어진 접합 홈을 포함하고,
상기 접합 홈은 접합을 위한 접합제 또는 상기 절단 라인에 따른 상기 절연층의 절단으로부터 상기 절연층의 절연 성능을 보호하기 위하여 상기 접합 홈 내에 상기 절연층과 상기 접합홈이 만나는 영역에서 노출되는 절연층을 보호하는 절연 보호층이 형성된 것을 특징으로 하는 접합 홈을 구비하는 칩 원판.
A conductive layer laminated in a horizontal direction to constitute a chip original plate;
An insulating layer laminated alternately with the conductive layer to electrically isolate the conductive layer; And
And a joint groove made of a groove reaching a predetermined depth along a cutting line of the chip original plate predetermined on the upper surface of the chip original plate,
Wherein the bonding grooves are formed in a region where the insulating layer and the bonding groove meet in the bonding groove to protect the insulating performance of the bonding layer for bonding or cutting of the insulating layer along the cutting line, And a protective insulating layer for protecting the insulating layer.
제 1 항에 있어서,
상기 접합 홈은 상기 칩 원판과 상기 칩 원판을 봉지하기 위한 봉지재의 솔더링을 위한 금속 도금층이 형성된 것을 특징으로 하는 접합 홈을 구비하는 칩 원판.
The method according to claim 1,
Wherein the joint groove is formed with a metal plating layer for soldering of the chip original plate and an encapsulating material for encapsulating the chip original plate.
삭제delete 제 1 항에 있어서,
상기 칩 원판은,
상기 접합 홈이 형성된 내측 영역에서 적어도 하나의 소정의 깊이에 이르는 홈으로 이루어진 보조 접합 홈을 더 포함하는 것을 특징으로 하는 접합 홈을 구비하는 칩 원판.
The method according to claim 1,
The above-
Further comprising an auxiliary joining groove formed in the inner region where the joining groove is formed and having a groove reaching at least one predetermined depth.
제 1 항에 있어서,
상기 칩 원판은,
상기 접합 홈이 형성된 내측 영역에서 상기 절연층을 포함하는 영역에 대하여 소정의 깊이에 이르는 홈으로 이루어지는 캐비티를 더 포함하는 것을 특징으로 하는 접합 홈을 구비하는 칩 원판.
The method according to claim 1,
The above-
Further comprising a cavity having a groove reaching a predetermined depth with respect to a region including the insulating layer in an inner region where the joining groove is formed.
제 5 항에 있어서,
상기 캐비티는 상기 홈의 깊이가 깊어질수록 단면적이 좁아지는 상광하협 형상으로 형성되는 것을 특징으로 하는 접합 홈을 구비하는 칩 원판.
6. The method of claim 5,
Wherein the cavity is formed in a shape of an upper light-shielding shape in which the cross-sectional area becomes narrower as the depth of the groove becomes deeper.
제 1 항에 있어서,
상기 칩 원판은 상기 칩원판의 절단시 절단면과 상기 절연층이 접하는 영역에서, 상기 절연층을 포함하여 상기 칩 원판을 관통하는 관통공을 더 포함하는 것을 특징으로 하는 접합홈을 구비하는 칩 원판.
The method according to claim 1,
Wherein the chip disc further comprises a through hole penetrating the chip disc including the insulating layer in a region where the cut surface and the insulating layer are in contact with each other when the chip disc is cut.
칩 원판의 소정의 깊이에 이르는 홈으로 이루어지는 캐비티에 실장된 칩을 봉지하기 위한 글래스; 및
상기 글래스의 상기 칩 원판과 접하는 면에 대하여 미리 결정된 상기 칩 원판의 절단 라인을 따라 소정 깊이에 이르는 홈으로 형성된 접합 홈에 대응되도록 패터닝된 금속 도금 라인층을 포함하고,
상기 글래스는, 상기 글래스와 상기 칩 원판의 접합시 상기 칩 원판에 형성된 절연층의 절연 성능 보호를 위하여 상기 접합 홈 내에 상기 절연층과 상기 접합홈이 만나는 영역에서 노출되는 상기 절연층의 형성 패턴과 대응되는 패턴으로 형성된 절연층 보호부를 더 포함하는 것을 특징으로 하는 칩 원판을 봉지하기 위한 봉지부재
A glass for sealing a chip mounted on a cavity made up of a groove reaching a predetermined depth of a chip original plate; And
And a metal plating line layer patterned to correspond to a joint groove formed by a predetermined depth along a cutting line of the chip original plate with respect to a surface of the glass contacting the chip original plate,
Wherein the glass has a pattern for forming the insulating layer exposed in a region where the insulating layer and the bonding groove meet in the bonding groove for protecting the insulating performance of the insulating layer formed on the chip base plate when the glass and the chip original plate are bonded, And an insulating layer protecting portion formed in a corresponding pattern.
제 8 항에 있어서,
상기 글래스는 상기 칩 원판과 접하는 면에 대하여,
상기 칩 원판의 상기 접합 홈이 형성된 내측 영역에서 형성된 보조 접합 홈에 대응되는 금속 도금부를 더 포함하는 것을 특징으로 하는 칩 원판을 봉지하기 위한 봉지부재
9. The method of claim 8,
Wherein the glass has, on a surface thereof in contact with the chip original plate,
Further comprising a metal plating portion corresponding to an auxiliary bonding groove formed in an inner region of the chip original plate where the bonding groove is formed.
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CN112366187A (en) * 2020-11-19 2021-02-12 航天科工微电子系统研究院有限公司 Millimeter wave chip cavity packaging structure and packaging method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714749B1 (en) * 2006-03-21 2007-05-04 삼성전자주식회사 Light emitting device packaging module and method of manufacturing the same
KR20120122735A (en) * 2011-04-29 2012-11-07 엘지이노텍 주식회사 The light emitting device package having UV light emitting diode

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118414A (en) * 1997-06-18 1999-01-12 Sony Corp Semiconductor device and semiconductor light-emitting device
JP4325412B2 (en) * 2004-01-21 2009-09-02 日亜化学工業株式会社 LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE MANUFACTURING METHOD

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714749B1 (en) * 2006-03-21 2007-05-04 삼성전자주식회사 Light emitting device packaging module and method of manufacturing the same
KR20120122735A (en) * 2011-04-29 2012-11-07 엘지이노텍 주식회사 The light emitting device package having UV light emitting diode

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