KR101513416B1 - Ｃｒａｎ에서 ｉｑ 데이터 처리 장치 - Google Patents

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Abstract

본 발명은 CPRI 규격의 CRAN에서 사용자 데이터인 IQ 데이터의 처리 과정를 단순화시킴으로써 CPRI 링크 구현에 필요한 리소스를 최소화할 수 있도록 한 CRAN에서 IQ 데이터 처리 장치에 관한 것이다.
본 발명의 CRAN에서 IQ 데이터 처리 장치는 제1 버퍼, 언패킹 처리부 및 디멀티플렉서로 이루어지고, IQ 데이터 블록을 상기 제1 버퍼에 저장함과 동시에 상기 언패킹 처리부를 통해 상기 제1 버퍼로부터 연속된 동일 사이즈의 IQ 샘플을 읽어 내고, 이렇게 읽어 낸 IQ 샘플을 상기 디멀티플렉서에 의해 AxC별로 역다중화하여 분리하는 디프레이머; 패킹 처리부, 제2 버퍼 및 멀티플렉서로 이루어지고, 상기 멀티플렉서에 의해 AxC별로 다중화되어 출력되는 IQ 샘플을 상기 제2 버퍼에 순서대로 저장하고, 상기 제2 버퍼로부터 연속된 동일 사이즈의 IQ 샘플을 읽어 내며, 상기 패킹 처리부에 의해 이렇게 읽어 낸 IQ 샘플을 연속적으로 패킹하여 CPRI 프레임을 생성하는 프레이머 및 상위 계층 메시지를 통해 전달받은 C&M 데이터에 포함된 매핑 정보에 의거하여 상기 디멀티플렉서에서의 IQ 샘플의 AxC별 분리를 제어하고, 상기 멀티플렉서에서의 AxC별 다중화를 제어하는 컨트롤러를 포함하여 이루어진다.

Description

ＣＲＡＮ에서 ＩＱ 데이터 처리 장치{apparatus for precessing IQ data in cloud radio access network}
본 발명은 CRAN에서 IQ 데이터 처리 장치에 관한 것으로, 특히 CPRI 규격의 CRAN에서 사용자 데이터인 IQ 데이터의 처리 과정를 단순화시킴으로써 CPRI 링크 구현에 필요한 리소스를 최소화할 수 있도록 한 CRAN에서 IQ 데이터 처리 장치에 관한 것이다.
최근 기지국 시스템에서는 설비투자 비용(CAPEX: CAPital EXpenditure) 및 운영 비용(OPEX: OPerational expenditure)을 절감함과 더불어 장비 개발의 효율성을 확보하기 위해 기지국 시스템의 디지털신호 처리부(DU; Digital Unit)와 무선신호 처리부(RU; Radio Unit)를 분리하여 구현한 CRAN(Centralized/Cloud Radio Access Network) 구조를 널리 도입하고 있다.
CRAN에서, DU는 통상적으로 국사 내에 별도로 마련된 DU 센터에 집중되는 반면에 RU는 이로부터 멀리 떨어진 서비스 대상 지역에 설치된다. 베이스밴드 I/Q(Baseband I/Q) 신호의 고속 송수신을 위해 DU와 RU는 물리적으로 광 링크나 UTP(Unshielded Twisted Pair) 등으로 연결된다.
현재 DU와 RU 간의 I/Q 데이터 송수신에 가장 많이 사용되는 규격은 CPRI(Common Public Radio Interface)인바, 그 Ver 6.0의 규격은 최대 10,137.6Mbps의 라인 비트 레이트를 지원할 수 있는 것으로 되어 있다.
CPRI와 유사하거나 하위에 있는 규격으로는 CPRI에 앞서 정의된 OBSAI(Open Baseband Remote Radiohead Interface)와 ORI(Open Radio Interface)가 있다. 이하에서는 편의상 CPRI 규격을 예로 들어 설명을 진행하지만, 이에 의해 OBSAI와 ORI의 적용이 배제되지 않음은 당연하다.
도 1a 내지 도 1d는 CPRI 규격에 의해 지원될 수 있는 여러 연결 형태를 나타내고 있다. 도 1a는 가장 단순한 구성으로서, 1개의 REC(Radio Equipment Control; 상기한 DU에 해당)와 1개의 RE(Radio Eqiupmnt; 상기한 RU에 해당)가 단일의 CPRI 링크로 연결된 구성을 보이고 있다. 도 1b는 성능 향상을 위해 1개의 REC와 1개의 RE가 복수의 CPRI 링크에 의해 연결된 구성을 보이고 있다.
도 1c는 스타 토폴로지 구성으로서, 1개의 REC에 복수의 RE가 1개 이상의 CPRI 링크로 연결된 구성을 보이고 있다. 도 1d는 체인 토폴로지 구성으로서, 1개의 REC에 1개의 RE가 1개 이상의 CPRI 링크로 연결되고, 이 RE에 다른 1개의 RE가 1개 이상의 CPRI 링크로 연결된 구성을 보이고 있다.
CPRI 규격에 따르면, 전술한 구성 외에 트리 토폴로지나 링 토폴로지 등의 다양한 구성이 REC와 RE를 연결하는데 사용될 수 있다. 본 명세서에서 '노드'는 REC 및 RE로 구현되는 서브시스템 중에서 임의의 하나를 지칭할 때 사용될 수 있다.
한편, CPRI 노드들 사이에 필요한 CPRI 링크 수는 IQ 데이터 전송량과 노드의 배치에 따라 달라지고, CPRI 링크를 구현하는데 필요한 리소스 역시 CPRI 링크 수 및 CPRI 라인 비트 레이트에 비례하여 증가한다. 따라서 FPGA(Field Prigrammable Gate Array)와 같이 제한된 리소스를 갖는 소자를 이용하여 CPRI 링크를 구현함에 있어서 각 노드가 더 많은 CPRI 링크를 수용하기 위해서는 각 CPRI 링크에 요구되는 리소스를 줄여야 한다.
- 10-2006-0097712호 공개특허공보(발명의 명칭 : 무선 기지국에서 무선 장비 제어 노드와 원격 무선 장비노드 간에 통신하기 위한 인터페이스, 장치 및 방법) - 10-2007-0026341호 공개특허공보(발명의 명칭 : 분산된 무선 기지국의 내부 인터페이스를 위한 시동 전절차)
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, CPRI 규격의 CRAN에서 사용자 데이터인 IQ 데이터의 처리 과정를 단순화시킴으로써 CPRI 링크 구현에 필요한 리소스를 최소화할 수 있도록 한 CRAN에서 IQ 데이터 처리 장치를 제공함을 목적으로 한다.
본 발명의 CRAN에서 IQ 데이터 처리 장치는 제1 버퍼, 언패킹 처리부 및 디멀티플렉서로 이루어지고, IQ 데이터 블록을 상기 제1 버퍼에 저장함과 동시에 상기 언패킹 처리부를 통해 상기 제1 버퍼로부터 연속된 동일 사이즈의 IQ 샘플을 읽어 내고, 이렇게 읽어 낸 IQ 샘플을 상기 디멀티플렉서에 의해 AxC별로 역다중화하여 분리하는 디프레이머; 패킹 처리부, 제2 버퍼 및 멀티플렉서로 이루어지고, 상기 멀티플렉서에 의해 AxC별로 다중화되어 출력되는 IQ 샘플을 상기 제2 버퍼에 순서대로 저장하고, 상기 제2 버퍼로부터 연속된 동일 사이즈의 IQ 샘플을 읽어 내며, 상기 패킹 처리부에 의해 이렇게 읽어 낸 IQ 샘플을 연속적으로 패킹하여 CPRI 프레임을 생성하는 프레이머 및 상위 계층 메시지를 통해 전달받은 C&M 데이터에 포함된 매핑 정보에 의거하여 상기 디멀티플렉서에서의 IQ 샘플의 AxC별 분리를 제어하고, 상기 멀티플렉서에서의 AxC별 다중화를 제어하는 컨트롤러를 포함하여 이루어진다.
전술한 구성에서, 병렬로 입력되는 데이터를 직렬 데이터로 변환하여 출력하거나 직렬로 입력되는 데이터를 병렬로 변환하여 출력하는 SerDes(Serializer/Deserializer)를 포함하고, 수신되는 데이터를 IQ 데이터 블록, C&M 데이터 및 동기 정보로 각각 분리한 후에 이 중에서 상기 C&M 데이터 및 동기 정보를 상위 계층을 통해 상기 컨트롤러로 전달하는 CPRI 데이터 링크/물리 계층 처리부를 더 구비한 것을 특징으로 한다.
AxC별 IQ 샘플의 매핑에는 AxC 컨테이너를 연속적으로 배치하는 고정 위치(packed position) 매핑 방식과 AxC 컨테이너의 사이즈가 IQ 샘플 사이즈와 동일한 매핑 방법 3이 사용되는 것을 특징으로 한다.
상기 IQ 샘플의 사이즈는 I 샘플 및 Q 샘플 당 각각 15비트인 것을 특징으로 한다.
본 발명의 CRAN에서 IQ 데이터 처리 장치에 따르면, CPRI 규격의 CRAN에서 사용자 데이터인 IQ 데이터의 처리 과정를 단순화시킴으로써 CPRI 링크 구현에 필요한 리소스를 최소화할 수 있고, 이에 따라 CRAN에서 제한된 리소스를 사용하여 더 많은 CPRI 링크를 수용할 수 있다.
도 1a 내지 도 1d는 CPRI 규격에 의해 지원될 수 있는 여러 연결 형태를 나타낸 도면.
도 2는 CPRI 프레임 및 서브채널의 구조도.
도 3은 614.4Mbps의 CPRI 라인 비트 레이트에 대한 베이직 프레임의 구조도.
도 4는 1개의 베이직 프레임의 IQ 데이터 블록에서 AxC 컨테이너를 매핑하는 방법을 예시적으로 보인 도.
도 5는 S개의 IQ 샘플과 1개의 AxC 컨테이너 블록의 관계를 보인 도.
도 6은 베이직 프레임마다의 AxC 컨테이너 그룹과 AxC 그룹의 매핑 관계를 설명하기 위한 도면.
도 7은 본 발명의 CRAN에서 IQ 데이터 처리 장치의 내부 기능 블록도.
도 8은 본 발명의 CRAN에서 IQ 데이터 처리 방법의 디프레이밍 과정을 설명하기 위한 흐름도.
도 9는 본 발명의 CRAN에서 IQ 데이터 처리 방법의 프레이밍 과정을 설명하기 위한 흐름도.
이하에는 첨부한 도면을 참조하여 본 발명의 CRAN에서 사용자 데이터 처리 장치의 바람직한 실시예에 대해 상세하게 설명한다.
전술한 바와 같이, DU와 RU는 CRAN에서 범용적으로 사용되는 용어이고, REC와 RE는 CRAN에서 사용되는 인터페이스 중 하나인 CPRI에서 DU와 RU에 대응하여 사용되는 용어인바, 이하에서는 이들을 적절히 혼용하여 본 발명을 설명한다.
잘 알려진 바와 같이, CPRI 규격은 UMTS(Universal Mobile Telecommunication System), IEEE 표준 802.16-2009에 의거한 WiMAX Forum Mobile System Profile, E-UTRA(Evolved UMTS Terrestrial Radio Access) 및 다른 무선 표준에 적용이 가능한바, 이하에서는 3GPP LTE(Long Term Evolution)의 무선 인터페이스인 E-UTRA를 예로 들어 설명을 진행한다.
CPRI 규격을 채택한 CRAN에서 DU(REC)와 RU(RE)는 CPRI 인터페이스를 통해 사용자 데이터, CPRI 제어와 관리(CPRI Control & Management; CPRI C&M) 및 CPRI 프레임의 동기(Synchronization) 정보를 주고 받는다.
도 2는 CPRI 프레임 및 서브채널의 구조도이다. 도 2에 도시한 바와 같이, 1개의 CPRI 무선 프레임의 길이는 10㎳인데, 1개의 CPRI 무선 프레임이 150개의 하이퍼 프레임(hyper frame)으로 이루어지기 때문에 각 하이퍼 프레임의 길이는 66.7㎲이다. 1개의 하이퍼 프레임은 다시 총 256개의 베이직 프레임(basic frame)으로 이루어지는바, 이에 따라 각 베이직 프레임의 길이는 260. 42㎱(=1/3.84㎒)이다.
도 3은 614.4Mbps의 CPRI 라인 비트 레이트에 대한 베이직 프레임의 구조도이다. 도 3에 도시한 바와 같이, 사용자 데이터는 디지털 베이스밴드 IQ 스트림의 형태로 CPRI 베이직 프레임 내 IQ 데이터 블록에 실려 전달되는데, RE는 이를 받아 아날로그로 변환하여 증폭시킨 후 안테나를 통해 공중(단말들)으로 방사한다. CPRI 제어 및 관리(CPRI C&M) 데이터와 동기 정보는 CPRI 서브채널(구체적으로는 CPRI 베이직 프레임 내의 컨트롤 워드(control word))을 통해 전달되는데, REC와 RE에 의해서만 이용될 뿐 LTE 레이어와는 무관하다.
각각의 베이직 프레임은 1개의 컨트롤 워드와 15개의 페이로드로 구성되고, 하나의 하이퍼 프레임 내의 총 256개의 컨트롤 워드들이 모여서 64개의 서브채널(sub channel)을 형성한다. 1개의 베이직 프레임의 1개의 워드(T)의 길이는 CPRI 링크의 라인 비트 레이트에 따라 달라지는데, CPRI Ver.4.2(2010. 9. 29. 배포)에 따르면 최소 8비트(1바이트)에서 최대 128비트(16바이트)이다.
한편, CPRI 링크에서 1개의 안테나 캐리어(Antenna-Carrier; AxC)는 1개의 독립적인 안테나 소자에서 오직 1개의 캐리어의 수신 또는 송신에 필요한 디지털 베이스밴드 사용자-평면, 즉 IQ 데이터의 량이다. CPRI 규격에서는 RE당 4개 내지 24개의 AxC를 지원한다. AxC 컨테이너는 1개의 베이직 프레임의 IQ 데이터 블록의 일부이다. E-UTRA의 경우에 1개의 AxC 컨테이너는 1개의 UMTS 칩 동안에 1개 또는 그 이상의 IQ 샘플을 포함하는데, 이러한 IQ 샘플에는 IQ 샘플 비트가 포함되고 때로 스터핑 비트(stuffing bit)도 포함된다. 여기에서 스터핑 비트는 E-UTRA 샘플링 주파수를 베이직 프레임 주파수로 정렬하기 위해 사용된다. 스터핑 비트의 내용은 벤더 규정 사항(“v")이다.
전술한 바와 같이, E-UTRA에서 1개의 AxC 컨테이너는 동일 AxC 및/또는 스터핑 비트로부터의 IQ 샘플 비트를 포함하는데, CPRI 규격에 따르면 E-UTRA의 IQ 샘플은 매핑 방법 1 또는 매핑 방법 3에 따라 AxC 컨테이너에 매핑될 수 있다.
도 4는 1개의 베이직 프레임의 IQ 데이터 블록에서 AxC 컨테이너를 매핑하는 방법을 예시적으로 보인 도이다. 도 4에 도시한 바와 같이, 1개의 베이직 프레임의 IQ 데이터 블록에서의 AxC 컨테이너의 매핑은 고정 위치(Packed Position) 매핑 방식과 가변 위치(Flexible Position) 매핑 방식 중 하나로 결정될 수 있다.
상기한 고정 위치 매핑 방식에 따르면, 베이직 프레임의 IQ 데이터 블록에서 각 AxC 컨테이너는 AxC 번호의 오름 차순에 따라 전송되되 각 AxC 컨테이너 사이에 어떠한 예비 비트(reserved bit)도 없이 연속적으로 전송될 수 있다.
다음으로 가변 위치 매핑 방식은 베이직 프레임의 IQ 데이터 블록에서 각 AxC 컨테이너의 첫 번째 비트가 어떤 어드레스(W, B - W>0)에 위치하는지를 알려주는 방식으로 정해질 수 있을 것인바, AxC 컨테이너의 첫 번째 비트는 IQ 데이터 블록에서 짝수 비트(즉, B=짝수)에 위치할 것이다. 여기에서, W는 1개의 베이직 프레임에서의 워드 번호(0~15)를 나타내고, B는 각 워드에서의 비트 번호(도 3의 경우에 0 ~ 7)를 나타낸다. 베이직 프레임의 IQ 데이터 블록에서 AxC 컨테이너에 의해 사용되지 않은 비트는 예비 비트(“r")로 취급된다.
도 5는 S개의 IQ 샘플과 1개의 AxC 컨테이너 블록의 관계를 보인 도이다. 도 5에 도시한 바와 같이, E-UTRA AxC의 전송은 AxC 컨테이너 블록의 연속적인 흐름으로 이루어지는데, 여기에서 각 AxC 컨테이너 블록은 K개의 베이직 프레임의 기간을 갖는다. 1개의 AxC 컨테이너 블록에 의해 전송될 E-UTRA AxC마다 S개의 IQ 샘플이 있다. E-UTRA AxC마다의 S개의 IQ 샘플은 도 5에 도시한 바와 같이 시간 순서대로 AxC 컨테이너 블록에 매핑된다. 연속적인 AxC 컨테이너 블록은 비트 파이프를 구축한다. 스터핑 비트를 갖는 IQ 샘플은 연속적인 비트 시퀀스로 파이프 내에 정렬된다.
한편, CPRI 규격에서는 각 AxC에 IQ 데이터를 매핑하는 여러 방법이 규정되어 있다. 이 중에서 하위 호환성(Backward Compatiblity)을 고려, 즉 하위 버전의 CPRI 규격에 대해서도 동작할 수 있도록 한 매핑 방법 3에 따르면, AxC 컨테이너의 사이즈(NAxC)는 NAxC = 2*M으로 주어질 수 있는데, M은 아래의 표 1에서 규정된 범위에서 선택될 수 있다. 이러한 매핑 방법 3에 따르면, 1개의 AxC 컨테이너는 정확하게 1개의 샘플을 포함하는데, E-UTRA의 경우에는 이 샘플이 스터핑 샘플일 수도 있다.
아래의 표 1은 I 및 Q 샘플 폭 범위에 대한 옵션 리스트인바, 1개의 IQ 샘플은 1개의 I 샘플과 동일 사이즈로 이루어진 1개의 Q 샘플로 구성된다.
<표 1> I 및 Q 샘플 폭 범위의 옵션 리스트
Figure 112014037892503-pat00001
도 6은 베이직 프레임마다 6개(NC)의 AxC 컨테이너(AxC 컨테이너 #0 ~ #5)를 갖는 AxC 컨테이너 그룹에 매핑된, 2개(NA)의 AxC 그룹(AxC#0 및 AxC#1)의 관계를 설명하기 위한 도면이다. 도 6에 도시한 바와 같이, 인덱스 ki를 갖는 AxC 컨테이너는 벤더 규정 비트인 "v"로 구성되는 스터핑 샘플로 채워진다. AxC 컨테이너 블록의 모든 나머지 AxC 컨테이너는 시간 순서에 따라 AxC#0, AxC#1, AxC#2,…, AxC#NA-1의 샘플로 채워진다.
여기에서, 스터핑 샘플의 갯수인 NV가 0보다 큰 경우에 k=0에서 k=NC*K-1까지의 AxC 컨테이너 내의 각 스터핑 샘플 i의 위치(ki)는 아래의 수학식 1로 주어진다.
Figure 112014037892503-pat00002
위의 수학식 1에서 k는 1개의 AxC 컨테이너 블록에 포함된 베이직 프레임의 갯수이고, NC는 1개의 베이직 프레임에 포함된 AxC 컨테이너의 갯수이다. 연산자 "floor"은 임의의 실수의 정수부를 나타낸다.
도 7은 본 발명의 CRAN에서 IQ 데이터 처리 장치의 내부 기능 블록도이다. 도 7에 도시한 바와 같이, 본 발명이 적용되는 CPRI 노드(100), 즉 REC(DU) 또는 RE(RU)는 크게 CPRI 데이터 링크/물리 계층 처리부(110), 프레이머(framer)(140), 디프레이머(deframer)(130) 및 컨트롤러(120)를 포함하여 이루어질 수 있다.
전술한 구성에서, CPRI 링크/물리 계층 처리부(110)는 병렬로 입력되는 데이터를 직렬 데이터로 변환하여 출력하거나 직렬로 입력되는 데이터를 병렬로 변환하여 출력하는 SerDes(Serializer/Deserializer)를 포함하여 이루어지는바, 수신되는 데이터를 IQ 데이터 블록, C&M 데이터 및 동기 정보로 각각 분리한 후에 이 중에서 C&M 데이터 및 동기 정보를 상위 계층을 통해 컨트롤러(120)로 전달한다.
디프레이머(130)는 버퍼(132), 언패킹 처리부(134) 및 디멀티플렉서(136)로 이루어질 수 있다. 디프레이머(130)는 CPRI 링크/물리 계층 처리부(110)로부터 전달받은 IQ 데이터 블록을 버퍼(132)에 저장함과 동시에 언패킹 처리부(134)를 통해 버퍼(132)로부터 연속된 동일 사이즈, 예를 들어 총 30비트 사이즈의 IQ 샘플(I 샘플 15비트 및 Q 샘플 15비트)을 읽어 내고, 이렇게 읽어 낸 IQ 샘플을 디멀티플렉서(136)에 의해 안테나 캐리어(AxC)별로 역다중화, 즉 분리한다. 이 과정에서 컨트롤러(120)는 CPRI 링크/물리 계층 처리부(110)에 의해 분리된 C&M 데이터에 포함된 매핑 정보를 상위 계층 메시지를 통해 전달받은 후에 이에 의해 디멀티플렉서(136)에서의 IQ 샘플의 AxC별 분리를 제어한다.
한편, CPRI 규격의 하위 규격인 ORI 규격에 따르면, E-UTRA에 대해 I 샘플 및 Q 샘플의 비트 수가 각각 15비트로 규정되어 있는바, 본 발명의 방법은 IQ 데이터의 처리에 요구되는 리소스를 줄이기 위해 I 샘플 및 Q 샘플의 비트 수를 15비트로 고정시켜 처리하고 있다.
다음으로, 프레이머(140)는 패킹 처리부(142), 버퍼(144) 및 멀티플렉서(146)로 이루어질 수 있다. 프레이머(140)는 컨트롤러(120)의 제어에 따라 멀티플렉서(146)에 의해 AxC 별로 다중화되어 출력되는 IQ 샘플을 버퍼(144)에 순서대로 저장한다. 다음으로, 버퍼(144)로부터 연속된 동일 사이즈, 예를 들어 총 30비트 사이즈의 IQ 샘플(I 샘플 15비트 및 Q 샘플 15비트)을 읽어 내고, 패킹 처리부(142)에 의해 이렇게 읽어 낸 IQ 샘플을 연속적으로 패킹함으로써, 예를 들어 도 6에 도시한 바와 같은 CPRI 프레임을 생성한 후에 CPRI 링크/물리 계층 처리부(110)를 통해 송신한다.
도 8 및 도 9는 각각 본 발명의 CRAN에서 IQ 데이터 처리 방법에서 디프레이밍 및 프레이밍 과정을 설명하기 위한 흐름도이다.
본 발명의 CRAN에서 IQ 데이터 처리 방법은 IQ 데이터 처리에 필요한 리소스를 줄이기 위해 모든 AxC 컨테이너에 담길 I 샘플 및 Q 샘플의 사이즈를 각각 CPRI 규격에서 허용하는 8 ~ 20 비트 중에서 1개의 값, 예를 들어 15비트로 통일하고, 이외에도 AxC 컨테이너를 연속적으로 배치하는 고정 위치(packed position) 매핑 방식과 AxC 컨테이너의 사이즈가 IQ 샘플 사이즈와 동일한 매핑 방법 3을 채택한 상태에서 수행될 수 있다.
먼저 본 발명의 CRAN에서 IQ 데이터 처리 방법의 디프레이밍 과정에 따르면, 도 8의 단계 S10에서는 수신되는 데이터를 IQ 데이터 블록, C&M 데이터 및 동기 정보로 각각 분리하는데, 이는 CPRI 링크/물리 계층 처리부(110)에 의해 수행될 수 있다.
다음으로, 단계 S20에서는 이렇게 분리된 IQ 데이터를 버퍼(132)에 순차적으로 저장하고, 다시 단계 S30에서는 버퍼(132)로부터 동일 사이즈의 IQ 샘플을 순차적으로 읽어 낸다. 다음으로, 단계 S40에서는 상위 계층 메시지를 통해 전달받은 매핑 정보를 이용하여 IQ 샘플을 AxC 별로 분리한다.
여기에서 비록 IQ 샘플 사이즈가, 예를 들어 총 30비트로 고정되어 있고 또한 AxC 컨테이너의 사이즈와 동일하다 할지라도 CPRI 링크의 라인 비트 레이트나 통신 시스템, 예를 들어 LTE 시스템의 채널 대역폭의 차이 등에 의해 1개의 베이직 프레임에 실리는 AxC 컨테이너의 갯수가 달라질 수 있다. 따라서 특정 채널(AxC 그룹)에 몇 개의 IQ 샘플이 실리는지를 알려주는 매핑 정보가 있어야만 수신되는 IQ 샘플을 AxC 별로 분리할 수 있는데, 이러한 매핑 정보는 벤더 규정 서브채널, 저속 C&M 서브채널(HDLD), 고속 C&M 서브채널(이더넷) 또는 L1 인밴드 프로토콜용 서브채널 등에 실려서 전달될 수 있다.
다음으로 본 발명의 CRAN에서 IQ 데이터 처리 방법의 프레이밍 과정에 따르면, 도 9의 단계 S110에서는 상위 계층 메시지를 통해 전달받은 매핑 정보를 이용하여 AxC 별로 다중화되어 출력되는 IQ 샘플을 버퍼(144)에 순서대로 저장하고, 단계 S120에서는 버퍼(144)로부터 동일 사이즈, 예를 들어 총 30비트씩 IQ 샘플을 읽어내어 도 6에 도시한 바와 같이 CPRI 프레임을 생성하며, 단계 S130에서는 이렇게 생성된 CPRI 프레임을 CPRI 링크/물리 계층 처리부(110)를 통해 송신한다.
이상, 첨부한 도면을 참조하여 본 발명의 CRAN에서 IQ 데이터 처리 장치의 바람직한 실시예에 대하여 상세히 설명하였으나 이는 예시에 불과한 것이며, 본 발명의 기술적 사상의 범주 내에서 다양한 변형과 변경이 가능할 것이다. 따라서, 본 발명의 권리범위는 이하의 특허청구범위의 기재에 의하여 정해져야 할 것이다.
100: CPRI 노드, 110: CPRI 링크/물리 계층 처리부,
120: 컨트롤러, 130: 디프레이머,
132: 버퍼, 134: 언패킹 처리부,
136: 디멀티플렉서, 140: 프레이머,
142: 패킹 처리부, 144: 버퍼,
146: 멀티플렉서

Claims (4)

  1. 제1 버퍼, 언패킹 처리부 및 디멀티플렉서로 이루어지고, IQ 데이터 블록을 상기 제1 버퍼에 저장함과 동시에 상기 언패킹 처리부를 통해 상기 제1 버퍼로부터 연속된 동일 사이즈의 IQ 샘플을 읽어 내고, 이렇게 읽어 낸 IQ 샘플을 상기 디멀티플렉서에 의해 AxC별로 역다중화하여 분리하는 디프레이머;
    패킹 처리부, 제2 버퍼 및 멀티플렉서로 이루어지고, 상기 멀티플렉서에 의해 AxC별로 다중화되어 출력되는 IQ 샘플을 상기 제2 버퍼에 순서대로 저장하고, 상기 제2 버퍼로부터 연속된 동일 사이즈의 IQ 샘플을 읽어내며, 상기 패킹 처리부에 의해 이렇게 읽어 낸 IQ 샘플을 연속적으로 패킹하여 CPRI 프레임을 생성하는 프레이머;
    상위 계층 메시지를 통해 전달받은 C&M 데이터에 포함된 매핑 정보에 의거하여 상기 디멀티플렉서에서의 IQ 샘플의 AxC별 분리를 제어하고, 상기 멀티플렉서에서의 AxC별 다중화를 제어하는 컨트롤러;
    병렬로 입력되는 데이터를 직렬 데이터로 변환하여 출력하거나 직렬로 입력되는 데이터를 병렬로 변환하여 출력하는 SerDes(Serializer/Deserializer) 및
    수신되는 데이터를 IQ 데이터 블록, C&M 데이터 및 동기 정보로 각각 분리한 후에 이 중에서 상기 C&M 데이터 및 동기 정보를 상위 계층을 통해 상기 컨트롤러로 전달하는 CPRI 데이터 링크/물리 계층 처리부를 포함하여 이루어지되,
    AxC별 IQ 샘플의 매핑에는 AxC 컨테이너를 연속적으로 배치하는 고정 위치(packed position) 매핑 방식과 AxC 컨테이너의 사이즈가 IQ 샘플 사이즈와 동일한 매핑 방법 3이 사용되고,
    상기 IQ 샘플의 사이즈는 I 샘플 및 Q 샘플 당 각각 15비트이며,
    상기 매핑 정보는 AxC 그룹에 실리는 IQ 샘플의 개수 정보를 포함하되, 벤더 규정 서브채널, 저속 C&M 서브채널(HDLD), 고속 C&M 서브채널(이더넷) 또는 L1 인밴드 프로토콜용 서브채널 중 적어도 하나에 실려서 전달되는 것을 특징으로 하는 CRAN에서 IQ 데이터 처리 장치.
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* Cited by examiner, † Cited by third party
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KR20110015639A (ko) * 2008-05-21 2011-02-16 샘플리파이 시스템즈 인코포레이티드 베이스 트랜스시버 시스템들에서의 신호들의 압축
KR20130108194A (ko) * 2012-03-23 2013-10-02 브로드콤 코포레이션 구성 가능한 집적 라디오 프로세서

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