KR101506138B1 - 원격통신 네트워크에서 시간 분배를 위한 방법, 장치 및 시스템 - Google Patents

원격통신 네트워크에서 시간 분배를 위한 방법, 장치 및 시스템 Download PDF

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Abstract

본 발명은 시간 기준을 패킷-교환 네트워크 내의 적어도 하나의 클록에 분배하기 위한 클록 모듈 및 방법에 관한 것이다. 클록 모듈은 슬레이브 포트, 마스터 포트 및 로컬 클록을 포함한다. 방법은 슬레이브 포트에서, 제 1 마스터 클록 타임스탬프를 포함하는 제 1 동기화 패킷을 수신하는 단계와, 제 1 마스터 클록 타임스탬프를 포함하는 적어도 하나의 내부 신호를 생성하는 단계를 포함한다. 방법은 또한, 적어도 하나의 내부 신호를 상기 마스터 포트로 송신하는 단계와, 마스터 포트에서 적어도 하나의 내부 신호를 수신하는 단계를 포함한다. 이후 방법은 클록 모듈을 통한 신호의 내부 전파 시간을 결정하는 단계와, 마스터 포트에서, 제 2 마스터 클록 타임스탬프를 포함하는 제 2 동기화 패킷을 생성하는 단계를 포함하고, 제 2 마스터 클록 타임스탬프는 제 1 마스터 클록 타임스탬프와 내부 전파 시간의 합을 포함한다. 최종적으로, 제 2 동기화 패킷은 패킷-교환 네트워크 내의 적어도 하나의 다른 클록에 보내진다.

Description

원격통신 네트워크에서 시간 분배를 위한 방법, 장치 및 시스템{METHOD, APPARATUS AND SYSTEM FOR TIME DISTRIBUTION IN A TELECOMMUNICATIONS NETWORK}
본 발명은 패킷-교환 원격통신 네트워크에서 클록 동기화의 분야에 관한 것이다. 보다 구체적으로, 본 발명은 IEEE 1588-2008 프로토콜 표준에 따라 사용하기 위한 새로운 클록 모듈에 관한 것이다.
패킷-교환 네트워크들에서 수 개의 동기화 감응 애플리케이션들은 기준 시간 및/또는 기준 주파수를 네트워크에 걸쳐 수 개의 노드들에 분배하기 위한 방법들 및 관련 디바이스들을 필요로 한다. 더욱이, 상호이용할 수 있는 해결책들에 도달하기 위한 수 개의 표준들이 개발되어왔다.
하나의 이러한 표준은, 네트워크에 걸쳐 마스터와 슬레이브의 연속 쌍들로 구성된 클록들의 계층적인 구조를 제공하는 1588V2로 알려진, IEEE 1588-2008이다. 1588V2 표준은 경계 클록(BC)과 투명 클록(TC)의 개념들을 도입 및 한정한다. 이들 개념들은 네트워크 노드에 부가되는 1588V2 특징들로 이루어지고, 네트워크 노드는 IP 라우터 또는 이더넷 스위치와 같은 임의의 네트워크 요소이다. 본 설명의 나머지에서 1588V2 모듈(예, BC)은 상술한 특징들을 특별하게 지시하지만, 1588V2 메시지들을 떨어져 있는 다른 1588V2 모듈들에 통신하는데 참여하는 지원 네트워크 요소들(예, IP 라우터)을 또한 전역적으로 포함한다.
BC와 TC 모두 다수의 통신 포트들로 이루어진 네트워크 노드상에서 구현되기 때문에, 그들은 다수의 PTP(정밀 시간 프로토콜-1588 프로토콜에 주어진 다른 이름) 포트들을 제공해야 한다. 1588V2 표준은 PTP 포트들과 지원 네트워크 노드 통신 포트들 사이의 임의의 특정 맵핑(예, 일대일 맵핑)을 부과하지 않는다. 이러한 세부사항은 구현-특정적이다.
기능적으로, BC는 동기화 신호(예, 1588V2 이벤트 메시지들)를 전달하지 않는다. 대신에, 국부적으로 시간 기준(즉, 그랜드 마스터 클록의 타임스케일)을 회복하고, 이후 이러한 기준을 클록 계층의 아래로 재분배한다. 전형적으로, BC는 자신의 피어 마스터 클록으로부터 일반적으로 PTP 메시지들로 불리는 다수의 동기화 메시지들을 수신하고, 자신의 클록을 동기화시키기 위하여 이들 메시지들을 사용한다. 회복된 시간 기준을 분배하기 위하여, 이후 새로운 PTP 메시지들을 생성하고, 이러한 새로운 PTP 메시지들은 자신의 슬레이브(들)로 송신된다.
BC들의 하나의 장점은, 그랜드 마스터(GM) 클록으로 선출되고, 계층적인 클록 구조의 상부에 위치한 최상의 후보 마스터 클록을 결정하기 위하여, 그들이 최상의 마스터 클록 알고리즘(BMCA)으로서 알려진 것에 포함된다는 점이다. 이것은 더 큰 유연성과, 클록 계층의 자동 재구성을 허용한다. 역으로, BC들을 사용하는 주된 단점은, 그들이 구현에 관해 복잡하다는 점이다. 더욱이, 그들의 관련 잡음 누적 효과는 복잡한 프로세스이고, 얻을 수 있는 성능에 관해 여전히 연구하에 있다는 점이다.
다른 한 편으로, TC는 자신의 마스터로부터 단순히 PTP 메시지를 수신하고, 이를 자신의 슬레이브로 전달한다. 그러나, PTP 메시지를 자신의 슬레이브로 전달하기 전에, TC는, 패킷 내에 캡슐화된 PTP 메시지가 TC로 이동하는데 걸린 시간을 반영하기 위하여, PTP 메시지의 정정 필드를 수정한다.
TC들을 사용하는데 있어서 수 가지 장점들이 존재한다. 예컨대, TC들은 BC들과 비교하여 상대적으로 단순하고 효율적이다(예, 일반적으로 낮은 잡음). 다른 한 편으로, TC들은 일부 단점들을 또한 제공한다. 이것의 하나의 중요한 예는 TC들의 사용이 프로토콜 규격들 및/또는 프로토콜 계층 분리 원리들의 위반을 초래한다는 점이다. 이것은, TC가 패킷 페이로드 내의 PTP 메시지의 헤더를 수정하는데, 이것은 패킷의 목적지 노드로서 인식되지 않음에도 불구하고 수정하기 때문이다. 이것은 "계층 위반"으로 알려져 있다.
1588V2 표준이 초기에 클록의 두 유형들을 규정하였지만, 이들 기술들은 점점 경쟁자들로 인식되고, 양단간의 하나를 시도 및 촉진하기 위하여 경쟁 압력들이 산업 및 연구 실체들에 부가된다.
WO 2008/051123 A1은 클록 동기화를 위한 방법을 개시하는데, 타임스탬프는 패킷 내에서 갱신된다.
US 2008/075217 A1은 원래의 통기화 패킷 내의 타임스탬프가 표준 인터페이스 변환기들(SIC) 중 하나를 통해 전달될 때 전달 도중에 타임스탬프를 수정하는 것을 교시한다.
US 2004/258097 A1은 수신된 동기화 전보를 직렬 구조 내에서 다음 노드로 전달하는 것을 개시하는데, 각 노드는 그 노드로 송신시 발생하고 그 노드에서 처리되는 지연 시간들의 측정치를 기존 신호에 부가한다.
패킷-교환 네트워크들에서 수 개의 동기화 감응 애플리케이션들은 기준 시간 및/또는 기준 주파수를 네트워크에 걸쳐 수 개의 노드들에 분배하기 위한 방법들 및 관련 디바이스들을 필요로 한다. 더욱이, 상호이용할 수 있는 해결책들에 도달하기 위한 수 개의 표준들이 개발되어왔다.
종래 기술과 관련된 문제점들을 해결하기 위하여, 본 발명은 슬레이브 포트, 마스터 포트 및 로컬 클록을 포함하는 클록 모듈을 사용하여 패킷-교환 네트워크 내에서 시간 기준을 적어도 하나의 클록에 분배하는 방법을 제공하는데, 이러한 방법은,
슬레이브 포트에서, 제 1 마스터 타임스탬프를 포함하고 클록 모듈로 향하는 제 1 동기화 패킷을 수신하는 단계;
제 1 마스터 클록 타임스탬프를 포함하는 적어도 하나의 내부 신호를 생성하는 단계;
적어도 하나의 내부 신호를 마스터 포트로 송신하는 단계;
마스터 포트에서 적어도 하나의 내부 신호를 수신하는 단계;
클록 모듈을 통한 신호의 내부 전파 시간을 결정하는 단계;
마스터 포트에서 적어도 하나의 내부 신호를 통해 수신된 제 1 마스터 클록 타임스탬프와 결정된 내부 전파 시간의 합에 기초하여 제 2 마스터 클록 타임스탬프을 계산하는 단계;
마스터 포트에서, 계산된 제 2 마스터 클록 타임스탬프를 포함하는 제 2 동기화 패킷을 생성하는 단계; 및
제 2 동기화 패킷을 패킷-교환 네트워크 내의 적어도 하나의 다른 클록에 보내는 단계;를 포함한다.
일 실시예에 있어서, 클록 모듈을 통한 신호의 내부 전파 시간을 결정하는 단계는 신호의 내부 전파 시간의 미리 결정된 값을 선택하는 단계를 포함한다.
적어도 하나의 내부 신호를 결정하는 단계는 실시간 신호를 생성하는 단계를 포함할 수 있는데, 실시간 신호 내에서 제 1 마스터 클록 타임스탬프가 인코딩된다.
대안적으로, 적어도 하나의 내부 신호를 생성하는 단계는 또한 제 1 마스터 클록 타임스탬프를 포함하는 추적 패킷을 생성하는 단계를 포함할 수 있다.
다른 실시예에 있어서, 방법은,
슬레이브 포트에 의해 제 1 동기화 패킷이 수신되는 로컬 클록의 제 1 로컬 시간을 기록하는 단계; 및
마스터 포트에 의해 내부 신호가 수신되는 로컬 클록의 제 2 로컬 시간을 기록하는 단계;를 더 포함하는데, 클록 모듈을 통한 신호의 내부 전파 시간을 결정하는 단계는 제 2 로컬 시간으로부터 제 1 로컬 시간을 감산하는 단계를 포함한다.
바람직하게, 적어도 하나의 내부 신호를 생성하는 단계는 제 1 마스터 클록 타임스탬프를 포함하는 패킷을 생성하는 단계를 포함한다.
본 발명은 또한, 위의 방법을 수행하기 위한 컴퓨터-실행 가능한 명령들을 포함하는 컴퓨터 프로그램 제품을 제공한다.
본 발명은 또한 패킷-교환 네트워크 내에서 시간 기준을 적어도 하나의 클록에 분배하기 위한 클록 모듈을 제공하는데, 클록 모듈은,
로컬 클록;
제 1 마스터 클록 타임스탬프를 포함하고 클록 모듈로 향하는 제 1 동기화 패킷을 수신하도록 준비된 슬레이브 포트;
제 1 마스터 클록 타임스탬프를 포함하는 적어도 하나의 내부 신호를 생성하도록 준비된 내부 신호 생성 수단;
적어도 하나의 내부 신호를 수신하도록 준비된 마스터 포트;
적어도 하나의 내부 신호를 슬레이브 포트로부터 마스터 포트로 내부적으로 송신하도록 준비된 내부 신호 송신 수단;
클록 모듈을 통한 신호의 내부 전파 시간을 결정하도록 준비된 내부 전파 시간 결정 수단;
마스터 포트에서 적어도 하나의 내부 신호를 통해 수신된 제 1 마스터 클록 타임스탬프와 결정된 내부 전파 시간의 합에 기초하여 제 2 마스터 클록 타임스탬프를 계산하기 위한 계산 수단;
마스터 포트에서, 계산된 제 2 마스터 클록 타임스탬프를 포함하는 제 2 동기화 패킷을 생성하도록 준비된 동기화 패킷 생성 수단; 및
제 2 동기화 패킷을 패킷-교환 네트워크 내의 적어도 하나의 다른 클록에 송신하도록 준비된 동기화 패킷 송신 수단;을 포함한다.
일 실시예에 있어서, 내부 전파 결정 수단은 신호의 내부 전파 시간의 미리 결정된 값을 선택하도록 준비된 수단을 포함한다.
내부 신호 생성 수단은 실시간 신호를 생성하기 위한 수단을 더 포함할 수 있는데, 실시간 신호 내에서 제 1 마스터 클록 타임스탬프가 인코딩된다.
대안적으로, 내부 신호 생성 수단은 제 1 마스터 클록 타임스탬프를 포함하는 추적 패킷을 생성하기 위한 수단을 더 포함한다.
다른 실시예에 있어서, 클록 모듈은,
슬레이브 포트에 의해 제 1 동기화 패킷이 수신되는 로컬 클록의 제 1 로컬 시간을 기록하도록 준비된 기록 수단; 및
마스터 포트에 의해 내부 신호가 수신되는 로컬 클록의 제 2 로컬 시간을 기록하도록 준비된 기록 수단;을 더 포함하고,
내부 전파 시간 결정 수단은, 제 2 로컬 시간으로부터 제 1 로컬 시간을 감산함으로써 시간의 내부 전파 시간을 결정하도록 준비된다.
바람직하게, 내부 신호 생성 수단은 제 1 마스터 클록 타임스탬프를 포함하는 패킷을 생성하도록 준비된다.
바람직하게, 클록 모듈은, 패킷-교환 네트워크 내에서 적어도 하나의 다른 클록들 중 적어도 하나로부터 지연 요청 메시지를 수신하고, 내부 전파 시간을 사용하여 패킷-교환 네트워크 내에서 적어도 하나의 다른 클록들 중 적어도 하나에 지연 응답을 송신하도록 추가로 준비되는데, 지연 응답은 클록 모듈과 패킷-교환 네트워크 내에서 적어도 하나의 다른 클록들 중 적어도 하나 사이의 송신 지연을 나타낸다.
바람직하게, 제 1 및 제 2 동기화 패킷은 IEEE 1588V2 패킷들이다.
본 발명의 수 개의 특정 및 비한정 실시예들이 첨부 도면들을 참조하여 기술될 것이다.
인식될 바와 같이, 본 발명은 종래 기술에 대해 수 가지 장점들을 제공한다. 예컨대, 본 발명의 하이브리드 클록은 잡음 누적에 관해 TC의 단순성과 예측 가능성 및, 자동 재구성(예, 최상의 마스터 클록 알고리즘)에 관해 BC의 관리 가능성을 결합한다. 본 발명의 다른 장점은 이것이 TC들에 관한 "계층 위반들"을 회피한다는 점이다.
도 1은 본 발명의 제 1 실시예에 따른 클록 모듈을 도시하는 개략적인 블록도(및 관련된 데이터 흐름도).
도 2는 본 발명의 제 2 실시예의 데이터 흐름도.
도 3은 본 발명의 제 3 실시예에 따른 클록 모듈을 도시하는 개략적인 블록도(및 관련된 데이터 흐름도).
도 4는 본 발명의 제 4 실시예에 따른 클록 모듈을 도시하는 개략적인 블록도(및 관련된 데이터 흐름도).
도 5는 본 발명의 제 5 실시예에 따른 클록 모듈을 도시하는 개략적인 블록도(및 관련된 데이터 흐름도).
도 1은 본 발명의 일 실시예에 따른 클록 모듈(100)을 도시한다. 클록 모듈(100)은 적어도 하나의 슬레이브 포트(101)와 하나의 마스터 포트(102)를 포함한다. 인식되는 바와 같이, 클록 모듈(100)은 수 개의 다른 포트들을 포함하고, 포트들 각각은 슬레이브 포트 또는 마스터 포트이다. 클록 모듈(100)의 슬레이브 포트(101)는 링크(105)를 통해 그랜드마스터 클록(103)에 연결된다. 다른 예들에 있어서, 슬레이브 포트(101)는 다른 클록 모듈(예, 피어 마스터 클록)의 마스터 포트에 연결될 수 있다. 본 발명에 따라, 네트워크 내에서 마스터 및 슬레이브 포트들/노드들의 배열은 예컨대 최상의 마스터 클록 알고리즘(BMCA)과 같은 임의의 알려진 방법을 사용하여 구성될 수 있다.
본 발명의 일 예시적인 실시예에 있어서, 클록 모듈(100)은 BC와 유사하게 BMCA(즉, 디폴트 BMCA 또는 임의의 다른 BMCA)에 포함된다. 따라서, 이것은 계층적인 클록 구조에 참여한다. 이러한 실시예에 있어서, 클록 모듈(100)은 ClockID, 디폴트 DataSet, 등과 같은 BC-형 속성들을 가질 것이다. 이러한 실시예에 있어서, 클록 모듈(100)은 또한 1588V2 공표 메시지들을 송신할 것이고, 그 포트들은 1588V2-한정된 상태: 마스터, 슬레이브 또는 수동 상태를 할당받을 것이다.
이러한 클록 계층 내에서, 클록 모듈(100)은 자신의 피어 마스터 클록 모듈로부터 PTP 메시지들을 수신하고, 다른 PTP 메시지들(즉, 이들 메시지들은 입력 PTP 메시지들에 대해 새로운 메시지들이다)을 자신의 피어 슬레이브 클록들에 보낸다. 이러한 콘텍스트 내에서, PTP 하이브리드 모듈을 지원하는 새로운 노드는 입력 패킷들(예, IP 패킷들) 또는 입력 프레임들(예, 이더넷 프레임들)의 목적지 노드이다. 따라서, 어떠한 "계층 위반"도 발생하지 않는다.
도 1을 참조하여, 클록 모듈(100)의 동작이 이제 기술될 것이다. 다음 단계들에서, 단방향의 지연들(Δ1 및 δ4)이 알려져 있다고 간주된다. 그러나, 숙련된 독자에 의해 인식될 바와 같이, 이들 단방향 지연들이 알려지지 않은 경우에 이들을 결정하는 다양한 알려진 방법들이 존재한다. 이들은 피어-지연 메커니즘과 같은, 물리적인 계층에 관련되거나 또는 1588V2 표준에 관련된 방법들을 포함한다. 후자의 방법을 사용하여, 클록 모듈(100)과 그랜드마스터 클록(103) 사이의 시간 옵셋은 수식들의 왕복 시스템 내에서 상쇄된다. 그러므로 측정 에러는 오로지 그랜드마스터 클록(103)의 기준 주파수에 대해 클록 모듈(100)의 주파수 옵셋에 관련된다. 만약 피어-지연 응답 시간, 즉 피어-지연 요청의 수신과 관련 피어-지연 응답의 송신 사이의 지속 시간이 상대적으로 짧다면(즉, 수 ms 이내), 이러한 에러는 무시될 수 있다. 이들 지연들을 결정하는 다른 방법은 아래에서 기술된다.
도 1에 있어서, 타임스탬프들은 원들로 표시되고, 동기화 신호들은 화살표들로 표시된다. PTP 동기 메시지(Sync(t1))는 먼저 그랜드마스터 클록(103)에 의해 생성된다. Sync(t1) 메시지는 타임스탬프(t1)를 포함한다. 타임스탬프(t1)는 그랜드마스터 클록(103)의 로컬 시간의 표현이고, 그랜드마스터 클록(103)에 의해 생성된다. 도 1에서 볼 수 있는 바와 같이, 클록 모듈(100)의 슬레이브 포트(101)에 도달하기 위하여 링크(105)를 통해 전파하는 Sync(t1) 메시지와 관련된 송신 지연(Δ1)이 존재한다. 상술한 바와 같이, 본 발명을 기술할 목적으로, 지연(Δ1)의 측정이 수행된 것으로 간주된다.
슬레이브 포트(101)에서 Sync(t1) 메시지의 도달시, 클록 모듈(100)은 타임스탬프(t2)를 생성한다. 본 발명의 제 1 실시예에 있어서, 클록 모듈(100)은 Sync(t1) 메시지를 내부 패킷(Service_Sync)으로 캡슐화한다. Service_Sync 패킷은 타임스탬프(t2)와 클록 모듈(100)의 내부 콘텍스트 구조에 관한 정보뿐만 아니라 Sync(t1) 메시지를 포함한다. 내부 콘텍스트 구조는 데이터 구조로 이루어지는데, 이러한 데이터 구조는 시스템으로 하여금, 주어진 업스트림 '마스터' 클록(마스터 clockID에 의해 식별되는)과 다운스트림 '슬레이브' 클록(슬레이브 clockID에 의해 식별되는) 사이의 PTP 흐름에 관련된 (상관된) 정보를 수집하도록 허용한다. 예컨대, 내부 콘텍스트 구조는 관련된 계산 지연들(t2'-t2 및 t3-t3'), 하이브리드 모듈의 슬레이브 포트에 연결된 '마스터' 클록의 clockID, 하이브리드 모듈의 마스터 포트에 연결된 '슬레이브' 클록의 clockID, 등을 저장한다.
도 1을 참조하여 기술된 제 1 실시예가 내부 데이터 패킷(Service_Sync)의 제작을 대비하지만, 본 발명은 또한 아래에서 기술하는 바와 같이 Sync(t1) 메시지 내에 포함된 정보, 타임스탬프(t2) 및 콘텍스트 정보를 슬레이브 포트(101)로부터 내부적으로 마스터 포트(102)에 송신하도록 준비된 임의의 다른 유형의 내부 신호의 생성을 대비한다.
마스터 포트가 내부 Service_Sync 패킷을 수신할 때, 클록 모듈(100)은 수식(t2-t2')에 의해 주어진 지연을 계산하는데, 여기에서 t2는 Sync(t1) 메시지가 링크(105)를 통해 슬레이브 포트(101)에 도달하는 시간을 나타내고, t2'는 내부 Service_Sync 패킷이 마스터 포트(102)에 도달하는 시간을 나타낸다. 클록 모듈(100)은 이후 t1, t2-t2' 및 Δ1을 사용하여 새로운 타임스탬프(T1)를 계산한다. 도 1에 도시된 바와 같이, 새로운 타임스탬프(T1)는 t1 + (t2' - t2) + Δ1와 동일할 것인데, 여기에서 t1은 그랜드마스터 클록(103)의 로컬 시간을 나타내고, t2'는 내부 Service_Sync 패킷이 마스터 포트(102)에 도달하는 시간을 나타내고, t2는 Sync(t1) 메시지가 링크(105)를 통해 슬레이브 포트(101)에 도달하는 시간을 나타내고, Δ1는 그랜드마스터 클록(103)의 송신 포트로부터 클록 모듈(100)의 슬레이브 포트(101)에 도달하기 위하여 링크(105)를 통해 전파하는 Sync(t1) 메시지와 관련된 송신 지연을 나타낸다. 이러한 새로운 타임스탬프(T1)를 사용하여, 클록 모듈(100)은 이후 링크(106)를 통해 슬레이브 클록(104)에 송신하는 새로운 Sync(T1) 메시지를 생성한다. 슬레이브 클록(104)는 Sync(T1) 메시지의 수신시 (자신의 로컬 클록에 따라) 타임스탬프(T2)를 포착한다. 만약 슬레이브 클록(104)이 본 발명에 따른 클록 모듈이라면, 상술한 프로세스는 반복될 수 있다.
따라서, 1588V2 표준화된 BC와 유사하게, 본 발명에 따른 클록 모듈은 업스트림 클록으로부터 수신한 정보를 사용하여 새로운 동기 신호를 생성한다. 이것의 장점은, PTP 프로토콜에 관해, 타이밍 정보를 전파하기 위해 사용하는 각 동기 메시지에 대해 클록 모듈(100)이 고유한 목적지 노드일 것이라는 점이다. 따라서, 계층 위반 없이 이러한 동기 메시지를 캡슐화 해제하는 것이 가능할 것이다. 클록 모듈(100)은 또한 다른 소스들로부터 다른 동기 메시지들을 수신할 수 있다. 그러나, 이러한 메시지들이 클록 모듈(100)을 향하지 않는다면, 타이밍 정보를 다른 클록 모듈들에 전파하기 위하여 이들은 사용되지 않을 것이다.
1588V2 표준화된 BC와 달리, 새로운 Sync(T1) 메시지가 그랜드마스터 클록(103)의 시간, 전파 지연 시간(Δ1), 및 상주 시간(t2'-t2)을 기초로 할 것이기 때문에, 클록 모듈(100)이 "시간 회복" 블록 또는 임의의 관련 필터링 알고리즘들을 사용할 필요는 없다. 이러한 새로운 접근법 대신에, 1588V2 표준화된 BC들은 기준 시간을 향해 수렴하기 위하여, 복수의 Sync(t1) 메시지를 수신하고, 이들 메시지들을 필터링 알고리즘들과 함께 사용한다. 이러한 프로세스는 본 발명에 따른 방법보다 상당히 느리고 더 복잡하다. 더욱이, 상술한 바와 같이, 이러한 프로세스는 동기화 체인을 따라 낮은 주파수의 원더(wander) 누적을 초래하여, 동기화 정확도를 악화시킨다.
본 발명에 따른 클록 모듈(100)의 다른 동작 모드에 있어서, 슬레이브 클록(104)은 "2-방향"을 위해 설정될 수 있다. 2-방향으로 설정될 때, 슬레이브 클록 모듈은 상술한 바와 같이 타이밍 정보을 수신할 뿐만 아니라, 자신과 연결된 업스트림 클록 모듈(100) 사이의 전파 지연에 관련되는 지연 정보를 요청 및 수신을 또한 행할 것이다. 이것의 한 예는 도 1의 타이밍도로 도시된다.
슬레이브 클록(104)에서 2-방향 모드가 전개될 때, 클록 모듈(100)은 위와 동일한 단계들을 실행하도록 준비되어 실행할 것이고, 수 개의 추가적인 단계들을 실행하도록 추가로 준비된다. 이들 동작들은 슬레이브 클록(104)이 자신과 클록 모듈(100) 사이의 업스트림 링크 지연을 결정하도록 허용한다.
도 1을 참조하면, 슬레이브 클록(104)은 지연 요청 메시지(Delay_Req)를 생성하도록 준비된다. 이후 슬레이브(104)는 Delay_Req 메시지를 클록 모듈(100)의 마스터 포트(102)로 보낸다. 클록 모듈(100)의 마스터 포트(102)에서 Delay_Req 메시지의 수신시, 클록 모듈(100)은 타임스탬프(t3')를 생성하고, 이에 의해 타임스탬프(t3')는 Delay_Req 메시지가 수신된 로컬 시간의 표시가 된다.
클록 모듈(100)은 이후 Delay_Req 메시지를 내부 패킷(Service_Delay_Req)으로 캡슐화하는데, 클록 모듈(100)은 내부 패킷을 슬레이브 포트(101)로 보낸다. Service_Delay_Req 패킷은 타임스탬프(t3')와 내부 관련 콘텍스트 구조뿐만 아니라 Delay_Req 메시지를 포함한다. 상술한 바와 같이, 내부 관련 콘텍스트 구조는 클록 모듈(100)을 가로지르는 타이밍 정보 흐름에 관련된 계산된 지연 및 다른 상관 정보의 수집을 허용한다.
상술한 1-방향 모드에 대한 경우에와 같이, 도 1의 실시예를 참조하여 기술된 2-방향 모드는 내부 데이터 패킷(Service_Delay_Req)의 생성을 대비한다. 그러나, 본 발명은 또한 Service_Delay_Req 메시지에 포함된 정보, 타임스탬프(t3'), 및 마스터 포트(102)로부터의 콘텍스트 정보를 추가 실시예들을 참조하여 아래에 기술된 바와 같이 내부적으로 슬레이브 포트(101)로 송신하도록 준비된 임의의 다른 유형의 내부 신호의 생성을 대비한다.
슬레이브 포트가 내부 Service_Delay_Req 패킷을 수신할 때, 클록 모듈(100)은 Service_Delay_Req 메시지의 상주 시간을 계산한다. 즉, Service_Delay_Req 메시지에 포함된 정보가 내부적으로 마스터 포트(102)로부터 슬레이브 포트(101)로 송신되는데 요구되는 시간을 계산한다. 도 1을 참조하면, 이 시간은 t3-t3'로 주어지는데, 여기에서 t3'는 Delay_Req 메시지가 링크(106)을 통해 마스터 포트(102)에 도달하는 시간을 나타내고, t3은 내부 Service_Delay_Req 패킷이 슬레이브 포트(101)에 도달하는 시간을 나타낸다. 상주 시간(t3-t3')은 내부 콘텍스트 정보 구조 내에서 다른 관련 정보(예, 메시지 시퀀스 번호)와 함께 국부적으로 기억된다. 슬레이브 포트(101)에서, 새로운 Delay_Req 메시지가 생성되어 그랜드마스터 클록(103)에 보내진다.
새로운 Delay_Req 메시지가 그랜드마스터 클록(103)에서 수신될 때, 그랜드마스터는 타임스탬프(t4)를 생성하고, 타임스탬프(t4)는 클록 모듈(100)의 슬레이브 포트(101)에 보내는 PTP Delay_Resp(t4) 메시지에 포함된다.
슬레이브 포트(101)에서 Delay_Resp(t4) 메시지의 도달시, 클록 모듈(100)은 Delay_Resp(t4) 메시지를 내부 패킷(Service_Delay_Resp)으로 캡슐화한다. Service_Delay_Resp 패킷은 Delay_Resp(t4) 메시지를 포함하고, 내부적으로 마스터 포트(102)에 보내진다.
마스터 포트(102)가 내부 Service_Delay_Resp 패킷을 수신할 때, 클록 모듈(100)은 t4, t3-t3' 및 δ4를 이용하여 새로운 타임스탬프(T4)를 계산하는데, t3 - t3'는 내부 콘텍스트 구조 내에 이전에 기억된다. 도 1에 도시된 바와 같이, 새로운 타임스탬프(T4)는 t4 - (t3 - t3') - δ4와 동일할 것인데, 여기에서 T4은 그랜드마스터 클록(103)의 로컬 시간을 나타내고, t3'는 Delay_Resp 메시지가 마스터 포트(102)에 도달하는 시간을 나타내고, t3은 Service_Delay_Resp 패킷이 슬레이브 포트(101)에 도달하는 시간을 나타내고, δ4는 그랜드마스터 클록(103)에 도달하기 위하여 링크(105)를 통해 전파하는 Delay_Resp 메시지와 관련된 송신 지연을 나타낸다. 이러한 새로운 타임스탬프(T4)를 사용하여, 클록 모듈(100)은 링크(106)를 통해 슬레이브 포트(104)에 송신하는 새로운 Delay_Resp(T4) 메시지를 생성한다. 슬레이브 클록(104)는 이후 링크(106)에 의해 야기된 양방향 지연들을 추정하기 위하여 4개의 타임스탬프들(T1, T2, T3 및 T4)을 사용한다.
도 2를 참조하여, 본 발명의 제 2 실시예가 이제 기술될 것이다. 본 출원인은, 본 발명을 2-방향 모드로 사용함으로써, 그랜드마스터(103)와의 Delay_Req/Delay_Resp 메시지 교환들의 레이트가 다운스트림의 슬레이브 클록(104)의 수와 비례하는 것을 인식하였다. 본 발명이 그랜드마스터 클록(103)에서 이러한 메시지들의 혼잡을 회피하는 것을 허용하기 위하여, 2-방향 모드 단계들(단일 슬레이브(104)와의 Delay_Req/Delay_Resp 교환을 포함)의 완전한 조합을 수행하고, 교환시 생성된 정보의 일부를 사용하여 다른 슬레이브들을 위한 각 "T4" 타임스탬프를 유도하는 것이 제안된다. 본 실시예의 동작의 원리들은 도 2에 표시된다.
Tn4 타임스탬프(슬레이브 클록 번호 n에 관련된 "T4" 타임스탬프)는, 단순화를 위해 응답 시간(Delay_Req의 수신 및 관련된 Delay_Resp의 송신 사이의 시간)이 일정하다고 간주하여, Tn4 = T14 + (tn'-t3')로서 T14(슬레이브 클록 번호 1에 관련된 "T4" 타임스탬프)로부터 유도된다. 그렇지 않을 경우 δ가 측정되어, Tn4 계산 내에 고려되어야 한다. 따라서, Tn4 = t4 - (t3-t'3) - δ4 + (tn' - t'3) = t4 - (t3 - tn') - δ4, 여기에서 tn'는 슬레이브 클록 n(슬레이브 n에.대한 것이지만, t3'와 등가)으로부터 Delay_Req 메시지의 수신시 하이브리드 클록 모듈(100)에 의해 포착된 타임스탬프이다. 따라서, 본 실시예를 사용함으로써, 그랜드마스터(103)에서 Delay_Req 및 Delay_Resp 메시지의 혼잡을 회피하는 것이 가능하다.
도 3은 본 발명의 다른 실시예를 도시한다. 도 3의 실시예는 한 가지 중요한 차이점을 갖지만, 위의 실시예들과 매우 유사하다. 위의 실시예들과 유사하게, 클록 모듈(300) 내부에 타이밍 정보를 운반하는 내부 신호가 패킷-기반 신호로서 구현된다. 그러나, 이러한 실시예에 대한 차이점은, 클록 모듈(300)이 네트워크 경계에 도시된 노드들(Node 1 및 Node N)을 포함하는 복수의 네트워크 노드들을 포함한다는 점이다. 따라서, 내부 패킷-기반 정보는 이제 Node 1의 슬레이브 포트로부터 터널(306)(예, IPSec 터널)을 통해 네트워크(305)를 가로질러 Node N(302)의 마스터 포트(304)에 도달한다. 도 3의 도면으로부터 알 수 있는 바와 같이, 본 실시예의 데이터 흐름도는 제 1 실시예의 것과 매우 유사하고, 간결함을 위해 여기에서 반복되지 않을 것이다. 실시예의 패킷-기반 신호들에 대한 한 가지 중요한 차이점은 도 3에 도시된 바와 같이, Service_Sync 패킷 내에서 고객 ID 파라미터(customer_ctx)의 존재이다. 이러한 customer_ctx 파라미터는 운송 터널이 상이한 고객 타이밍 흐름들 사이에서 공유될 때 유용하다.
본 실시예에서, "분배된" 또는 "네트워크" 클록 모듈(300)은 각 고객의 시간 기준을 회복할 필요 없이 자신을 가로질러 고객 타이밍 흐름을 운송한다. 따라서, 모듈(300) 도메인 내의 각 네트워크 노드 상에서 추가적인 회복 블록들(예, 수 개의 위상 동기 루프들)을 구현할 필요가 없다. 결과적으로, 클록 모듈(300)의 제안된 구조는 중요한 수의 상이한 고객들(도메인을 가로질러 운송될 독립적인 서비스 시간(하루중의 시간)을 각각이 갖는)에 대처할 수 있다. 이러한 방법의 정확도는 운송 네트워크 운영자(TNO)와 관련된 고객들 사이의 주파수 옵셋에 의존한다.
도 4는 본 발명에 따른 다른 실시예를 나타낸다. 도 4는 본 발명의 일 실시예에 따른 클록 모듈(400)을 도시한다. 클록 모듈(400)은 다수의 네트워크 인터페이스 카드들(401, 402)로 구성된 단일 네트워크 노드 상에서 구현되는 PTP 특징들로 이루어진다. 제 1 실시예와 유사하게, 클록 모듈(400)은 Card i 상의 물리적인 포트와 관련된 적어도 하나의 PTP 슬레이브 포트(404)를 포함한다. 슬레이브 포트(404)는 링크(407)를 통해 그랜드마스터 클록(408)에 연결된다. 클록 모듈(400)은 또한 Card j 상의 물리적인 포트와 관련된 적어도 하나의 PTP 마스터 포트(403)를 포함한다. 마스터 포트(403)는 링크(405)를 통해 슬레이브 클록(409)에 연결된다.
기능적인 동작들은 Service_Sync 내부 패킷을 의미하는 내부 정보 교환이 이제 내부 물리 신호(PHY_DL(t1))로 대체된 것을 제외하고 제 1 실시예와 유사하다. 물리 신호(PHY_DL(t1))는 PTP 슬레이브 포트(404)와 PTP 마스터 포트(403) 사이의 전파 지연(Δ2)을 갖는다. 이러한 지연이 물리적인 전파 지연이기 때문에, 이러한 지연은 타깃화된 시간 정확도에 대해 시간을 통해 일정한 것으로 고려될 수 있다. 따라서, 이것은 한 번 측정될 수 있고(예, 실행중인 클록 모듈(400)에서 측정되거나 또는 그 구상/설계 도중에 교정/처리될 수 있고), 클록 모듈(400)의 전체 동작 기간 도중에 사용될 수 있다. 따라서, Δ2는 클록 모듈(400)을 지원하는 네트워크 노드 내의 모든 카드들에 대해 알려진 값이다.
Sync(t1) 메시지를 수신하자마자, PTP 슬레이브 포트는 PHY_DL(t1) 물리 신호를 PTP 마스터 포트를 향해 보낸다. PHY_DL(t1) 신호는 t1을 포함하는 내부 물리 신호이다. 즉, t1 타임스탬프는 PHY_DL(t1) 신호 내에 삽입 또는 인코딩된다. 마스터 포트(403)가 내부 신호(PHY_DL(t1))를 수신할 때, 곧 바로 슬레이브 클록을 향해 PHY_DL(t1) 신호의 검출시의 Sync(T1) 메시지를 보낸다. 이러한 검출을 위하여, PHY_DL(t1) 신호는 자신이 주어진 PTP 슬레이브 포트(404)(다른 포트가 아닌)로부터 오는 것을 마스터 포트(403)가 인식하도록 허용하는 일부 특정 물리 패턴을 삽입해야 하고, 또한 시퀀스 번호가 또한 인코딩될 수 있다. 내부 물리 신호(PHY_DL(t1))는 t1 및 관련된 콘텍스트의 통신을 허용한다. 마스터 포트(403)에 의한 이러한 내부 신호(PHY_DL(t1))의 수신시, 마스터 포트(403)는 t1, Δ1 및 Δ2에 기초하여 타임스탬프(T1)을 계산한다, T1 = t1 + Δ1 + Δ2. T1 타임스탬프를 슬레이브 클록에 전달하기 위하여 새로운 PTP Sync(T1) 메시지를 또한 생성한다. T1은 슬레이브 클록(409)이 자신의 클록을 그랜드마스터 시간 기준에 동기화시키는 것을 허용한다.
도 5는 본 발명에 따른 다른 실시예를 나타낸다. 도 5는 본 발명의 일 실시예에 따른 클록 모듈(500)을 도시한다. 클록 모듈(500)은 적어도 두 개의 노드들(501 및 502)을 포함한다. 노드(501)는 슬레이브 포트(504)를 포함하고, 노드(502)는 마스터 포트(503)를 포함한다. 노드(501)와 노드(502)는 네트워크(505)를 통해 연결된다. 인식되는 바와 같이, 클록 모듈(500)은 수 개의 다른 포트들을 포함할 수 있고, 이들 각각은 슬레이브 포트 또는 마스터 포트 또는 수동 포트이다. 클록 모듈(500)의 노드(501)의 슬레이브 포트(504)는 링크(507)를 통해 그랜드마스터 클록(508)에 연결된다. 다른 예들에 있어서, 슬레이브 포트(504)는 다른 클록 모듈의 마스터 포트에 연결될 수 있다. 본 발명에 따라, 네트워크 내에서 마스터 및 슬레이브 포트들/노드들의 배열은, 예컨대 1588V2 디폴트 최상의 마스터 클록 알고리즘(BMCA)와 같은 임의의 알려진 방법을 사용하여 구성될 수 있다.
도 5를 참조하여, 클록 모듈(500)의 동작이 이제 기술될 것이다. 다음 단계들에서 단일 방향의 지연들(Δ1 및 δ4)이 알려져 있다고 간주된다. 그러나, 위에서 언급한 바와 같이, 이들 단일 방향의 지연들이 알려지지 않은 경우 이들을 결정하기 위한 다양한 알려진 방법들이 존재한다.
도 5에 있어서, 타임스탬프들은 원들로 표시되고, 동기화 신호들은 화살표들로 표시된다. PTP 동기 메시지(Sync(t1))는 그랜드마스터 클록(508)에 의해 먼저 생성된다. Sync(t1) 메시지는 타임스탬프(t1)를 포함한다. 타임스탬프(t1)는 그랜드마스터 클록(508)의 로컬 시간의 표현이고, 그랜드마스터 클록(508)에 의해 생성된다. 도 5에서 알 수 있는 바와 같이, 클록 모듈(500)의 노드(501)의 슬레이브 포트(504)에 도달하기 위하여 링크(507)를 통해 전파하는 Sync(t1) 메시지와 관련된 송신 지연(Δ1)이 존재한다. 위에서 언급한 바와 같이, 본 발명을 기술하기 위하여, 지연(Δ1)의 측정은 이미 수행되었다고 간주된다.
슬레이브 포트(504)에서 Sync(t1) 메시지의 도달시, 클록 모듈(500)은 그랜드마스터 클록(508)(또는 인접하는 마스터 클록)으로부터 Sync(t1) 메시지를 수신할 때, 타임스탬프(t2)를 생성하고, 노드 내의 PHY-DL1 신호를 보낸다. 이 신호의 목적지는 클록 모듈(500)의 마스터 포트(즉, 노드(502)의 마스터 포트(503))를 향한 경로 상에서 노드(501)의 출력 포트 (미도시)이다. 노드(501)의 출력 포트는 이후 PHY-DL1 신호를 수신할 때 노드 사이의 PHY-DL2 신호를 보낸다. 노드 내부 및 노드 사이의 신호들의 수신, 생성 및 송신의 이러한 시퀀스는 네트워크(505) 내에서 매 홉을 위하여 재생성된다. 이전 실시예에서와 같이, 물리 신호(PHY-DL1)는 PTP 슬레이브 포트(504)에서 노드(501)의 PTP 마스터 포트(미도시) 사이의 전파 지연(Δ2)을 갖는다. 유사하게, PHY-DL2는 노드(501)의 PTP 마스터 포트(미도시)와 노드(502)의 PTP 슬레이브 포트(미도시) 사이의 전파 지연(Δ3)을 갖는다. 최종적으로, PHY-DL3은 노드(502)의 PTP 슬레이브 포트(미도시)와 노드(502)의 PTP 마스터 포트(503) 사이의 전파 지연(Δ4)을 갖는다.
이들 지연들은 물리적인 지연이기 때문에, 타깃화된 시간 정확도에 대해 시간을 통해 일정한 것으로 간주될 수 있다. 따라서, 이들은 한 반 측정될 수 있고, 클록 모듈(500)의 전체 동작 기간 도중에 사용될 수 있다. 따라서, Δ2, Δ3, Δ4는 클록 모듈(500)을 지원하는 네트워크 노드 내의 모든 카드들에 대해 알려진 값들이다. 만약 다음 신호(예, PHY-DL2)의 송신이 이전 신호(예, PHY-DL1)의 수신에 곧 바로 뒤따르지 않는다면, 2개 이벤트들 사이의 경과된 시간은 동작 점(예, 노드(501)의 출력 포트)에 의해 측정되어, 마스터 포트(503)에 전달될 수 있다.
신호(예, PHY-DL3)가 마스터 포트(503)에서 수신될 때, 클록 모듈(500)은 타임스탬프(T'1)를 추정한 새로운 동기 메시지(Sync(T'1))을 생성한다.
본 실시예에 있어서, 상이한 PHY-DL 신호들은 t1 정보를 전달하지 않기 때문에, t1 정보는 슬레이브 포트(504)에 의한 패킷-기반 방법(예, 추적 메시지)를 통해 클록 모듈(500)의 마스터 포트(503)로 전달된다. 이러한 내부 메시지는 운송되는 정보 크기에 관한 더 많은 유연성(즉, 물리적인 신호에 의해 운송되는 정보 비트들의 수는 제한되는 반면, PTP 타임스탬프들은 10 바이트들까지 점유할 수 있다)을 위해 패킷 프로토콜을 사용하여 t1 및 관련 콘텍스트(이 콘텍스트는 제 1 실시예에 관해 유사한 역할을 갖는다)를 전달하는 것을 허용한다. 새로운 타임스탬프(T1)는 이후 t1에 기초하여, 그리고 클록 모듈(500)의 상주 시간(즉, Δ2, Δ3, Δ4) + 송신 지연(Δ1)을 포함하여 유도될 수 있다. 최종적으로, T1은 클록 모듈(500)에 의해 추적 메시지를 통해 슬레이브 클록(509)으로 전달되고, 이에 의해 2-단계 모드의 제 2 단계를 완성한다. 도 5의 데이터 흐름도로부터 알 수 있는 바와 같이, 지연 요청 절차는, PHY-DL1, PHY-DL2 및 PHY-DL3을 참조하여 위에서 기술한 바와 같이, 내부 타임스탬프들 대신에 물리 신호(PHY-UL)의 병합을 갖지만, 본 발명의 제 2 실시예의 것과 유사할 것이다.
당업자는 위에서 기술한 다양한 방법들의 실시예들이 프로그램된 컴퓨터에 의해 수행될 수 있음을 인식할 것이다. 여기에서, 일부 실시예들은 또한 프로그램 저장 디바이스들, 예컨대 기계 또는 컴퓨터 판독 가능하며, 기계가 실행 가능한 또는 컴퓨터가 실행 가능한 명령들의 프로그램들을 엔코딩하는 디지털 저장 매체를 포함하도록 의도되며, 이러한 명령들은 상기 상술한 방법들의 단계들의 일부 또는 모두를 수행한다. 프로그램 저장 디바이스들은 예컨대 디지털 메모리들, 자기 디스크들 및 자기 테이프들과 같은 자기 저장 매체, 하드 드라이브들, 또는 광학적으로 판독가능한 디지털 데이터 저장 매체가 될 수 있다. 실시예들은 또한 상술한 방법들의 상기 단계들을 수행하도록 프로그램된 컴퓨터들을 포함하도록 의도된다.
설명 및 도면들은 단지 본 발명의 원리들을 설명한다. 따라서, 당업자들은 비록 여기에 명확하게 설명되거나 또는 도시되지 않았지만, 본 발명의 원리들을 구현하며 그 사상 및 범위 내에 포함되는 다양한 장치들을 안출할 수 있을 것임이 이해될 것이다. 더욱이, 본 명세서에 나열된 모든 예들은 원칙적으로 단지 교육적인 목적들을 위해 본 기술을 발전시키기 위해 본 발명자(들)에 의해 기여된 개념들 및 본 발명의 원리들을 이해하는데 판독자를 돕도록 명확하게 의도되며 이러한 구체적으로 열거된 예들 및 조건들에 제한되지 않는 것으로서 해석되어야 한다. 게다가, 본 발명의 원리들, 양상들 및 실시예들, 뿐만 아니라 그 특정 예들을 나열한 본 명세서에서의 모든 서술들은 그 등가물들을 포함하도록 의도된다.
'프로세서들'로서 라벨링된 임의의 기능 블록들을 포함한 도면들에 도시된 다양한 요소들의 기능들은 전용 하드웨어뿐만 아니라 적절한 소프트웨어와 연관되어 소프트웨어를 실행할 수 있는 하드웨어의 사용을 통해 제공될 수 있다. 프로세서에 의해 제공될 때, 상기 기능들은 단일 전용 프로세서에 의해, 단일 공유 프로세서에 의해, 또는 그 일부가 공유될 수 있는 복수의 개별 프로세서들에 의해 제공될 수 있다. 게다가, 상기 용어 '프로세서' 또는 '제어기'의 명시적인 사용은 소프트웨어를 실행할 수 있는 하드웨어를 배타적으로 나타내도록 해석되지 않아야 하며, 제한되지 않고 디지털 신호 프로세서(DSP) 하드웨어, 네트워크 프로세서, 주문형 집적 회로(ASIC), 필드 프로그램가능한 게이트 어레이(FPGA), 소프트웨어를 저장하기 위한 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 및 비 휘발성 저장장치를 암시적으로 포함할 수 있다. 종래의 및/또는 맞춤형의 다른 하드웨어가 또한 포함될 수 있다. 유사하게는, 도면들에 도시된 임의의 스위치들은 단지 개념적이다. 그것들의 기능은 프로그램 로직의 동작을 통해, 전용 로직을 통해, 프로그램 제어 및 전용 로직의 상호작용, 또는 심지어 수동으로 실행될 수 있으며, 특정 기술은 문맥으로부터 보다 구체적으로 이해되는 바와 같이 구현자에 의해 선택가능하다.
당업자라면, 본 명세서의 임의의 블록도들이 본 발명의 원리들을 구현하는 예시적인 회로의 개념적인 도면을 나타냄을 인식할 것이다. 유사하게, 임의의 흐름 차트들, 흐름도들, 상태 천이도들, 유사 코드, 등은 컴퓨터 판독 가능한 매체 내에서 실질적으로 표현될 수 있고, 컴퓨터 또는 프로세서가 명시적으로 도시되었는 지에 관계없이 컴퓨터 또는 프로세서에 의해 실행될 수 있는 다양한 프로세스들을 유사하게 나타낸다는 것을 인식할 것이다.

Claims (15)

  1. 슬레이브 포트(101; 303; 404; 504), 마스터 포트(102; 304; 403; 503) 및 로컬 클록을 포함하는 클록 모듈(100; 300; 400; 500)을 사용하여 시간 기준을 패킷-교환 네트워크 내의 적어도 하나의 클록에 분배하는 방법으로서,
    상기 슬레이브 포트(101; 303; 404; 504)에서, 제 1 마스터 클록 타임스탬프(t1)를 포함하고 상기 클록 모듈(100; 300; 400; 500)로 향하는 제 1 동기화 패킷(Sync(t1))을 수신하는 단계;
    상기 제 1 마스터 클록 타임스탬프(t1)를 포함하는 적어도 하나의 내부 신호(Service_Sync)를 생성하는 단계;
    상기 적어도 하나의 내부 신호(Service_Sync)를 상기 마스터 포트(102; 304; 403; 503)로 송신하는 단계;
    상기 마스터 포트(102; 304; 403; 503)에서 상기 적어도 하나의 내부 신호(Service_Sync)를 수신하는 단계;
    상기 클록 모듈(100; 300; 400; 500)을 통한 상기 신호(Service_Sync)의 내부 전파 시간을 결정하는 단계;
    상기 마스터 포트(102; 304; 403; 503)에서 상기 적어도 하나의 내부 신호(Service_Sync)를 통해 수신된 상기 제 1 마스터 클록 타임스탬프(t1)와 상기 결정된 내부 전파 시간의 합에 기초하여, 제 2 마스터 클록 타임스탬프(T1)를 계산하는 단계;
    상기 마스터 포트(102; 304; 403; 503)에서, 상기 계산된 제 2 마스터 클록 타임스탬프(T1)를 포함하는 제 2 동기화 패킷(Sync(T1))을 생성하는 단계; 및
    상기 제 2 동기화 패킷(Sync(T1))을 상기 패킷-교환 네트워크 내의 적어도 하나의 다른 클록(104; 409; 509)에 보내는 단계;를
    포함하는 시간 기준을 패킷-교환 네트워크 내의 적어도 하나의 클록에 분배하는 방법.
  2. 제 1항에 있어서,
    상기 클록 모듈(100; 300; 400; 500)을 통한 상기 신호(Service_Sync)의 내부 전파 시간을 결정하는 단계는, 상기 신호(Service_Sync)의 내부 전파 시간의 미리 결정된 값을 선택하는 단계를 포함하는, 시간 기준을 패킷-교환 네트워크 내의 적어도 하나의 클록에 분배하는 방법.
  3. 제 2항에 있어서,
    상기 적어도 하나의 내부 신호(Service_Sync)를 생성하는 단계는, 상기 제 1 마스터 클록 타임스탬프(t1)가 인코딩되는 실시간 신호를 생성하는 단계를 포함하는, 시간 기준을 패킷-교환 네트워크 내의 적어도 하나의 클록에 분배하는 방법.
  4. 제 2항에 있어서,
    상기 적어도 하나의 내부 신호(Service_Sync)를 생성하는 단계는 또한, 상기 제 1 마스터 클록 타임스탬프(t1)를 포함하는 추적 패킷을 생성하는 단계를 포함하는, 시간 기준을 패킷-교환 네트워크 내의 적어도 하나의 클록에 분배하는 방법.
  5. 제 1항에 있어서,
    상기 슬레이브 포트(101; 303; 404; 504)에 의해 상기 제 1 동기화 패킷(Sync(t1))이 수신되는 상기 로컬 클록의 제 1 로컬 시간(t2)을 기록하는 단계; 및
    상기 마스터 포트(102; 304; 403; 503)에 의해 상기 내부 신호(Service_Sync)가 수신되는 상기 로컬 클록의 제 2 로컬 시간(t2')을 기록하는 단계;를 더 포함하고,
    상기 클록 모듈(100; 300; 400; 500)을 통한 상기 신호(Service_Sync)의 내부 전파 시간을 결정하는 단계는 상기 제 2 로컬 시간(t2')으로부터 상기 제 1 로컬 시간(t2)을 감산하는 단계를 포함하는, 시간 기준을 패킷-교환 네트워크 내의 적어도 하나의 클록에 분배하는 방법.
  6. 제 1항에 있어서,
    상기 적어도 하나의 내부 신호(Service_Sync)를 생성하는 단계는, 상기 제 1 마스터 클록 타임스탬프(t1)를 포함하는 패킷을 생성하는 단계를 포함하는, 시간 기준을 패킷-교환 네트워크 내의 적어도 하나의 클록에 분배하는 방법.
  7. 시간 기준을 패킷-교환 네트워크 내의 적어도 하나의 클록에 분배하기 위한 클록 모듈(100; 300; 400; 500)로서,
    로컬 클록;
    제 1 마스터 클록 타임스탬프(t1)를 포함하고 상기 클록 모듈(100; 300; 400; 500)로 향하는 제 1 동기화 패킷(Sync(t1))을 수신하도록 준비된 슬레이브 포트(101; 303; 404; 504);
    상기 제 1 마스터 클록 타임스탬프(t1)를 포함하는 적어도 하나의 내부 신호(Service_Sync)를 생성하도록 준비된 내부 신호 생성 수단;
    상기 적어도 하나의 내부 신호(Service_Sync)를 수신하도록 준비된 마스터 포트(102; 304; 403; 503);
    상기 적어도 하나의 내부 신호(Service_Sync)를 내부적으로 상기 슬레이브 포트(101; 303; 404; 504)로부터 상기 마스터 포트(102; 304; 403; 503)로 송신하도록 준비된 내부 신호 송신 수단;
    상기 클록 모듈(100; 300; 400; 500)을 통한 상기 신호(Service_Sync)의 내부 전파 시간을 결정하도록 준비된 내부 전파 시간 결정 수단;
    상기 마스터 포트(102; 304; 403; 503)에서 상기 적어도 하나의 내부 신호(Service_Sync)를 통해 수신된 상기 제 1 마스터 클록 타임스탬프(t1)와 상기 결정된 내부 전파 시간의 합에 기초하여, 제 2 마스터 클록 타임스탬프(T1)를 계산하도록 준비된 계산 수단;
    상기 마스터 포트(102; 304; 403; 503)에서, 상기 계산된 제 2 마스터 클록 타임스탬프(T1)를 포함하는 제 2 동기화 패킷(Sync(T1))을 생성하도록 준비된 동기화 패킷 생성 수단; 및
    상기 제 2 동기화 패킷(Sync(T1))을 상기 패킷-교환 네트워크 내의 적어도 하나의 다른 클록(104; 409; 509)에 송신하도록 준비된 동기화 패킷 송신 수단;를
    포함하는 클록 모듈.
  8. 제 7항에 있어서,
    상기 내부 전파 시간을 결정하는 수단은, 상기 신호(Service_Sync)의 내부 전파 시간의 미리 결정된 값을 선택하도록 준비된 수단을 포함하는, 클록 모듈.
  9. 제 8항에 있어서,
    상기 내부 신호 생성 수단은, 상기 제 1 마스터 클록 타임스탬프(t1)가 인코딩되는 실시간 신호를 생성하기 위한 수단을 포함하는, 클록 모듈.
  10. 제 8항에 있어서,
    상기 내부 신호 생성 수단은, 상기 제 1 마스터 클록 타임스탬프(t1)를 포함하는 추적 패킷을 생성하기 위한 수단을 더 포함하는, 클록 모듈.
  11. 제 7항에 있어서,
    상기 슬레이브 포트(101; 303; 404; 504)에 의해 상기 제 1 동기화 패킷(Sync(t1))이 수신되는 상기 로컬 클록의 제 1 로컬 시간(t2)을 기록하도록 준비된 기록 수단; 및
    상기 마스터 포트(102; 304; 403; 503)에 의해 상기 내부 신호(Service_Sync)가 수신되는 상기 로컬 클록의 제 2 로컬 시간(t2')을 기록하도록 준비된 기록 수단;을 더 포함하고,
    상기 내부 전파 시간 결정 수단은, 상기 제 2 로컬 시간(t2')으로부터 상기 제 1 로컬 시간(t2)을 감산함으로써 상기 신호(Service_Sync)의 내부 전파 시간을 결정하도록 준비되는, 클록 모듈.
  12. 제 11항에 있어서,
    상기 내부 신호 생성 수단은, 상기 제 1 마스터 클록 타임스탬프(t1)를 포함하는 패킷(Service_Sync)을 생성하도록 준비되는, 클록 모듈.
  13. 제 7항 내지 제 12항 중 어느 한 항에 있어서,
    상기 패킷-교환 네트워크 내의 상기 적어도 하나의 다른 클록들 중 적어도 하나로부터 지연 요청 메시지를 수신하고, 상기 내부 전파 시간을 사용하여 상기 패킷-교환 네트워크 내의 상기 적어도 하나의 다른 클록들 중 적어도 하나에 지연 응답을 송신하도록 추가로 준비되고, 상기 지연 응답은 상기 클록 모듈(100; 300; 400; 500)과 상기 패킷-교환 네트워크 내의 상기 적어도 하나의 다른 클록들 중 상기 적어도 하나 사이에서 송신 지연을 나타내는, 클록 모듈.
  14. 제 7항 내지 제 12항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 동기화 패킷은 IEEE 1588V2 패킷들인, 클록 모듈.
  15. 컴퓨터 판독 가능한 저장매체로서,
    제 1항 내지 제 6항 중 어느 한 항의 방법을 수행하기 위한 컴퓨터 판독 가능한 명령들을 포함하는 컴퓨터 프로그램을 저장한, 컴퓨터 판독 가능한 저장매체.
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