KR101504239B1 - 고효율 광전소자 및 그 제조방법 - Google Patents

고효율 광전소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 광전소자 및 그 제조방법에 관한 것으로, 본 발명의 광전소자는 반도체 기판, 상기 반도체 기판의 일면에 형성되고, 특정 주기를 가지는 상호 분리된 투명 전도체 패턴, 상기 투명 전도체 패턴 상에 형성되고, 도전성 물질을 포함하는 제1 전극 및 상기 반도체 기판의 타면에 형성되고, 도전성 물질을 포함하는 제2 전극을 포함한다.

Description

고효율 광전소자 및 그 제조방법{High Efficiency Photoelectric Element and Method for Preparing the Same}
본 발명은 고효율 광전소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 광효율 및 전기적 특성이 우수한 광전소자 및 그 제조방법에 관한 것이다.
최근 환경문제와 에너지 고갈에 대한 관심이 높이지면서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없으며 에너지 효율이 높은 대체 에너지로서의 태양에너지에 대한 관심이 높아지고 있다.
태양에너지는 태양열을 이용하여 터빈을 회전시키는데 필요한 증기를 발생시키는 태양열전지와 반도체의 성질을 이용하여 태양빛을 전기에너지로 변환시키는 태양 광 전지로 나눌 수 있다.
태양 광 전지를 구성하기 위해서는 빛을 전기로 변환하기 위한 광전소자가 필수적이다. 광전소자의 일종인 광 다이오드(photodiode)는 Si 또는 GaAsP 등의 단결정을 사용하며, p-n접합 또는 pin접합을 이용한다. p, n영역에 고유 반도체(Intrinsic semiconductor) 영역을 끼워 넣은 접합구조인 pin형 광 다이오드는 외부 전류에 의해 역바이어스를 걸어 더욱 빠르게 작동할 수 있기에 p-n접합에 비해 선호된다.
상기 광 다이오드는 입사되는 태양광을 전기 에너지로 변환시키는 변환효율(efficiency)을 높이는 것이 매우 중요하다. 따라서, 그 구조와 재질에 대한 연구가 지속적으로 진행되고 있다.
본 발명이 해결하고자 하는 과제는 상기와 같은 문제점들을 극복하고 변환효율이 개선된 광전소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기와 같은 문제점을 극복하고 변환효율이 개선된 광전소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 광전소자는 반도체 기판 및 상기 반도체 기판의 일면에 형성되고, 특정 주기를 가지는 상호 분리된 투명 전도체 패턴, 상기 투명 전도체 패턴 상에 형성되고, 도전성 물질을 포함하는 제1 전극 및 상기 반도체 기판의 타면에 형성되고, 도전성 물질을 포함하는 제2 전극을 포함한다.
반도체 기판의 일면에 특정 주기로 반복되는 더미 패턴을 형성하는 단계, 상기 더미 패턴 사이에 투명 전도체 패턴을 형성하는 단계, 상기 더미 패턴을 제거하는 단계 및 상기 투명 전도체 패턴 상에 제1 전극을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 본 발명의 실시예들에 따른 광전소자는 특정 주기의 투명 전도체 패턴의 점접합에 의해 광 감응도를 높일 수 있고, 감응 시간도 줄일 수 있다.
또한, 본 발명의 광전소자의 제조방법은 부가적인 도핑 공정이 없는 이종접합(heterojunction) 구조를 가짐으로써, 공정의 비용을 줄일 수 있고, 공정의 용이성을 높일 수 있다.
또한, 본 발명의 광전소자는 투명전극의 나노 구조상의 특성상 전기적 성능이 개선될 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예에 따른 광전소자의 개념도이다.
도 2는 본 발명의 실시예 1에 따른 투명 전도체 패턴을 현미경으로 관측한 평면 이미지이다.
도 3은 본 발명의 실시예 1에 따른 투명 전도체 패턴을 현미경으로 관측한 측면 이미지이다.
도 4a 및 도 4b는 비교예 1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 전자흐름도이다.
도 5는 비교예 1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 전류밀도 그래프이다.
도 6a는 비교예 1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 내부양자효율(Internal Quantum Efficiency, IQE) 값을 나타낸 그래프이다.
도 6b는 비교예 1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 반사도(reflectance) 값을 나타낸 그래프이다.
도 7은 비교예1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 감응도(On/off ratio) 값을 나타낸 그래프이다.
도 8은 본 발명의 실시예 1에 따른 광전소자의 제조방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 실시예 1에 따른 광전소자의 제조방법을 설명하기 위한 단계를 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 3을 참조하여, 본 발명의 실시예 1에 따른 광전소자를 설명한다.
도 1은 본 발명의 실시예에 따른 광전소자의 개념도이고, 도 2는 본 발명의 실시예 1에 따른 투명 전도체 패턴을 현미경으로 관측한 평면 이미지이다. 도 3은 본 발명의 실시예 1에 따른 투명 전도체 패턴을 현미경으로 관측한 측면 이미지이다.
도 1 내지 도 3을 참고하면, 본 발명의 일 실시예에 따른 광전소자(1)는 반도체 기판(100), 투명 전도체 패턴(200), 제1 전극(300) 및 제2 전극(400)을 포함한다.
구체적으로, 반도체 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판 등의 단일 반도체 기판일 수도 있고, 갈륨비소(GaAs)기판과 같이 화합물 반도체 기판일 수도 있다.
반도체 기판(100)의 높이는 재결합 손실을 최소화하기 위해서는 얇은 것이 유리할 수 있다. 다만, 반도체 기판(100)의 두께가 너무 얇으면 제조 공정상의 어려움이 있고, 빛의 흡수가 완전히 이루어지지 않는 단점이 있다. 반도체 기판(100)의 적절한 두께는 반도체 물질마다 차이가 있지만, 실리콘의 경우 70 um 내지 300 um 정도가 바람직할 수 있다.
투명 전도체 패턴(200)은 반도체 기판(100)의 일면에 형성될 수 있다. 투명 전도체 패턴(200)은 특정 주기를 가지는 패턴일 수 있다. 투명 전도체 패턴(200)은 특정 주기 마다 상호 분리된(isolated) 패턴을 가질 수 있다. 즉, 투명 전도체 패턴(200)은 복수의 아일랜드(island) 형태로 반도체 기판(100) 상에 형성될 수 있다. 이렇게 상호 분리된 패턴은 반도체 기판(100)과 점접합을 할 수 있다. 여기서 "점접합(point contact)" 이란 "평면접합(planar contact)" 과 대응되는 의미로서, 반도체 기판(100)과 투명 전도체 패턴(200)의 접합이 하나의 면이 아닌 복수의 상호 분리된(isolated) 영역에서 이루어짐을 의미한다.
투명 전도체 패턴(200)은 반도체 기판(100)과 다른 물질이므로 반도체 기판(100) 이종접합(heterojunction)을 이룬다. 투명 전도체 패턴(200)은 가시광선을 통과시키는 투명한 재질의 도전체일 수 있다. 예를 들어, 투명 전도체 패턴(200)은 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au, IZO(Indium-zinc-oxide), AZO(Aluminum-zinc-oxide) 또는 ITO(Indium-tin-oxide) 일 수 있다. 단, 이에 제한되는 것은 아니다.
기존의 광 다이오드의 경우, 같은 물질을 도핑하여 PN 또는 PIN접합을 사용하였으나, 본 발명의 광전소자(1)는 이종접합(heterojunction)을 사용하였다. 광 다이오드의 제조시에 도핑 공정을 이용하는 경우, 캐리어의 재결합(recombination)에 의한 손실이 클 수 있다. 그러나, 도핑 공정이 없는 이종접합(heterojunction)의 경우에는 캐리어의 손실률을 줄일 수 있다. 더욱이, ITO 등의 투명 전도체는 전기 전도성이 우수하고, 빛의 투과성도 우수하므로 이종접합 소자로서 빈번하게 사용된다.
상기 투명 전도체 패턴(200)의 형상은 특별히 한정되지는 않지만, 예를 들어, 반원 형태, 타원 형태, 사다리꼴 형태, 피라미드 형태 또는 기둥 형태 등으로 이루어질 수 있다. 단, 빛의 반사도가 감소될 수 있도록, 상기 투명 전도체 패턴(200)의 하부에서 상부로 폭이 점차 줄어드는 반원 형상이 바람직할 수 있다.
상기 투명 전도체 패턴(200)의 수평 단면은 어느 것이든 제한되지 않는다. 예를 들어, 원형 또는 다각형일 수 있고, 상기 다각형은, 삼각형, 사각형, 오각형, 육각형, 칠각형, 팔각형 등을 모두 포함하는 표현이다. 상기 다각형은 각 변의 길이가 동일할 수도 있고 동일하지 않을 수도 있다. 단, 빛의 반사도가 방향에 의존되지 않도록, 원형이 바람직할 수 있다.
상기 투명 전도체 패턴(200)은 특정 주기를 가지는 복수의 패턴이면 그 배열에는 따로 제한이 없지만, 하나의 예에서, 매트릭스 형태로 배열될 수 있다. 이 때, x축 방향 주기와 y축 방향 주기는 동일할 수도 있고, 서로 상이할 수도 있다. 매트릭스 형태로 투명 전도체 패턴(200)이 배열되어 있을 때, 하나의 투명 전도체 패턴(200)에 인접하는 다른 투명 전도체 패턴(200)은 최대 8개까지 가능하다. 예를 들어, x축 방향 및 y축 방향 주기가 동일할 경우, 각 축 방향의 인접 투명 전도체 패턴(200)들 4개는 상기 하나의 투명 전도체 패턴(200)에서 동일한 거리에 위치하고, 축 방향에 대각에 위치한 투명 전도체 패턴(200)들 4개는 상기 하나의 투명 전도체 패턴(200)에서 동일하고, 상기 축방향 인접 투명 전도체 패턴(200)보다 멀리 위치한다.
상기 투명 전도체 패턴(200)의 폭은 특별히 한정되는 것은 아니지만, 예를 들어, 100nm 내지 1000nm 범위일 수 있다. 투명 전도체 패턴(200)의 폭이 100nm 미만인 경우 제조 공정이 어려운 문제가 있어 바람직하지 않다.
또한, 투명 전도체 패턴(200)의 폭이 1000nm 초과인 경우, 광전소자에서 차지하는 면적이 늘어나 투명 전도체 패턴(200)의 광학 이득이 낮아질 수 있어 바람직하지 않다.
한편, 상기 투명 전도체 패턴(200)의 높이는 특별히 한정되는 것은 아니지만, 예를 들어, 100 nm 내지 800 nm 범위일 수 있다. 투명 전도체 패턴(200)의 높이가 100nm 미만인 경우 전기 전도성이 충분하지 않아 캐리어(전자)의 이동을 가이드 하기 어려울 수 있다. 즉, 반도체 기판(100) 상에서 투명 전도체 패턴(200)으로의 전자이동이 어려울 수 있다.
투명 전도체 패턴(200)의 높이가 800nm 초과인 경우, 투명 전도체 패턴(200)의 비저항은 크게 낮아질 수 있다. 다만, 투명 전도체 패턴(200) 상에서 전자의 손실이 클 수 있으므로 바람직하지 않다.
상기 투명 전도체 패턴(200)의 주기(Period)는 상기 투명 전도체 패턴(200)이 반복 형성되는 사이클(cycle)을 의미하는 것으로, 인접하는 투명 전도체 패턴(200)들의 중심축 사이의 거리를 의미한다. 따라서, 상기 투명 전도체 패턴(200)의 주기는 상기 투명 전도체 패턴(200)의 폭 보다 크다.
구체적으로, 투명 전도체 패턴(200)은 각각의 투명 전도체 패턴(200)이 상호 분리되어(isolated) 형성되었으므로, 폭보다 주기가 커야만 한다. 투명 전도체 패턴(200)의 폭이 주기보다 큰 경우, 투명 전도체 패턴(200)이 상호 분리될 수 없기 때문이다.
상기 투명 전도체 패턴(200)의 주기는 특별히 한정되는 것은 아니지만, 상기 투명 전도체 패턴(200)의 폭 대비 1.2배 내지 5배 범위일 수 있다. 투명 전도체 패턴(200)의 주기가 폭 대비 1.2배 미만인 경우 상호 분리된 각각의 패턴이 공정상의 원인으로 접속될 가능성이 있어 광전소자의 신뢰성을 저감시킬 수 있다. 또한, 투명 전도체 패턴(200)의 주기가 폭 대비 5배 초과인 경우, 광전소자의 면적대비 효율이 낮아질 수 있어 바람직하지 않다.
광전소자의 반도체 기판(100) 및 투명 전도체 패턴(200) 내에서 전자들이 비대칭적으로 존재한다. 열적 평형상태에서 투명 전도체 패턴(200)과 반도체 기판(100)의 접합으로 이루어진 다이오드 영역(10) 내에서는 캐리어의 농도 구배에 의한 확산으로 전하의 불균형이 생기고, 이로 인해 전기장(electric field)이 형성된다.
이에, 다이오드 영역(10) 내부로, 다이오드 영역(10)을 이루는 물질의 전도대(conduction band)와 가전자대(valence band) 사이의 에너지 차이인 밴드갭 에너지(band gap energy)보다 큰 에너지를 갖는 빛이 조사되었을 경우, 빛 에너지를 받은 전자들은 가전자대에서 전도대로 여기(excite)되며, 전도대로 여기된 전자들은 자유롭게 이동할 수 있게 된다.
구체적으로, 투명 전도체 패턴(200)은 빛을 투과할 수 있으므로, 반사되지 않은 빛은 반도체 기판(100)에 도달할 수 있다. 도달된 빛에 의해 여기된 전자들은 반도체 기판(100)에서 비저항의 차이에 의해 투명 전도체 패턴(200)으로 쉽게 이동할 수 있다.
예를 들어, 반도체 기판(100)의 재질이 p형 실리콘인 경우 그 비저항은 약 1 내지 10 Ωcm가 될 수 있다. 투명 전도체 패턴(200)은 ITO재질인 경우, 약 9.90ⅹ10-5 Ωcm의 비저항을 가질 수 있고, 이는 상기 p형 실리콘의 비저항 보다 매우 작은 값이다.
이에 따라, 상기 여기된 전자들은 저항이 작은 투명 전도체 패턴(200)으로 쉽게 이동할 수 있다. 따라서, 다수의 전자가 반도체 기판(100)에서 투명 전도체 패턴(200)으로 이동하게 된다.
따라서, 상기 여기된 전자의 확산에 의해 다이오드 영역(10) 내부에 전압차(potential difference)가 생기게 되며, 다이오드 영역(10) 양측에 위치하는 제1 전극(300) 및 제2 전극(400)을 외부 회로에 연결하여 기전력을 활용함으로써, 본 실시예의 광전소자(1)를 태양전지로서 사용할 수 있다.
이 때에, 투명 전도체를 필름 형식으로 접합하는 경우와 비교하여, 투명 전도체 패턴(200)은 높은 변환효율을 가질 수 있다. 구체적으로, 필름 형식의 투명 전도체가 접합되는 평면접합(planar contact)의 경우, 투명 전도체와 제1 전극(300)의 비저항이 차이가 나지 않아 전자의 일부가 필름 내에서 맴도는 현상이 일어날 수 있다. 이러한 현상에 따라, 전자가 재결합(recombination)하는 비율이 높아져 손실이 늘어날 수 있다.
그러나, 투명 전도체 패턴(200)처럼 상호 분리된(isolated) 점접합(point contact) 형태를 가지면, 전자가 제1 전극(300)으로 가는 경로(path)를 투명 전도체 패턴(200)이 가이드(guide)할 수 있다. 이에 따라, 전자의 일부가 맴도는 현상이 사라지고, 에너지 변환효율이 향상될 수 있다. 이를 통해 다이오드 영역(10) 내부의 전압차(potential difference)가 더욱 커지게 됨으로써, 태양전지의 효율을 향상시킬 수 있는 것이다.
본 발명의 광전소자(1)는, 상기와 같은 주기적인 투명 전도체 패턴(200)의 구조를 포함함으로써, 반사율이 낮고 높은 캐리어 수집효율을 나타낼 수 있다. 따라서, 변환효율이 높은 광전소자를 제공할 수 있다.
제1 전극(300)은 투명 전도체 패턴(200)의 상에 형성될 수 있다. 제1 전극(300)은 각각의 상호 분리된 투명 전도체 패턴(200)과 전기적으로 접속될 수 있다. 제1 전극은 도전성 물질로 형성될 수 있다. 바람직하게는 제1 전극은 금속일 수 있다. 예를 들어, 제1 전극(300)은 Ag, Au, Pt, Al 또는 Cu일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 전극(300)의 높이는 제1 전극(300)이 투명 전도체 패턴(200)보다 낮은 비저항을 가지도록 정해질 수 있다. 바람직하게는, 제1 전극(300)의 높이는 1μm 이상일 수 있다.
제2 전극(400)은 반도체 기판(100)의 타면에 형성될 수 있다. 즉, 제1 전극(300)과 제2 전극(400)사이에 다이오드 영역(10)이 존재할 수 있다. 제2 전극(400)은 도전성 물질로 형성될 수 있다. 바람직하게는 제2 전극은 금속일 수 있다. 예를 들어, 제2 전극(300)은 Ag, Au, Pt, Al 또는 Cu일 수 있다. 단, 이에 제한되는 것은 아니다.
실시예 1
500nm 높이의 p형 실리콘 웨이퍼를 반도체 기판으로 사용하였다. 반도체 기판은 비저항이 1 내지 10Ωcm이다. 반도체 기판 상에 도 2 및 도 3에 도시되었듯이, ITO(Indium-tin-oxide)재질의 돔(dome) 형상 투명 전도체 패턴을 형성한다(도 5a 내지 도 7의 ITO nanodome). 투명 전도체 패턴은 상호 분리되어(isolated) 있다. 즉, 점접합(point contact) 장치를 구현하였다. 하나의 투명 전도체 패턴의 단위체는 340nm의 폭을 가지고, 200nm의 높이를 가진다. 투명 전도체 패턴의 주기는 510nm이다. 투명 전도체 패턴의 비저항은 약 9.90ⅹ10-5 Ωcm이다. ITO 투명 전도체 패턴 상에 Al 금속으로 제1 전극을 형성하였다. 제1 전극의 비저항은 약 4.42 ⅹ10-6 Ωcm이다.
비교예 1
패턴을 형성하는 대신 200nm 높이의 필름 형태의 투명 반도체층을 ITO재질로 반도체 기판 상에 형성하는 것을 제외하고는 상기 실시예 1과 동일하게 하였다. 즉, 평면접합(planar contact) 장치를 구현하였다. 투명 반도체층의 비저항은 약 9.90ⅹ10-5 Ωcm이다.
실험예 1
상기 실시예 1 및 비교예 1의 I-V 특성을 암조건(dark condition)에서 측정하였다. 이를 도 4a 내지 도 5를 참고하여 설명한다.
도 4a 및 도 4b는 비교예 1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 전자흐름도이고, 도 5는 비교예 1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 전류밀도 그래프이다.
도 4a를 참조하면, 반도체 기판(100)의 비저항(1 내지 10 Ωcm)보다 ITO재질의 투명 반도체층(201)의 비저항(9.90ⅹ10-5 Ωcm)이 충분히 작다. 따라서, 반도체 기판(100)상의 전자(110)가 투명 반도체층(201)으로 쉽게 이동할 수 있다. 다만, 투명 반도체층(201)의 비저항(9.90ⅹ10-5 Ωcm)이 Al 재질의 제1 전극(300)의 비저항(4.42 ⅹ10-6 Ωcm)과 큰 차이가 없기 때문에 전자(110)의 이동이 용이하지 않다. 따라서, 일부의 전자(110)는 제1 전극(300)으로 이동되지 않고, 투명 반도체층(201)에서 맴돌이 현상을 일으킨다. 이는 평면접합(planar contact)의 접합면적이 크므로, 그에 따른 손실도 커짐을 의미한다.
도 4b를 참조하면, 반도체 기판(100)에서 투명 전도체 패턴(200)으로 전자(110)가 쉽게 이동하는 것은 동일하다. 그러나, 본 발명의 실시예 1에서는 비교예 1과 달리, 전자(110)가 점접합(point contact)을 통해 이동하고, 맴돌이 현상이 없다. 즉, 점접합(point contact) 소자의 각각의 상호 분리된(isolated) 패턴이 전자(110)를 효율적으로 이동하도록 가이드(guide)한 것이다.
그 결과, 도 5에 나타난 전류밀도를 보면, 0.5V에서 실시예 1의 점접합(point contact)의 전류밀도가 3.5Ⅹ10-3 A/cm2인 반면에 비교예 1의 평면접합(planar contact)의 전류밀도가 7.2Ⅹ10-5 A/cm2임을 확인할 수 있다. 즉, 0.5V에서 점접합 소자의 전류밀도가 평면접합 소자의 전류밀도보다 약 486배 증가함을 확인할 수 있다.
또한, 접합면(junction)의 효율을 비교하는 ideal factor의 경우, 실시예 1의 점접합 소자의 경우 2.28이고, 비교예 1의 평면접합 소자의 경우 1.84이다. 따라서, 점접합 소자의 전자(110)의 재결합(recombination)이 줄어들어 접합성능이 향상되었음을 확인할 수 있다.
실험예 2
상기 실시예 1 및 비교예 1의 광전소자에 여러 파장의 빛을 비추어 내부양자효율(Internal Quantum Efficiency, IQE), 반사도(reflectance) 및 감응도(response ratio)를 측정하였다. 이를 도 6a 및 도 6b를 참고하여 설명한다.
도 6a는 비교예 1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 내부양자효율(Internal Quantum Efficiency, IQE) 값을 나타낸 그래프이고, 도 6b는 비교예 1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 반사도(reflectance) 값을 나타낸 그래프이다.
도 6a를 참고하면, 비교예1의 평면접합 소자(도 6a의 ITO film)의 경우, 넓은 대역에서 낮은 캐리어(본 실시예에서는, 전자) 수집 효율을 보여준다. 이는 높은 캐리어 재결합(recombination)율을 의미한다.
이와 달리, 실시예 1의 점접합 소자(도 6a의 ITO nanodome)는 전 대역에서 우수한 수치를 보여준다. 특히, 실리콘의 입사광의 활성 대역(500 내지 1100nm)에서 우수한 내부 양자 효율을 가진다. 이는 점접합 소자의 낮은 저항 효과가 평면접합의 문제를 완화시킨 것으로 볼 수 있다.
도 6b를 참고하면, 파장이 400nm 내지 1100nm에서 아무런 처리가 없는 실리콘 기판(도 6b의 Bare Si)의 경우 50.79%의 높은 반사도(reflectance)를 가진다. 비교예 1의 평면접합 소자(도 6b의 ITO film)의 경우 29.11%의 감소된 반사도를 가진다. 실시예 1의 점접합 소자(도 6b의 ITO nanodome)의 경우 12.55%의 가장 낮은 반사도를 가진다. 이는 돔(dome)형상 즉, 점차 폭이 줄어드는 형상에 따라 반사계수가 점차 변화한 것으로 보인다.
상기 서술한 캐리어 수집도의 상승과 반사도의 저감으로 인해 실시예 1의 광전소자는 높은 변환효율을 가질 수 있다.
350nm 600nm 900nm 1100nm
비교예 1 13.7 160 72.9 17.9
실시예 1 230 1660 6010 14.2
표 1 및 도 7을 참조하여, 파장대별 빛에 대한 감응도를 설명한다.
표 1은 평면접합 방식의 광전소자와 본 발명의 일 실시예에 따른 점접합 방식의 광전소자의 감응도(On/off ratio)를 나타낸 표이고, 도 7은 비교예1의 평면접합 방식의 광전소자와 본 발명의 실시예 1에 따른 점접합 방식의 광전소자의 감응도(On/off ratio) 값을 나타낸 그래프이다.
감응도(On/off ratio)는 광전소자에 흐르는 전류들, 즉 빛에 의해 생성되는 광반응 전류(light-reactive current)와 초기 전류(initial current)의 비율이다.
에너지가 낮은 1100nm의 영역에서는, 투명 전도체 패턴(200) 및 투명 반도체층(201) 모두 낮은 감응도를 가진다. 이는 빛의 파장이 커짐에 따라, 투명 전도체 패턴(200)의 광학 이득이 감소하여 실시예 1과 비교예1의 차이가 감소하여 나타나는 현상이다.
그러나, 에너지가 높은 350nm 영역에서는 비교예 1(도 7의 ITO film)의 평면접합 소자는 13.7의 감응도를 가짐에 비해, 실시예 1(도 7의 ITO film)의 점접합 소자는 훨씬 강화된 230의 감응도를 가진다.
실리콘 재질의 광 흡수재에서 가장 중요한 600nm의 영역에서는, 비교예 1의 평면접합 소자는 160의 감응도를 가짐에 비해, 실시예 1의 점접합 소자는 훨씬 강화된 1660의 감응도를 가진다. 즉, 실시예 1의 점접합 소자가 비교예 1의 평면접합 소자의 약 10배의 감응도를 가지는 것을 확인할 수 있다. 가장 큰 차이는 900nm의 영역에서 일어난다. 900nm영역에서는 비교예 1의 평면접합 소자는 72.9의 감응도를 가짐에 비해, 실시예 1의 점접합 소자는 훨씬 강화된 6010의 감응도를 가진다.
이는 첫째로, 실시예 1의 광전소자가 입사광의 파장이 짧은 영역에서 비교예 1의 광전소자보다 낮은 반사도를 가지기 때문이다. 구체적으로, 빛의 흡수(absorption)의 강화(enhancement)효과는 입사광의 파장이 짧은 영역에서 일어난다. 따라서, 파장이 짧은 영역이 실리콘에 도달해야만 빛의 흡수가 강화될 수 있다. 따라서, 입사광의 파장이 짧은 영역에서의 반사도(reflectance)가 낮은 실시예 1의 광전소자가 비교예 1의 광전소자보다 높은 감응도를 가진다.
둘째로, 실시예 1의 상호 분리된 투명 전도체 패턴(200) 상에서는 전자(110)들이 빠르게 제1 전극(300)으로 이동하지만, 비교예 1의 투명 반도체층(201)에서는 전자(110)의 이동 경로가 길어지면서 재결합(recombination)이 될 가능성이 높아지기 때문이다.
이어서, 도 8 내지 도 9를 참조하여 본 발명의 본 발명의 일 실시예에 따른 광전소자의 제조 방법을 설명한다.
도 8은 본 발명의 일 실시예에 따른 광전소자의 제조방법을 설명하기 위한 순서도이고, 도 9는 본 발명의 일 실시예에 따른 광전소자의 제조방법을 설명하기 위한 단계를 나타낸 도면이다.
도 8을 참조하면, 더미 패턴을 형성한다(S810).
구체적으로 도 9를 참조하면, 반도체 기판(100)의 높이는 재결합 손실을 최소화하기 위해서는 얇은 것이 유리할 수 있다. 다만, 반도체 기판(100)의 두께가 너무 얇으면 제조 공정상의 어려움이 있고, 빛의 흡수가 완전히 이루어지지 않는 단점이 있다. 반도체 기판(100)의 적절한 두께는 반도체 물질마다 차이가 있지만, 실리콘의 경우 70 um 내지 300 um 정도가 바람직할 수 있다.
반도체 기판(100)의 일 면에 더미 패턴(122)을 형성한다. 더미 패턴(122)을 형성하는 방법은 특별이 제한되지 않는다. 예를 들어, 반도체 기판(100)의 일면에 코팅층(120)을 형성하고, 이를 몰드(150)로 압착하여 형성할 수 있다.
반도체 기판(100)의 일면에 코팅층(120)을 형성할 수 있다. 특별히 제한되는 것은 아니지만, 코팅층(120)은 PMMA(poly methyl methacrylate)로 형성될 수 있다. 코팅층(120)의 높이는 특별히 제한되는 것은 아니지만, 예를 들어 100 nm 내지 300 nm의 범위의 높이를 가질 수 있다. 코팅층(120)의 높이는 추후에 형성되는 투명 전도체 패턴(200)의 높이에 대응될 수 있다.
이어서, 몰드(150)(mold)를 투명 전도체 패턴(200)과 동일한 패턴을 옮기기 위해 사용할 수 있다. 특별히 제한되는 것은 아니지만, 몰드는 PUA(polyurethane acrylate)로 형성될 수 있다. 몰드(150)의 패턴의 높이는 코팅층(120)의 높이와 대응될 수 있다. 몰드(150)를 반도체 기판(100) 상의 코팅층(120)에 압착할 수 있다. 이 때, 몰드(150)의 양각 패턴이 코팅층(120)의 음각 패턴으로 그대로 옮겨질 수 있다. 즉, 코팅층(120)을 패터닝하여 더미 패턴(122)을 형성한다.
이어서, 도 8을 참조하면, 더미 패턴 사이에 투명 전도체 패턴을 형성한다(S820).
구체적으로 도 9를 참조하면, 투명 전도체 패턴(200)을 형성한다. 투명 전도체 패턴(200)은 투명한 전도체로 이루어질 수 있다. 예를 들어 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au, IZO(Indium-zinc-oxide), AZO(Aluminum-zinc-oxide) 또는 ITO(Indium-tin-oxide)으로 이루어질 수 있다. 단, 이에 제한되는 것은 아니다.
투명 전도체 패턴(200)을 형성하는 방법은 특별히 제한되는 것은 아니지만, 원자층 증착(atomic layer deposition, ALD) 또는 물리 기상 증착(Physical vapor Deposition, PVD) 방식으로 형성할 수 있다. 상기 물리 기상 증착 방식은 예를 들어, 스퍼터링(sputtering)일 수 있다. 단, 이에 제한되는 것은 아니다.
상기 투명 전도체 패턴(200)의 높이는 특별히 한정되는 것은 아니지만, 예를 들어, 100 nm 내지 800 nm 범위일 수 있다. 투명 전도체 패턴(200)의 높이가 100nm 미만인 경우 전기 전도성이 충분하지 않아 캐리어(전자)의 이동을 가이드 하기 어려울 수 있다. 즉, 반도체 기판(100) 상에서 투명 전도체 패턴(200)으로의 전자이동이 어려울 수 있다.
투명 전도체 패턴(200)의 높이가 800nm 초과인 경우, 투명 전도체 패턴(200)의 비저항은 크게 낮아질 수 있다. 다만, 투명 전도체 패턴(200) 상에서 전자의 손실이 클 수 있으므로 바람직하지 않다.
이어서, 도 8을 참조하면, 더미 패턴을 제거한다(S830).
구체적으로 도 9를 참조하면, 더미 패턴(122)을 제거하고 투명 전도체 패턴(200)만 남길 수 있다. 더미 패턴을 제거하는 것은 아세톤 용액과 초음파 처리를 통해 이루어 질 수 있다. 단, 이에 제한되는 것은 아니다.
상기 단계에서, 더미 패턴(122)을 제거하지만, 투명 전도체 패턴(200)은 제거하지 않는다. 따라서, 투명 전도체 패턴(200)만을 반도체 기판(100)의 일면에 형성할 수 있다.
추가적으로, 투명 전도체 패턴(200) 상에 제1 전극(300)을 형성할 수 있다. 제1 전극(300)은 도전성 물질로 형성할 수 있다. 바람직하게는 제1 전극은 금속일 수 있다. 예를 들어, 제1 전극(300)은 Ag, Au, Pt, Al 또는 Cu일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 전극을 형성하는 것은 특별히 제한되는 것은 아니지만, 원자층 증착(atomic layer deposition, ALD) 또는 물리 기상 증착(Physical vapor Deposition, PVD) 방식으로 형성할 수 있다. 상기 물리 기상 증착 방식은 예를 들어, 스퍼터링(sputtering)일 수 있다. 단, 이에 제한되는 것은 아니다.
이상 실험예 및 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (12)

  1. 제1 도전형의 반도체 기판; 및
    상기 반도체 기판의 일면에 도핑 공정 없이 형성되어 이종접합(heterojunction)을 이루고, 특정 주기를 가지는 상호 분리된 아일랜드(island) 형태의 투명 전도체 패턴;
    상기 투명 전도체 패턴 상에 형성되고, 도전성 물질을 포함하는 제1 전극; 및
    상기 반도체 기판의 타면에 형성되고, 도전성 물질을 포함하는 제2 전극을 포함하는 광전소자.
  2. 제1 항에 있어서,
    상기 투명 전도체 패턴은 반원 형태, 타원 형태, 사다리꼴 형태, 피라미드 형태 또는 기둥 형태인 광전소자.
  3. 제1 항에 있어서,
    상기 투명 전도체 패턴의 폭은 100nm 내지 1000nm 범위인 광전소자.
  4. 제1 항에 있어서,
    상기 투명 전도체 패턴의 주기는 상기 투명 전도체 패턴의 폭 보다 큰 광전소자.
  5. 제3 항에 있어서,
    상기 투명 전도체 패턴의 주기는 상기 투명 전도체 패턴의 폭 대비 1.2배 내지 5배 범위인 광전소자.
  6. 제1 항에 있어서,
    상기 투명 전도체 패턴의 높이는 100nm 내지 800nm 범위인 광전소자.
  7. 제1 항에 있어서,
    상기 반도체 기판은 Si, Ge 또는 GaAs 중에서 적어도 하나를 포함하는 광전소자.
  8. 제1 항에 있어서,
    상기 투명 전도체 패턴은 ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함하는 광전소자.
  9. 제1 항에 있어서,
    상기 제1 및 제2 전극은 금속 재질로 이루어진 광전소자.
  10. 제1 도전형의 반도체 기판의 일면에 특정 주기로 반복되는 더미 패턴을 형성하는 단계;
    상기 더미 패턴 사이에 도핑 공정이 없이 형성되어 이종접합(heterojunction)을 이루는 투명 전도체 패턴을 형성하는 단계;
    상기 더미 패턴을 제거하는 단계; 및
    상기 투명 전도체 패턴 상에 제1 전극을 형성하는 단계를 포함하는 광전소자 제조 방법.
  11. 제10 항에 있어서,
    상기 더미 패턴을 형성하는 단계는 반도체 기판의 일면에 코팅층을 형성하는 단계와,
    상기 코팅층에 특정 주기로 반복되는 몰드를 압착시켜 더미패턴을 형성하는 단계를 포함하는 광전소자 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 전극을 형성하는 단계는 투명 전도체 패턴 상에 금속을 증착하는 단계인 광전소자 제조 방법.
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