KR101506962B1 - 고효율 광전소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 광전소자 및 그 제조방법에 관한 것으로, 본 발명의 광전소자는 상면에 특정 주기를 가지고 필라(pillar) 형태의 어레이(array) 패턴을 포함하는 반도체 기판 및 상기 반도체 기판 상에 상기 어레이 패턴을 따라 컨포말하게 형성되고, 입사광을 투과하는 투명 전극막을 포함한다.
Description
본 발명은 고효율 광전소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 광 효율 및 전기적 특성이 우수한 광전소자 및 그 제조방법에 관한 것이다.
최근 환경문제와 에너지 고갈에 대한 관심이 높이지면서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없으며 에너지 효율이 높은 대체 에너지로서의 태양에너지에 대한 관심이 높아지고 있다.
태양에너지는 태양열을 이용하여 터빈을 회전시키는데 필요한 증기를 발생시키는 태양열전지와 반도체의 성질을 이용하여 태양빛을 전기에너지로 변환시키는 태양 광 전지로 나눌 수 있다.
태양 광 전지를 구성하기 위해서는 빛을 전기로 변환하기 위한 광전소자가 필수적이다. 광전소자의 일종인 광 다이오드(photodiode)는 Si 또는 GaAsP 등의 단결정을 사용하며, p-n접합 또는 pin접합을 이용한다.
상기 광 다이오드는 입사되는 태양광을 전기 에너지로 변환시키는 변환효율(efficiency)을 높이는 것이 매우 중요하다. 따라서, 그 구조와 재질에 대한 연구가 지속적으로 진행되고 있다.
본 발명이 해결하고자 하는 과제는 상기와 같은 문제점들을 극복하고 변환효율이 개선된 광전소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기와 같은 문제점을 극복하고 변환효율이 개선된 광전소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 광전소자는 상면에 특정 주기를 가지고 필라(pillar) 형태의 어레이(array) 패턴을 포함하는 반도체 기판 및 상기 반도체 기판 상에 상기 어레이 패턴을 따라 컨포말하게 형성되고, 입사광을 투과하는 투명 전극막을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 광전소자의 제조 방법은 반도체 기판을 제공하고, 상기 반도체 기판의 상면에 상기 특정 주기를 가지는 필라 형태의 어레이 패턴을 형성하고, 상기 어레이 패턴 상에 컨포말하게 투명 전극막을 형성하여 상기 반도체 기판 내에 제1 위치에서 깊이 방향으로 형성되는 공핍층을 형성하는 것을 포함하되, 상기 제1 위치와 상기 어레이 패턴 상의 상기 투명 전극막의 상면과의 수직 거리는 흡수 거리의 0.1배 내지 5.0배이고, 상기 흡수 거리는 상기 반도체 기판 및 상기 투명 전극막 내에서 대상 파장의 입사광이 흡수되는 영역과 상기 투명 전극막의 상면과의 수직 거리이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 의하면 적어도 다음과 같은 효과가 있다.
즉, 본 발명의 일 실시예에 따른 광전소자는 광전소자의 흡수광 반응 면적이 증대하여 광 파장에 대한 감응성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 광전소자는 공핍층(space charge region, SCR)과 입사광의 흡수 깊이를 중첩하여 특정 파장에 대한 반응 감도를 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 광전소자의 구조를 설명하기 위한 개념도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 광전소자의 제조 방법을 설명하기 위한 중간단계의 도면들이다.
도 4는 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 7μm로 하는 광전소자의 위에서 내려다 본 SEM(scanning electron microscope) 이미지이다.
도 5는 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 10μm로 하는 광전소자의 위에서 내려다 본 SEM 이미지이다.
도 6은 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 7μm로 하는 광전소자의 단면을 나타낸 SEM 이미지이다.
도 7은 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 10μm로 하는 광전소자의 단면을 나타낸 SEM 이미지이다.
도 8은 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 한 광전소자의 어레이 패턴을 확대한 SEM 이미지이다.
도 9는 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 한 광전소자의 어레이 패턴의 상면을 확대한 SEM 이미지이다.
도 10은 본 발명의 몇몇 실시예 및 비교예들에 따른 광전소자의 파장에 따른 반사도를 비교한 그래프이다.
도 11은 본 발명의 일 실시예에 따른 광전소자의 반도체 기판과 투명 전극막의 계면의 TEM 이미지이다.
도 12는 투명 전극막의 EDS(Energy dispersive X-ray spectrometer) 분석 그래프이다.
도 13은 반도체 기판과 인터페이스막에서의 EELS(Electron energy loss spectroscopy) 분석 그래프이다.
도 14는 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 전류 전압 그래프이다.
도 15는 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 표면 길이를 비교하기 위한 사시도이다.
도 16은 본 발명의 몇몇 실시예에 따른 광전소자의 파장에 따른 반응도를 비교한 그래프이다.
도 17은 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 400nm 파장의 입사광에서의 시간에 따른 전류 그래프이다.
도 18은 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 600nm 파장의 입사광에서의 시간에 따른 전류 그래프이다.
도 19는 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 1100nm 파장의 입사광에서의 시간에 따른 전류 그래프이다.
도 20은 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 파장에 따른 EQE(external quantum efficiencies)를 측정한 그래프이다.
도 21은 본 발명의 일 실시예에 따라 투명전극막을 80nm의 AZO(aluminum-doped ZnO)로 형성하는 광전소자의 파장에 따른 투과도 및 반도체 기판에의 흡수 거리를 측정한 그래프이다.
도 22는 본 발명의 일 실시예에 따른 광전소자의 파장에 따른 흡수 거리를 설명하기 위한 개념적인 구조도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 광전소자의 제조 방법을 설명하기 위한 중간단계의 도면들이다.
도 4는 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 7μm로 하는 광전소자의 위에서 내려다 본 SEM(scanning electron microscope) 이미지이다.
도 5는 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 10μm로 하는 광전소자의 위에서 내려다 본 SEM 이미지이다.
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도 7은 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 10μm로 하는 광전소자의 단면을 나타낸 SEM 이미지이다.
도 8은 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 한 광전소자의 어레이 패턴을 확대한 SEM 이미지이다.
도 9는 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 한 광전소자의 어레이 패턴의 상면을 확대한 SEM 이미지이다.
도 10은 본 발명의 몇몇 실시예 및 비교예들에 따른 광전소자의 파장에 따른 반사도를 비교한 그래프이다.
도 11은 본 발명의 일 실시예에 따른 광전소자의 반도체 기판과 투명 전극막의 계면의 TEM 이미지이다.
도 12는 투명 전극막의 EDS(Energy dispersive X-ray spectrometer) 분석 그래프이다.
도 13은 반도체 기판과 인터페이스막에서의 EELS(Electron energy loss spectroscopy) 분석 그래프이다.
도 14는 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 전류 전압 그래프이다.
도 15는 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 표면 길이를 비교하기 위한 사시도이다.
도 16은 본 발명의 몇몇 실시예에 따른 광전소자의 파장에 따른 반응도를 비교한 그래프이다.
도 17은 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 400nm 파장의 입사광에서의 시간에 따른 전류 그래프이다.
도 18은 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 600nm 파장의 입사광에서의 시간에 따른 전류 그래프이다.
도 19는 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 1100nm 파장의 입사광에서의 시간에 따른 전류 그래프이다.
도 20은 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 파장에 따른 EQE(external quantum efficiencies)를 측정한 그래프이다.
도 21은 본 발명의 일 실시예에 따라 투명전극막을 80nm의 AZO(aluminum-doped ZnO)로 형성하는 광전소자의 파장에 따른 투과도 및 반도체 기판에의 흡수 거리를 측정한 그래프이다.
도 22는 본 발명의 일 실시예에 따른 광전소자의 파장에 따른 흡수 거리를 설명하기 위한 개념적인 구조도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여, 본 발명의 몇몇 실시예에 따른 광전소자를 설명한다.
도 1은 본 발명의 일 실시예에 따른 광전소자의 구조를 설명하기 위한 개념도이다.
도 1을 참고하면, 본 발명의 일 실시예에 따른 광전소자는 반도체 기판(100), 투명 전극막(300)을 포함한다.
구체적으로, 반도체 기판(100)은 Si, Ge 또는 GaAs중에서 적어도 하나를 포함할 수 있다. 반도체 기판(100)은 p형 또는 n형 기판일 수 있다. 즉, 반도체 기판(100)의 도전형은 무관하고, 반도체 기판(100)은 투명 전극막(300)의 물질과 일함수(Work function)이 달라서, 투명 전극막(300)을 접합하였을 때 정류(Rectifying) 특성을 가질 수 있다.
반도체 기판(100)은 상면에 어레이 패턴(120)을 포함할 수 있다. 어레이 패턴(120)은 반도체 기판(100)의 상면에 돌출된 부분일 수 있다. 어레이 패턴(120)은 특정 주기를 가지고 형성될 수 있다.
어레이 패턴(120)의 형상은 필라(pillar) 형상일 수 있다. 어레이 패턴(120)의 수평 단면은 어느 것이든 제한되지 않는다. 예를 들어, 원형 또는 다각형일 수 있고, 상기 다각형은, 삼각형, 사각형, 오각형, 육각형, 칠각형, 팔각형 등을 모두 포함하는 표현이다. 상기 다각형은 각 변의 길이가 동일할 수도 있고 동일하지 않을 수도 있다. 단, 투명 전극막(300)이 용이하게 컨포말하게 형성되도록, 직사각형이 바람직할 수 있다.
어레이 패턴(120)은 특정 주기를 가지는 복수의 패턴이면 그 배열에는 따로 제한이 없지만, 하나의 예에서, 매트릭스 형태로 배열될 수 있다. 이 때, x축 방향 주기와 y축 방향 주기는 동일할 수도 있고, 서로 상이할 수도 있다. 매트릭스 형태로 어레이 패턴(120)이 배열되어 있을 때, 하나의 어레이 패턴(120)에 인접하는 다른 어레이 패턴(120)은 최대 8개까지 가능하다. 예를 들어, x축 방향 및 y축 방향 주기가 동일할 경우, 각 축 방향의 인접 어레이 패턴(120)들 4개는 상기 하나의 어레이 패턴(120)에서 동일한 거리에 위치하고, 축 방향에 대각에 위치한 어레이 패턴(120)들 4개는 상기 하나의 어레이 패턴(120)에서 동일하고, 상기 축방향 인접 어레이 패턴(120)보다 멀리 위치한다.
어레이 패턴(120)의 폭(width)은 특별히 한정되는 것은 아니지만, 예를 들어, 100nm 내지 10μm의 범위 내일 수 있다. 어레이 패턴(120)의 폭이 100nm 미만인 경우 제조 공정이 어려운 문제가 있어 바람직하지 않다. 또한, 어레이 패턴(120)의 폭이 10μm 초과인 경우, 광전소자에서 차지하는 면적이 늘어나 어레이 패턴(120)의 광학 이득이 낮아질 수 있어 바람직하지 않다.
구체적으로, 입사광은 파장에 따라 그 흡수 거리가 다르다. 이러한 흡수 거리는 입사광의 파장뿐만 아니라 광 흡수체의 재질, 불순물의 농도 등에 따라 달라질 수 있다. 상기 흡수 거리를 어레이 패턴(120) 상의 투명 전극막(300)의 상면에서의 상기 대상 파장의 입사광의 세기가 1/e가 되는 지점과 투명 전극막(300)의 상면과의 거리이다.
광 흡수체는 입사광이 공핍층(Space charge region, SCR) 에 도달한 경우에 가장 높은 효율로 광 흡수가 가능하다. 따라서, 대상 파장에 대한 흡수거리가 공핍층과 중첩(superposition)되는 경우에 광전소자의 효율이 증가할 수 있다.
이러한 공핍층의 폭(width)는 도핑의 농도에 따라 변화할 수 있다. 본 발명의 일 실시예에 따른 광전소자의 공핍층의 시작 위치(즉, 공핍층의 가장 상면)와 어레이 패턴(120) 상의 투명 전극막(300)의 상면의 거리는 상기 대상 파장의 흡수 거리의 0.1배 내지 5.0배일 수 있다. 즉, 이러한 공핍층의 위치에 따라, 입사광의 흡수 위치와 공핍층이 중첩될 수 있다.
이러한, 공핍층의 시작 위치는 상기와 같이 어레이 패턴(120)의 높이를 정함에 따라 정해질 수 있다. 직접적인 공핍층의 시작 위치와 그 폭은 어레이 패턴(120)의 높이뿐만 아니라 도핑 농도 등에 의해 결정될 수 있다.
한편, 어레이 패턴(120)의 높이는 입사광의 대상 파장에 따른 흡수 거리에 따라 달라질 수 있다. 어레이 패턴(120)의 높이가 대상 파장에 따른 입사광의 흡수 거리의 0.5배 내지 2배일 수 있다. 이러한 범위에서, 상기와 같이 공핍층의 영역이 상기 흡수 거리와 중첩(superposition)될 수 있다.
어레이 패턴(120)의 높이가 파장에 따른 입사광의 흡수 거리의 0.5배 미만인 경우에는 상기 파장의 빛이 반도체 기판(100)에 모두 흡수되지 못할 수 있다. 어레이 패턴(120)의 높이가 파장에 따른 입사광의 흡수 거리의 2배 이상인 경우에는 캐리어(carrier)의 이동경로가 길어져 재결합 손실이 크게 발생할 수 있다.
따라서, 입사광의 파장에 따라 어레이 패턴(120)의 높이를 선택할 수 있다. 즉, 어레이 패턴(120)의 높이를 선택하여 형성함에 따라 원하는 대상 파장(target wavelength)에 대한 반응도를 높일 수 있다. 여기서 대상 파장이란, 광전소자에 입사되는 빛의 파장이다. 즉, 대상 파장에 대한 광 감응도가 높은 광전 소자를 제공하는 것이 본 발명의 여러 목적 중 하나이다.
어레이 패턴(120)의 주기(Period)는 어레이 패턴(120)이 반복 형성되는 사이클(cycle)을 의미하는 것으로, 인접하는 어레이 패턴(120)들의 사이의 거리를 의미한다. 돌출된 어레이 패턴(120) 사이의 거리일 수도 있고, 어레이 패턴(120)의 형성과 동시에 형성되는 리세스(110) 사이의 거리일 수도 있다.
어레이 패턴(120)의 주기는 특별히 한정되는 것은 아니지만, 어레이 패턴(120)의 폭 대비 2배일 수 있다. 어레이 패턴(120)의 주기가 너무 작은 경우 각각의 어레이 패턴(120)이 공정상의 원인으로 접속될 가능성이 있어 광전소자의 신뢰성을 저감시킬 수 있다.
투명 전극막(300)은 반도체 기판(100) 상에 형성될 수 있다. 투명 전극막(300)은 반도체 기판(100)의 상면에 위치한 어레이 패턴(120) 상에 형성될 수 있다. 투명 전극막(300)은 어레이 패턴(120)을 따라 컨포말(conformal)하게 형성될 수 있다. 즉, 투명 전극막(300)은 어레이 패턴(120)의 요철(凹凸)을 그대로 가질 수 있다.
투명 전극막(300)은 반도체 기판(100)과 다른 물질이므로 반도체 기판(100)과 이종접합(heterojunction)을 이룬다. 투명 전극막(300)은 가시광선을 통과시키는 투명한 재질의 도전체일 수 있다. 예를 들어, 투명 전극막(300)은 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au, IZO(Indium-zinc-oxide) 또는 ITO(Indium-tin-oxide) 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
기존의 광 다이오드의 경우, 같은 물질을 도핑하여 PN 또는 PIN접합을 사용하였으나, 본 발명의 광전소자는 이종접합(heterojunction)을 사용하였다. 광 다이오드의 제조시에 도핑 공정을 이용하는 경우, 캐리어의 재결합(recombination)에 의한 손실이 클 수 있다. 그러나, 도핑 공정이 없는 이종접합(heterojunction)의 경우에는 캐리어의 손실률을 줄일 수 있다. 더욱이, ITO 또는 AZO 등의 투명 전도체는 전기 전도성이 우수하고, 빛의 투과성도 우수하므로 이종접합 소자로서 빈번하게 사용된다.
광전소자의 반도체 기판(100) 및 투명 전극막(300) 내에서는 전자들이 비대칭적으로 존재한다. 열적 평형상태에서 투명 전극막(300)과 반도체 기판(100)의 접합으로 이루어진 다이오드 영역 내에서는 캐리어의 농도 구배에 의한 확산으로 전하의 불균형이 생기고, 이로 인해 전기장(electric field)이 형성된다.
이에, 다이오드 영역 내부로, 다이오드 영역을 이루는 물질의 전도대(conduction band)와 가전자대(valence band) 사이의 에너지 차이인 밴드갭 에너지(band gap energy)보다 큰 에너지를 갖는 빛이 조사되었을 경우, 빛 에너지를 받은 전자들은 가전자대에서 전도대로 여기(excite)되며, 전도대로 여기된 전자들은 자유롭게 이동할 수 있게 된다.
구체적으로, 투명 전극막(300)은 빛을 투과할 수 있으므로, 반사되지 않은 빛은 반도체 기판(100)에 도달할 수 있다. 도달된 빛에 의해 여기된 전자들은 반도체 기판(100)에서 비저항의 차이에 의해 투명 전극막(300)으로 쉽게 이동할 수 있다.
예를 들어, 반도체 기판(100)의 재질이 p형 실리콘인 경우 그 비저항은 약 1 내지 10 Ωcm가 될 수 있다. 투명 전극막(300)은 AZO재질인 경우, 약 8.79 x 10-4 내지 6.40 x 10-3Ωcm의 비저항을 가질 수 있고, ITO재질인 경우, 약 9.90 x 10-5 Ωcm의 비저항을 가질 수 있다. 이는 상기 p형 실리콘의 비저항 보다 매우 작은 값이다.
이에 따라, 상기 여기된 전자들은 저항이 작은 투명 전극막(300)으로 쉽게 이동할 수 있다. 따라서, 다수의 전자가 반도체 기판(100)에서 투명 전극막(300)으로 이동하게 된다.
따라서, 상기 여기된 전자의 확산에 의해 다이오드 영역 내부에 전압차(potential difference)가 생기게 되며, 다이오드 영역 양측에 전극을 연결하면, 이 기전력을 이용하여 태양전지를 형성할 수 있다.
따라서, 투명 전극막(300) 상에 도전성 물질을 포함하는 제1 전극을 형성할 수 있다. 제1 전극은 투명 전극막(300)과 전기적으로 접속될 수 있다. 제1 전극은 도전성 물질로 형성될 수 있다. 바람직하게는 제1 전극은 금속을 포함할 수 있다. 예를 들어, 제1 전극은 Ag, Au, Pt, Al 또는 Cu일 수 있다. 단, 이에 제한되는 것은 아니다.
또한, 반도체 기판(100)의 아래에 도전성 물질을 포함하는 제2 전극을 형성할 수 있다. 제2 전극은 반도체 기판(100)과 전기적으로 접속될 수 있다. 제2 전극은 도전성 물질로 형성될 수 있다. 제2 전극은 금속을 포함할 수 있다. 예를 들어, 제2 전극은 Ag, Au, Pt, Al 또는 Cu일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 전극과 제2 전극의 전압차는 동작 전압(operating voltage)일 수 있다. 상기 동작 전압의 크기는 투명 전극막(300)과 반도체 기판(100)의 접합에 따른 빌트인 전압(built-in potential)의 크기의 0배 내지 2배일 수 있다. 즉, 상기 동작 전압은 상기 빌트인 전압의 -2배 내지 +2배일 수 있다.
도 1 내지 도 3을 참고하여, 본 발명의 일 실시예에 따른 광전소자의 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 광전소자의 제조 방법을 설명하기 위한 중간단계의 도면들이다.
도 2를 참고하면, 반도체 기판(100)에 특정 주기를 가지는 마스크 패턴을 형성한다.
마스크 패턴(200)은 포토레지스트(photoresist, PR) 마스크일 수 있다. 구체적으로 마스크 패턴(200)은 네거티브(negative) PR일 수 있다. 마스크 패턴(200)이 네거티브 PR인 경우, 추후에 형성되는 어레이 패턴(120)과 대응되는 위치에 형성될 수 있다. 마스크 패턴(200)이 위치하는 곳이 식각되지 않고 어레이 패턴(120)의 돌출부를 형성할 수 있기 때문이다. 단, 이에 제한되는 것은 아니고 마스크 패턴(200)이 포지티브(positive) PR일 수도 있다. 이 경우에는 리세스(110)가 형성되는 부분에 마스크 패턴(200)이 위치할 수 있다.
도 3을 참고하면, 반도체 기판(100)의 노출된 부분을 식각할 수 있다.
식각되기 전에 포토리소그라피(photolithography) 공정이 추가될 수 있다. 반도체 기판(100)의 노출된 부분을 포토리소그라피될 수 있다. 상기 포토리소그라피는 예를 들어, UV 임프린팅(imprinting)일 수 있다.
반도체 기판(100)의 노출된 부분에 상기 포토리소그라피 공정 후에 식각 공정이 수행될 수 있다. 상기 식각은 특별히 제한되지 않는다. 즉, 습식 식각 또는 건식 식각 모두 가능하다. 예를 들어, 상기 식각은 반응 이온 식각(reactive ion etching)일 수 있다. 상기 식각 후에 포토레지스트는 제거될 수 있다. 상기 포토 레지스트가 제거되면, 어레이 패턴(120)과 리세스(110)가 동시에 형성될 수 있다.
다시, 도 1을 참고하면, 상기 형성된 어레이 패턴(120) 상에 투명 전극막(300)을 형성한다.
투명 전극막(300)은 투명 전도체 물질로 형성될 수 있다. 예를 들어, 투명 전극막(300)은 ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함할 수 있다.
투명 전극막(300)은 컨포말하게 어레이 패턴(120) 상에 형성될 수 있다. 투명 전극막(300)의 높이는 50nm 내지 1000nm일 수 있고, 이는 리세스(110)의 깊이보다 작을 수 있다. 즉, 투명 전극막(300)은 어레이 패턴(120)의 요철(凹凸)을 그대로 가질 수 있다. 투명 전극막(300)을 형성하는 방법은 특별히 제한되는 것은 아니지만, 원자층 증착(atomic layer deposition, ALD) 또는 물리 기상 증착(Physical vapor Deposition, PVD) 방식으로 형성할 수 있다. 상기 물리 기상 증착 방식은 예를 들어, 스퍼터링(sputtering)일 수 있다. 단, 이에 제한되는 것은 아니다.
반도체 기판(100)과 투명 전극막(300)은 서로 다른 물질이므로 이러한 접합을 이종접합(hetero junction)이라고 한다. 이러한 이종접합은 기존에 PN접합에 비하여 도핑공정이 생략될 수 있다. 즉, 기존의 PN 접합은 P 또는 N형 기판에 다른 불순물을 도핑하여 동종접합을 수행해야 하나, 본 발명의 일 실시예 따른 광전소자의 제조 방법은 이러한 도핑 공정이 생략되므로 공정의 효율성이 극히 증가할 수 있다.
이하, 도 4 내지 도 9를 참고하여, 본 발명의 일 실시예 및 비교예에 따른 광전 소자를 설명한다.
도 4는 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 7μm로 하는 광전소자의 위에서 내려다 본 SEM(scanning electron microscope) 이미지이고, 도 5는 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 10μm로 하는 광전소자의 위에서 내려다 본 SEM 이미지이다. 도 6은 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 7μm로 하는 광전소자의 단면을 나타낸 SEM 이미지이고, 도 7은 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 하고, 주기를 10μm로 하는 광전소자의 단면을 나타낸 SEM 이미지이다. 도 8은 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 한 광전소자의 어레이 패턴을 확대한 SEM 이미지이고, 도 9는 본 발명의 일 실시예에 따라 어레이 패턴의 폭을 5μm로 한 광전소자의 어레이 패턴의 상면을 확대한 SEM 이미지이다.
실시예
1
p형 실리콘 웨이퍼를 반도체 기판(100)으로 사용하였다. 상기 웨이퍼의 비저항은 1 내지 10Ωcm이고, 도핑 농도는 1015/cm3이다. 도 4 및 도 6을 참고하면, 반도체 기판(100) 상에 포토리소그라피 방식으로 필라 형태의 어레이 패턴(120)을 형성하였다. 어레이 패턴(120)의 5 μm의 폭을 가지고, 7 μm의 주기를 가진다. 리세스(110)의 깊이는 2 μm이다. 어레이 패턴(120) 상에 투명 전극막(300)은 AZO로 형성하였다. 투명 전극막(300)은 스퍼터링(sputtering) 방식으로 증착되었다. 상기 스퍼터링은 최대 증착률이 10nm/min인 dc스퍼터링 시스템을 이용하여 증착되었다. 도 8 및 도 9를 참고하면, 상기 AZO로 이루어진 투명 전극막은 80nm의 높이로 증착되었다.
실시예
2
도 5 및 도 7 내지 도 9를 참고하면, 어레이 패턴(120)의 주기가 10 μm인 것을 제외하고는 상기 실시예 1과 동일하게 하였다.
비교예
1
투명 전극막(300)이 없는 실리콘 기판(bare Si)을 비교예 1로 한다.
비교예
2
반도체 기판(100)을 어레이 패턴(120)이 없이 평평하게 하여 사용한 것을 제외하고는 상기 실시예 1과 동일하게 하였다.
실험예
1
상기 실시예 1, 2, 비교예 1 및 2의 파장에 따른 반사도(reflectance) 및 광 투과도(optical transparency)를 UV spectrophotometer를 이용하여 측정하였다. 반사도는 400nm 내지 1100nm의 파장 범위에서 계산하였다.
상기 80nm의 AZO층의 높이는 하기 수학식에 의해 디자인된 것이다.
[수학식 1]
d=λ/(4R)
여기서, d는 AZO층의 높이이고, R은 AZO의 굴절율이다. λ는 입사광의 파장이다. λ=600nm일 때, R=1.86이다. 즉, AZO층의 높이는 AZO층의 입사광의 파장의 1/4배를 높이로 하였다.
도 10은 본 발명의 몇몇 실시예 및 비교예들에 따른 광전소자의 파장에 따른 반사도를 비교한 그래프이다.
도 10을 참고하면, 비교예 2는 600nm 부근에서의 최소 반사도가 33.44%로 50. 79%로 측정된 비교예 1보다 매우 크게 감소하였다. 이러한 감소는 실리콘 시스템의 AZO와 공기에 대한 굴절율의 매칭에 의한 효과이다. 어레이 패턴(120)을 가지는 실시예 1 및 2는 각각 12.5%와 11.38%로 매우 낮은 반사도를 가진다.
광 투과도를 유리 기판 상의 80nm의 높이의 AZO층에서 측정하였다. 측정값은 400 내지 1100nm의 파장에서 평균치가 91.82%로 매우 높은 투과도를 나타내었다. 이러한 AZO 층은 비반사 코팅층으로 이종접합 소자에서 사용될 수 있다.
실험예
2
상기 실시예의 TEM이미지를 촬영하고, EDS(Energy dispersive X-ray spectrometer) 분석 및 EELS(Electron energy loss spectroscopy) 분석을 수행하였다.
도 11은 본 발명의 일 실시예에 따른 광전소자의 반도체 기판과 투명 전극막의 계면의 TEM 이미지이다. 상기 TEM이미지는 실리콘의 (011)방향으로 촬영되었다. 도 11의 하부의 삽입물을 보면 실리콘 기판의 (100)방향의 단일 결정구조가 명확하게 보인다. AZO층은 실리콘 기판 상에서 (001)방향으로 우선적으로 성장한다. AZO층의 인접한 격자 간격은 (002) 평면에서 0.26nm로 측정되고, 이는 실리콘의 (002) 평면과 평행한 방향이다.
도 12는 투명 전극막의 EDS(Energy dispersive X-ray spectrometer) 분석 그래프이다. AZO층의 FFT(fast Fourier transformation)는 우르짜이츠- ZnO 구조(Wurtzite ZnO structure)를 나타낸다. 도 12에서는 AZO층이 Al, Zn 및 O 성분으로 구성되어 있음을 명확하게 확인할 수 있다. AZO층은 우르짜이츠 구조의 표면 에너지가 가장 낮은 (001)의 기초 평면의 법선 방향으로 우선적으로 성장한다.
다시, 도 11을 참고하면, 인터페이스막(130)은 반도체 기판(100)과 투명 전극막(300) 사이에 형성될 수 있다. 인터페이스막(130)은 비정질일 수 있다. 인터페이스막(130)은 2 내지 3nm의 높이로 형성되었다.
도 13은 반도체 기판과 인터페이스막에서의 EELS(Electron energy loss spectroscopy) 분석 그래프이다. 도 13은 도 11의 인터페이스막의 빨간색 원 부분과 실리콘 기판의 검은색 원 부분을 측정한 그래프이다.
도 13을 참고하면, 105eV에서 시작되는 강력한 SiO2와 같은 Si-L ELNES(energy loss near edge fine structure)가 검출된다. 또한, 99eV에서 시작되는 순수한 Si-L ELNES(energy loss near edge fine structure)가 검출된다. 즉, 실리콘 기판에서 인터페이스막(130)으로 99에서 105eV로 케미컬 시프트(chemical shift)가 일어남을 확인할 수 있다.
실험예
3
상기 실시예 1, 2 및 비교예 2의 암전류 조건(dark condition)에서 전류 전압관계를 측정하였다.
도 14는 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 전류 전압 그래프이고, 상기 측정값은 하기 표 1에서 나타내었다.
| Surficial enhancement [%] | Rectifying ratio | Ideality factor | |
| 실시예 1 | 157 | 48.2 | 1.2 |
| 실시예 2 | 147.6 | 26 | 1.48 |
| 비교예 1 | 100 | 10.2 | 1.54 |
비교예 1의 광전소자는 0.612 V의 전압에서, 턴 온 전류(turn-on current) 가 1μA에 도달하였다. 실시예 2는 0.48 V에서 동일한 수준의 전류에 도달하였다. 실시예 1은 더 작은 전압에서 동일한 수준의 전류에 도달하였다. 이러한 결과는, 전류값이 동일한 재질의 광전소자의 구조에 직접적으로 영향을 받는 것을 나타낸다.
도 15는 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 표면 길이를 비교하기 위한 사시도이다.
비교예 2는 반도체 기판(100)의 길이와 같은 표면 길이(surficial length)를 가지고, 실시예 1의 어레이 패턴(120a)과 실시예 2의 어레이 패턴(120b)은 도 15에 도시된 것과 같이 비교될 수 있다.
비교예 2에서의 표면 길이를 100%라고 기준으로 가정한다. 실시예 1 및 2에서, 어레이 패턴(120)의 측면을 모두 포함하므로 실시예 1은 157%의 표면 길이를 가지고, 실시예 2는 147.6%의 표면 길이를 가진다.
상기 실시예 1, 2 및 비교예 2에서 정류 특성(Rectifying characteristics)을 측정하였다. 정류율(rectification ratio)은 +1V 내지 -1V의 전압에서의 전류값을 사용하여 측정하였다.
비교예 2의 광전소자는 상대적으로 낮은 정류율인 10.2를 가진다. 이에 비해, 실시예 1 및 2의 광전소자는 개선된 정류율을 가진다. 실시예 2는 26, 실시예 1은 48.2의 정류율을 가진다. 이를 통해, 어레이 패턴(120) 구조에 의해 연장된 표면 길이에 따라, 광전소자의 성능이 향상되었다는 것을 알 수 있다. 표면 길이의 확장은 이종접합의 액티브 영역인 AZO와 실리콘의 계면에 직접적으로 영향을 줄 수 있기 때문이다.
상기 실시예 1, 2 및 비교예 2에서 이상 계수를 하기 수학식 2에 의해 계산하였다.
[수학식 2]
여기서, n은 이상 계수(ideality factor)이고, q는 전하(electron charge)이고, kT는 열 에너지(thermal energy (eV))이고, I는 전류이다.
비교예 2의 광전소자는 n은 1.54이다. 이에 비해, 실시예 1 및 실시예 2는 각각 1.32와 1.48로 향상된 값이 계산된다. 이러한 전류의 증가가 표면 길이에 비례한다는 점에서 상기 결과는 의미가 있다. 이를 통해 본 실시예의 광전소자의 이상 계수가 개선되었는 것을 확인할 수 있다.
실험예
4
상기 실시예 1, 2 및 비교예 2의 광전소자의 파장에 따른 광 반응을 측정하였다. 상기 측정에 양자 측정 시스템(quantum measurement system)이 사용되었다. 구체적으로 제로 바이어스(zero bias)에서 추가 조명 없는 조건에서 입사광에 따른 반응 전류 값이 측정되었다.
평면 ZnO 광전도체는 큰 전극 간격에 따른 높은 바이어스 전압이 필요한데 반해, 실시예 1, 2 및 비교예 2의 광전소자는 제로 바이어스에서 작동이 가능하고, 이는 AZO층이 전기 전도막 역할을 하기 때문이다. 전압 바이어스 동작은 감지 반응이 감소하는 동시에 광 감지층의 기준 전류의 크기를 증가시키고, 전력 낭비를 가져온다. 따라서, 제로 바이어스 동작이 고성능의 쇼트키 장치(Schottky devices)에서 요구된다.
도 16은 본 발명의 몇몇 실시예에 따른 광전소자의 파장에 따른 반응도를 비교한 그래프이고, 도 17은 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 400nm 파장의 입사광에서의 시간에 따른 전류 그래프이다. 도 18은 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 600nm 파장의 입사광에서의 시간에 따른 전류 그래프이고, 도 19는 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 1100nm 파장의 입사광에서의 시간에 따른 전류 그래프이다.
제2 실시예의 광전소자는 브로드 밴드(broad-band) 파장에서 유효한 광 반응이 없었다. 이는 주로 반도체 기판(100)의 평면 구조에 기인한다. 입사광은 광자에 의해 생성되는 캐리어를 제공하고, p타입 실리콘에서의 소수 캐리어인 전자는 투명 전극막(300)을 통과하여 상부전극에 수집되어야 한다. 그러나, 평면 형상의 AZO 층은 방사상의 방향으로 쉽게 전류 확산 효과(current spreading effect)를 일으키도록 전류의 경로를 제공하고, 이는 낮은 수집 효율 및 노이즈 신호를 일으킨다.
한편, 도 16을 참고하면, 실시예 1 및 2의 광전소자는 브로드 밴드 파장에 대해서 파장에 따라 매우 높은 값의 반응도를 제공한다. 이는 어레이 패턴(120) 구조가 캐리어를 수집하는 데에 매우 효과적이라는 것을 알 수 있다. 나아가, 표면 길이의 증가에 따라 광 반응도도 증가된다는 것을 확인할 수 있다.
도 17을 참고하면, 400nm의 짧은 파장에서는 실시예 2의 광전소자는 171.7의 광 반응도를 제공하고, 실시예 1의 광전소자는 349.2의 광 반응도를 제공한다. 이는 광 반응도가 표면 길이의 확장에 비례한다는 것을 명확히 보여준다.
실시예 1 및 2의 광전소자는 훌륭한 자외선 광 성능을 보여준다. 빠른 회복 시간(recovery time)은 고성능의 광 감지기에서는 필수적이다. 회복 시간은 최대 전류의 37%에 도달하는 시간으로 정의된다. 실시예 1 및 2의 광전소자의 회복시간은 ZnO-필름(ZnO-film), ZnO-나노와이어(ZnO-nanowire) 또는 ZnO-나노막대(ZnO-nanorod)를 이용한 광전소자에 비해 27.7ms로 상대적으로 짧다. 즉, 본 실시예의 광전소자가 빠른 UV 광 반응을 가지는 효율적인 소자일 수 있다.
도 18을 참고하면 600nm의 중간 파장에서는 실시예 1 및 2의 반응도는 각각 709 및 280.4 로 향상되었다. 900nm에서는 실시예 1 및 2의 반응도는 각각 509 및 226.8로서 600nm에서의 반응도보다는 감소하였다.
도 19를 참고하면, 1100nm의 긴 파장에서는 광 반응도가 크게 감소하였다. 실시예 1 및 실시예 2는 각각 16.27 및 13.66으로 측정되었다.
실험예
5
상기 실시예 1, 2 및 비교예 2의 광전소자의 파장에 따른 외부 양자 효율(external quantum efficiencies, EQEs) 및 실리콘의 광흡수 거리를 측정하였다.
도 20은 본 발명의 몇몇 실시예 및 비교예에 따른 광전소자의 파장에 따른 EQE(external quantum efficiencies)를 측정한 그래프이고, 도 21은 본 발명의 일 실시예에 따라 투명전극막을 80nm의 AZO(aluminum-doped ZnO)로 형성하는 광전소자의 파장에 따른 투과도 및 반도체 기판에의 흡수 거리를 측정한 그래프이다.
도 20을 참고하면, 600nm에서 양자 효율(quantum efficiencie, QE)의 최고값이 측정되었다. 600nm에서 먼 파장에서는 양자 효율이 점차로 감소하고, 도 16의 파장에 따른 광 반응도의 그래프와 유사한 특성을 보인다. 그 이유는 도 21의 실리콘의 파장에 따른 광흡수 거리를 보면 알 수 있다.
광전소자의 광 반응을 조사하기 위해 반도체 기판(100)과 투명 전극막(300)의 계면의 프로파일을 조사하였다. AZO와 p형 실리콘(p-Si)은 배리어를 형성하면서 접촉하는데 이는 AZO의 일함수(фAZO=4.35 eV)와 p-Si의 밸런스 밴드 엣지(valence band edge)의 차이 때문이다. 상기 AZO와 p-Si의 배리어의 높이(фBp)는 하기의 수학식3과 같다.
[수학식 3]
여기서, χ는 실리콘의 전자 친화도(4.05 eV)이고, Eg는 실리콘의 에너지 밴드갭(1.12 eV)이다.
이에 따라, фBp값은 0.82eV가 된다.
AZO 와 Si의 접합의 빌트인 전압(built-in potential, Vbi)은 하기 수학식 4로 계산될 수 있다. 빌트인 전압이란, 전자의 평균에너지(페르미 레벨)가 다른 물질을 접합할 때 발생하는 전압으로써, 다이오드의 평형을 유지하는 전압을 말한다.
[수학식 4]
여기서, EF는 페르미 레벨이고, EV는 밸런스 밴드 갭이다.
여기서, p-Si의 도핑 농도(Na=~1015/cm3)와, 페르미 레벨과 밸런스 밴드 갭의 차이를 고려하면, Vbi값은 0.618 eV가 된다. AZO와 Si 접합의 공핍층(140)(space charge region, SCR)의 폭은 하기의 수학식 5에 의해 결정될 수 있다.
[수학식 5]
여기서, WSCR은 AZO와 Si 접합의 공핍층(140)의 폭이고, ε0는 진공의 유전율이고, εr는 실리콘의 유전 상수이다. 여기서, AZO의 높은 도핑농도(6.26ⅹ1020/cm3)와 대부분의 SCR 영역은 p-Si의 영역에 분배되어 있는 점을 고려하면, WSCR값은 857nm가 된다.
도 22는 본 발명의 일 실시예에 따른 광전소자의 파장에 따른 흡수 거리를 설명하기 위한 개념적인 구조도이다.
도 22를 참고하면, 입사광의 반응은 캐리어의 수집 효율에 중대하게 영향을 끼친다. 파장의 변화는 확연한 광 반응의 차이를 야기한다. 이는 주어진 파장에서의 캐리어 생성과 수집에 모두 관계되어있다. 공핍층(140)은 주된 캐리어(majority carrier)의 소모공간이므로 Si와 AZO의 다른 영역에 비해 소수 캐리어의 높은 수집 확률을 가진다. 투명 전극막(300)의 높이(80nm)를 고려하면, 공핍층(140)은 투명 전극막(300)의 표면으로부터 937nm 만큼 이격되어 위치하고 있다. 다시, 도 21을 참고하면, 실리콘의 흡수 거리는 파장에 따라 다양하다. 80nm의 AZO층의 높은 광 투과도를 고려하면, 대부분의 흡수가 Si에서 일어난다는 것을 알 수 있다.
600nm의 파장에서는 흡수 거리는 약 2μm이다. 이는 600nm의 파장의 광자가 대부분 공핍층(140) 주변의 실리콘 기판의 2μm의 깊이에서 흡수되었다는 것을 의미한다. 이에 따라, 여러 파장 중에 600nm에서 가장 큰 광 반응도를 얻을 수 있다.
400nm의 파장에서는 흡수 거리는 100nm 이하이다. 이는 소수 캐리어가 AZO층에서의 수집 이전에 빠르게 감소되는 것을 야기한다.
다시 도 21을 참고하면, 실리콘의 낮은 흡수 계수에 의해 실리콘의 흡수 거리는 크게 증가된다. 1100nm의 파장에서, 실리콘 흡수 거리는 1000μm 이상 확장된다. 이는 대부분의 캐리어가 공핍층(140)의 위치에서 멀리에서 생성된다는 것을 알려준다. 실리콘 층의 깊은 곳의 소수 캐리어는 제1 전극으로 수집되기 위해 거쳐야 하는 거리가 길다. 이러한 과정에서, 소수 캐리어는 재결합(recombination)에 의해 쉽게 소모되어 결과적으로 낮은 QE값을 가진다.
이는 본 발명의 일 실시예에 따른 광전소자의 광 반응도가 직접적으로 공핍층(140) 및 광 생성 영역(광이 흡수되는 영역)의 위치적 중첩(superposition)에 연관된다는 것을 알려준다.
본 발명의 일 실시예에 따른 광전소자는 상술한 바와 같이 도핑이 필요 없는 이종접합을 이용하여 공정 상 효율성을 가져올 수 있다.
나아가, 어레이 패턴(120)을 통해 표면 거리를 증가시킬 수 있다.
이에 따라, 광 반응도, 투과도, 정류 특성 및 양자 효율이 높은 광전소자를 제공할 수 있다.
이상 실험예 및 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 200: 마스크 패턴
300: 투명 전극막
300: 투명 전극막
Claims (14)
- 상면에 특정 주기를 가지고 필라(pillar) 형태의 어레이(array) 패턴을 포함하는 제1 도전형의 반도체 기판; 및
상기 반도체 기판 상에 도핑 공정이 없이 형성되어 이종접합(heterojunction)을 이루고, 상기 어레이 패턴을 따라 컨포말하게 형성되고, 입사광을 투과하는 투명 전극막을 포함하는 광전소자. - 제 1항에 있어서,
상기 어레이 패턴의 높이는 흡수 거리의 0.5배 내지 2배인 광전소자. - 제 1항에 있어서,
상기 반도체 기판은 상기 반도체 기판 내에 제1 위치에서 깊이 방향으로 형성되는 공핍층(Space charge region, SCR)을 더 포함하고,
상기 제1 위치와 상기 어레이 패턴 상의 상기 투명 전극막의 상면과의 수직 거리는 흡수 거리의 0.1배 내지 5.0배인 광전소자. - 삭제
- 제 1항에 있어서,
상기 반도체 기판은 Si, Ge 또는 GaAs 중에서 적어도 하나를 포함하는 광전소자. - 제 1항에 있어서,
상기 투명 전도체 패턴은 ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함하는 광전소자. - 제 1항에 있어서,
상기 투명 전극막의 높이는 50nm 내지 1000nm인 광전소자. - 제 1항에 있어서,
상기 어레이 패턴의 폭은 100nm 내지 10μm인 광전소자. - 제 8항에 있어서,
상기 어레이 패턴의 주기는 상기 어레이 패턴의 폭의 1배 내지 2배인 광전소자. - 제 1항에 있어서,
상기 반도체 기판과 상기 투명 전극막 사이에 인터페이스막을 더 포함하는 광전소자. - 제 1항에 있어서,
상기 투명 전극막 상에 도전성 물질을 포함하는 제1 전극을 더 포함하는 광전소자. - 제 11항에 있어서,
상기 반도체 기판 아래에 도전성 물질을 포함하는 제2 전극을 더 포함하고,
상기 제1 전극과 상기 제2 전극의 전압차인 동작 전압의 크기는 상기 투명 전극막과 상기 반도체 기판 사이의 빌트인 전압의 크기의 0배 내지 2배인 광전소자. - 제1 도전형의 반도체 기판을 제공하고,
상기 반도체 기판의 상면에 특정 주기를 가지는 필라 형태의 어레이 패턴을 형성하고,
상기 어레이 패턴 상에 컨포말하게 투명 전극막을 형성하여 상기 반도체 기판 내에 제1 위치에서 깊이 방향으로 형성되는 공핍층을 형성하는 것을 포함하되,
상기 투명 전극막은 상기 반도체 기판 상에 도핑 공정이 없이 형성되어 이종접합(heterojunction)을 이루고,
상기 제1 위치와 상기 어레이 패턴 상의 상기 투명 전극막의 상면과의 수직 거리는 흡수 거리의 0.1배 내지 5.0배인 광전소자의 제조 방법. - 제 13항에 있어서,
상기 어레이 패턴을 형성하는 것은,
상기 반도체 기판의 상면에 특정 주기를 가지는 마스크 패턴을 형성하고,
노출된 상기 반도체 기판을 식각하고,
상기 마스크 패턴을 제거하는 것을 포함하는 광전소자의 제조 방법.
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