KR101489866B1 - 높은 변형률에도 안정적인 거동을 가지는 절연체 및 게이트 전극을 포함하는 그래핀 전계효과 트랜지스터, 및 이의 제조 방법 - Google Patents
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Abstract
본원은 단일(monolithically) 패터닝된 그래핀 층을 신축성 기재 상에 전사하여 그래핀 전계효과 트랜지스터를 제조하는 방법 및 상기 방법에 의해 제조된 그래핀 전계효과 트랜지스터에 관한 것이다.
Description
본원은, 단일(monolithically) 패터닝된 그래핀 층을 신축성 기재 상에 전사하여 그래핀 전계효과 트랜지스터를 제조하는 방법, 및 상기 방법에 의해 제조된 그래핀 전계효과 트랜지스터에 관한 것이다.
신축성있고, 투명한 전자 소자는 휴먼 인터페이스 기술을 위한 전자 소자 응용의 혁신적인 범주를 가능하게 할 수 있다. 이러한 응용은 높은 변형(strain) 하에 뛰어난 기계적 강건성(robustness), 전자적 기능성, 및 광투과도(optical transmittance)를 동시에 나타낼 수 있는 전자 재료를 필요로 한다. 다양한 반도체 물질이 이러한 목적을 달성하기 위해 연구되어 왔는데, 이것은 와이어, 리본, 및 판 모양(platelets) 같은 다양한 구조적 형태를 가지는 저분자 및 폴리머로부터 무기재료까지를 범위로 한다. 종래 반도체 재료를 사용하여 투명하고 신축성 있는 소자를 얻기 위한 가장 큰 장애물 중의 하나는 약한 기계적 신축성 및 광학적 특성과 같은 재료 자체의 한계점에 의한 것이다.
대안으로서, 그래핀을 이용한 전자 소자가 개발되고 있으며, 상기 그래핀은 다른 알려진 반도체 재료의 특성보다, 여러 가지 면에 있어서 우수한 정량적 특성, 예를 들어, 전기적, 기계적, 및 광학적 특성을 나타낸다. 상기 우수한 정량적 특성은 고성능의 컨포멀하고, 신축성을 가지는 전자 소자로서 특유의 이점을 제공한다. 또한, 그래핀은 실리콘에 비해 약 50 배 내지 약 100 배의 전기 전도도를 가지고 있어 실리콘과 같은 반도체를 대체할 수 있는 신물질로서 많은 연구가 진행되고 있다. 그래핀은 예외적인 전자 및 광전자 특성 때문에 디스플레이, 태양 전지, 및 센서와 같은, 전자 응용의 범위에서 주목을 끌고있다. 고품질 그래핀 필름의 대면적 합성에 대한 최근 기술 개발은 고주파 디바이스로서 그래핀의 응용을 위한 새로운 경로를 제공한다.
대면적 위에서 그래핀 디바이스를 제조하기 위한 두 가지 일반적 접근법이 존재한다. 하나는 SIC 웨이퍼 상에 직접 성장한 그래핀을 사용하는 것이고, 또 다른 하나는 금속층 상에서 합성된 그래핀 필름을 다른 유용한 기재로 전사시키는 것이다. 후자의 접근법은 플렉시블/스트레처블 디바이스 제조 및 대면적 위에서 제조의 가능성과 같은, 그래핀 필름의 특별한 특성 때문에 주목한다. 이 접근법은 단단한 절연성 웨이퍼 상에 디바이스 어레이를 생산하고, 웨이퍼 크기에 따라 기준화할 수 있다. 한편, 플렉시블 전계효과 트랜지스터에 관해 기존에 발표된 특허는 대한민국 공개특허 제 2011-0041965 호 등이 있다. 최근 연구들이 그래핀 박막을 이용하여 제조된 플라스틱 기재 상의 상기 플렉시블 전계효과 트랜지스터(FETs)를 보고했음에도 불구하고, 신축성을 가지는 전자 소자에 요구되는 기계적 사양을 만족시키는 그래핀 전계효과 트랜지스터의 제조는 여전히 많은 어려움을 갖고 있다. 상기 주요 어려움은 첫째, 높은 열팽창 계수를 가지는 유연성 기재 상에 상기 채널 영역, 게이트 절연체 및 전극을 형성하는 재료를 위한 저온 프린팅 공정을 개발하는 것, 둘째, 신물질 또는 소자 구조물의 개발을 통하여 종래 물질 및 회로와 관련된 기계적 특성의 고유의 한계점을 극복하는 것이다. 또한, 그래핀의 우수한 유연성에도 불구하고 트랜지스터를 구성하는 절연체 및 기재의 기계적 한계로 인하여 외부의 작은 변형률에도 소자의 특성이 저하되는 문제점과 고무 기재와 같은 유연성 기재는 온도에 따라 팽창이 잘 일어나 기존의 고온 공정으로는 트랜지스터 제조가 어려운 문제점이 있다.
상기 문제들을 해결하기 위하여, 본원은, 그래핀 상온 전사 공정 및 저온 프린팅 공정 기술을 활용함으로써, 투명하고 신축성 있는 그래핀 전계효과 트랜지스터, 및 이의 제조방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본원의 제 1 측면은, 하기를 포함하는, 그래핀 전계효과 트랜지스터의 제조방법을 제공한다:
소스 전극, 드레인 전극, 및 반도체 채널 영역이 단일(monolithically) 패터닝된 그래핀층을 준비하는 단계; 상기 패터닝된 그래핀을 신축성 기재 상에 전사하는 단계; 상기 반도체 채널 영역 상에 절연체층을 형성하는 단계; 및 상기 절연체층에 게이트 전극을 형성하는 단계.
본원의 제 2 측면은, 상기 제 1 측면에 따른 방법에 의해 제조되고, 5% 이하의 외부 변형률에도 안정적인 거동을 가지는 그래핀 전계효과 트랜지스터를 제공한다.
상기 본원에 따른, 유연한 그래핀과 높은 변형률에도 안정적인 거동을 보이는 절연체층을 이용하여 소자를 형성함으로써 기존 반도체 물질로는 불가능하였던 신축성 있고 저전압 구동이 가능한 투명 트랜지스터를 제조할 수 있다. 신축성 기재 상에서 제조한 유연한 절연체층을 사용하여 제조한 그래핀 전계효과 트랜지스터는 매우 훌륭한 기계적 유연성과 신축 가능성을 나타낼 수 있다. 아울러, 그래핀 소자의 제작은 상온 프린팅 공정으로써 저비용 및 공정을 단순화할 수 있다. 상기 유연한 그래핀과 절연체층을 이용한 신축성 있고 투명한 전계효과 트랜지스터는 집적회로, 논리소자, 메모리, RFID 등 여러 분야에 응용될 수 있다. 또한, 단일 패터닝된 그래핀층을 사용함으로써, 뛰어난 기계적 강건성, 전자적 기능성, 광투과도를 동시에 나타낼 수 있다.
도 1은 본원의 일 실시예에 따른 그래핀 전계효과 트랜지스터 어레이의 제조 단계(a)와 그래핀 옥사이드 절연체층 형성 공정(b)을 보여주는 개략도이다.
도 2는 본원의 일 실시예에 따른 그래핀 전계효과 트랜지스터의 제조 방법을 나타내는 흐름도이다.
도 3은 본원의 일 구현예에 따른 그래핀 전계효과 트랜지스터의 단면도이다.
도 4는 본원의 일 실시예에 따른 그래핀 적층 필름의 직접적인 전사 공정을 나타내는 개략도이다.
도 5는 본원의 일 실시예에 따른 이온겔 게이트 절연체 및 PEDOT:PSS 게이트 전극을 프린팅 하기 위한 에어로졸 젯 프린터의 사진이다.
도 6a는 본원의 일 실시예에 따른 삼중층 그래핀 전계효과 트랜지스터의 개략도이고, 도 6b는 본원의 일 실시예에 따른 그래핀 층수의 함수로서 나타낸 그래핀 전계효과 트랜지스터의 전이 특성을 나타내는 그래프이며, 도 6c는 본원의 일 실시예에 따른 그래핀 층수의 함수로서 나타낸 그래핀 전계효과 트랜지스터의 정공 및 전자 이동도를 나타내는 그래프이다(삽도는 PDMS 상에 삼중층 그래핀 전계효과 트랜지스터의 현미경 이미지, 스케일 바: 300 ㎛).
도 7a는 본원의 일 실시예에 따른 그래핀 소스/드레인 전극(적색) 및 이온겔 게이트 절연체(청색)를 포함하는 PDMS 고무 기재의 UV-Vis 스펙트럼이고, 도 7b는 본원의 일 실시예에 따른 PDMS 고무 기재 상의 단일층 그래핀 전계효과 트랜지스터의 전도도 대 전하 밀도를 나타내는 그래프이다.
도 8은 본원의 일 실시예에 따른 PET 및 PDMS 기재 상에 제조된 이온겔-게이트 전계효과 트랜지스터의 전기 성능에 따른 변화를 측정하기 위한 자체 제작한 (Home-built) (a) 굽힘(bending) 및 (b) 인장 변형(stretching) 기계의 사진이다.
도 9a는 본원의 일 실시예에 따른 약 5%까지 늘어난 기재 변형 하에 삼중층 그래핀 전계효과 트랜지스터의 현미경 이미지이고, 도 9b는 본원의 일 실시예에 따른 PDMS 상의 변형이 가해진 그래핀 전계효과 트랜지스터의 전형적인 전사 특성을 나타낸 그래프이고, 도 9c는 본원의 일 실시예에 따른 인장 변형에 따른 그래핀 전계효과 트랜지스터의 디락(Dirac) 전압의 변화를 나타낸 그래프이고, 도 9d는 본원의 일 실시예에 따른 그래핀 전계효과 트랜지스터의 약 3% 소자 변형 중에 사이클 및 방출을 나타낸 그래프이다.
도 10은 본원의 일 실시예에 따른 변형이 가해진 PDMS 기재 상의 삼중층 그래핀 전계효과 트랜지스터의 전이 특성을 나타낸 그래프이다.
도 11은 본원의 일 실시예에 따른 상이한 일축 변형(약 0%, 약 5%, 약 8%)이 가해진 그래핀 시험 구조의 광학 현미경 이미지이다.
도 12a는 본원의 일 실시예에 따른 폴리에틸렌 테레프탈레이트(PET) 기재 상의 이온겔 그래핀 전계효과 트랜지스터의 이미지를 나타낸 것이고(상기 삽도는 PET 상에 단일층 그래핀 전계효과 트랜지스터의 현미경적 이미지임. 스케일 바 : 300 ㎛), 도 12b는 본원의 일 실시예에 따른 PDMS 기재 상의 이온겔 그래핀 전계효과 트랜지스터의 이미지를 나타낸 것이고, 도 12c는 본원의 일 실시예에 따른 풍선 기재 상의 이온겔 그래핀 전계효과 트랜지스터의 이미지를 나타낸 것이고, 도 12d는 본원의 일 실시예에 따른 PET 상에 제조된 단일층 그래핀 전계효과 트랜지스터의 상이한 전압(V G )에서 전이 특성을 나타낸 그래프이며(삽도는 그래핀 전계효과 트랜지스터의 출력 특성 그래프임), 도 12e는 본원의 일 실시예에 따른 최대 5% 변형(V G = -0.1V)에서 받는 고무 풍선 상에 제조된 상기 삼중층 그래핀 전계효과 트랜지스터의 전이 특성을 나타낸 그래프이다.
도 13a 및 도 13b는 각각, 본원의 일 실시예에 따른 LB 법에 의해 형성된 그래핀 옥사이드(이하 ‘GO’라 함) 막의 라만 분석법(Raman spectroscopy) 및 X선 광전자 분광법(X-ray photoelectron spectroscopy)을 나타낸 것이다.
도 14a 및 도 14b는 각각, 본원의 일 실시예에 따른 균일한 범위를 갖는 대면적 GO 막의 층상 조립을 나타내는 SEM 이미지 및 AFM 이미지이다.
도 15a는 본원의 일 실시예에 따른 절연성 기재 상에 제조된 GO 커패시터(Au/GO/Au)이고, 도 15b는 본원의 일 실시예에 따른 상기 GO 막의 절연 파괴를 나타낸 그래프이고, 도 15c는 본원의 일 실시예에 따른 약 77 K에서 정전용량의 주파수 의존도를 나타낸 그래프이며(삽도는 약 77K에서 정전용량의 게이트 바이어스 의존도를 나타내는 그래프임), 도 15d는 본원의 일 실시예에 따른 상이한 온도에서 바이어스-의존하는 유전 상수의 곡선을 나타낸 그래프이다.
도 16a 및 도 16b는 본원의 일 실시예에 따른 GO 막의 절연성을 나타낸 것으로서, 도 16a는 상이한 챔버 압력에서 상기 GO 막의 전류, 및 이력현상 경향을 나타낸 것이고, 도 16b는 대기 및 질소 조건에서 상기 GO 막의 안정도를 나타낸 그래프이다.
도 17은 본원의 일 실시예에 따른 상이한 두께를 가지는 GO 커패시터의 전형적인 누설 전류-전압 곡선을 나타낸 그래프이다.
도 18은 본원의 일 실시예에 따른 GO 막의 실온에서 정전용량의 주파수 의존도를 나타낸 그래프이다.
도 19a는 본원의 일 실시예에 따른 바텀-게이트 그래핀/GO 트랜지스터의 개략도이고, 도 19b는 본원의 일 실시예에 따른 그래핀/GO 트랜지스터의 전달 특성을 나타낸 그래프이고 (삽도는 그래핀/GO 트랜지스터의 출력 특성을 나타낸 그래프임), 도 19c는 본원의 일 실시예에 따른 상이한 온도에서 게이트 전압에 따른 저항도를 나타낸 그래프이다.
도 20은 본원의 일 실시예에 따른 상이한 온도 하에서 그래핀/GO 트랜지스터의 이력 곡선을 나타낸 그래프이다.
도 21a는 본원의 일 실시예에 따른 플라스틱 기재 상에 형성된 그래핀으로만 구성된 트랜지스터의 광학 이미지이고, 도 21b는 본원의 일 실시예에 따른 상기 PET 기재 및 PET 기재를 포함하는 디바이스의 단층 그래핀, 및 GO 절연체의 광투과도 스펙트럼이고, 도 21c는 본원의 일 실시예에 따른 굽힘 변형 (bending strains)의 함수로서 측정된 전달 곡선을 나타낸 그래프이다.
도 22는 본원에 일 실시예에 따른 가시광 파장 범위 내에서 상이한 두께를 가지는 GO 막의 투과도를 나타낸 그래프이다.
도 23은 본원의 일 실시예에 따른 GO 절연체층을 가지는 G-FETs의 전하이동도의 통계학적인 분포에 대한 막대그래프이다.
도 2는 본원의 일 실시예에 따른 그래핀 전계효과 트랜지스터의 제조 방법을 나타내는 흐름도이다.
도 3은 본원의 일 구현예에 따른 그래핀 전계효과 트랜지스터의 단면도이다.
도 4는 본원의 일 실시예에 따른 그래핀 적층 필름의 직접적인 전사 공정을 나타내는 개략도이다.
도 5는 본원의 일 실시예에 따른 이온겔 게이트 절연체 및 PEDOT:PSS 게이트 전극을 프린팅 하기 위한 에어로졸 젯 프린터의 사진이다.
도 6a는 본원의 일 실시예에 따른 삼중층 그래핀 전계효과 트랜지스터의 개략도이고, 도 6b는 본원의 일 실시예에 따른 그래핀 층수의 함수로서 나타낸 그래핀 전계효과 트랜지스터의 전이 특성을 나타내는 그래프이며, 도 6c는 본원의 일 실시예에 따른 그래핀 층수의 함수로서 나타낸 그래핀 전계효과 트랜지스터의 정공 및 전자 이동도를 나타내는 그래프이다(삽도는 PDMS 상에 삼중층 그래핀 전계효과 트랜지스터의 현미경 이미지, 스케일 바: 300 ㎛).
도 7a는 본원의 일 실시예에 따른 그래핀 소스/드레인 전극(적색) 및 이온겔 게이트 절연체(청색)를 포함하는 PDMS 고무 기재의 UV-Vis 스펙트럼이고, 도 7b는 본원의 일 실시예에 따른 PDMS 고무 기재 상의 단일층 그래핀 전계효과 트랜지스터의 전도도 대 전하 밀도를 나타내는 그래프이다.
도 8은 본원의 일 실시예에 따른 PET 및 PDMS 기재 상에 제조된 이온겔-게이트 전계효과 트랜지스터의 전기 성능에 따른 변화를 측정하기 위한 자체 제작한 (Home-built) (a) 굽힘(bending) 및 (b) 인장 변형(stretching) 기계의 사진이다.
도 9a는 본원의 일 실시예에 따른 약 5%까지 늘어난 기재 변형 하에 삼중층 그래핀 전계효과 트랜지스터의 현미경 이미지이고, 도 9b는 본원의 일 실시예에 따른 PDMS 상의 변형이 가해진 그래핀 전계효과 트랜지스터의 전형적인 전사 특성을 나타낸 그래프이고, 도 9c는 본원의 일 실시예에 따른 인장 변형에 따른 그래핀 전계효과 트랜지스터의 디락(Dirac) 전압의 변화를 나타낸 그래프이고, 도 9d는 본원의 일 실시예에 따른 그래핀 전계효과 트랜지스터의 약 3% 소자 변형 중에 사이클 및 방출을 나타낸 그래프이다.
도 10은 본원의 일 실시예에 따른 변형이 가해진 PDMS 기재 상의 삼중층 그래핀 전계효과 트랜지스터의 전이 특성을 나타낸 그래프이다.
도 11은 본원의 일 실시예에 따른 상이한 일축 변형(약 0%, 약 5%, 약 8%)이 가해진 그래핀 시험 구조의 광학 현미경 이미지이다.
도 12a는 본원의 일 실시예에 따른 폴리에틸렌 테레프탈레이트(PET) 기재 상의 이온겔 그래핀 전계효과 트랜지스터의 이미지를 나타낸 것이고(상기 삽도는 PET 상에 단일층 그래핀 전계효과 트랜지스터의 현미경적 이미지임. 스케일 바 : 300 ㎛), 도 12b는 본원의 일 실시예에 따른 PDMS 기재 상의 이온겔 그래핀 전계효과 트랜지스터의 이미지를 나타낸 것이고, 도 12c는 본원의 일 실시예에 따른 풍선 기재 상의 이온겔 그래핀 전계효과 트랜지스터의 이미지를 나타낸 것이고, 도 12d는 본원의 일 실시예에 따른 PET 상에 제조된 단일층 그래핀 전계효과 트랜지스터의 상이한 전압(V G )에서 전이 특성을 나타낸 그래프이며(삽도는 그래핀 전계효과 트랜지스터의 출력 특성 그래프임), 도 12e는 본원의 일 실시예에 따른 최대 5% 변형(V G = -0.1V)에서 받는 고무 풍선 상에 제조된 상기 삼중층 그래핀 전계효과 트랜지스터의 전이 특성을 나타낸 그래프이다.
도 13a 및 도 13b는 각각, 본원의 일 실시예에 따른 LB 법에 의해 형성된 그래핀 옥사이드(이하 ‘GO’라 함) 막의 라만 분석법(Raman spectroscopy) 및 X선 광전자 분광법(X-ray photoelectron spectroscopy)을 나타낸 것이다.
도 14a 및 도 14b는 각각, 본원의 일 실시예에 따른 균일한 범위를 갖는 대면적 GO 막의 층상 조립을 나타내는 SEM 이미지 및 AFM 이미지이다.
도 15a는 본원의 일 실시예에 따른 절연성 기재 상에 제조된 GO 커패시터(Au/GO/Au)이고, 도 15b는 본원의 일 실시예에 따른 상기 GO 막의 절연 파괴를 나타낸 그래프이고, 도 15c는 본원의 일 실시예에 따른 약 77 K에서 정전용량의 주파수 의존도를 나타낸 그래프이며(삽도는 약 77K에서 정전용량의 게이트 바이어스 의존도를 나타내는 그래프임), 도 15d는 본원의 일 실시예에 따른 상이한 온도에서 바이어스-의존하는 유전 상수의 곡선을 나타낸 그래프이다.
도 16a 및 도 16b는 본원의 일 실시예에 따른 GO 막의 절연성을 나타낸 것으로서, 도 16a는 상이한 챔버 압력에서 상기 GO 막의 전류, 및 이력현상 경향을 나타낸 것이고, 도 16b는 대기 및 질소 조건에서 상기 GO 막의 안정도를 나타낸 그래프이다.
도 17은 본원의 일 실시예에 따른 상이한 두께를 가지는 GO 커패시터의 전형적인 누설 전류-전압 곡선을 나타낸 그래프이다.
도 18은 본원의 일 실시예에 따른 GO 막의 실온에서 정전용량의 주파수 의존도를 나타낸 그래프이다.
도 19a는 본원의 일 실시예에 따른 바텀-게이트 그래핀/GO 트랜지스터의 개략도이고, 도 19b는 본원의 일 실시예에 따른 그래핀/GO 트랜지스터의 전달 특성을 나타낸 그래프이고 (삽도는 그래핀/GO 트랜지스터의 출력 특성을 나타낸 그래프임), 도 19c는 본원의 일 실시예에 따른 상이한 온도에서 게이트 전압에 따른 저항도를 나타낸 그래프이다.
도 20은 본원의 일 실시예에 따른 상이한 온도 하에서 그래핀/GO 트랜지스터의 이력 곡선을 나타낸 그래프이다.
도 21a는 본원의 일 실시예에 따른 플라스틱 기재 상에 형성된 그래핀으로만 구성된 트랜지스터의 광학 이미지이고, 도 21b는 본원의 일 실시예에 따른 상기 PET 기재 및 PET 기재를 포함하는 디바이스의 단층 그래핀, 및 GO 절연체의 광투과도 스펙트럼이고, 도 21c는 본원의 일 실시예에 따른 굽힘 변형 (bending strains)의 함수로서 측정된 전달 곡선을 나타낸 그래프이다.
도 22는 본원에 일 실시예에 따른 가시광 파장 범위 내에서 상이한 두께를 가지는 GO 막의 투과도를 나타낸 그래프이다.
도 23은 본원의 일 실시예에 따른 GO 절연체층을 가지는 G-FETs의 전하이동도의 통계학적인 분포에 대한 막대그래프이다.
이하, 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다.
그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 “이들의 조합”의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서 ‘A 및/또는 B’의 기재는 ‘A 또는 B, 또는 A 및 B’를 의미한다.
본원의 제 1 측면은, 하기를 포함하는, 그래핀 전계효과 트랜지스터의 제조방법을 제공한다:
소스 전극, 드레인 전극, 및 반도체 채널 영역이 단일(monolithically) 패터닝된 그래핀층을 준비하는 단계; 상기 패터닝된 그래핀을 신축성 기재 상에 전사하는 단계; 상기 반도체 채널 영역 상에 절연체층을 형성하는 단계; 및 상기 절연체층에 게이트 전극을 형성하는 단계.
본원의 일 구현예에 따르면, 상기 단일 패터닝된 그래핀층은 금속촉매 상에서 화학기상증착법에 의하여 형성되는 그래핀을 패터닝하여 형성된 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 그래핀은 금속촉매층 상에서 화학기상증착법에 의하여 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 금속촉매층은 박막 또는 후막일 수 있으며, 상기 금속촉매층은 Ni, Co, Fe, Pt, Au, Al, Cr, Cu, Mg, Mn, Rh, Si, Ta, Ti, W, U, V, Zr, Fe, 황동(brass), 청동(bronze), 스테인레스 스틸(stainless steel), Ge, 및 이들의 조합들로 이루어진 군으로부터 선택되는 하나 이상의 금속 또는 그의 합금을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 소스 전극, 드레인 전극, 및 반도체 채널 영역이 단일 패터닝된 그래핀층을 준비하는 단계에서 화학기상증착법으로 합성된 대면적 그래핀을 1 회의 포토리소그래피 작업을 통하여 소스 전극, 드레인 전극뿐만 아니라 반도체 채널 영역까지 형성하는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 패터닝된 그래핀을 신축성 기재 상에 전사하는 단계는 그래핀 상온 전사 공정 및 저온 프린팅 공정에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 단일 패터닝된 그래핀층은 그래핀이 적층되어 형성된 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 그래핀은 단일층, 이중층, 삼중층, 또는 그 이상의 층으로 형성될 수 있으나, 삼중층이 바람직하다.
본원의 일 구현예에 따르면, 상기 절연체층을 상기 반도체 채널 영역 상에 형성하는 것은, 랭뮤어 블로드젯(Langmuir Blodgett)법, 에어로졸 젯 프린팅(aerosol jet printing), 잉크 젯 프린팅(ink jet printing), 스크린 프린팅(screen printing), 롤투롤 프린팅(roll-to-roll printing), 그라이바 프린팅(gravure printing), 플렉소그래픽 프린팅(Flexographic printing), 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 게이트 전극은 에어로졸 젯 프린팅(aerosol jet printing), 잉크 젯 프린팅(ink jet printing), 스크린 프린팅(screen printing), 롤투롤 프린팅(roll-to-roll printing), 그라이바 프린팅(gravure printing), 플렉소그래픽 프린팅(flexographic printing), 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 신축성 기재는 고무, 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate, PET), 폴리(디메틸실록산)[Poly(dimethylsiloxane), PDMS], 폴리카보네이트 (Polycarbonate, PC), 폴리에테르설폰(Polyethersulfone, PES), 폴리이미드, 폴리아크릴레이트, 폴리에스테르, 폴리비닐, 폴리카보네이트, 폴리에틸렌, 폴리에틸렌나프탈레이트(Polyethylene naphthalate, PEN), 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 절연체층은 이온겔 또는 그래핀 옥사이드를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 이온겔은 이온성 액체, 및 적어도 3 블록을 포함하는 블록 코폴리머를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 여기서, 상기 블록 코폴리머는 상기 이온성 액체 중에서 자기조립 폴리머를 형성할 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 블록 코폴리머는 적어도 A 블록 및 B 블록을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 A 블록은 이온성 액체에서 거의 녹지 않는 낮은 극성 폴리머를 포함하는 것일 수 있고, 상기 A 블록은 상온에서 적어도 부분적으로 유리질(glassy)인 것일 수 있다. 다음으로, 상기 B 블록은 이온성 액체와 혼화성인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 A 블록은 폴리스티렌(polystyrene), 폴리(N-이소프로필 아크릴아미드)[poly(N-isopropyl acrylamide)], 및 이들의 조합들로 이루어진 군에서 선택된 것 중 적어도 하나를 포함하고, 상기 B 블록은 폴리(메틸메타크릴레이트)[poly(methylmethacrylate)], 폴리(에틸아크릴레이트)[poly(ethyl acrylate)], 폴리(에틸렌옥사이드)[poly(ethylene oxide)], 및 이들의 조합들로 이루어진 군에서 선택된 것 중에서 적어도 하나를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 블록 코폴리머는 폴리(스티렌-블록-에틸렌옥사이드-블록-스티렌) [poly(styrene-block-ethylene oxide-block-styrene)], 폴리(N-이소프로필아크릴아미드-블록-에틸렌옥사이드-블록-N-이소프로필아크릴아미드) [poly(N-isopropyl acrylamide-block-ethylene oxide-block-N-isopropyl acrylamide)], 폴리(스티렌-블록-에틸렌옥사이드-블록-스티렌), 폴리(N-이소프로필아크릴아미드-블록-에틸렌옥사이드-블록-N-이소프로필아크릴아미드), 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 이온성 액체는 [BMIM][PF6], [EMIM][TFSI], [EMIM][OctSO4], 및 이들의 조합들로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 게이트 전극은 전도성 고분자를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전도성 고분자는 폴리피롤, 폴리티오펜, 폴리(3-알킬티오펜), 폴리아닐린, 폴리페닐렌 설파이드, 폴리푸란, 폴리이소-티아나프텐, 폴리(p-페틸렌비닐렌), 폴리(p-페닐렌), 폴리(3,4-에틸렌디오시티오펜), 폴리(에틸렌클리콜)디아크릴레이트, 2-하이드록시-2-메틸프로피오페논, 및 이들의 조합들로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 2 측면은, 상기 제 1 측면에 따른 제조 방법에 의한 5% 이하의 외부 변형률에도 안정적인 거동을 가지는 그래핀 전계효과 트랜지스터를 제공한다.
이하, 첨부된 도면을 참조하여 본원의 구현예 및 실시예를 상세히 설명하나, 본원이 이제 제한되는 것은 아니다.
본원의 일 실시예에 따른 도 1은 신축성 고무 기재 상의 그래핀 전계효과 트랜지스터 어레이의 제조에 관련된 단계(a)와 그래핀 옥사이드 절연체층 형성 공정(b)의 개략도를 나타낸 것이다. 도 2는 본원의 일 실시예에 따른 신축성 있는 그래핀 전계효과 트랜지스터를 제조하는 방법을 나타내는 흐름도이다. 도 3은 본원의 일 구현예에 따른 FET의 단면도이다.
도 1과 도 2에서 나타낸 바와 같이, 소스 전극, 드레인 전극, 및 반도체 채널 영역이 단일(monolithically) 패터닝된 그래핀층을 준비하는 단계(S100); 상기 패터닝된 그래핀을 신축성 기재 상에 전사하는 단계(S200); 상기 반도체 체널 영역 상에 유연한 특성을 가진 절연체 층을 상온에서 형성하는 단계(S300); 및, 상기 절연체층에 게이트 전극을 형성하는 단계(S400)를 포함하여 그래핀 전계효과 트랜지스터(Field Effect Transistor, FET)가 제조된다.
그래핀 전계효과 트랜지스터를 제조하기 위하여, 우선, 소스 전극, 드레인 전극, 및 반도체 채널 영역이 단일(monolithically) 패터닝된 그래핀층을 준비한다(S100). 본원의 일 구현예에 따르면, 상기 그래핀 성장용 촉매층의 두께는 약 1 nm 내지 약 100 μm일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 그래핀 성장용 촉매층의 두께는 약 1 nm 내지 약 10 nm, 약 1 nm 내지 약 50 nm, 약 1 nm 내지 약 100 nm, 약 1 nm 내지 약 200 nm, 약 1 nm 내지 약 500 nm, 약 1 nm 내지 약 700 nm, 약 1 nm 내지 약 1,000 nm, 약 1 nm 내지 약 10 μm, 약 1 nm 내지 약 100 μm, 약 10 nm 내지 약 50 nm, 약 10 nm 내지 약 100 nm, 약 10 nm 내지 약 200 nm, 약 10 nm 내지 약 500 nm, 약 10 nm 내지 약 700 nm, 약 10 nm 내지 약 1,000 nm, 약 10 nm 내지 약 10 μm, 약 10 nm 내지 약 100 μm, 약 50 nm 내지 약 100 nm, 약 50 nm 내지 약 200 nm, 약 50 nm 내지 약 500 nm, 약 50 nm 내지 약 700 nm, 약 50 nm 내지 약 1,000 nm, 약 50 nm 내지 약 10 μm, 약 50 nm 내지 약 100 μm, 약 100 nm 내지 약 200 nm, 약 100 nm 내지 약 500 nm, 약 100 nm 내지 약 700 nm, 약 100 nm 내지 약 1,000 nm, 약 100 nm 내지 약 10 μm, 약 100 nm 내지 약 100 μm, 약 200 nm 내지 약 500 nm, 약 200 nm 내지 약 700 nm, 약 200 nm 내지 약 1,000 nm, 약 200 nm 내지 약 10 μm, 약 200 nm 내지 약 100 μm, 약 500 nm 내지 약 700 nm, 약 500 nm 내지 약 1,000 nm, 약 500 nm 내지 약 10 μm, 약 500 nm 내지 약 100 μm, 약 700 nm 내지 약 1,000 nm, 약 700 nm 내지 약 10 μm, 약 700 nm 내지 약 100 μm, 약 1,000 nm 내지 약 10 μm, 약 1,000 nm 내지 약 100 μm, 또는 약 10 μm 내지 약 100 μm일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 그래핀 성장용 촉매층의 두께가 지나치게 두꺼운 경우에는 의도한 그래핀 시트가 형성되는 대신 두꺼운 그래파이트 결정이 형성되는 문제가 발생될 수 있으므로, 상기 그래핀 성장용 촉매층의 두께를 조절하는 것이 중요하다.
이어서, 상기 패터닝된 그래핀층은 금속촉매상에서 화학기상증착법에 의하여 형성되는 그래핀을 패터닝하여 형성된 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 화학기상증착법은 금속유기화학기상증착법(MOCVD), 상압화학적기상증착법(APCVD), 저압 화학기상증착법(LPCVD), 플라즈마가속화학증착법(PECVD) 및 원자층증착법(ALD) 중 하나일 수 있다.
상기 화학기상증착법은 상압 또는 저압에서 수행될 수 있다. 또한, 상기 화학기상증착법은 플라즈마를 이용하여 수행될 수 있으며, 당업계에 공지된 화학기상증착법을 이용한 그래핀 제조 방법을 모두 이용할 수 있다. 이어서, 포토리소그래피를 이용하여 그래핀층을 식각하여 원하는 패턴을 형성할 수 있다. 이 때, 포토레지스트(AZ 1512) 지지층은 상기 금속촉매 호일 상의 상기 그래핀 필름 위에 스핀-코팅되고, 금속촉매는 전기화학적으로 식각될 수 있다. 포토레지스트 패턴은 식각하고자 하는 소스 전극, 드레인 전극, 반도체 채널 영역을 노출하게 된다.
다음으로, 상기 패터닝된 그래핀을 신축성 기재 상에 전사한다(S200). 예를 들어, 1 회의 포토리소그래피 공정으로 패터닝할 수 있는데, 포토레지스트 패턴을 마스크로서 이용하여 포토레지스트 패턴을 통해 노출된 층을 식각하여 기재(202) 상에 소스 전극, 드레인 전극, 반도체 채널 영역을 포함하는 패턴을 신축성 기재 상에 전사한다. 상기 패터닝된 그래핀을 신축성 기재 상에 그래핀 상온 전사 공정, 및 저온 프린팅 공정에 의해 전사한다.
이어서, 상기 반도체 체널 영역 상에 유연한 특성을 가진 절연체 층을 상온에서 형성한다(S300). 상기 절연체층(212)은 이온겔 또는 그래핀 옥사이드를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 절연체층을 상기 반도체 채널 영역 상에 형성하는 것은, 랭뮤어 블로드젯(Langmuir Blodgett, LB)법, 에어로졸 젯 프린팅, 잉크 젯 프린팅, 스크린 프린팅, 롤투롤 프린팅, 그라이바 프린팅, 플렉소그래픽 프린팅, 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 절연체층(212)으로서 GO를 사용할 경우, 상기 GO는 Langmuir Blodgett(이하, LB)법에 의해, 상기 반도체 채널 영역(210) 상에 상기 절연체층(212)으로서 형성될 수 있으나, 이에 제한되지 않을 수 있다. 상기 GO 절연체층(212)을 형성하는 방법은, 예를 들어, 도 1b에 도시된 바와 같이, 우선 물(aqueous phase) 표면에 GO 조각(flake)을 띄우고, 상기 물 표면에 헥산을 첨가으로써 혼합되지 않는 물/헥산 계면이 형성되며 그 후, 기계적 실린저 펌프를 이용하여 상기 물/헥산 표면에 에탄올을 천천히 첨가시켜 상기 계면에 GO 포착(trapping)을 야기한다. 상기 GO 조각의 표면 전하는 첨가된 에탄올의 양에 비례하여 서서히 감소하며, 상기 물/헥산 계면에서 상기 헥산을 자연 증발시킴으로써 물 표면에 형성된 2차원 GO 조각의 포집이 가능하다. 성기게 떠있는 상기 GO 조각은 두 개의 테프론 막대를 이용한 표면적 감소에 의해 하나의 큰 밀집(close-packed)된 막으로 조립될 수 있으며, 상기 LB 법을 반복함으로써 핀홀 없는 다중층의 GO 구조체를 적층할 수 있으나, 이에 제한되는 것은 아니다.
상기 절연체층(212)으로서 이온겔을 사용할 경우, 상기 이온겔은 상기 반도체 채널 영역(210) 상에 프린팅되어 상기 절연체층(212)을 형성하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 이온겔은 이온성 액체 및 적어도 3 블록을 포함하는 블록 코폴리머를 포함하여, 상기 반도체 채널 영역 상에 겔 또는 액체 형태로 프린팅되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 이온겔은 에어로졸 젯 프린팅(aerosol jet printing), 잉크 젯 프린팅(ink jet printing), 스크린 프린팅(screen printing), 롤투롤 프린팅(roll-to-roll printing), 그라이바 프린팅(gravure printing), 플렉소그래픽 프린팅(Flexographic printing), 및 이들의 조합들로 이루어진 군에서 선택된 방법 등을 포함하여 상기 반도체 채널 영역(210) 상에 프린팅 될 수 있다. 또한, 상기 이온겔은 노즐을 이용한 프린팅 방법을 이용하여 패터닝되는 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.
마지막으로, 상기 절연체층에 게이트 전극(214)을 형성한다(S400). 예를 들어, 상기 게이트 전극(214)은 에어로졸 젯 프린팅(aerosol jet printing), 잉크 젯 프린팅(ink jet printing), 스크린 프린팅(screen printing), 롤투롤 프린팅(roll-to-roll printing), 그라이바 프린팅(gravure printing), 플렉소그래픽 프린팅(Flexographic printing), 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 형성될 수 있으나 이에 제한되는 것은 아니다.
한편, FET의 단면도(도 3)에서 보는 바와 같이, 상기 FET는 기재(202)와 상기 기재(202) 상에 형성된 그래핀층(204)을 포함한다. 상기 그래핀층(204)은 소스 전극(206), 드레인 전극(208), 및 반도체 채널 영역(210)을 포함한다. 상기 반도체 채널 영역(210)은, 상기 반도체 채널 영역(210) 상에 형성된 절연체층(212) 및 게이트 전극(214)을 포함한다. 상기 신축성 기재(202)는, 예를 들어, 고무 및/또는 플라스틱 기재를 포함할 수 있다. 또한, 상기 신축성 기재(202)는 유연하고, 투명한 기재일 수 있으며, 이러한 유연하고, 투명한 기재는 당업계에 알려진 물질을 당업자가 적의 선택하여 사용할 수 있으며, 그의 비제한적 예로서, 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate, PET), 폴리(디메틸실록산)[Poly(dimethylsiloxane), PDMS], 폴리카보네이트 (Polycarbonate, PC), 폴리에테르설폰(Polyethersulfone, PES), 폴리이미드, 폴리아크릴레이트, 폴리에스테르, 폴리비닐, 폴리카보네이트, 폴리에틸렌,폴리에틸렌나프탈레이트(Polyethylene naphthalate, PEN), 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 그래핀층(204)은 다른 일 구현예에 있어서, 금속촉매층 상에서 화학기상증착법에 의하여 형성된 것을 기재 상에 전사시키거나 기재 상에 상기한 방법에 의하여 직접 성장시킨 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 금속촉매층은 박막 또는 후막일 수 있으며, 상기 금속촉매층은 Ni, Co, Fe, Pt, Au, Al, Cr, Cu, Mg, Mn, Rh, Si, Ta, Ti, W, U, V, Zr, Fe, 황동(brass), 청동(bronze), 스테인레스 스틸(stainless steel), Ge, 및 이들의 조합들로 이루어진 군으로부터 선택되는 하나 이상의 금속 또는 그의 합금을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 소스 전극(206) 및 드레인 전극(208)은 포토리소그래피 공정으로 패터닝하여 상기 그래핀층을 포함하는 반도체층과 전기적으로 접촉하는 소스 전극(206) 및 드레인 전극(208)을 형성할 수 있다. 상기 게이트 전극(214)은 전도성 고분자 등을 포함하는, 임의의 적절한 전도성 재료를 포함할 수 있으나 이에 제한되는 것은 아니다.
이하, 본원의 실시예를 통하여 보다 구체적으로 설명하며, 본 실시예에 의하여 본원의 범위가 제한되는 것은 아니다.
[
실시예
1]
1.
Cu
촉매층
상에서
그래핀
필름의 성장 및 전사
먼저, 단일층 그래핀 필름은 전형적인 성장 공정을 통하여 4 인치 석영 튜브에서 화학기상증착법에 의하여 Cu 호일 (t ~약 25 ㎛, Alfa Aesar) 상에서 성장시켰다.
i) 구리 호일이 삽입된 인너(inner)튜브를 온도 변화를 최소화하기 위하여 4 인치 아우터(outer) 튜브로 로딩하였다(펌핑).
ii) 펌프에 의하여 상기 챔버 내의 가스를 제거한 후에, 약 10 sccm H2 (89 mTorr)를 흘려주면서 상기 로(furnace)를 약 1,000℃까지 열처리하였다. 상기 온도가 약 1,000℃에 도달했을 때, 상기 Cu 호일을 약 30 분 동안 어닐링하여 구리(II) 산화물을 환원시키고, 상기 결정 크기를 성장시킴으로써 상기 호일의 표면이 깨끗해지도록 하였다.
iii) 상기 CH4(약 15 sccm) 및 H2(약 10 sccm)의 혼합물을 약 30 분(약 310 mTorr) 동안 상기 튜브로 주입하였다.
iv) 상기 H2의 흐름을 제외하고, 모든 상기 전력 및 가스를 약 100℃ 이하로 상기 로를 냉각시키기 위하여 전원을 껐다.
이어서, 그래핀의 합성 후에, 본원은 상기 그래핀 시트 층을 신축성 그래핀 소자로 만들기 위해 층상으로 적층하였다. 종래의 방법과 상이한 것으로, 본원은 그래핀이 성장된 구리 호일 상에 직접 그래핀을 전사했다. 최종적으로, 본원은 그래핀 층 가운데 유기 불순물 없이 그래핀 시트의 삼중층을 제조할 수 있었다. 도 4에서 도시된 바와 같이, (A) Cu 필름 상에서 그래핀 합성 후에 지지층인 PMMA를 스핀 코팅한 후, (B) 상기 구리 촉매를 용해시키기 위하여 약 0.1 M의 (NH4)2S2O8 용액 상에 상기 필름을 띄웠다(Floating). (C-D) 상기 구리를 제거한 후에, 다른 그래핀 성장된 Cu 호일을 사용하여 상기 PMMA/G 필름을 들어올렸다. 다중 적층된 그래핀 시트는 (B) 내지 (D) 공정을 반복함으로써 제조하였다.
2.
Cu
호일 상에 상기
패터닝된
그래핀의
제조
i) 직접 전사법을 사용하여 Cu 호일 상에 3 층 그래핀을 전사하였다.
ii) 그 후, 상기 PMMA 잔여물을 제거하기 위하여 약 80℃에서 아세톤 중에 PMMA/3 층-그래핀(3L-G)/Cu 호일을 디핑(dipping)함으로써, 상기 PMMA 지지체(supporter)를 제거하였다.
iii) 손쉬운 핸들링을 위하여 유리 상에 3L-G/Cu 호일을 부착하였다.
iv) AZ 1512을 사용하여 상기 소스, 드레인, 및 반도체 채널 영역을 패터닝하였다.
v) 약 7 초 이내로 O2 플라스마를 가하여 상기 노광된 그래핀을 소거하였다(Erase).
vi) 아세톤 중에 상기 샘플을 디핑함으로써 포토레지스트를 소거하였다.
3. 고무
기재 상에
그래핀의
전사(
Transfer
)
i) PMMA 대신에 지지체로서 상기 패터닝된 그래핀/Cu 호일 상에 AZ 1512를 스핀 코팅하였다(약 500 rpm/ 약 5 초, 약 3,000 rpm/ 약 30 초, 및 약 1 분 30 초 동안 약 100℃에서 오븐 내에서 경화).
ii) 상기 구리를 용해시키기 위하여 약 0.1 M의 (NH4)2S2O8 용액 상에 상기 PR/패터닝된 3L-G/Cu 호일을 띄웠다.
iii) 구리를 제거한 후, 상기 PR/패터닝된 3L-G 필름을 세척하고(증류수, 약 10 분 이하), PDMS 기재(t ~ 약 1.5 mm)를 사용하여 이것을 들어올렸다.
iv) 포토레지스트 지지층을 제거하기 위하여 약 10 분 동안 아세톤 중에 상기 샘플을 디핑하였다.
4. 에어로졸 젯 프린터를 사용하여
이온겔
및 게이트 전극의
프린팅
i) 폴리(스티렌-메틸 메타크릴레이트-스티렌)(PS-PMMA-PS), 1-에틸-3-메틸이미다졸리움 비스(트리플루오로메틸설포닐)이미드([EMIM][TFSI]), 및 에틸 아세테이트를 혼합함으로써 이온겔 잉크를 제조하였다. 상기 이온겔 잉크의 중량비는 각각 0.1: 0.9: 9로 제조하였다.
ii) 이온겔 게이트 절연체 층을 에어로졸 젯 프린팅 기술을 이용하여 상기 반도체 채널 영역 위에 프린팅하였다. 초음파기에 의하여 이온겔 잉크가 안개 상태(mist state)로 변했을 때, 고해상도를 위한 분무기(atomizer) 및 차단가스(sheath gas)의 조절에 의하여 타겟 위에 프린팅 될 수 있었다.
iii)폴리(4-스티렌설포네이트)를 이용하여 산화된 폴리(3,4-에틸렌다이옥시티오펜)(PEDOT:PSS)을 게이트 전극으로서, 상기 반도체 채널 영역 상에 프린팅 하였다.
<
이온겔
절연체층을
사용한
그래핀
전계효과
트랜지스터의 특성>
상기 그래핀의 중요한 기계적 특성은 종래 무기 반도체 물질을 사용하여 가능하지 않던 방법인, 고무 기재 상에 소자 제조를 가능하게 했다. 예로서 도 6a의 단일층, 이중층, 및 삼중층 그래핀 전계효과 트랜지스터의 개략도에서 보는 바와 같이, 본원은 폴리(디메틸실록산) (PDMS) 고무 상에 높은 광학적 투과도를 가지는 고성능의, 신축성 있는, 및 프린팅할 수 있는 그래핀 전계효과 트랜지스터를 제조하였다(도 7a). 도 6b는 상기 상이한 층상 그래핀 전계효과 트랜지스터의 게이트 전압(VG)의 함수로서, 상기 드레인 전류(ID)를 나타낸 것이다. 상기 모든 소자는 높은 온-커런트(on-current)를 가진 저전압 영역(±2 V) 이내에서 작동하였다. 상기 이온겔 게이트 절연체층의 초-고 정전용량(capacitance)에 의하여 이러한 저전압, 고전류 작동을 얻었다. 상기 이온겔의 비정전용량은 약 300 nm 두께 SiO2 절연체 (약 10.8 nF/cm2)에 대한 전형적인 값보다 훨씬 더 큰 약 10 Hz에서 약 5.17 ㎌/cm2 로 측정되었다. 분명한 양극성 거동(ambipolar behavior)이 ID 의 게이트 의존성으로 관찰되었으며, 여기서 양(positive) 및 음(negative) VG 영역은 각각 전자 및 정공 수송을 나타냈다. 상기 모든 전사 곡선에 대한 디락(Dirac)점은 거의 0에서 나타났다.
종래 트랜지스터와 달리, 상기 이온겔 게이트 절연체층을 가지는 트랜지스터의 작동은 전기장 하에 상기 양쪽 이온겔/반도체 및 이온겔/게이트 전극 계면에서, 고 정전용량 전기 이중층(electric double layer, EDL)의 형성에 기반을 둔다. 예를 들어, 음 게이트 바이어스의 애플리케이션에서, 상기 게이트 전극 상에 음 표면 전하는 양[EMIM] 이온을 끌어당기고, 상기 이온겔/게이트 계면에서 전기 이중층을 형성한다. 동시에, 음[TFSI]이온은 상기 이온겔/그래핀 계면에서 분리되었다. 상기 두 EDL은 그들 사이에서 전하-중성 확산층을 가지는 상기 게이트/이온겔 및 상기 이온겔/그래핀 계면에서 형성된다. 상기 이러한 확산층의 정전용량이 무시할 만큼 작기 때문에, 상기 이온겔의 계면 정전용량은 전기 이중층 정전용량(electric double layer capacitance, CEDL) 및 상기 그래핀의 양자 정전용량(Cq)의 일련의 조합으로서 모델링될 수 있다. 결과로서, 상기 두 커패시터(capacitors)에서 하강된 전위는 다음과 같이 주어진다:
여기서, h는 환산 플랑크 상수 (reduced Planck's constant) 이고, νF은 페르미 속도이고(1.1 × 106 m/s), e는 전자 전하 값이고, n은 전하 밀도이다. 이러한 방정식을 기초로, 도 7b에 도시된 바와 같이, n은 VG에 의하여 계산되었고, 상기 전도도(σ)는 상기 n 전하 밀도의 함수로서 표시되었다. 전도도(σ) 대(versus) 전하밀도(n) 함수에 있어서 선형방식의 기울기로부터, 상기 캐리어 이동도(μ)는 μ= (dσ/dn)/e를 이용하여 계산되었다. 상기 게이트 전극 및 상기 활성(active) 채널 간의 중첩된 영역에도 불구하고 이러한 두 전기 이중층의 빠른 형성이 가능한데, 왜냐하면, 이것은 매우 이동성 있는 이온의 직접적인 이동에 의존하기 때문이다. 결과로서, 상기 게이트 전극이 상기 그래핀 채널의 전체 면적을 완전히 커버하지 않는 비전형적인 소자 구성이 가능하다(도 1). 첫째, 단일층 그래핀 전계효과 트랜지스터는 PDMS 기재 상에 제조될 수 있었다. 도 6b의 삽도는 VG = - 0.1 V 에서 상기 단일층 그래핀 전계효과 트랜지스터의 상기 양극성 전사 특성(transfer characteristics)을 나타낸 것이다. 상기 평균 정공 및 전자 이동도는 각각 약 26 cm2/Vs 및 약 20 cm2/Vs로 계산되었다. PDMS 기재 상의 상기 그래핀 전계효과 트랜지스터의 약한 캐리어 이동도는 수증기 또는 상기 PDMS의 다공성 네트워크 구조에 포함된 다른 화학물질과 같은 분자 종으로부터 산란되는 것과 상기 그래핀 소자가 상기 전송 특성을 현저하게 감소시킬 수 있는 오염물질에 노출된 것 양쪽 모두에 기인할 수 있다. PDMS-바운드 분자의 효과를 최소화하기 위하여, 본원은 이중층 및 삼중층 그래핀-기반 전계효과 트랜지스터를 제조하였다(도 6a). 이러한 이중층 및 삼중층 기하구조에 있어서, 상기 하부 그래핀 층은 상기 기재 상에 하전된 분자의 충분한 스크리닝을 제공하였고, 이것은 배리어(barrier) 막으로서 작용해서, 상기 상부 그래핀 층은 상기 PDMS 표면 상의 수증기 또는 다른 화학물질의 존재에 영향을 받지 않았다. 일반적으로, 그래파이트 결정에서와 같이, ABAB 적층 순서를 가지는 강하게 배향된(highly oriented) 다중층 그래핀은 층의 수가 증가할수록 더 우세해지는 층간 커플링 효과 때문에 더 낮은 온-커런트 및 on/off 비율을 가지는 트랜지스터를 생성한다. 반면에, 전사 공정에 의하여 형성된 다중층 그래핀 필름은 상기 층 구조의 임의적 배향성 때문에 층간의 약한 층간 커플링을 나타낸다. 결과로서, 단일층 그래핀 전계효과 트랜지스터로부터 획득된 것에 비하여 소자 성능은 급격하게 증가되었다(도 6b). 도 6c는 상이한 층상 그래핀 전계효과 트랜지스터에 대한 정공 및 전자 이동도를 나타낸 것이다. 상기 정공 및 전자 이동도는 그래핀 층의 수와 함께 증가한다. 상기 삼중층 그래핀 전계효과 트랜지스터는 약 1,131 ± 96 cm2/Vs 의 정공 이동도 및 약 362 ± 45 cm2/Vs의 전자 이동도를 나타내었는데, 이것은 상기 단일층 그래핀 전계효과 트랜지스터의 대응값보다 더 큰 크기의 정도(order of magnitude)이다.
한편, 일축 가변 인장 변형(Uniaxial tunable tensile strain)이 상기 채널의 길이 방향으로 상기 PDMS를 늘어나게 함으로써 이온겔 게이트 절연체층을 가지는 삼중층 그래핀 전계효과 트랜지스터에 적용되었다. 상기 소자 어레이는 기재의 한 면은 고정되고, 다른 면은 상기 소자가 늘어나도록 당기는 자체 제작한 일축 스트레쳐(home-built uniaxial stretcher)에 놓여졌다(도 8). 도 8은 폴리에틸렌 테레프탈레이트(PET, t ~ 역 188 ㎛) 및 폴리디메틸실록산(PDMS, t ~ 약 1.5 mm) 기재 상에 제조된 상기 이온겔-게이트 전계효과 트랜지스터의 전기 성능에 있어서의 변화를 측정하기 위한 자체 제작한(Home-built) (a) 굽힘(bending) 및 (b) 인장 변형(stretching) 기계의 사진이다. 도 9a는 5%의 소자 기재 변형에서 그래핀 전계효과 트랜지스터의 광학적 현미경 이미지를 나타낸 것이다. 전계효과 트랜지스터 성능은 약 0% 내지 약 7% 변형 하에서 측정되었다(도 9b 및 도 10). 도 10은 상기 채널의 길이 방향으로 약 5%를 초과하는 변형이 가해진 PDMS 기재 상의 삼중층 그래핀 전계효과 트랜지스터의 전이 특성을 나타낸 것이고, 상기 삽도는 상기 변형(strain)의 함수로서 나타낸 삼중층 그래핀 전계효과 트랜지스터의 정공 및 전자 이동도를 나타낸 것이다. 상기 소자는 상기 그래핀 및 이온겔의 우수한 신축성 때문에 약 5%까지의 변형(strain)에서 안정한 작동을 나타냈다. 상기 정공 및 전자 이동도는 약 0% 변형(strain)에서 각각 약 1,188 ± 136 cm2/Vs 및 약 422 ± 52 cm2/Vs로써 계산되었다. 약 5% 미만의 연장(extensions)은 최대 15%의 정공 및 전자 이동도 변화를 획득하였다. 피로 시험(Fatigue tests)을 상기 그래핀 트랜지스터 상에서 수행하였다. 상기 전기적 특성은 길이 방향으로 약 3% 변형이 가해지는 것을 1,000 사이클 실시 후에 조차 변하지 않았다(도 9d). 도 9c 및 도 9d는 보정된 정공/전자 이동도, 전류 준위(최대 정공(적색 원)/전자(청색 삼각형) 및 상기 디락(Dirac)점에서 상기 최소 전류(흑색 네모)) 및 상기 변형 준위의 함수로서 나타낸 그래핀 전계효과 트랜지스터의 디락(Dirac) 전압의 변화(도 9c) 및 약 3% 소자 변형 중에 사이클 및 방출(도 9d)을 나타낸 그래프이다. 상기 디락(Dirac)점에서 상기 정공 및 전자의 최대 전류 및 상기 최소 전류는 변형이 가해지는 것 및 피로(fatigue)에 비의존적이었다(도 9c 및 도 9d). 도 9c 및 도 9d의 삽도에서 도시된 것 같이, 상기 디락(Dirac)점은 크게 이동하지 않았다. 그러나, 소자 특성의 감소 및 상기 보정된(normalized) 이동도 분포의 증대(broadening)가 크게 변형이 가해진 것(약 5% 이상)에서 관찰되었는데, 이것은 적어도 부분적으로 결정입계(grain boundaries)에 의하여 및/또는 상기 그래핀 필름의 다른 결함에 의하여 개시된 미세크랙 때문이다(도 10 및 도 11). 도 11은 상이한 일축 변형(strain)(약 0%, 약 5%, 약 8%)이 가해진 상태에서 그래핀 시험 구조의 광학 현미경 이미지이며, 약 5% 이하의 변형에서는, 상기 채널 또는 전극 영역에서 비-균일(non-uniform) 변형(deformation)은 없었고, 약 8%의 변형이 가해진 것은 미세 크랙킹이 발생했다.
상기 그래핀 필름의 좋은 기계적 특성은 종래의 무기재료-기반 전자 소자와 상반되는 초박형(ultra thin) 플라스틱 및 고무재료와 같은 매우 부응하는(compliant) 기재 상에 통합이 가능하게 한다. 예로서, 본원은 그래핀 전계효과 트랜지스터를 접히는(foldable) 플라스틱 호일 상에(도 12a, 도 12d), 그리고 고무 시트 및 풍선과 같은 자유롭게 변형할 수 있는 기재(도 12b및 도 12c)상에 제조하였다. 도 12a 내지 도 12c는 상이한 기재[폴리에틸렌 테레프탈레이트(PET), PDMS, 및 풍선] 상의 상기 이온겔 그래핀 전계효과 트랜지스터의 다양한 이미지이다. 상기 삽도는 PET 상의 단일층 그래핀 전계효과 트랜지스터의 현미경적 이미지를 나타낸 것이다(스케일 바 : 300 ㎛). 도 12d는 PET 상에 제조된 단일층 그래핀 전계효과 트랜지스터의 3 개의 상이한 V G (-0.1 V(흑색), -0.2 V(적색), -0.3 V(청색))에서 전이 특성(약 20 ㎛의 채널 폭 및 약 500 ㎛의 길이)을 나타낸 그래프이다. 상기 정공 및 전자 이동도는 각각 약 958 ±237 cm2/Vs 및 약 512 ±165 cm2/Vs이었다. 삽도는 그래핀 전계효과 트랜지스터의 출력 특성을 나타낸 것이다. 출력 곡선에 있어서, 상기 게이트 전압은 -1 V의 단계에서 +2 V 내지 -2 V 사이에서 변화되었다. 도 12e는 상기 풍선의 팽창에 의한 일축(uniaxial) 변형 중의 상기 그래핀 전계효과 트랜지스터의 전기적 특성의 변화를 나타낸 것이다. 도 12e는 최대 5% 변형(V G = -0.1 V)에서 받는 고무 풍선 상에 제조된 상기 삼중층 그래핀 전계효과 트랜지스터의 전이 특성을 나타낸 그래프이다. 상기 정공 및 전자 이동도는 각각 약 0% 변형에서 약 435 ±67 cm2/Vs 및 약 211 ± 38 cm2/Vs 이었다. 상기 풍선 상의 그래핀 전계효과 트랜지스터는 변형 중에 현저한 변화 없이 뛰어난 전기적 특성을 보여주었다. 이러한 결과들은 상기 그래핀-기반 전계효과 트랜지스터는 웨이브형 또는 버클링된(buckled) 구성과 같은 어떤 특별한 소자 디자인을 포함하지 않고도 대용량 일축(uniaxial) 및 양축(biaxial) 변형(strain) 중에 안정하고 확고한(robust) 작동을 제공할 수 있다는 것을 시사했다.
[
실시예
2]
실시예 1과 동일한 방법으로 형성하되, 실시예 1의 4 단계의 절연체층을 형성하는 방법에 있어서, 이온겔 절연체층 대신 GO 절연체층을 형성하였으며, 게이트 전극을 형성한 후, 상기 GO 절연체층을 형성하는 형식의 바텀 게이트(bottom gate) 구조의 그래핀 박막 트랜지스터를 제조하였다. 상기 그래핀 막의 게이트 패턴은 포토리소그래피와 O2 플라즈마를 이용한 반응성 이온 에칭(RIE)에 의해 형성하였다. 상기 GO 절연체층은 포토레지스트에 의해 패터닝된 상기 게이트 영역 상에 LB법에 의해 반복적으로 형성하였다. 포토레지스트를 제거한 후, 패턴된 GO 절연체층을 초고진공하에서 건조하였으며, 채널로서 작용하는 단일층 그래핀이 실시예 1과 동일한 방법에 따라 상기 GO 상에 전사하여 패터닝하였다.
<
그래핀
옥사이드
절연체층을
사용한
그래핀
전계효과
트랜지스터의 특성>
도 13a 및 도 13b는 본 실시예 2에 따라 제조된 GO 막의 라만 분광법(Raman spectroscopy) 및 X선 광전자 분광법(X-ray photoelectron spectroscopy, 이하 ‘XPS’라 함)을 나타낸 것으로서, 상기 도 13a에 도시된 바와 같이, GO의 라만 스펙트럼에서, G 밴드는 넓게 분포되고 약 1599 cm-1에서 업-시프트(up-shifted) 되었는데, 이것은 산화 과정 중에 분리된 이중 결합의 존재에 의하여 발생되었고, 상기 D 피크는 약 1363 cm-1에 위치한다. 도 13b에 도시된 바와 같이, 상기 XPS 피크의 분해(decomposition)는 C=O, O-C=O, 및 C-O 결합 같은 그래핀 표면 상에 산소를 포함하는 작용기의 존재를 나타냈다.
도 14a 및 도 14b는 각각, 본 실시예 2에 따라 제조된 균일한 범위를 갖는 대면적 GO 막의 층상 조립을 나타내는 SEM 및 AFM 이미지로서, 상기 도 14a는 대면적 GO 막의 층상 조립을 나타냈다. 상기 대면적 GO 막은 상기 LB법의 장점인, 엉김(flocculation) 또는 응집(coagulation)에 대한 안정적인 분산 때문에 균일한 범위로 형성될 수 있다. 상기 도 14b와 같이, 상기 GO 막은 AFM에 의해 측정되었고, 상기 AFM의 결과, 상기 SEM에서의 관찰을 확인할 수 있었다. 상기 AFM에 의해 수득된 이미지는 매우 평평하고, 오버패킹된(overpacked) 상기 GO 막으로부터 핀홀-없는 표면 형태를 나타냈다. 상기 라인 스캔에서 보여지는 것처럼, 표면 거칠기는 약 5 nm이며, 이것은 GO 조각 가장자리의 접힘 또는 주름에 의해 발생되었다.
도 15a는 본 실시예 2에 따른 GO 막을 절연체층으로서 사용한 GO 커패시터로서, 상부 전극의 면적은 약 5 x 5 ㎛2 내지 약 300 x 300 ㎛2이다. 상기 GO 막을 절연체층으로서 사용하기 위하여, Au 전극 사이에 잘 배향된 GO 막을 삽입하였다. 상기 GO 막의 두께는 AFM을 이용하여 막의 가장자리에서 측정하였다. 도 15a와 같은 상부 전극 배열(array)은 Au 증착 및 리프트 오프(lift off)법에 의하여 형성되었다. 상기 GO 막 두께의 측정 전에 상기 GO 커패시터 디바이스는 고진공 챔버 (약 1 x 10-6 Torr)에서 약 12 시간 동안 놓여져 상기 GO 막에 흡착되어 있는 포텐셜 전하 트랩 사이트(sites)를 최소화시켰다 (도 16a).
바이어스 전압이 상부 전극 및 하부 전극 사이에 인가되었을 때, 상기 GO 막의 절연 특성을 확인하였다. 도 15b는 GO 절연체층의 절연 파괴를 나타낸 것이고, 상기 도 15b의 삽도는 실온에서 상기 GO 막의 바이어스-의존적인 누설 전류를 나타낸 것이다. 상기 GO 커패시터의 상이한 두께에서 절연 상태가 관찰되었고 (도 17), 상기 누설 전류 밀도는 약 50 MV/cm의 바이어스에서 약 17 mA/cm2이었다. 상기 GO 막을 디바이스에 적용하기 위해 중요한 GO 막의 파괴 세기는, 바이어스 전압이 약 15 V를 초과할 때, 상기 GO를 통하는 전류가 불안정해졌고, 그에 대응하는 파괴 전기장은 약 1.5 x 106 V/cm이었다. 도 16b와 같이, 상기 GO 막의 안정성을 약 105s 이상 실온 하에서 실험하였다. 건조 질소 조건은 상기 GO 막의 절연 특성을 안정하게 유지했다. 반면, 대기 조건에서 104s 후에 누설 전류를 일으켰는데, 이것은 흡수된 물 분자에 의한 상기 GO 막의 절연특성저하에 기인한 것으로 여겨졌다. 그러나, 상기 특성저하는 패시베이션 층을 통해 회피할 수 있을 것으로 여겨졌다.
도 15c는 측정 주파수에 따른 GO의 정전용량을 두께에 따라 약 0.1 V의 ac 전압에서 솔라트론 SI-1260 임피던스/게인-상 분석을 통해 측정한 그래프이다(삽도는 전위에 따른 정전용량값의 거동을 나타낸 그래프임). 약 1 kHz에서 측정된 순수 GO 막의 정전용량은 약 1 MHz까지 유전 분산(dielectric dispersion) 없이 약 70 nm, 약 100 nm, 및 약 120 nm의 두께에서 각각 약 41 nF/cm2, 약 27 nF/cm2, 및 약 25 nF/cm2을 나타냈다. 상기 GO 막의 정전용량은 도 13b에 도시된 바와 같이, 약 3 V의 전압 바이어스까지 큰 변화 없이 안정한 동작을 나타내었다.
도 15d는 상온(300 K)과 저온(77 K)에서 전위에 따른 유전 상수값의 변화를 측정한 그래프이다. 저온(77 K)에서 상기 유전상수는 약 3.1로 측정되었고, 여러 두께에서 바이어스 전압에 비의존적이었으나 상온(300K)에서 상기 유전상수는 약 5까지 증가했다. 이러한 차이는 그래핀의 산화 과정 중에 유도된 이동성 이온 결함 및 공간 전하를 포함하는 여러 종류의 결함에 의한 것으로 보인다. 상기 GO 막은 이온 불순물을 함유할 수 있음에도 불구하고, 최적화된 정제 공정을 통하여 절연 특성을 향상시키는 것이 가능할 수 있다.
도 18은 실온, 상압 하에서 측정 주파수에 따른 GO 막의 정전용량을 두께에 따라 측정한 그래프이다. 측정된 GO 막의 정전용량은 순수 GO의 정전용량뿐만 아니라 그래핀의 산화과정 중 유도된 이온 결함 및 흡착된 수분들로 인하여 저온측정대비 큰 정전용량 값을 보였으며, 약 10% 내외의 큰 유전분산을 보였다. 또한, 주파수 증가에 따라 점진적인 정전용량의 감소를 나타냈다.
도 19a는 본 실시예 2에 따른 GO를 절연체층으로서 사용하여 제조한 바텀-게이트 그래핀/GO 트랜지스터의 개략도이다. 상기 바텀-게이트 그래핀/GO 트랜지스터는 먼저, 양질의 단층 그래핀 막을 화학기상증착법에 의해 Cu 호일 상에서 성장시킨 후, SiO2/Si 웨이퍼 상에 전사하였다. 이어서, 상기 그래핀 막의 게이트 패턴은 포토리소그래피와 O2 플라즈마를 이용한 반응성 이온 에칭(reactive ion etching, RIE)에 의해 형성하였다. 약 100 nm의 두께를 갖는 GO 절연체층을 포토레지스트에 의해 패터닝된 상기 게이트 절연체 영역 상에 LB 법을 이용하여 반복적으로 형성하였다. 소스(S)/드레인(D)/채널은 통상적인 금속 전극을 사용하지 않고 그래핀 막으로부터 단일 패터닝하였다. 상기 단일 디바이스는 우수한 광투과도, 단순한 디바이스 디자인, 및 채널 대 S/D 계면에서 향상된 접촉을 나타냈다.
도 19b는 상기 GO 막을 절연체층으로 이용한 탄소기반 트랜지스터의 전형적인 전사 특성을 나타낸 그래프로써, 실온에서 고진공 (약 1x10-6 Torr)으로 키슬리 4200-SCS 반도체 분석기를 이용하여 관찰하였다. 전체적 전하 중성점에 대응하는 디락 전압이 양전압에서 나타났는데, 이는 그래핀 채널이 수용체에 의해 p-도핑되었다고 생각됐다. 상기 그래핀 전계효과 트랜지스터는 그래핀의 제로-밴드 갭의 고유한 특성 때문에 낮은 온-오프 전류비 (ION/IOFF ~약 1.8)를 나타내었고, 상기 정공 및 전자장 효과 이동도는 -0.1 V에서 각각 300 cm2/V·s, 및 250 cm2/V·s로 나타났다. 상기 도 19b의 삽도는 약 -1 V 내지 약 1 V의 상이한 전압에서 상기 GO/그래핀-기반 TFT의 출력특성 (ID-VD)을 나타낸 것으로서, 상기 디바이스는 게이트 전압에 의해 유도된 전도도의 선형적 증가를 나타내는데, 이것은 제로 밴드갭을 가진 그래핀 트랜지스터의 일반적인 특성이다.
본 실시예 2에 따른 디바이스는 하기 표 1에 나타낸 바와 같이, 상이한 제조법을 통하여 제조된 그래핀-기반 TFT의 이동도보다 더 나은 특성을 나타냈다.
도 19c는 단층 그래핀에서 온도에 따른 저항도를 나타낸 것으로서, 상기 저항도가 선형적으로 증가하고, 온도의 감소에 따라 음 게이트 전압쪽으로 이동하는 것을 알 수 있었다. 또한, 종단면축 음파(longitudinal acoustice, LA) 포논 산란은 하기 등식과 같이 표현되는 캐리어 밀도의 선형 저항도 비의존성을 야기시킬 수 있다:
여기서, D는 변형 포텐셜(deformation potential), kB는 볼츠만 상수, ρm은 그래핀 분동 밀도(mass density)로서 약 7.6 x 10-7 kg/m2이고, vph는 LA 포논 속도로서 약 2 x 104 m/s이며, vF는 페르미 속도로서 약 1 x 106 m/s이다.
저온에서 저항도의 네가티브 이동(negative shift)은 그래핀이 상기 GO 막으로부터 n-도핑된 효과 때문이었다. 전하 전달 특성이 실온에서 양 게이트 전압에서 디락점을 가지는 p-도핑에 나타났음에도 불구하고, 상기 디락점은 점차로 제로로 이동하고 온도 감소에 따라 n-도핑된 그래핀 거동을 나타냈다. 상기 n-도핑된 거동은 전자 공여체로 작용하는 전자가 풍부한 산소 원자를 가지는 GO 상의 그래핀의 고유한 특성이었다. 그러나, GO 및 그래핀 내 잔존하는 물의 흡수는 약 100 K 이상 열 진동에 의해 전달 특성에 영향을 끼쳤다. 고온에서 상기 GO의 물 흡수에 의해 큰 포논 밀도가 상기 그래핀 채널 상에 p-도핑된 효과를 나타냈는데, 이것은 상기 도 20과 같이, 이력 곡선(hysteresis loop)의 온도 의존도에 의해 입증될 수 있다.
도 21a는 본 실시예 2에 따라 제조된 플라스틱 기재 상에 그래핀으로만 형성된 트랜지스터의 광학 이미지로서, 상기 도 21a에 표시된 사각형은 이미지 중앙의 회색 정사각형의 어레이로서 GO 절연체층을 나타낸다. 도 21b는 상기 트랜지스터의 광투과도 스펙트럼을 나타낸 것으로서, 상기 투과도는 약 550 nm의 파장에서 상기 순수 PET 기재를 제외하고, 단일층 그래핀 전극/채널 및 약 100 nm 두께를 가지는 GO 절연체층을 포함하는 상기 TFT에서 약 16%까지 감소하였다. 상기 투과도는 ZnO, IGZO와 같은 산소 물질-기반의 디바이스들의 투과도와 비교된다 (도 22).
도 21c는 PET 기재 변형 하에 탄소기반 전계효과 트랜지스터의 굽힘 특성을 나타낸 그래프이다(삽도는 3.5%의 반복 굽힘 특성을 측정한 그래프임). 높은 변형을 견딜 수 있는 디바이스는 기계적으로 플렉서블한 구성 및 각 층간에 기계적·전기적으로 단단한 결합력을 가져야한다. 이에, 본 실시예 2의 PET 기재를 구부림으로써 트랜지스터의 유연성(flexibility)을 시험하였다. 양쪽의 그래핀과 GO 막의 우수한 기계적 특성 때문에 상기 디바이스의 굽힘 특성은 도 21c에 도시된 바와 같이 우수하였다. 약 3.5% 이하의 인장 변형 하에서 전형적인 전달 특성은 매우 안정적이었고, 상기 변형이 완화된 후 완전한 회복(recovery)을 나타냈다. 상기 변형 후의 정공 및 전자 이동도는 도 21c의 삽도와 같이, 약 10% 미만의 분포를 가졌다.
약 70% 이상 디바이스들은 안정한 작동을 나타내고, 가우시안 피트(Gaussian fit)는 약 -0.1 V의 드레인 바이어스에서 각각, 150 cm2/Vs 및 116 cm2/Vs의 정공 및 전자 이동도를 나타냈다 (도 23).
결론적으로, 휴먼 인터페이스 기술의 출현과 함께, 컨포멀(conformal) 바이오센서 및 두루마리 방식(rollable) 디스플레이 같은 신축성(stretchable) 전자 소자 기반의 새로운 응용의 개발이 요구되고 있다. 그러나, 이러한 응용을 위한 높은 신축성(stretchability)을 가지는 반도체 물질의 개발에 따른 어려움이 신축성 있는 전자 소자의 응용의 범위를 제한해 왔다. 이에, 본원에서는 신축성 있는 고무 기재 상에 저온 프린팅 공정을 사용하여 그래핀으로만 구성된(all-graphene-based transistors) 전계효과 트랜지스터 어레이의 제조 방법을 제공했다. 첫째, 채널 영역 및 S/D 전극을 포함하는 모든 소자 구성이 신축성 기재 상에 전사되었고, 그리고 나서 상기 게이트 절연체 및 게이트 전극은 고온 공정이 필요치 않는 방법으로 프린팅 되었다. 둘째, 상기 소스(S)/드레인(D) 전극, 및 반도체 채널들이 그래핀 필름으로부터 모놀리식으로 패터닝되었던 그래핀으로만 구성된 트랜지스터가 종래의 금속 전극의 사용 없이 고무 기재 상에 제조되었다. 상기 결과로 수득된 모놀리식 소자는 상기 채널 대 S/D 계면에서 증대된 접촉(contact)뿐만 아니라, 좋은 기계적 신축성, 광학적 투과도 및 간단한 소자 디자인과 같은 여러 가지 장점을 나타낼 수 있다. 상기에 기술된 바와 같이, 본원의 발명에 따른 신축성 있고, 투명한, 모놀리식 그래핀-기반 소자는 상기 반도체 채널 및 상기 소스/드레인 전극 양쪽 모두에 대해 저온 프린팅 공정을 통해 화학기상증착법-성장 그래핀을 이용함으로써 실행되었다. 고온 및 진공 공정이 필요없이, 본질적으로 신축성 있는 그래핀 필름과 결합되는 이러한 유형의 제조는 종래의 전자 재료를 사용함으로써 이루기 어려웠을 것인 미래의 신축성 전자 응용을 위한 전기적, 광학적 및 기계적 성능을 생성함으로써 전망있는 방법을 제공하였다. 상기 보고된 디자인에 있어서 신축성이 적합함에도 불구하고, 최적화된 소자 구조를 통하여 범위를 확장하는 것이 가능할 수 있다.
이상, 구현예와 실시예를 들어 본원을 상세하게 설명하였으나, 본원은 상기 구현예 및 실시예들에 한정되지 않으며, 여러 가지 다양한 형태로 변형될 수 있으며, 본원의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함이 명백하다.
202: 기재
204: 그래핀층
206: 소스 전극
208: 드레인 전극
210: 채널 영역(반도체층)
212: 절연체층
214: 게이트 전극
204: 그래핀층
206: 소스 전극
208: 드레인 전극
210: 채널 영역(반도체층)
212: 절연체층
214: 게이트 전극
Claims (16)
- 소스 전극, 드레인 전극, 및 반도체 채널 영역이 단일(monolithically) 패터닝된 그래핀층을 준비하는 단계;
상기 패터닝된 그래핀을 신축성 기재 상에 전사하는 단계;
상기 반도체 채널 영역 상에 절연체층을 형성하는 단계; 및
상기 절연체층에 게이트 전극을 형성하는 단계
를 포함하며,
상기 단일 패터닝된 그래핀층은 금속촉매 상에서 화학기상증착법에 의하여 형성되는 그래핀을 패터닝하여 형성되는 것이고,
상기 패터닝된 그래핀을 신축성 기재 상에 전사하는 단계는 그래핀 상온 전사 공정 및 저온 프린팅 공정에 의해 수행되는 것이며,
상기 절연체층은 그래핀 옥사이드를 포함하는 것이고,
상기 단일 패터닝된 그래핀층은 그래핀이 적층되어 형성된 것인,
그래핀 전계효과 트랜지스터의 제조 방법.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 절연체층을 상기 반도체 채널 영역 상에 형성하는 것은, 랭뮤어 블로드젯(Langmuir Blodgett)법, 에어로졸 젯 프린팅, 잉크 젯 프린팅, 스크린 프린팅, 롤투롤 프린팅, 그라이바 프린팅, 플렉소그래픽 프린팅, 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것인, 그래핀 전계효과 트랜지스터의 제조 방법.
- 제 1 항에 있어서,
상기 게이트 전극은 에어로졸 젯 프린팅, 잉크 젯 프린팅, 스크린 프린팅, 롤투롤 프린팅, 그라이바 프린팅, 플렉소그래픽 프린팅, 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 형성되는 것인, 그래핀 전계효과 트랜지스터의 제조 방법.
- 제 1 항에 있어서,
상기 신축성 기재는 고무, 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate, PET), 폴리(디메틸실록산)[Poly(dimethylsiloxane), PDMS], 폴리카보네이트 (Polycarbonate, PC), 폴리에테르설폰(Polyethersulfone, PES), 폴리이미드, 폴리아크릴레이트, 폴리에스테르, 폴리비닐, 폴리카보네이트, 폴리에틸렌, 폴리에틸렌나프탈레이트(Polyethylene naphthalate, PEN), 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인, 그래핀 전계효과 트랜지스터의 제조 방법.
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- 삭제
- 제 1 항에 있어서,
상기 게이트 전극은 전도성 고분자를 포함하는 것인, 그래핀 전계효과 트랜지스터의 제조 방법.
- 제 14 항에 있어서,
상기 전도성 고분자는 폴리피롤, 폴리티오펜, 폴리(3-알킬티오펜), 폴리아닐린, 폴리페닐렌 설파이드, 폴리푸란, 폴리이소-티아나프텐, 폴리(p-페틸렌비닐렌), 폴리(p-페닐렌), 폴리(3,4-에틸렌디오시티오펜), 폴리(에틸렌클리콜)디아크릴레이트, 2-하이드록시-2-메틸프로피오페논, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인, 그래핀 전계효과 트랜지스터의 제조 방법.
- 제 1 항, 제 5 항 내지 제 7 항, 제 14 항 및 제 15 항 중 어느 한 항에 따른 방법에 의해 제조되고, 5 % 이하의 외부 변형률에도 안정적인 거동을 가지는, 그래핀 전계효과 트랜지스터로서,
소스 전극(source electrode) 및 드레인 전극(drain electrode);
상기 소스 전극과 상기 드레인 전극 사이에 형성된 반도체층;
상기 반도체층 상에 형성된, 그래핀 옥사이드를 포함하는 절연체층; 및
상기 절연체층 상에 형성된 게이트 전극
을 포함하는,
그래핀 전계효과 트랜지스터.
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