KR101486052B1 - 반도체 패키지 제조용 몰드 이형시트 및 제조방법 - Google Patents

Abstract

본 발명은 20μm 내지 100μm 두께의 필름으로 이루어진 지지층, 지지층 상부에 고분자 또는 무기 비드가 혼합된 바인더로 코팅되고, 표면에너지가 5 dyne/cm 내지 30 dyne/cm인 이형층 및 지지층 하부에 위치하고 몰드의 오염을 방지하는 오염방지층으로 이루어진 반도체 패키지 제조용 몰드 이형시트를 개시하고 있다.

Description

반도체 패키지 제조용 몰드 이형시트 및 제조방법{MOLD RELEASE SHEET FOR SEMICONDUCTOR PACKAGE MANUFACTURING AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체의 칩을 보호하는 반도체 패키지의 몰딩 공정에 이용되는 필름에 관한 것으로 몰드와의 이형력을 높이고 패키지상의 외관 및 몰드의 오염방지 등을 향상시킨 몰드용 이형시트에 관한 것이다.

반도체 칩은 일반적으로 외부환경으로부터 쉽게 영향을 받아 칩의 성능이 변질되므로 이를 방지하기 위하여 보호막을 형성하여 준다. 외부 영향의 원천은 빛, 열, 온도, 습도, 충격, 고주파 등이 있으며, 이에 대한 변질을 막는 보호막으로는 일반적으로 에폭시나 아크릴, 또는 그것들이 결합된 고분자 물질로 되어 있으며, 빛을 차단하기 위하여 carbon black등이 포함된 흡광물질 구성성분이 포함되어 있다. 이러한 고분자 물질은 제작 시에는 고체상으로 준비되고, 준비된 고분자 물질을 고열(150 ℃~ 200 ℃)과 압력을 이용하여 액상으로 변형시켜 준비된 금형으로 주입한다. 이때에 반도체 칩은 금형 내부에 준비되어 있으며, 주입된 액상의 보호막 물질은 반도체 칩의 단차부를 포함하여 금형 내부에 충진이 되고, 충진이 된 이후 경화되어, 고체상태로 칩과 함께 고정된다. 보호막이 칩과 함께 고정된 이후에, 고정된 보호막과 금형을 분리해야 하는 데에 있어서, 금형에 고분자 보호막의 일부가 남아있는 경우가 많이 있으며, 이를 최소화 하기 위하여 고분자 보호막에 이형제를 사용하기도 하고, 금형에 추가적으로 이형제 처리를 하기도 한다.

상기의 이형제 처리로 보호막 물질과 금형의 이형에 도움이 되기는 하나 완벽하지 못하고, 생산량이 증가함에 따라 반복되는 작업에 따른 이형성의 유지가 쉽지가 않고, 금형을 주기적으로 cleaning해야 하는 번거로움과 이로 인한 비용의 증가가 발생하고 있다. 이를 해결하기 위하여, 보호막 물질을 주입하기 이전에 금형과 반도체칩 사이에 필름을 삽입하고, 삽입된 필름과 반도체 칩 사이로 고분자 보호막 물질을 주입하여 흐르게 하고, 상기의 고분자 보호막을 경화시킨 이후에 필름과 금형을 분리하고, 금형에 고분자 보호막의 일부가 원천적으로 남아있지 않게 하는 기술이 어느 정도는 효과적으로 적용되고 있다.

상기 이형필름을 이용한 참조문헌의 예로써, 일본특허공개 제2002-361643호(출원인: 닛토덴코, 특허 1), 일본특허공개 제2002-280403호(출원인: 히타찌, 특허 2)가 있는데, 상기 특허 1의 경우 단순히 플루오르수지 필름을 이형시트로 이용하여 이형력을 높이려는 시도가 있었고, 특허 2의 경우 이형 필름의 한쪽 면에 금속증착을 도입하여 몰드의 오염을 방지하기 위한 시도가 각각 있긴 했으나, 이형력, 몰드의 오염방지라는 두 가지 주요 기능을 동시에 갖추지 못했을 뿐만 아니라, 작업성, 제조단가 및 품질 면에서 한계가 존재하는 문제점이 있었다.

또한, 이형력을 높이기 위한 표면물성(예, 표면에너지, 요철)에 대한 정량적인 기준을 제시하지 못했으며, 상기 표면물성을 조절할 수 있는 구체적 구현 수단이 미흡하다는 문제점이 있었다.

그리고, 종래의 기술은 반도체 칩이 정전기에 의해 손상을 입을 수도 있었으며, 몰딩 후에 보호막 외관의 품질을 일정하게 확보할 수 없는 문제점도 있었다.

본 발명은 금형과 고분자 칩을 보호하는 보호막과의 이형력을 높임과 동시에, 금형의 오염을 현저하게 줄이고, 외부 보호막의 안정적인 형성 및 보호막 외관 품질을 일정하게 확보하는 이형시트를 제공하는데 그 목적이 있다.

전술한 목적을 달성하기 위하여 본 발명은, 20μm 내지 100μm 두께의 필름으로 이루어진 지지층; 상기 지지층 상부에 마련되며, 고분자 또는 무기 비드가 혼합된 바인더로 코팅되고, 표면에너지가 5 dyne/cm 내지 30 dyne/cm인 이형층 및 상기 지지층 하부에 마련되는 몰드의 오염을 방지하는 오염방지층으로 이루어진 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트를 제공한다.

바람직하게는, 상기 지지층은 폴리에스테르, 폴리테트라플루오로에틸렌, 폴리이미드, 폴리에틸렌, 폴리프로필렌, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리아크릴레이트, 폴리아크릴아마이드, 폴리우레탄, 에틸렌/테트라플루오로에틸렌 공중합체, 에틸렌/비닐알코올 공중합체 필름으로 이루어진 군 중에 선택되는 것을 특징으로 한다.

또한 바람직하게는, 상기 이형층은 실리콘계, 불소계 및 아크릴계 바인더로 이루어진 군 중에 선택된 바인더에 고분자 또는 무기 비드가 포함되는 것을 특징으로 한다.

또한 바람직하게는, 상기 이형층은 실리콘계, 불소계 및 아크릴계 바인더로 이루어진 군 중에 선택된 바인더에 고분자 또는 무기 비드가 혼합된 코팅층과, 상기 코팅층에 상기 실리콘계, 불소계 또는 아크릴계 바인더 중 하나의 바인더가 한번 더 코팅된 이형층인 것을 특징으로 한다.

또한 바람직하게는, 상기 실리콘계 바인더로는 폴리디메틸실록산 또는 폴리하이드록시실록산이 포함된 바인더 군 중에 하나가 선택되고, 상기 불소계 바인더로는 테트라플루오르에틸렌, 에틸렌과 테트라플루오로에틸렌의 혼합물, 폴리비닐리덴플루오라이드 및 클로로트리플루오로에틸렌이 포함된 바인더 군 중에 하나가 선택되고, 상기 아크릴계 바인더로는 우레탄 아크릴레이트 또는 우레탄 메타크릴레이트 중에 하나가 선택되는 것을 특징으로 한다.

또한 바람직하게는, 상기 이형층은 0.1μm 내지 15μm의 두께를 갖는 것을 특징으로 한다.

또한 바람직하게는, 상기 고분자 또는 무기 비드는 Titanium oxide, Silica, PMMA 및 Polystyrene 비드로 이루어진 군중의 하나 이상으로 선택되고, 비드의 크기는 0.1μm 내지 10μm이며, 바인더 100 중량부에 대하여 50 중량부 이하의 함량비를 갖는 것을 특징으로 한다.

또한 바람직하게는, 상기 오염방지층은 상기 지지층 상부에 위치한 상기 이형층과 동일한 성분 및 구조로 이루어지는 것을 특징으로 한다.

또한 바람직하게는, 상기 오염방지층은 금속 박막으로 이루어지는 것을 특징으로 한다.

또한 바람직하게는, 상기 오염방지층은 전도성 고분자 수지 또는 전도성 입자가 혼합된 고분자 수지로 이루어진 것을 특징으로 한다.

또한 바람직하게는, 상기 이형시트는 적어도 일면에 요철이 형성되어 있는 것을 특징으로 한다.

또한 바람직하게는, 상기 금속 박막은 알루미늄 박막인 것을 특징으로 한다.

또한 바람직하게는, 상기 전도성 고분자 수지는 PEDOT인 것을 특징으로 한다.

또한 바람직하게는, 상기 전도성 입자는 Au, Ag, Cu, Cr, Sn 및 CNT로 이루어진 군 중에 선택되는 것을 특징으로 한다.

그리고 바람직하게는, 20μm 내지 100μm 두께의 폴리에스테르 필름으로 이루어진 지지층을 형성하는 단계; 상기 지지층 상부에 고분자 또는 무기 비드가 혼합된 바인더를 코팅하는 이형층을 형성하는 단계; 및 상기 지지층 하부에 몰드의 오염을 방지하는 오염방지층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트의 제조방법을 제공한다.

또한 바람직하게는, 상기 이형층을 형성하는 단계는 실리콘계, 불소계 및 아크릴계 바인더로 이루어진 군 중에 선택되는 하나의 바인더에 고분자 비드가 혼합된 코팅층을 형성하는 단계 및; 상기 코팅층에 실리콘계, 불소계 또는 아크릴계 바인더 중 하나의 바인더가 한번 더 코팅되는 단계를 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 오염방지층을 형성하는 단계는 상기 지지층 상부에 형성된 상기 이형층과 동일한 성분의 코팅층을 지지층 하부에 형성하거나, 상기 지지층 하부에 스퍼트링 공정을 통해 알루미늄 금속 박막을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명은 다층구조의 이형시트를 사용하여 이형제 사용에 따른 몰드 오염을 방지하고 작업성을 월등히 향상시킬 수 있다.

또한, 이형시트 내에 고분자 비드가 포함된 이형층을 형성시킴으로써 이형력을 월등히 향상시킬 뿐만 아니라, 반도체 칩의 보호막의 외관을 일정한 품질로 유지시킬 수 있다.

또한, 이형층을 구성하는 바인더 및 고분자 비드의 종류와 양을 적절히 선택하여 이형시트 표면상에 요철의 정도 및 표면에너지를 조절하여 이형력을 향상 시킬 수 있다.

그리고, 이형시트 내에 오염방지층을 구비하여 이형시트의 재질로부터 기인하는 Oligomer등의 유출에 따른 몰드 표면의 추가 오염을 방지할 수 있고, 오염방지층에 전도성을 띠는 물질로 함유함으로써 정전기 생성에 따른 반도체 칩의 손상을 막을 수 있는 정전기 방지 기능도 제공한다.

도 1은 본 발명의 일 실시예에 따른 이형시트의 단면을 보여주는 구조도이다.
도 2는 본 발명의 다른 실시예에 따른 이형시트의 단면을 보여주는 구조도이다.
도 3은 본 발명의 일 실시예에 따른 이형시트 내 이형층의 단면구조를 보여주는 전자현미경 사진을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 이형시트의 전체 단면의 구조를 보여주는 전자현미경 사진을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 이형시트 표면의 요철상태를 보여주는 전자현미경 사진을 나타내는 도면이다
도 6는 본 발명의 일 실시예에 따른 이형시트의 표면 요철상태를 보여주는 3차원 입체 사진을 나타내는 도면이다
도 7은 몰드의 오염 정도의 차이를 보여주는 비교 사진이다.

이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 이형시트의 단면을 보여주는 구조도이고, 도 2는 고분자 또는 무기 비드를 바인더에 혼합하여 코팅 및 경화가 이루어진 후 비드 없이 바인더만 추가 코팅한 이형층을 포함한 이형시트의 구조도이다.

도 1 및 도 2를 참조하여 본 발명에 따른 이형시트를 상세히 설명하면, 이형시트는 기본적으로 지지층(10), 이형층(20) 및 오염방지층(30)의 다층구조로 이루어진다.

반도체 칩을 보호하는 보호막은 EMC(Epoxy Molding Compounds)라 불리는 에폭시 계열 고분자 물질로, 고체상으로 준비되고 이후 준비된 고분자 물질을 고열 (약 150 ℃ ~ 200 ℃)과 압력을 이용하여 액상으로 변형시켜 준비된 금형으로 주입하는 과정을 거치게 되는데, 이때 이형시트는 이런 몰딩 과정에서 고온 및 고압에서 견딜 수 있는 물리적 안정성과 이형시트로써의 이형성 및 작업성을 동시에 가지고 있어야 하는 바, 주로 20μm ~ 100μm 두께를 갖는 고분자 필름이 이용된다.

상기 고분자 필름으로는 폴리에스테르, 폴리테트라플루오로에틸렌, 폴리이미드, 폴리에틸렌, 폴리프로필렌, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리아크릴레이트, 폴리아크릴아마이드, 폴리우레탄, 에틸렌/테트라플루오로에틸렌 공중합체, 에틸렌/비닐알코올 공중합체가 지지층의 필름으로 이용될 수 있으며, 바람직하게는 폴리에스테르 필름 중에 폴리에틸렌테레프탈레이트(PET)가 적합하지만, 본 발명의 지지층 필름은 상기 나열한 고분자 재질에 한정되지 않는다. 또한 상기 지지층(10) 필름은 이형층(20)과의 밀착성을 높이기 위하여 코로나방전처리, 프라이머처리 및 통상적인 물리 및 화학적인 표면처리가 실시될 수도 있다.

이형층(20)은 고분자 바인더에 고분자 또는 무기 비드(40)가 혼합된 용액을 상기 지지층의 일면에 코팅함으로서 형성되며, 고분자 바인더의 종류로는 실리콘계, 불소계 및 아크릴계 바인더가 이용될 수 있다.

실리콘계 바인더로써는 폴리디메틸실록산, 폴리하이드록시실록산 등이 포함된 바인더가 이용될 수 있으며, 불소계 바인더로써는 테트라플루오르에틸렌, 에틸렌 및 테트라플루오로에틸렌의 혼합, 폴리비닐리덴플루오라이드, 클로로트리플루오로에틸렌이 포함된 바인더가 이용될 수 있으며, 아크릴계 바인더로써는 우레탄 아크릴레이트 또는 우레탄 메타크릴레이트가 있으며, 바람직하게는 폴리디메틸실론산 및 우레탄 아크릴레이트가 적합하다.

상기 고분자 또는 무기 비드(40)는 상기 바인더에 혼합되어 이형층의 코팅과정에서의 가공성을 높이고, 이형력을 높이기 위한 요철을 형성하는데 중요한 역할을 한다. 비드(40)의 종류로는 Titanium Oxide, Silica, PMMA 및 Polystyrene 의 고분자 또는 무기 비드로 이루어진 군 중에 선택되고, 비드의 크기는 0.1μm ~ 10μm이며, 바인더 100 중량부에 대하여 50 중량부 이하의 함량비를 갖도록 하며, 바람직하게는 5 ~ 35 중량비를 함유한다.

코팅 방법은 몰드를 이용한 코팅, 페인트 브러슁, 스프레이 코팅, 닥터블레이드 및 침지 코팅 등이 가능하며, 이형층 형성을 위한 0.1μm ~ 15μm 두께 범위의 코팅이 이루어지면 되고, 본 발명은 상기 나열한 코팅방법에 한정되지 않는다. 또한 바인더의 경화방식은 열 경화와 UV 경화 방식을 독립적으로 또는 동시에 적용할 수 있다.

고분자 바인더에 고분자 또는 무기 비드(40)가 포함된 용액이 지지층 필름의 일면에 코팅하고 경화를 시킨 후에, 다시 상기 바인더로 이용된 상술한 실리콘계, 불소계 및 아크릴계의 수지 중 하나를 한 번 더 코팅한 이형층(20)을 형성할 수 있다. 이런 2차의 추가 코팅을 통하여 고분자 또는 무기 비드가 지지층 필름 상에 보다 안정적인 접착력을 유지할 수 있도록 하고, 몰딩 공정 과정에서 직접 접촉하는 반도체칩의 보호막과 이형층 사이의 이형력을 한 층 더 높일 수 있을 뿐만 아니라, 나아가 몰딩 후에 이형층과 접촉한 반도체칩 보호막의 외관을 보다 매끄럽게 함으로써 반도체 보호막의 일정한 외관 품질을 유지시킬 수 있다.

도 3은 지지층에 코팅된 이형층을 보여주는 전자현미경(SEM) 사진으로써 본 발명의 실시예에 따라 고분자 비드(PMMA Bead)가 이형층 내에 포함이 되어 있는 것을 직접 확인 할 수 있다.

또한, 본 발명에 따른 이형층(20)은 표면에 요철(Roughness)을 형성시킬 수가 있는데, 즉 비드의 종류 및 크기와 바인더 대비 함량비를 조절함으로써 이형층 표면이 요철이 거의 없는 상태에서부터 상당한 수준의 요철을 가지는 표면 상태까지 조절이 가능하며, 이형시트로써 기능을 발휘하기 위하여 요철의 정도를 나타내는 표면 거칠기(Ra)값이 50nm ~ 400nm의 값을 갖는 것이 바람직하다.

도 5와 도 6은 본 발명의 실시예에 따른 표면에 형성된 요철상태를 확인 할 수 있는 2차원 및 3차원 사진을 각각 보여준다.

본 발명에 따른 오염방지층(30)은 몰드의 오염을 방지하기 위하여 지지층의 일면, 즉 상기 이형층(20)과 반대면(Back-side)에 형성되어 몰드와 직접 접촉하는 층에 해당한다. 종래기술에서 상술한 바와 같이 EMC(Epoxy Molding Compound)를 이용한 반도체 칩의 보호막을 형성하는 공정은 170℃ 내외의 고온 및 고압에서 이루어지고, 이때 지지층을 구성하는 고분자 필름의 경우 고분자의 단량체 또는 올리고머의 일부가 몰드 쪽으로 용출되는 현상이 발생하며 몰드의 표면을 오염시키고, 용출된 올리고머 등을 제거하기 위한 별도의 몰드 표면 클리닝 과정을 거쳐야 함으로써 실제 작업성을 현격히 저하시키는 문제점이 있었다.

도 1 및 도 4를 참조하여 오염방지층(30)을 보다 상세히 설명하면, 오염방지층(30)은 금속박막으로 구성될 수 있고, 금속박막은 다양한 공정 예를 들면 열 증착, 스퍼터링, 도금, 코팅 또는 인쇄 공정을 통해서 형성되며, 금속박막의 재료로는 구리, 알루미늄, 몰리브데니움, 크롬, 타이타늄, 니켈등로 이루어진 군으로 부터 하나 또는 합금의 형태로 이루어질 수 있으나,상기 나열한 금속군 외에도 전도성을 띠며 증착이 가능한 금속은 모두 오염방지층으로써 적용이 가능하며, 다만 바람직하게는 알루미늄을 금속 증착한 박막이 적합하다. 반도체 칩은 정전기에 따른 손상을 쉽게 받을 수 있기 때문에 정전기 방지 기능이 중요하게 요구되는 기능 중에 하나라고 볼 수 있는데, 상기 금속박막은 높은 전도성을 띠므로 이에 따른 정전기 방지 효과를 얻을 수 있다.

본 발명에 따른 보통 이형시트로써 요구되는 표면저항은 10⁹ ohm/sq 이하가 바람직하며, 상기 알루미늄 등의 금속을 증착하여 박막을 형성한 오염방지층의 포함된 이형시트를 사용함으로써 표면 저항값을 수 ohm/sq 수준으로 낮추어 원천적으로 정전기를 발생에 따른 반도체 칩을 손상을 막을 수 있다.

또한, 상기 오염방지층(30)은 상기 금속 박막을 대신하여 전도성 고분자를 이용할 수 있으며, 전도성 고분자의 종류로는 표면저항을 10⁹ ohm/sq 이하의 값을 가질 수 있는 고분자물질은 모두 적용가능한데 폴리 아닐린, 폴리피롤, 폴리싸이오펜, 폴리설퍼나이트라이드가 바람직하고, 더욱 바람직하게는 PEDOT(Poly(3,4-ethylenedioxythiophene)가 적합하게 이용될 수 있다.

또한 상기 오염방지층(30)으로 전도성을 부여하기 위해 전도성 입자를 혼합한 고분자 바인더를 지지층의 일면에 코팅할 수 있으며, 상기 전도성 입자는 Al, Au, Ag, Cu, Cr, Sn, CNT으로 이루어진 군으로부터 적어도 하나 이상을 선택할 수 있다.

상기 오염방지층(30)과 지지층(10)과의 밀착성을 높이기 위하여 지지층의 표면에 코로나 방전처리, 프라이머처리, 플라즈마 처리 및 통상적인 물리 및 화학적인 표면처리가 실시될 수 있다.

그리고, 상기 오염방지층은 본 발명에 따른 이형층을 구성하는 동일한 성분, 즉 고분자 비드가 포함된 바인더를 지지층의 다른 일면에도 동일하게 코팅하여 형성할 수도 있으며, double coating, 함침 및 상술한 다양한 코팅 방법등이 이용될 수 있다.

<실시예>

PET 일면에 스퍼터링 공정을 통하여 알루미늄 박막이 약 50nm로 증착된 PET필름을 준비한 다음 우레탄 아크릴레이트(Sartomer사 CN 9006) 100중량부에 PMMA Bead 20중량부를 혼합하여 이를 상기 PET필름에 약 10μm의 두께로 1차 코팅을 하여 경화 시킨 후, 그 위에 비드가 포함되어 있지 않은 폴리디메틸실록산(Dow Corning 社)로 2차 코팅 및 경화를 시켜 실시예 1을 준비하였다. 또한, 알루미늄 박막이 증착되지 않는 PET필름을 준비하고 우레탄 아크릴레이트(Sartomer사 CN 9006) 100중량부에 PMMA Bead 20중량부를 혼합한 코팅액을 코팅한 후에 경화를 시킨 후, 그 위에 비드가 포함되어 있지 않은 폴리디메틸실록산(Dow Corning 社)으로 2차 코팅 후 경화시킨 후, PET필름 반대편(Back side)에 폴리디메틸실록산 바인더를 코팅하고 경화하여 실시예 2를 준비하였다. 이를 정리하면 아래 <표1>과 같다.

실시예	Layer	성분		비드종류(중량부)
실시예 1	이형층	1차 코팅	우레탄아크릴레이트(100중량부)	PMMA Bead (20중량부)
		2차 코팅	폴리디메틸실록산	Bead 없음
	오염방지층	알루미늄 박막
실시예 2	이형층	1차 코팅	우레탄아크릴레이트(100중량부)	PMMA Bead (20중량부)
		2차 코팅	폴리디메틸실록산	Bead 없음
	오염방지층	폴리디메틸실록산

<실험 1> 표면에너지 및 이형성 측정

표면에너지의 측정을 위하여 Contact Angle장비(SEC사의 Phenix 300)를 이용하였다. 상기 준비된 실시예 1과 실시예 2의 필름 위에 액체방울을 떨어뜨리고 현미경으로 액체방울의 형상 및 필름과의 접촉각을 측정하여 표면에너지를 산출하였고, 표면에너지 값은 9 dyne/cm ~ 25 dyne/cm 범위로 실측이 되었으며 측정된 표면에너지와 상관관계에 있는 이형성과 반도체 보호막 외관에 대한 결과는 아래 <표 2>와 같다.

실시예	표면에너지(평균)	이형력	반도체 보호막 외관
실시예 1	17 dyne/cm	O	O
실시예 2	17 dyne/cm	O	O

<참고> 이형성 평가는 O: 이형시트가 금형개방과 동시에 자연히 벗겨짐, △: 이형시트의 일부가 몰드 또는 반도체 보호막에 남음, X: 이형시트가 반도체 보호막 및 금형에 접착함, 반도체 보호막 외관 평가는 O: 반도체 보호막 외관에 주름의 전사가 없음, △: 반도체 보호막 외관에 주름의 전사가 일부 있음, X: 반도체 보호막 외관에 주름이 많음.

< 실험 2> Ra(표면 거칠기) 값 측정

표면 거칠기는 AFM (Atomic Force Microscope, Park systems 社의 XE-100)을 통해 측정하였으며, 결과는 도 6에 나와 있듯이 3차원 표면입체 사진 상에도 요철이 형성이 되었음으로 확인할 수 있으며 측정된 Ra값은 150nm ~ 250nm 사이의 값을 보여주었다. 이러한 표면의 요철형성을 통하여 이형시트와 반도체칩의 보호막간의 이형력을 높이는 역할을 하게 된다.

<실험 3> 몰드 표면의 오염 정도

SUS기판위에 Glass Plate를 준비한 후, 그 위에 상기 실시예의 Sample을 각각 배치하고, 1kg의 추를 그 위에 올려놓아 일정한 압력을 가한 후 이 상태에서 온도를 170 ℃로 유지하며 5 시간 동안 방치한 후 몰드 표면의 오염 정도를 측정하였다. 실험결과는 도 7에서 보여주는 바와 같이 오염방지층이 포함된 필름(A)의 경우 오염방지층이 없는 필름(B)보다 Glass표면상에 오염의 정도가 현격히 줄어든 것을 확 할 수 있었으며, 이는 반도체 칩 보호막의 몰딩 시에 오염방지층을 형성함으로써 이형시트 내의 기재층 필름으로부터 몰드가 오염되는 정도를 현격히 줄일 수 있다는 것을 보여준다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

<도면 주요 부분에 대한 부호의 설명>
10 : 지지층 20 : 이형층
30 : 오염방지층 40 : 고분자 또는 무기 비드
20': 바인더로 추가 코팅이 이루어진 이형층

Claims (17)

1. 20μm 내지 100μm 두께의 필름으로 이루어진 지지층;
   상기 지지층 상부에 마련되며, 고분자 또는 무기 비드가 혼합된 바인더로 코팅되고, 표면에너지가 5 dyne/cm 내지 30 dyne/cm인 이형층 및 상기 지지층 하부에 마련되는 몰드의 오염을 방지하는 오염방지층으로 이루어지고,
   상기 이형층은 실리콘계, 불소계 및 아크릴계 바인더로 이루어진 군 중에 선택된 바인더에 고분자 또는 무기 비드가 혼합된 코팅층과, 상기 코팅층에 상기 실리콘계, 불소계 또는 아크릴계 바인더 중 하나의 바인더가 한번 더 코팅된 이형층인 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
2. 제 1항에 있어서,
   상기 지지층은 폴리에스테르, 폴리테트라플루오로에틸렌, 폴리이미드, 폴리에틸렌, 폴리프로필렌, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리아크릴레이트, 폴리아크릴아마이드, 폴리우레탄, 에틸렌/테트라플루오로에틸렌 공중합체, 에틸렌/비닐알코올 공중합체 필름으로 이루어진 군 중에 선택되는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
3. 제 1항에 있어서,
   상기 이형층은 실리콘계, 불소계 및 아크릴계 바인더로 이루어진 군 중에 선택된 바인더에 고분자 또는 무기 비드가 포함되는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
4. 삭제
5. 제 1항 또는 제 3항에 있어서,
   상기 실리콘계 바인더로는 폴리디메틸실록산 또는 폴리하이드록시실록산이 포함된 바인더 군 중에 하나가 선택되고, 상기 불소계 바인더로는 테트라플루오르에틸렌, 에틸렌과 테트라플루오로에틸렌의 혼합물, 폴리비닐리덴플루오라이드 및 클로로트리플루오로에틸렌이 포함된 바인더 군 중에 하나가 선택되고, 상기 아크릴계 바인더로는 우레탄 아크릴레이트 또는 우레탄 메타크릴레이트 중에 하나가 선택되는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트
6. 제 1항에 있어서,
   상기 이형층은 0.1μm 내지 15μm의 두께를 갖는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
7. 제 1항 및 제 3항 중 어느 한 항에 있어서,
   상기 고분자 또는 무기 비드는 Titanium oxide, Silica, PMMA 및 Polystyrene 비드로 이루어진 군중의 하나 이상으로 선택되고, 비드의 크기는 0.1μm 내지 10μm이며, 바인더 100 중량부에 대하여 50 중량부 이하의 함량비를 갖는 것을 특징으로 하는 패키지 제조용 몰드 이형시트.
8. 제 1항에 있어서,
   상기 오염방지층은 상기 지지층 상부에 위치한 상기 이형층과 동일한 성분 및 구조로 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
9. 제 1항에 있어서,
   상기 오염방지층은 금속 박막으로 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
10. 제 1항에 있어서,
    상기 오염방지층은 전도성 고분자 수지 또는 전도성 입자가 혼합된 고분자 수지로 이루어진 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
11. 제 1항에 있어서,
    상기 이형시트는 적어도 일면에 요철이 형성되어 있는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
12. 제 9항에 있어서,
    상기 금속 박막은 알루미늄 박막인 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
13. 제 10항에 있어서,
    상기 전도성 고분자 수지는 PEDOT인 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
14. 제 10항에 있어서,
    상기 전도성 입자는 Au, Ag, Cu, Cr, Sn 및 CNT로 이루어진 군 중에 선택되는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트.
15. 20μm 내지 100μm 두께의 폴리에스테르 필름으로 이루어진 지지층을 형성하는 단계;
    상기 지지층 상부에 고분자 또는 무기 비드가 혼합된 바인더를 코팅하는 이형층을 형성하는 단계; 및
    상기 지지층 하부에 몰드의 오염을 방지하는 오염방지층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트의 제조방법.
16. 제 15항에 있어서,
    상기 이형층을 형성하는 단계는,
    실리콘계, 불소계 및 아크릴계 바인더로 이루어진 군 중에 선택되는 하나의 바인더에 고분자 비드가 혼합된 코팅층을 형성하는 단계; 및
    상기 코팅층에 실리콘계, 불소계 또는 아크릴계 바인더 중 하나의 바인더가 한번 더 코팅되는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트의 제조방법.
17. 제 15항에 있어서,
    상기 오염방지층을 형성하는 단계는 상기 지지층 상부에 형성된 상기 이형층과 동일한 성분의 코팅층을 지지층 하부에 형성하거나, 상기 지지층 하부에 스퍼트링 공정을 통해 알루미늄 금속 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 몰드 이형시트의 제조방법.

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