KR101480881B1 - 공간벡터 펄스폭변조 제어방식의 교류/직류 변환기를 적용한 무정전 전원장치 및 그 제어방법 - Google Patents

공간벡터 펄스폭변조 제어방식의 교류/직류 변환기를 적용한 무정전 전원장치 및 그 제어방법 Download PDF

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Abstract

본 발명은 무정전 전원장치에 적용되는 펄스폭변조 교류/직류 변환기(PWM AC/DC converter)의 출력을 제어하기 위해 단계별 전압제어 기법을 따르면서, 인너루프 제어를 위해 적은 계산량을 필요로 하면서도 원하는 정상상태 기준상태 및 제어입력과의 추종오차를 최소화하여 제어입력의 제한조건하에서 전역 안정도(global stability)를 보장하며, 제어입력에 추가 조건을 부과하여 과전류 방지조건을 반영한 모델예측제어 기법을 제공한다. 또한, 아우터루프 제어를 위해 역률(power factor)을 최대로 유지하면서 미지의 부하 변동(load variations)에도 출력전압 추종오차를 없애는 비례적분 제어기법을 제공한다.
본 발명은 무정전 전원장치에 적용되는 펄스폭변조 교류/직류 변환기의 출력 제어를 위해 인너루프에 모델예측제어 기법을 적용하고, 아우터루프에 비례적분 제어기법을 적용함으로써, 출력전압을 안정적으로 제어하는 효과를 갖는다. 인너루프 제어 측면에서 적은 계산량을 필요로 하면서도 제어입력 제한조건하에서 안정도를 보장하고 과전류 방지조건을 반영하며, 아우터루프 제어 측면에서 역률을 최대로 유지하면서 출력전압 추종오차를 없애는 효과를 갖는다.

Description

공간벡터 펄스폭변조 제어방식의 교류/직류 변환기를 적용한 무정전 전원장치 및 그 제어방법{An apparatus and a method for an uninterruptible power supply using a space vector pulse-width modulation AC/DC converter}
본 발명은 공간벡터 펄스폭변조(space vector pulse-width modulation, PWM) 제어방식의 교류/직류 변환기(AC/DC converter)를 적용한 무정전 전원장치(uninterruptible power supply, UPS) 및 그 제어방법에 관한 것이다. 구체적으로, 본 발명은 무정전 전원장치(UPS)에 적용되는 펄스폭변조 교류/직류 변환기(PWM AC/DC converter)에 단계별 전압제어 기법(cascade voltage control strategy)을 적용하여 인너루프(inner-loop)에는 모델예측제어기(model predictive controller, MPC)를 이용하고, 아우터루프(outer-loop)에는 비례적분 제어기(proportional-integral (PI) controller)를 이용한다. 인너루프 제어를 위해 본 발명은 적은 계산량을 필요로 하면서도 제어입력 제한조건(input constraints)과 과전류 방지조건을 반영하는 모델예측제어기를 제안한다. 또한, 아우터루프 제어를 위해 본 발명은 역률(power factor)을 최대로 유지하면서 출력전압(output voltage) 오차를 없애는 비례적분 제어기를 제안한다.
무정전 전원장치(uninterruptible power supply, UPS)는 다양한 부하 종류와 부하의 변동에 상관없이 일정 주파수 및 일정 전압의 교류 전원을 공급하는 장치이며, 다양한 디지털 정보기기의 사용 증가와 더불어 수요가 점차 증가하고 있다.
무정전 전원장치는 상용 교류전원이 입력되는 교류전원 입력부, 상용 교류전원을 직류전원으로 변환하는 정류부, 정류부에서 변환 출력되는 직류전원을 교류전원으로 변환하는 인버터부, 인버터부를 거쳐 입력된 교류전원의 노이즈를 제거하는 필터부를 포함한다. 본 발명은 상용 교류전원을 직류전원으로 변환하는 정류부와 관련된 것으로, 무정전 전원장치의 정류부에 적용되는 펄스폭변조 교류/직류 변환기에 관한 것이다.
일반적으로, 펄스폭변조 교류/직류 변환기(PWM AC/DC converter)는 교류 3상 전원의 입력을 이용하여 직류 링크를 통해 일정한 직류전압을 출력하는 장치이다. 펄스폭변조 교류/직류 변환기의 출력에 부하를 연결하는 경우, 부하의 단위 역률 운전을 보정하는 양방향 전력 전달을 가능하게 하고, 고조파의 감쇄, 빠른 부하 전력 변동 보상 등의 특성을 지니고 있기 때문에 제철 산업이나 전동차 드라이브 시스템과 같은 고압 대용량 설비 시스템으로부터 공작기계용 스핀들 제어기 등과 같은 중/대용량 고성능 전동기 가변속 제어 시스템에 이르기까지 산업계의 여러 분야에서 직류 전압 공급원으로 널리 사용되고 있는 장치이다. 또한, 이 외에도 신재생 에너지의 이용 증가에 따라 펄스폭변조 인버터(PWM inverter), 유도전동기 드라이브(induction motor drive), 풍력 터빈 발전기(wind turbine generator) 및 무정전 전원장치(uninterruptible power supply, UPS) 등과 같은 다양한 분야에 적용되므로, 펄스폭변조 교류/직류 변환기의 출력전압을 일정하게 제어하는 것은 매우 중요하다. 따라서, 펄스폭변조 교류/직류 변환기 시스템의 비선형 부분 및 부하 전류(load current)의 비선형 부분을 보상하여 제어함으로써, 출력되는 직류 링크 전압을 일정하게 유지할 수 있는 제어장치 및 제어방법이 필요하다. 이러한 연구의 주요 목표는 부하의 변동에 상관없이 출력전압(output voltage)을 원하는 전압으로 유지하고, 역률(power factor)을 최대로 유지하는 것으로서, 일반적으로 인너루프에는 전류 제어기(current controller)를 이용하고, 아우터루프에는 전압 제어기(voltage controller)를 이용하는 구조를 갖는 단계별 제어기법(cascade control strategy)이 적용되었다.
이와 관련된 종래기술을 살펴보면, 아래 선행기술문헌에서 제시한 비특허문헌1과 비특허문헌2는 인너루프와 아우터루프에 비례적분(PI) 제어를 적용한 제어기 구조를 개시하고 있다. 인너루프와 아우터루프에 비례적분 제어기를 이용하면 제어기 구조는 간단하지만, 교류/직류 변환기(AC/DC converter)의 내재적 비선형성으로 인해 성능면에서 한계를 갖는 단점이 있다. 즉, 부하변동에 따라 폐루프 성능이 급격히 변화할 수 있으며, 이러한 불확실성은 종종 불안정성(instability)을 유발한다.
비특허문헌3은 아우터루프에 비례적분 제어기를 이용하고, 인너루프에 피드백 선형화(feedback linearization)를 적용한 제어기를 개시하고 있다. 비특허문헌4는 아우터루프에 비례적분 제어기를 이용하고, 인너루프에 수동성 기반 제어(passivity based control)를 적용한 제어기를 개시하고 있다. 이러한 피드백 선형화 및 수동성 기반 제어와 같은 비선형 제어방식은 폐루프 성능 향상을 위해 인너루프에 적용된 것으로, 비례적분 제어기보다 우수한 폐루프 성능을 제공하나 복잡한 구조로 인해 고성능의 마이크로 프로세서를 이용해야 한다. 또한, 입력 제한조건하에서 폐루프 안정도(stability)를 보장하는 것도 아니며, 폐루프 성능의 최적성(optimality)을 제공하지 않는다.
상기 기술한 종래기술의 단점을 보완하기 위해, 본 발명은 무정전 전원장치에 적용되는 펄스폭변조 교류/직류 변환기(PWM AC/DC converter)에 단계별 전압제어 기법(cascade voltage control strategy)을 적용하여 인너루프에는 모델예측제어기(MPC)를 이용하고, 아우터루프에는 비례적분(PI) 제어기를 이용한다. 인너루프 제어를 위해 본 발명은 적은 계산량을 필요로 하면서도 제어입력 제한조건(input constraints)하에서 폐루프 시스템의 전역 점근 안정도를 보장하며, 제어입력에 추가 조건을 부과하여 과전류 방지조건을 반영한 모델예측제어기를 제안한다. 또한, 본 발명은 아우터루프 제어를 위해 역률(power factor)을 최대로 유지하면서 출력전압 오차(output voltage error)와 미지의 부하전류 사이의 이득을 최소화하는 비례적분 이득을 갖는 비례적분 제어기를 제안한다.
M. T. Tsai and W. I. Tsai, "Analysis and design of three-phase AC-to-DC converters with high power factor and near-optimum feedforward," IEEE Transactions on Industrial Electronics, vol.46, no.3, pp.263-273, June 1999. V. Blasko and V. Kaura, "A new mathematical model and control of a three-phase AC/DC voltage source converter," IEEE Transactions on Power Electronics, vol.12, no.1, pp.116-123, January 1997. T.-S. Lee, "Input-output linearization and zero-dynamics control of three-phase AC/DC voltage-source converters," IEEE Transactions on Power Electronics, vol.18, no.1, pp.11-22, January 2003. T.-S. Lee, "Lagrangian modeling and passivity based control of three phase AC to DC voltage source converters," IEEE Transactions on Industrial Electronics, vol.51, no.4, pp.892-902, August 2004.
따라서, 본 발명이 이루고자 하는 과제는 무정전 전원장치에 적용되는 펄스폭변조 교류/직류 변환기의 출력을 제어하기 위해 단계별 전압제어 기법을 따르면서, 인너루프 제어를 위해 적은 계산량을 필요로 하면서도 원하는 정상상태 기준상태 및 제어입력과의 추종오차를 최소화하여 제어입력의 제한조건하에서 전역 안정도(global stability)를 보장하며, 제어입력에 추가 조건을 부과하여 과전류 방지조건을 반영한 모델예측제어 기법을 제공하고자 하는 것이다. 또한, 아우터루프 제어를 위해 역률(power factor)을 최대로 유지하면서 미지의 부하 변동(load variations)에도 출력전압 추종오차를 없애는 비례적분 제어기법을 제공하고자 하는 것이다.
상기 기술적 과제를 해결하기 위하여 본 발명은 정지 프레임(stationary frame)인 a-b-c 프레임(a-b-c frame)에서 교류-전압원(ac-voltage source)
Figure 112014006626593-pat00001
,
Figure 112014006626593-pat00002
,
Figure 112014006626593-pat00003
를 포함하는 교류 3상 입력전원단, 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항 및 인덕터를 포함하는 교류 접속 저항 및 인덕터 회로, 상기 교류 접속 저항 및 인덕터 회로와 연결된 6개의 스위치
Figure 112014006626593-pat00004
, 상기 스위치와 연결된 커패시터(capacitor)로 형성되는 직류링크(dc-link)를 포함하는 3상 교류/직류 변환부에 대한 라인 전류
Figure 112014006626593-pat00005
,
Figure 112014006626593-pat00006
,
Figure 112014006626593-pat00007
의 동역학(dynamics)이 (E1)으로 주어지고,
Figure 112014006626593-pat00008
(E1)
(E1)에서
Figure 112014006626593-pat00009
과
Figure 112014006626593-pat00010
은 각각 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항의 저항값(resistance)과 인덕터의 인덕턴스(inductance)를 의미하며, 교류-전압원
Figure 112014006626593-pat00011
,
Figure 112014006626593-pat00012
,
Figure 112014006626593-pat00013
는 RMS(root-mean-square)값으로 표시된 진폭(amplitude)을
Figure 112014006626593-pat00014
, 전압원의 각주파수(angular frequency)를
Figure 112014006626593-pat00015
라 할 때 (E2)로 정의되며.
Figure 112014006626593-pat00016
,
Figure 112014006626593-pat00017
,
Figure 112014006626593-pat00018
는 상기 직류링크에서 형성되는 직류전압인 출력전압(output voltage)
Figure 112014006626593-pat00019
와 상기 스위치에 따라 결정되는 전압으로서 (E3)으로 주어지며,
Figure 112014006626593-pat00020
, ,
Figure 112014006626593-pat00022
(E2)
Figure 112014006626593-pat00023
(E3)
(E3)에서
Figure 112014006626593-pat00024
는 스위치
Figure 112014006626593-pat00025
가 켜질 때(turned on) 1이고, 스위치
Figure 112014006626593-pat00026
가 꺼질 때(turned off) -1이고, 출력전류(output current)
Figure 112014006626593-pat00027
는 (E4)로 정의되며,
Figure 112014006626593-pat00028
(E4)
정지 a-b-c 프레임(stationary a-b-c frame)에서 표시된 교류/직류 변환부 시스템 (E1)과 출력전류 (E4)는 변환관계 (E5)를 이용하여 회전 d-q 프레임(rotaing d-q frmae)에서 표시된 상태방정식 (E6) 및 (E7)과 출력전류 (E8)로 주어지며, 부하전류(load current)를
Figure 112014006626593-pat00029
라 하면 출력전압
Figure 112014006626593-pat00030
의 동역학은 (E9)로 주어지며,
Figure 112014006626593-pat00031
,
Figure 112014006626593-pat00032
,
Figure 112014006626593-pat00033
,
Figure 112014006626593-pat00034
,
Figure 112014006626593-pat00035
(E5)
Figure 112014006626593-pat00036
(E6)
Figure 112014006626593-pat00037
,
Figure 112014006626593-pat00038
,
Figure 112014006626593-pat00039
(E7)
Figure 112014006626593-pat00040
(E8)
Figure 112014006626593-pat00041
(E9)
여기서,
Figure 112014006626593-pat00042
,
Figure 112014006626593-pat00043
,
Figure 112014006626593-pat00044
는 a-b-c 프레임에서 표시된 라인 전류를 의미하며,
Figure 112014006626593-pat00045
는 스위치
Figure 112014006626593-pat00046
가 켜질 때(turned on) 1이고, 스위치
Figure 112014006626593-pat00047
가 꺼질 때(turned off) -1이며,
Figure 112014006626593-pat00048
는 d축 및 q축 전류의 벡터,
Figure 112014006626593-pat00049
는 출력전압(output voltage),
Figure 112014006626593-pat00050
는 d축 및 q축 제어입력(control input)의 벡터를 의미하며, 샘플링 주기(sampling period)를
Figure 112014006626593-pat00051
라 하고, 이산화된 d축 및 q축 전류를 상태변수
Figure 112014006626593-pat00052
로 정의하고, 이산화된 d축 및 q축 제어입력을
Figure 112014006626593-pat00053
로 정의하여, (E6), (E7), (E8)을 이산화한 이산시간 상태방적식을 (E10), (E11)라 하고, 이산화된 출력전류를 (E12)라 할 때,
Figure 112014006626593-pat00054
(E10)
Figure 112014006626593-pat00055
,
Figure 112014006626593-pat00056
,
Figure 112014006626593-pat00057
,
Figure 112014006626593-pat00058
,
Figure 112014006626593-pat00059
,
Figure 112014006626593-pat00060
(E11)
Figure 112014006626593-pat00061
(E12)
상기 교류 3상 입력전원단, 상기 교류접속 저항 및 인덕터 회로, 상기 6개의 스위치, 상기 직류링크를 포함하는 교류/직류 변환부; 출력전류 기준신호
Figure 112014006626593-pat00062
, q축 전류 기준신호
Figure 112014006626593-pat00063
, d축 및 q축 전류
Figure 112014006626593-pat00064
와
Figure 112014006626593-pat00065
, 상기 출력전압
Figure 112014006626593-pat00066
를 입력받아 상기 제어입력
Figure 112014006626593-pat00067
를 출력하는 모델예측제어기(model predictive controller, MPC); 출력전압 기준신호
Figure 112014006626593-pat00068
과 상기 출력전압
Figure 112014006626593-pat00069
사이의 오차신호인
Figure 112014006626593-pat00070
를 입력받아 상기 출력전류 기준신호
Figure 112014006626593-pat00071
를 출력하는 제1 비례적분(proportional-integral, PI) 제어기; 0와 q축 전류 사이의 오차신호인
Figure 112014006626593-pat00072
를 입력받아 상기 q축 전류 기준신호
Figure 112014006626593-pat00073
를 출력하는 제2 비례적분 제어기;를 포함하는 교류/직류 변환기(AC/DC converter)를 포함하고, 상기 모델예측제어기에서 출력되는 상기 제어입력
Figure 112014006626593-pat00074
는 설계 파라미터(design parameter)로서 미리 선택된
Figure 112014006626593-pat00075
와
Figure 112014006626593-pat00076
로 정의된 집합
Figure 112014006626593-pat00077
에 대해,
Figure 112014006626593-pat00078
(E13)
로 주어지며, (E13)에서
Figure 112014006626593-pat00079
,
Figure 112014006626593-pat00080
,
Figure 112014006626593-pat00081
이고,
Figure 112014006626593-pat00082
와
Figure 112014006626593-pat00083
는 각각 상기 출력전류 기준신호
Figure 112014006626593-pat00084
, 상기 q축 전류 기준신호
Figure 112014006626593-pat00085
에 대해 제어목표
Figure 112014006626593-pat00086
,
Figure 112014006626593-pat00087
,
Figure 112014006626593-pat00088
를 달성했을 때의 정상상태 조건으로부터 주어지는 상태변수
Figure 112014006626593-pat00089
와 제어입력
Figure 112014006626593-pat00090
의 정상상태 값(steady-state value)을 의미하며,
Figure 112014006626593-pat00091
는
Figure 112014006626593-pat00092
에 대해
Figure 112014006626593-pat00093
(E14)
Figure 112014006626593-pat00094
(E15)
(E14), (E15)를 만족하는 무정전 전원장치를 제공한다.
또한, 본 발명은 상기 교류/직류 변환기의 모델예측제어기에서 출력전류 기준신호
Figure 112014006626593-pat00095
, q축 전류 기준신호
Figure 112014006626593-pat00096
, d축 및 q축 전류
Figure 112014006626593-pat00097
와
Figure 112014006626593-pat00098
, 상기 출력전압
Figure 112014006626593-pat00099
를 입력받아 상기 제어입력
Figure 112014006626593-pat00100
를 출력하는 단계; 상기 교류/직류 변환기의 제1 비례적분 제어기에서 출력전압 기준신호
Figure 112014006626593-pat00101
과 상기 출력전압
Figure 112014006626593-pat00102
사이의 오차신호인
Figure 112014006626593-pat00103
를 입력받아 상기 출력전류 기준신호
Figure 112014006626593-pat00104
를 출력하는 단계; 상기 교류/직류 변환기의 제2 비례적분 제어기에서 0와 q축 전류 사이의 오차신호인
Figure 112014006626593-pat00105
를 입력받아 상기 q축 전류 기준신호
Figure 112014006626593-pat00106
를 출력하는 단계:를 포함하고, 상기 모델예측제어기에서 출력되는 상기 제어입력
Figure 112014006626593-pat00107
는 설계 파라미터(design parameter)로서 미리 선택된
Figure 112014006626593-pat00108
와
Figure 112014006626593-pat00109
로 정의된 집합
Figure 112014006626593-pat00110
에 대해, (E13)으로 주어지며, (E13)에서
Figure 112014006626593-pat00111
,
Figure 112014006626593-pat00112
,
Figure 112014006626593-pat00113
이고,
Figure 112014006626593-pat00114
와
Figure 112014006626593-pat00115
는 각각 상기 출력전류 기준신호
Figure 112014006626593-pat00116
, 상기 q축 전류 기준신호
Figure 112014006626593-pat00117
에 대해 제어목표
Figure 112014006626593-pat00118
,
Figure 112014006626593-pat00119
,
Figure 112014006626593-pat00120
를 달성했을 때의 정상상태 조건으로부터 주어지는 상태변수
Figure 112014006626593-pat00121
와 제어입력
Figure 112014006626593-pat00122
의 정상상태 값(steady-state value)으로서,
Figure 112014006626593-pat00123
,
Figure 112014006626593-pat00124
로 주어지며, 여기서
Figure 112014006626593-pat00125
,
Figure 112014006626593-pat00126
,
Figure 112014006626593-pat00127
,
Figure 112014006626593-pat00128
,
Figure 112014006626593-pat00129
,
Figure 112014006626593-pat00130
이고,
Figure 112014006626593-pat00131
은 두 개의 실수값이 존재하면,
Figure 112014006626593-pat00132
를 만족하는 값을 선택하여 적용하며,
Figure 112014006626593-pat00133
는
Figure 112014006626593-pat00134
에 대해 (E14), (E15)를 만족하는 무정전 전원장치의 제어방법을 제공한다.
본 발명은 무정전 전원장치에 적용되는 펄스폭변조 교류/직류 변환기의 출력 제어를 위해 인너루프에 모델예측제어 기법을 적용하고, 아우터루프에 비례적분 제어기법을 적용함으로써, 출력전압을 안정적으로 제어하는 효과를 갖는다. 인너루프 제어 측면에서 적은 계산량을 필요로 하면서도 제어입력 제한조건하에서 안정도를 보장하고 과전류 방지조건을 반영하며, 아우터루프 제어 측면에서 역률을 최대로 유지하면서 출력전압 추종오차를 없애는 효과를 갖는다.
도 1은 3상 전압원(three phase voltage-source) 교류/직류 변환부를 보인 도면.
도 2는 본 발명의 일 실시예에 따른 무정전 전원장치에 적용되는 교류/직류 변환기를 보인 블록도.
도 3은
Figure 112014006626593-pat00135
와
Figure 112014006626593-pat00136
의 관계를 보인 도면.
도 4는 본 발명의 일 실시예에 따른 무정전 전원장치에 적용되는 교류/직류 변환기에 저항성 부하 적용 및 변경에 따른 출력전압을 보인 도면.
도 5는 본 발명의 일 실시예에 따른 무정전 전원장치에 적용되는 교류/직류 변환기에 저항성 부하 적용 및 변경에 따른 d축 전류를 보인 도면.
도 6은 본 발명의 일 실시예에 따른 무정전 전원장치에 적용되는 교류/직류 변환기에 저항성 부하 적용 및 변경에 따른 q축 전류를 보인 도면.
도 7은 본 발명의 일 실시예에 따른 무정전 전원장치에 적용되는 교류/직류 변환기에 저항성 부하 적용 및 변경에 따른 제어입력의 노옴(norm)을 보인 도면.
도 8은 본 발명의 일 실시예에 따른 무정전 전원장치에 적용되는 교류/직류 변환기에 저항성 부하 적용 및 변경에 따른 a-b-c 프레임 전류를 보인 도면..
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 3상 전압원(three phase voltage-source) 교류/직류 변환부를 보인 도면이다. 도 1에서 3상 교류/직류 변환부는 교류-전압원(ac-voltage source)
Figure 112014006626593-pat00137
,
Figure 112014006626593-pat00138
,
Figure 112014006626593-pat00139
를 포함하는 교류 3상 입력전원단, 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항 및 인덕터를 포함하는 교류 접속 저항 및 인덕터 회로, 상기 교류 접속 저항 및 인덕터 회로와 연결된 6개의 스위치
Figure 112014006626593-pat00140
, 상기 스위치와 연결된 커패시터(capacitor)로 형성되는 직류링크(dc-link)를 포함한다. 상기 직류링크에서 형성되는 직류전압은 본 발명의 출력전압(output voltage)이 된다.
3상 교류/직류 변환부 모델의 유도를 위해 모든 회로 요소(circuit elements)의 특성은 선형 시불변(linear and time-invariant)이며, 모든 스위치와 소스 전압(source voltages)은 이상적이라고 가정한다. 또한, 스위치는 양방향 전류 흐름이 가능한 6개의 양방향 스위치(bidirectional switches)를 이용하며, 입력 교류전압(input ac-voltage)은 밸런스된 3상 서플라이(balanced three-phase supply)로 가정한다.
이러한 가정하에, 정지 프레임(stationary frame)인 a-b-c 프레임(a-b-c frame)에서 라인 전류
Figure 112014006626593-pat00141
,
Figure 112014006626593-pat00142
,
Figure 112014006626593-pat00143
의 동역학(dynamics)은 다음과 같다.
Figure 112014006626593-pat00144
(1)
(1)에서 교류-전압원(ac-voltage source)
Figure 112014006626593-pat00145
,
Figure 112014006626593-pat00146
,
Figure 112014006626593-pat00147
는 RMS(root-mean-square)값으로 표시된 진폭(amplitude)을
Figure 112014006626593-pat00148
, 전압원의 각주파수(angular frequency)를
Figure 112014006626593-pat00149
라 할 때 (2)로 정의되며.
Figure 112014006626593-pat00150
,
Figure 112014006626593-pat00151
,
Figure 112014006626593-pat00152
는 출력전압
Figure 112014006626593-pat00153
와 스위치에 따라 결정되는 전압으로서 (3)으로 주어진다.
Figure 112014006626593-pat00154
,
Figure 112014006626593-pat00155
,
Figure 112014006626593-pat00156
(2)
Figure 112014006626593-pat00157
(3)
(3)에서
Figure 112014006626593-pat00158
는 스위치
Figure 112014006626593-pat00159
가 켜질 때(turned on) 1이고, 스위치
Figure 112014006626593-pat00160
가 꺼질 때(turned off) -1이다. 도 1에서
Figure 112014006626593-pat00161
는 부하전류(load current)를 의미하며, 출력전류(output current)
Figure 112014006626593-pat00162
는 다음과 같이 정의된다.
Figure 112014006626593-pat00163
(4)
스위치의 온오프를 결정하는
Figure 112014006626593-pat00164
는 제어입력(control input)에 해당하며, 출력전류
Figure 112014006626593-pat00165
또는 출력전압
Figure 112014006626593-pat00166
는 시스템 관점에서 출력(output)으로 선택될 수 있다.
이제, 3상 교류/직류 변환부의 모델 (1)을 회전 d-q 프레임(rotating d-q frame)에서의 모델로 변환한다. 정지 프레임(stationary frame)에서 본 발명의 제어목표(control objective)는 사인파 신호(sinusoidal signal) 추적문제(tracking problem)로 수식화되나, 회전 프레임에서는 보다 간단하게 셋포인트(set point) 추적문제(tracking problem)로 변환되므로 d-q 변환(transformation)은 제어기 설계를 보다 쉽게 만든다. 앞서 설명한 정지 a-b-c 프레임(stationary a-b-c frame)에서 표시된 교류/직류 변환부 모델은 다음과 같이 회전 d-q 프레임(rotaing d-q frmae)에서 표시된 모델로 변환될 수 있다.
Figure 112014006626593-pat00167
(5)
Figure 112014006626593-pat00168
,
Figure 112014006626593-pat00169
,
Figure 112014006626593-pat00170
(6)
(5)에서,
Figure 112014006626593-pat00171
는 d축 및 q축 전류의 벡터,
Figure 112014006626593-pat00172
는 출력전압(output voltage),
Figure 112014006626593-pat00173
는 d축 및 q축 제어입력(control input)의 벡터를 의미하며, (6)에서
Figure 112014006626593-pat00174
은 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항의 저항값(resistance),
Figure 112014006626593-pat00175
은 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 인덕터의 인덕턴스(inductance)를 의미하며(도 1 참고),
Figure 112014006626593-pat00176
은 RMS(root-mean-square)값으로 표시된 진폭(amplitude),
Figure 112014006626593-pat00177
는 전압원(voltage source)의 각주파수(angular frequency)를 의미한다.
a-b-c 프레임과 d-q 프레임에서 표시된 변수간의 변환관계는 다음과 같다.
Figure 112014006626593-pat00178
,
Figure 112014006626593-pat00179
(7)
Figure 112014006626593-pat00180
(8)
(7)에서,
Figure 112014006626593-pat00181
,
Figure 112014006626593-pat00182
,
Figure 112014006626593-pat00183
는 a-b-c 프레임에서 표시된 라인전류를 의미하며,
Figure 112014006626593-pat00184
는 스위치
Figure 112014006626593-pat00185
가 켜질 때(turned on) 1이고, 스위치
Figure 112014006626593-pat00186
가 꺼질 때(turned off) -1이다(도 1 참고).
(7)과 출력전류의 정의 (4)를 이용하면, d-q 프레임에서 표시된 출력전류(output current)
Figure 112014006626593-pat00187
는 다음과 같이 표시된다.
Figure 112014006626593-pat00188
(9)
부하전류(load current)를
Figure 112014006626593-pat00189
라 하면, 출력전압(output voltage)
Figure 112014006626593-pat00190
의 동역학은 다음과 같다(도 1 참고).
Figure 112014006626593-pat00191
(10)
스위치의 온오프를 결정하는
Figure 112014006626593-pat00192
에 의해, 박의 벡터(Park's vector)로 알려진 스위치 함수 공간벡터(switching function space vector)가 다음과 같이 정의된다.
Figure 112014006626593-pat00193
(11)
(7)과 (11)을 이용하면, 제어입력
Figure 112014006626593-pat00194
는 (12)와 같이 제한되어야 함을 증명할 수 있다.
Figure 112014006626593-pat00195
(12)
(12)의 유도 과정은 이미 공개된 내용이므로 자세한 설명은 생략한다.
출력전압
Figure 112014006626593-pat00196
는 d-q 프레임의 전류에 비해 상대적으로 느리게 동작하므로,
Figure 112014006626593-pat00197
로 가정하면 연속시간 시스템 (5)는 샘플링 주기(sampling period)를
Figure 112014006626593-pat00198
라 할 때, 다음과 같이 이산시간 시스템(discrete-time system)으로 이산화된다.
Figure 112014006626593-pat00199
(13)
Figure 112014006626593-pat00200
,
Figure 112014006626593-pat00201
,
Figure 112014006626593-pat00202
,
Figure 112014006626593-pat00203
,
Figure 112014006626593-pat00204
,
Figure 112014006626593-pat00205
,
Figure 112014006626593-pat00206
,
Figure 112014006626593-pat00207
(14)
출력전류 (9)와 제어입력 제한조건 (12)에 대응되는 이산화된 수식은 각각 다음과 같다.
Figure 112014006626593-pat00208
(15)
Figure 112014006626593-pat00209
(16)
도 2는 본 발명의 일 실시예에 따른 무정전 전원장치에 적용되는 교류/직류 변환기를 보인 블록도이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 무정전 전원장치에 적용되는 교류/직류 변환기는 앞서 설명한 바와 같이 단계별 제어기법(cascade control strategy)에 따라 인너루프(inner-loop) 제어를 위한 모델예측제어기(130)와, 아우터루프(outer-loop) 제어를 위한 제1 및 제2 비례적분(PI) 제어기(150, 160)를 포함한다.
먼저, (13), (14)에 보인 이산화된 시스템을 기초로 인너루프 제어를 위한 모델예측제어기(130)의 설계에 관하여 설명한다. 모델예측제어 기법은 제어대상의 모델을 이용하여 원하는 변수의 미래값 또는 예측값을 반영하는 비용함수를 최적화하는 제어입력을 구하여 이를 적용하는 제어 방법이다.
본 발명에서 제안하는 인너루프 제어를 위한 모델예측제어기(130)의 제어목표(control objective)는 (16)의 제어입력 제한조건(input constraints) 하에서 출력전류(output current)
Figure 112014006626593-pat00210
와 q축 전류(q-frame current)
Figure 112014006626593-pat00211
가 각각 주어진 기준신호(references)
Figure 112014006626593-pat00212
과
Figure 112014006626593-pat00213
를 추종하는 것으로 다음과 같이 주어진다.
Figure 112014006626593-pat00214
,
Figure 112014006626593-pat00215
,
Figure 112014006626593-pat00216
(17)
Figure 112014006626593-pat00217
(18)
본 발명의 모델예측제어기(130)를 설명하기 위해 먼저 정상상태 조건(steady-state condition)을 고려하고, 제한된 최적화 문제(constrained problem)의 해(solution)로부터 모델예측제어기(130)를 구한다. 이 모델예측제어기(130)를 적용한 폐루프 시스템이 제어입력 제한조건하에서 전역적으로 점근 안정(globally asymtotically stable)함을 설명하고, 상태 제한조건(state constraints)으로 주어지는 과전류 방지조건을 제어입력에 대한 추가 조건으로 부과하여 과전류 방지조건을 반영한 모델예측제어기를 제시한다.
상태변수
Figure 112014006626593-pat00218
, 제어입력
Figure 112014006626593-pat00219
, 출력전류
Figure 112014006626593-pat00220
의 정상상태 값(steady-state value)을 각각
Figure 112014006626593-pat00221
,
Figure 112014006626593-pat00222
,
Figure 112014006626593-pat00223
라 하면, 이산시간 시스템 (13)-(15)로부터 다음이 성립한다.
Figure 112014006626593-pat00224
(19)
Figure 112014006626593-pat00225
(20)
(19)를 이용하면, 정상상태 제어입력은 다음과 같이 유일하게(uniquely) 결정된다.
Figure 112014006626593-pat00226
(21)
(21)을 (20)에 대입하면 다음이 성립한다.
Figure 112014006626593-pat00227
(22)
(22)는 다음과 같이 정리된다.
Figure 112014006626593-pat00228
,
Figure 112014006626593-pat00229
,
Figure 112014006626593-pat00230
(23)
제어목표 (17)을 고려하면, 두 제한조건
Figure 112014006626593-pat00231
,
Figure 112014006626593-pat00232
이 (23)에서 성립되어야 하고 다음과 같이
Figure 112014006626593-pat00233
에 대한 2차 방정식으로 정리할 수 있다.
Figure 112014006626593-pat00234
(24)
Figure 112014006626593-pat00235
,
Figure 112014006626593-pat00236
,
Figure 112014006626593-pat00237
(25)
정상상태의 상태값
Figure 112014006626593-pat00238
은 (24)로부터 다음과 같이 주어진다.
Figure 112014006626593-pat00239
(26)
따라서, 원하는 정상상태의 상태값
Figure 112014006626593-pat00240
과 정상상태 제어입력
Figure 112014006626593-pat00241
는 (26)에 주어진
Figure 112014006626593-pat00242
에 대해 다음과 같이 주어진다.
Figure 112014006626593-pat00243
(27)
Figure 112014006626593-pat00244
(28)
(24)와 (26)에서
Figure 112014006626593-pat00245
에 대한 두 개의 가능한 해가 존재할 수 있음을 알 수 있다. 두 개의 실수해가 존재하면,
Figure 112014006626593-pat00246
를 만족하는 해를 선택한다. 두 개의 기준신호
Figure 112014006626593-pat00247
과
Figure 112014006626593-pat00248
는 실수 집합
Figure 112014006626593-pat00249
에 대하여
Figure 112014006626593-pat00250
,
Figure 112014006626593-pat00251
의 조건이 만족되도록 선택되어야 하며, 두 개의 기준신호
Figure 112014006626593-pat00252
과
Figure 112014006626593-pat00253
가
Figure 112014006626593-pat00254
,
Figure 112014006626593-pat00255
의 조건을 만족하면 추종이 가능한 유효한 기준신호이다. 앞으로 두 개의 기준신호
Figure 112014006626593-pat00256
과
Figure 112014006626593-pat00257
는 유효한 기준신호로 가정한다. 결론적으로, 전류 추적문제(current tracking problem)인 제어목표 (17)은 다음과 같은 상태 추적문제(state tracking problem)로 정리할 수 있다.
Figure 112014006626593-pat00258
,
Figure 112014006626593-pat00259
(29)
이제, 정해진 비용함수를 최소화하면서 상태 추적문제 (29)의 제어목표를 만족하는 모델예측제어기(130)의 설계에 관하여 설명한다. 오차 상태(error state)를
Figure 112014006626593-pat00260
로 정의하면, 현재의 상태
Figure 112014006626593-pat00261
와 현재의 제어입력
Figure 112014006626593-pat00262
를 이용하여 이산시간
Figure 112014006626593-pat00263
의 한단계 앞선 오차(one step ahead error)
Figure 112014006626593-pat00264
는 이산시간 시스템 (13)으로부터 다음과 같이 예측할 수 있다.
Figure 112014006626593-pat00265
(30)
(30)를 이용하여 다음과 같은 비용함수(cost function)를 정의한다.
Figure 112014006626593-pat00266
(31)
여기서,
Figure 112014006626593-pat00267
는 주어진 정방행렬(square matrix)
Figure 112014006626593-pat00268
에 대해
Figure 112014006626593-pat00269
로 정의되며, (31)에서
Figure 112014006626593-pat00270
는
Figure 112014006626593-pat00271
이고
Figure 112014006626593-pat00272
는
Figure 112014006626593-pat00273
인 설계 파라미터(design parameter)이다.
(31)의 비용함수를 이용하여, (32)의 제한된 최적화 문제(constrained optimization problem)을 고려한다.
Figure 112014006626593-pat00274
(32)
최적화 문제 (32)의 해를 찾기 위해,
Figure 112014006626593-pat00275
로 정의하여 비용함수 (31)을 다음과 같이 정리한다.
Figure 112014006626593-pat00276
(33)
(32)에서 제어입력 제한이 없다면,
Figure 112014006626593-pat00277
의 조건으로부터 비용함수를 최소화하는 제어입력(unconstrained optimizer)
Figure 112014006626593-pat00278
는 (34)로 주어진다.
Figure 112014006626593-pat00279
(34)
만약,
Figure 112014006626593-pat00280
이면, (32)의 해
Figure 112014006626593-pat00281
는 (34)로 주어지는
Figure 112014006626593-pat00282
와 동일하다. 한편,
Figure 112014006626593-pat00283
이면, (32)의 해
Figure 112014006626593-pat00284
는
Figure 112014006626593-pat00285
의 경계와
Figure 112014006626593-pat00286
의 레벨집합(level set)
Figure 112014006626593-pat00287
의 접점(tangential point)이 된다. 제어입력 제한조건 영역
Figure 112014006626593-pat00288
는 원(circle)으로 주어지나, 비용함수
Figure 112014006626593-pat00289
의 레벨집합은 타원(ellipsoides) 또는 원(circles)이 될 것이므로,
Figure 112014006626593-pat00290
의 경계와
Figure 112014006626593-pat00291
의 레벨집합(level set)의 접점을 구하는 것이 관건이다. 만약 레벨집합
Figure 112014006626593-pat00292
가 원으로 주어지면, (32)의 해
Figure 112014006626593-pat00293
는
Figure 112014006626593-pat00294
의 경계와 두 점
Figure 112014006626593-pat00295
,
Figure 112014006626593-pat00296
를 연결하는 직선과의 교점으로 결정된다. 도 3은
Figure 112014006626593-pat00297
의 두 원소(elemnet)인
Figure 112014006626593-pat00298
,
Figure 112014006626593-pat00299
에 대하여
Figure 112014006626593-pat00300
평면에서, 제어입력 제한조건 영역
Figure 112014006626593-pat00301
와 비용함수
Figure 112014006626593-pat00302
의 레벨집합
Figure 112014006626593-pat00303
가 모두 원일 경우의
Figure 112014006626593-pat00304
와
Figure 112014006626593-pat00305
의 관계를 보인 도면이다. 이제, (35)로 주어지는 조건을 만족하는
Figure 112014006626593-pat00306
,
Figure 112014006626593-pat00307
가 존재한다고 가정하면,
Figure 112014006626593-pat00308
(35)
비용함수
Figure 112014006626593-pat00309
가 다음과 같이 정리되므로, 비용함수
Figure 112014006626593-pat00310
의 레벨집합
Figure 112014006626593-pat00311
가 모두 원(circle)이 됨을 증명할 수 있다.
Figure 112014006626593-pat00312
Figure 112014006626593-pat00313
Figure 112014006626593-pat00314
Figure 112014006626593-pat00315
(36)
여기서,
Figure 112014006626593-pat00316
Figure 112014006626593-pat00317
결과적으로,
Figure 112014006626593-pat00318
인 경우 (32)의 해
Figure 112014006626593-pat00319
는
Figure 112014006626593-pat00320
에 대해
Figure 112014006626593-pat00321
로 주어진다.
따라서, (35)의 조건을 만족하는
Figure 112014006626593-pat00322
,
Figure 112014006626593-pat00323
가 존재하는 경우에 (32)의 해
Figure 112014006626593-pat00324
에 대한 최종결과를 정리하면 다음과 같다.
Figure 112014006626593-pat00325
(37)
Figure 112014006626593-pat00326
(38)
여기서,
Figure 112014006626593-pat00327
이다.
적당한
Figure 112014006626593-pat00328
에 대하여 행렬
Figure 112014006626593-pat00329
가 (35)의 조건을 만족하면, (32)의 제한된 최적화 문제(constrained optimization problem)의 해로 주어지는 (37), (38)의 모델예측제어기(130)는 온라인 상에서 각각의 시간 스텝(time step)
Figure 112014006626593-pat00330
에 대하여
Figure 112014006626593-pat00331
가
Figure 112014006626593-pat00332
에 속하는지 여부만을 간단하게 판단하여 적용할 수 있음을 알 수 있다. (35)를 만족하도록
Figure 112014006626593-pat00333
를 선택하는 것은 항상 가능하다. 예를 들어,
Figure 112014006626593-pat00334
인 모든
Figure 112014006626593-pat00335
에 대하여
Figure 112014006626593-pat00336
로 정의하면, 다음과 같이 (35)가 성립함을 알 수 있다.
Figure 112014006626593-pat00337
(39)
이제, 본 발명의 모델예측제어기(130) (37), (38)를 적용한 폐루프 시스템의 안정도에 대하여 설명한다. 오차 상태
Figure 112014006626593-pat00338
가
Figure 112014006626593-pat00339
임을 증명하기 위해서는 (40)으로 주어지는 부등식을 만족하고, 적당한
Figure 112014006626593-pat00340
에 대해 (35)의 조건을 만족하는
Figure 112014006626593-pat00341
를 고려해야 한다.
Figure 112014006626593-pat00342
(40)
비용함수
Figure 112014006626593-pat00343
의 행렬
Figure 112014006626593-pat00344
가 부등식 (40)을 만족하고, (35)의 조건을 만족하면, (37), (38)로 주어지는 모델예측제어기(130)에 의해 폐루프 시스템의 오차 상태
Figure 112014006626593-pat00345
는 제로로 전역적으로 수렴한다(globally convergent). 이는 (35)와 (40)의 조건으로부터 비용함수 (31)이 단조적으로 감소(decrease monotonically)하는 것을 보이는 것에 의해 증명할 수 있다.
상태 추적문제 (29)는 전류 추적문제인 제어목표 (17)과 동등(equivalent)하므로, 본 발명에서 제안한 모델예측제어기 (37), (38)은 제어목표 (17)을 달성하는 것을 알 수 있다.
(40)을 만족하는 행렬
Figure 112014006626593-pat00346
는 항상 존재한다. 앞서 설명한 바와 같이, 예를 들어,
Figure 112014006626593-pat00347
인 모든
Figure 112014006626593-pat00348
에 대하여
Figure 112014006626593-pat00349
로 정의하면,
Figure 112014006626593-pat00350
,
Figure 112014006626593-pat00351
과
Figure 112014006626593-pat00352
에 대해
Figure 112014006626593-pat00353
이므로 다음과 같이 (41)이 성립함을 알 수 있다.
Figure 112014006626593-pat00354
(41)
그러므로 안정도를 위한 조건 (35)와 (40)이 제한적인 것은 아니다. 이에 더하여 (35)와 (40)을 만족하는 가중치 행렬
Figure 112014006626593-pat00355
는 유일하지 않으므로, 최적의
Figure 112014006626593-pat00356
를 선택하는 방법이 필요하다. (30)에 정상상태 제어입력
Figure 112014006626593-pat00357
을 적용하여 오차 상태의 전파(propagation)를 고려하면, (28)로부터
Figure 112014006626593-pat00358
이 되므로 다음이 성립한다.
Figure 112014006626593-pat00359
(42)
(42)를 이용하면 (40)으로부터 다음이 성립한다.
Figure 112014006626593-pat00360
(43)
Figure 112014006626593-pat00361
의 감소율(decay rate)을 최대로 하는
Figure 112014006626593-pat00362
를 선택하기 위해서, 적당한
Figure 112014006626593-pat00363
에 대해
Figure 112014006626593-pat00364
와
Figure 112014006626593-pat00365
를 만족하는 슬랙 행렬(slack matrix)
Figure 112014006626593-pat00366
를 고려하면, (43)으로부터 다음이 성립한다.
Figure 112014006626593-pat00367
(44)
(44)를 만족하는 최소의
Figure 112014006626593-pat00368
가
Figure 112014006626593-pat00369
의 가장 가파른 감소율(decay rate)을 제공하게 된다. 따라서, 최적의
Figure 112014006626593-pat00370
를 선택하기 위해 다음과 같은 최적화 문제(optimization problem)가 이용될 수 있다.
Figure 112014006626593-pat00371
(45)
(45)에서 조건
Figure 112014006626593-pat00372
은 슈어 컨플리먼트(Schur complement)를 적용하면,
Figure 112014006626593-pat00373
와 동등(equivalent)함을 증명할 수 있으므로 (45)는 다음과 같이 나타낼 수 있다.
Figure 112014006626593-pat00374
(46)
다음으로, 본 발명에서 제안한 모델예측제어 기법에서 상태 제한조건(state constraints)을 만족하도록 다루는 방법을 설명한다. 교류/직류 변환부 시스템 모델에서 과전류 방지조건은 상태 제한조건으로 나타낼 수 있으므로, 상태 제한조건을 만족하는 제어입력을 구하는 것은 실제 적용시에 매우 중요하다. d축 및 q축 전류에 대하여 다음과 같이 주어지는 상태 제한조건을 고려한다.
Figure 112014006626593-pat00375
(47)
Figure 112014006626593-pat00376
(48)
이제, 최적화 문제 (32)의 해는 예측된 상태
Figure 112014006626593-pat00377
이 상태 제한조건 (47), (48)을 만족하는 추가적인 제한조건하에서 구해야 한다. 이산시간 시스템 (13)을 토대로, 상태 제한조건 (47), (48)은 예측된 상태
Figure 112014006626593-pat00378
에 적용하여 다음과 같이 제어입력
Figure 112014006626593-pat00379
에 대한 제한조건으로 나타낼 수 있다.
Figure 112014006626593-pat00380
(49)
Figure 112014006626593-pat00381
(50)
(49), (50)에서
Figure 112014006626593-pat00382
(51)
Figure 112014006626593-pat00383
(52)
Figure 112014006626593-pat00384
(53)
Figure 112014006626593-pat00385
(54)
이며,
Figure 112014006626593-pat00386
는 행렬
Figure 112014006626593-pat00387
,
Figure 112014006626593-pat00388
,
Figure 112014006626593-pat00389
의 원소(elements)를 의미한다. (37), (38)로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
Figure 112014006626593-pat00390
에 대하여, 다음과 같이 정의한다.
Figure 112014006626593-pat00391
,
Figure 112014006626593-pat00392
(55)
제어입력 제한조건과 상태 제한조건(input and state constraints)하에서의 해
Figure 112014006626593-pat00393
는 다음과 같이 주어진다.
Figure 112014006626593-pat00394
(56)
제어입력 제한조건과 상태 제한조건하에서의 해인 (56)의
Figure 112014006626593-pat00395
는 구간
Figure 112014006626593-pat00396
가 정의되는 경우에 적용 가능하다.
Figure 112014006626593-pat00397
과
Figure 112014006626593-pat00398
는 항상 계산할 수 있으나,
Figure 112014006626593-pat00399
인 조건을 항상 만족하는 것은 아니므로, 구간
Figure 112014006626593-pat00400
이 항상 존재하는 것은 아니다. 따라서,
Figure 112014006626593-pat00401
인 경우에는 두 조건
Figure 112014006626593-pat00402
과
Figure 112014006626593-pat00403
를 다음과 같이
Figure 112014006626593-pat00404
에 대한 조건으로 표현한다.
Figure 112014006626593-pat00405
(57)
Figure 112014006626593-pat00406
(58)
(57), (58)에서
Figure 112014006626593-pat00407
(59)
Figure 112014006626593-pat00408
(60)
Figure 112014006626593-pat00409
(61)
Figure 112014006626593-pat00410
(62)
이다. (37), (38)로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
Figure 112014006626593-pat00411
에 대하여, 다음과 같이 정의한다.
Figure 112014006626593-pat00412
,
Figure 112014006626593-pat00413
(63)
이 경우에, 제어입력 제한조건과 상태 제한조건(input and state constraints)하에서의 해
Figure 112014006626593-pat00414
는 다음과 같이 주어진다.
Figure 112014006626593-pat00415
(64)
(64)의
Figure 112014006626593-pat00416
는
Figure 112014006626593-pat00417
가 만족되어 구간
Figure 112014006626593-pat00418
가 정의되는 경우에 적용 가능하다.
(56)과 (64)로 주어지는 제어입력 제한조건과 상태 제한조건하에서의 해
Figure 112014006626593-pat00419
는 구간
Figure 112014006626593-pat00420
또는 구간
Figure 112014006626593-pat00421
가 존재하는 경우에 적용 가능함을 알 수 있다. 즉,
Figure 112014006626593-pat00422
는
Figure 112014006626593-pat00423
또는
Figure 112014006626593-pat00424
인 경우에 적용가능하다.
만약, (56) 또는 (64)로 주어진
Figure 112014006626593-pat00425
를 실제로 교류/직류 변환기 제어에 적용하는 경우, 특정한 이산 시간
Figure 112014006626593-pat00426
에서 (56) 또는 (64)에 제시된 조건을 만족하지 못하는 경우에는, 선택적으로 제어입력 제한조건만을 만족하는 (37)의 제어입력
Figure 112014006626593-pat00427
를 적용하거나, (56) 또는 (64)에 제시된 상태 제한조건만을 만족하는 제어값을 적용할 수 있다.
도 2에서 보인 바와 같이 제어입력은 공간벡터 펄스폭변조부(space vector pulse width modulation, SVPWM, 140)를 통해 구현된다. 공간벡터 펄스폭변조부(140)는 제어입력을 입력받아 교류/직류 변환부(100)에 실제 제어신호(control signal)를 출력한다. 공간벡터 펄스폭변조부(140)와, 제어에 이용되는 여러 측정신호 및 제어신호의 프레임간 좌표변환을 위한 좌표변환부에 관한 내용은 본 발명이 속하는 기술분야에서 널리 알려진 공지의 기술이므로, 이에 관한 상세한 설명은 생략한다.
다음으로, 단계별 전압제어 기법(cascade voltage control strategy)에 따른 아우터루프 제어를 위한 비례적분(PI) 제어기 설계에 관하여 설명한다. 도 2를 참고하여, 앞서 설명한 이너루프의 전류 제어 시스템(current control system)의 동역학이 상당히 빠른 것으로 가정하면, 비교적 느린 시변 출력전류 기준신호(slowly time-varying output current reference)
Figure 112014006626593-pat00428
와 q축 전류 기준신호(q-frame current reference)
Figure 112014006626593-pat00429
에 대해 다음과 같이 가정할 수 있다.
Figure 112014006626593-pat00430
(65)
(37), (38)로 주어지는 이너루프의 모델예측제어기(130)는 데드비트-타입의 제어기(deadbeat-type controller)이므로, 이너루프의 동작이 아우터루프의 동작보다 훨신 빠르다고 가정하는 것은 타당하다.
출력전류 기준신호
Figure 112014006626593-pat00431
와 q축 전류 기준신호
Figure 112014006626593-pat00432
를 각각 제1 비례적분 제어기(150)와 제2 비례적분 제어기(160)의 출력이라 하고,
Figure 112014006626593-pat00433
를 비례적분 이득(PI gains),
Figure 112014006626593-pat00434
,
Figure 112014006626593-pat00435
,
Figure 112014006626593-pat00436
과
Figure 112014006626593-pat00437
를 각각 출력전압 기준신호(output voltage reference)와 샘플링 주기(sampling period)라 하면, 다음과 같이 나타낼 수 있다.
Figure 112014006626593-pat00438
(66)
Figure 112014006626593-pat00439
(67)
전압원(voltage source)의 q축 성분이 0으로 주어지므로, 최대의 역률(maximum power factor)을 얻기 위해 제2 비례적분 제어기의 q축 전류 기준신호는 0으로 설정한다. (10)으로 주어진 출력전압 동역학은 다음과 같이 이산화된다.
Figure 112014006626593-pat00440
(68)
(68)을
Figure 112014006626593-pat00441
에 대해 정리하면 다음과 같다.
Figure 112014006626593-pat00442
(69)
(65)의 가정에서
Figure 112014006626593-pat00443
를 이용하여 (69)의
Figure 112014006626593-pat00444
를 (66)으로 대체하여 정리하면 다음과 같다.
Figure 112014006626593-pat00445
(70)
(70)은 (71)을 의미한다.
Figure 112014006626593-pat00446
(71)
Figure 112014006626593-pat00447
,
Figure 112014006626593-pat00448
라 하고, (70)을 (71)에 대입하여 정리하면 다음과 같다.
Figure 112014006626593-pat00449
(72)
이제,
Figure 112014006626593-pat00450
,
Figure 112014006626593-pat00451
,
Figure 112014006626593-pat00452
,
Figure 112014006626593-pat00453
,
Figure 112014006626593-pat00454
,
Figure 112014006626593-pat00455
라 하면, 대응되는 상태 방정식은 다음과 같다.
Figure 112014006626593-pat00456
(73)
Figure 112014006626593-pat00457
(74)
부하전류
Figure 112014006626593-pat00458
는 알 수 없으므로(unknown), 신호
Figure 112014006626593-pat00459
도 알 수 없다. 따라서, 미지의 신호(unknown signal)
Figure 112014006626593-pat00460
와 출력
Figure 112014006626593-pat00461
사이의
Figure 112014006626593-pat00462
이득(gain)이 최소화되도록 제어 이득
Figure 112014006626593-pat00463
를 선택하는 것이 바람직하다. 이를 수식화하면 다음과 같다.
Figure 112014006626593-pat00464
(75)
(75)에서
Figure 112014006626593-pat00465
는 초기 상태(initial state)
Figure 112014006626593-pat00466
로부터 개시된 출력궤적(output trajectory)이며,
Figure 112014006626593-pat00467
,
Figure 112014006626593-pat00468
이다. (73), (74)로 주어진 시스템의
Figure 112014006626593-pat00469
이득은
Figure 112014006626593-pat00470
로 주어지며, 'sup(supremum)'는 최소 상계(least upper bound)를 의미한다.
(75)의 제한조건을 선형 행렬 부등식(linear matrix onequality matrix, LMI)으로 나타내기 위하여, 적당한
Figure 112014006626593-pat00471
에 대해 다음과 같이 정의된 양의 정칙 함수(positive definite function)를 고려한다.
Figure 112014006626593-pat00472
(76)
Figure 112014006626593-pat00473
가 (77)을 만족한다고 가정한다.
Figure 112014006626593-pat00474
(77)
슈어 컨플리먼트(Schue complement)를 이용하면, 부등식 (77)은 다음의 선형 행렬 부등식(LMI)과 동등(equivalent)하다.
Figure 112014006626593-pat00475
(78)
(78)에서
Figure 112014006626593-pat00476
Figure 112014006626593-pat00477
이다. 초기 조건
Figure 112014006626593-pat00478
으로 (77)의 양변을
Figure 112014006626593-pat00479
에서
Figure 112014006626593-pat00480
까지 합산하면, 다음이 성립한다.
Figure 112014006626593-pat00481
(79)
이는 (80)의 볼록 최적화 문제(convex optimization problem)를 풀면, (75)의 최적화 문제를 풀 수 있음을 의미한다.
Figure 112014006626593-pat00482
(80)
따라서, 최적화 문제 (80)의 해
Figure 112014006626593-pat00483
는 (73), (74)로 주어진 시스템의
Figure 112014006626593-pat00484
이득이
Figure 112014006626593-pat00485
보다 작거나 같은 것을 보장하는 제어 이득(control gain)
Figure 112014006626593-pat00486
를 제공한다. 선형 행렬 부등식 조건 (78)의 자세한 유도 과정은 비특허문헌5에 설명되어 있으므로, 자세한 설명은 생략한다.
(비특허문헌5) Stephen Boyd, Laurent El Ghaoui, Eric Feron, and Venkataramanan Balakrishnan, Linear Matrix Inequalities in System and Control Theory, Philadelphia: SIAM, 1994.
한편, (67)에 (65)의 가정
Figure 112014006626593-pat00487
을 이용하여 정리하면,
Figure 112014006626593-pat00488
가 다음을 만족함을 알 수 있다.
Figure 112014006626593-pat00489
(81)
(81)에서 모든
Figure 112014006626593-pat00490
,
Figure 112014006626593-pat00491
에 대하여
Figure 112014006626593-pat00492
의 노옴(norm)은 1보다 작으므로, q축 전류는 모든
Figure 112014006626593-pat00493
,
Figure 112014006626593-pat00494
에 대하여 0으로 수렴한다. 이는 모든
Figure 112014006626593-pat00495
,
Figure 112014006626593-pat00496
에 대하여 역률(power factor)이 최대화되는 것을 의미한다. 이러한 해석은 이너루프 제어 시스템의 동작이 충분히 빨라서 아우터 비례적분 제어기에서 생성된 기준신호
Figure 112014006626593-pat00497
와
Figure 112014006626593-pat00498
가 상수로 간주될 수 있으면 정당화될 수 있다.
본 발명의 모델예측제어기(130)와, 제1 및 제 2비례적분 제어기(150, 160)의 설계과정에서,
Figure 112014006626593-pat00499
,
Figure 112014006626593-pat00500
,
Figure 112014006626593-pat00501
는 설계 파라미터(design parameters)로서, 폐루프 시스템의 안정도 확보와 성능을 조정하기 위한 튜닝 파라미터(tuning parameters)로 이용될 수 있다.
도 2를 참조하여 본 발명의 일 실시예에 따른 무정전 전원장치를 정리하여 기술하면 다음과 같다.
본 발명의 일 실시예에 따른 무정전 전원장치는 정지 프레임인 a-b-c 프레임에서 교류-전압원
Figure 112014006626593-pat00502
,
Figure 112014006626593-pat00503
,
Figure 112014006626593-pat00504
를 포함하는 교류 3상 입력전원단, 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항 및 인덕터를 포함하는 교류 접속 저항 및 인덕터 회로, 상기 교류 접속 저항 및 인덕터 회로와 연결된 6개의 스위치
Figure 112014006626593-pat00505
, 상기 스위치와 연결된 커패시터(capacitor)로 형성되는 직류링크(dc-link)를 포함하는 3상 교류/직류 변환부에 대한 라인 전류
Figure 112014006626593-pat00506
,
Figure 112014006626593-pat00507
,
Figure 112014006626593-pat00508
의 동역학(dynamics)이 (1)로 주어지고, (1)에서
Figure 112014006626593-pat00509
과
Figure 112014006626593-pat00510
은 각각 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항의 저항값(resistance)과 인덕터의 인덕턴스(inductance)를 의미하며, 교류-전압원
Figure 112014006626593-pat00511
,
Figure 112014006626593-pat00512
,
Figure 112014006626593-pat00513
는 RMS(root-mean-square)값으로 표시된 진폭(amplitude)을
Figure 112014006626593-pat00514
, 전압원의 각주파수(angular frequency)를
Figure 112014006626593-pat00515
라 할 때 (2)로 정의되며.
Figure 112014006626593-pat00516
,
Figure 112014006626593-pat00517
,
Figure 112014006626593-pat00518
는 상기 직류링크에서 형성되는 직류전압인 출력전압(output voltage)
Figure 112014006626593-pat00519
와 상기 스위치에 따라 결정되는 전압으로서 (3)으로 주어지며, (3)에서
Figure 112014006626593-pat00520
는 스위치
Figure 112014006626593-pat00521
가 켜질 때(turned on) 1이고, 스위치
Figure 112014006626593-pat00522
가 꺼질 때(turned off) -1이고, 출력전류(output current)
Figure 112014006626593-pat00523
는 (4)로 정의되며, 정지 a-b-c 프레임에서 표시된 교류/직류 변환부 시스템 (1)과 출력전류 (4)는 변환관계 (7), (8)을 이용하여 회전 d-q 프레임(rotaing d-q frmae)에서 표시된 상태방정식 (5) 및 (6)과 출력전류 (9)로 주어지며, 부하전류(load current)를
Figure 112014006626593-pat00524
라 하면 출력전압
Figure 112014006626593-pat00525
의 동역학은 (10)으로 주어지며, 여기서
Figure 112014006626593-pat00526
,
Figure 112014006626593-pat00527
,
Figure 112014006626593-pat00528
는 a-b-c 프레임에서 표시된 라인 전류를 의미하며,
Figure 112014006626593-pat00529
는 스위치
Figure 112014006626593-pat00530
가 켜질 때(turned on) 1이고, 스위치
Figure 112014006626593-pat00531
가 꺼질 때(turned off) -1이며,
Figure 112014006626593-pat00532
는 d축 및 q축 전류의 벡터,
Figure 112014006626593-pat00533
는 출력전압(output voltage),
Figure 112014006626593-pat00534
는 d축 및 q축 제어입력(control input)의 벡터를 의미하며, 샘플링 주기(sampling period)를
Figure 112014006626593-pat00535
라 하고, 이산화된 d축 및 q축 전류를 상태변수
Figure 112014006626593-pat00536
로 정의하고, 이산화된 d축 및 q축 제어입력을
Figure 112014006626593-pat00537
로 정의하여, (5), (6), (9)를 이산화한 이산시간 상태방적식을 (13), (14)라 하고, 이산화된 출력전류를 (15)라 할 때, 상기 교류 3상 입력전원단, 상기 교류접속 저항 및 인덕터 회로, 상기 6개의 스위치, 상기 직류링크를 포함하는 교류/직류 변환부; 출력전류 기준신호
Figure 112014006626593-pat00538
, q축 전류 기준신호
Figure 112014006626593-pat00539
, d축 및 q축 전류
Figure 112014006626593-pat00540
와
Figure 112014006626593-pat00541
, 상기 출력전압
Figure 112014006626593-pat00542
를 입력받아 상기 제어입력
Figure 112014006626593-pat00543
를 출력하는 모델예측제어기(130); 출력전압 기준신호
Figure 112014006626593-pat00544
과 상기 출력전압
Figure 112014006626593-pat00545
사이의 오차신호인
Figure 112014006626593-pat00546
를 입력받아 상기 출력전류 기준신호
Figure 112014006626593-pat00547
를 출력하는 제1 비례적분(150) 제어기; 0와 q축 전류 사이의 오차신호인
Figure 112014006626593-pat00548
를 입력받아 상기 q축 전류 기준신호
Figure 112014006626593-pat00549
를 출력하는 제2 비례적분 제어기(160);를 포함하는 교류/직류 변환기(AC/DC converter)를 포함하고, 모델예측제어기(130)에서 출력되는 상기 제어입력
Figure 112014006626593-pat00550
는 설계 파라미터(design parameter)로서 미리 선택된
Figure 112014006626593-pat00551
와
Figure 112014006626593-pat00552
로 정의된 집합
Figure 112014006626593-pat00553
에 대해, (37)로 주어지며, (37)에서
Figure 112014006626593-pat00554
,
Figure 112014006626593-pat00555
,
Figure 112014006626593-pat00556
이고,
Figure 112014006626593-pat00557
와
Figure 112014006626593-pat00558
는 각각 상기 출력전류 기준신호
Figure 112014006626593-pat00559
, 상기 q축 전류 기준신호
Figure 112014006626593-pat00560
에 대해 제어목표
Figure 112014006626593-pat00561
,
Figure 112014006626593-pat00562
,
Figure 112014006626593-pat00563
를 달성했을 때의 정상상태 조건으로부터 주어지는 상태변수
Figure 112014006626593-pat00564
와 제어입력
Figure 112014006626593-pat00565
의 정상상태 값(steady-state value)을 의미하며,
Figure 112014006626593-pat00566
는
Figure 112014006626593-pat00567
에 대해 (35), (40)을 만족한다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는
Figure 112014006626593-pat00568
와
Figure 112014006626593-pat00569
가
Figure 112014006626593-pat00570
,
Figure 112014006626593-pat00571
로 주어지며, 여기서,
Figure 112014006626593-pat00572
,
Figure 112014006626593-pat00573
,
Figure 112014006626593-pat00574
,
Figure 112014006626593-pat00575
,
Figure 112014006626593-pat00576
,
Figure 112014006626593-pat00577
이고,
Figure 112014006626593-pat00578
은 두 개의 실수값이 존재하면,
Figure 112014006626593-pat00579
를 만족하는 값을 선택하여 적용한다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는
Figure 112014006626593-pat00580
는 (46)으로 주어진
Figure 112014006626593-pat00581
를 최소화하는 최적화 문제(minimizing optimization problem)의 해로부터 얻어진다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는 d축 및 q축 전류에 대한 상태 제한조건(state constraints)이 (47), (48)로 주어지고, (37)로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
Figure 112014006626593-pat00582
에 대하여 (55)를 정의하고, (55)로 정의된
Figure 112014006626593-pat00583
와
Figure 112014006626593-pat00584
가
Figure 112014006626593-pat00585
인 조건을 만족하면, 제어입력 제한조건과 상태 제한조건(input and state constraints)을 만족하는 제어입력
Figure 112014006626593-pat00586
는 (56)으로 주어진다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는 d축 및 q축 전류에 대한 상태 제한조건(state constraints)이 (47), (48)로 주어지고, (37)으로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
Figure 112014006626593-pat00587
에 대하여 (63)를 정의하고, (63)으로 정의된
Figure 112014006626593-pat00588
와
Figure 112014006626593-pat00589
가
Figure 112014006626593-pat00590
인 조건을 만족하면, 제어입력 제한조건과 상태 제한조건(input and state constraints)을 만족하는 제어입력
Figure 112014006626593-pat00591
는 (64)로 주어진다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는 제1 비례적분 제어기(150)는 (66)로 주어지는 상기 출력전류 기준신호
Figure 112014006626593-pat00592
를 출력하며, (66)에서
Figure 112014006626593-pat00593
는 샘플링 주기(sampling period)를 의미하며, 비례적분 이득
Figure 112014006626593-pat00594
는 부하전류
Figure 112014006626593-pat00595
에 대해 정의된 미지의 신호(unknown signal)
Figure 112014006626593-pat00596
에 대해
Figure 112014006626593-pat00597
로 정의된 상태변수에 대한 상태 방정식을 (73), (74)라 하고,
Figure 112014006626593-pat00598
,
Figure 112014006626593-pat00599
,
Figure 112014006626593-pat00600
,
Figure 112014006626593-pat00601
,
Figure 112014006626593-pat00602
,
Figure 112014006626593-pat00603
라 할 때, (75)로 주어진
Figure 112014006626593-pat00604
을 최소화하는 최적화 문제(minimizinf optimization prolblem)의 해인
Figure 112014006626593-pat00605
로부터 얻어진다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는 상기 비례적분 이득
Figure 112014006626593-pat00606
는 (80), (78)로 주어진
Figure 112014006626593-pat00607
을 최소화하는 최적화 문제(minimizinf optimization prolblem)의 해를
Figure 112014006626593-pat00608
라 할 때,
Figure 112014006626593-pat00609
로 주어지는
Figure 112014006626593-pat00610
로부터 얻어진다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는 제2 비례적분 제어기(160)는 (67)으로 주어지는 상기 q축 전류 기준신호
Figure 112014006626593-pat00611
를 출력하며, (67)에서
Figure 112014006626593-pat00612
는 샘플링 주기(sampling period)를 의미하며, 비례적분 이득
Figure 112014006626593-pat00613
는
Figure 112014006626593-pat00614
,
Figure 112014006626593-pat00615
이 되도록 선택하며,
Figure 112014006626593-pat00616
,
Figure 112014006626593-pat00617
,
Figure 112014006626593-pat00618
는 폐루프 시스템의 안정도 확보와 성능을 조정하기 위한 튜닝 파라미터(tuning parameters)로 이용된다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는 상기 교류/직류 변환기는 교류/직류 변환부(100)로부터 상기 d축 및 q축 전류
Figure 112014006626593-pat00619
와
Figure 112014006626593-pat00620
를 검출하여 출력하는 전류검출부(110); 교류/직류 변환부(100)로부터 상기 출력전압
Figure 112014006626593-pat00621
를를 검출하여 출력하는 전압검출부(120); 모델예측제어기(130)로부터 출력된 제어입력
Figure 112014006626593-pat00622
를 입력받아 교류/직류 변환부(100)에 제어신호를 출력하는 공간벡터 펄스폭변조부(140);를 더 포함한다.
도 2를 참조하여 본 발명의 일 실시예에 따른 무정전 전원장치의 제어방법을 정리하여 기술하면 다음과 같다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치의 제어방법은 교류/직류 변환기의 모델예측제어기(130)에서 출력전류 기준신호
Figure 112014006626593-pat00623
, q축 전류 기준신호
Figure 112014006626593-pat00624
, d축 및 q축 전류
Figure 112014006626593-pat00625
와
Figure 112014006626593-pat00626
, 상기 출력전압
Figure 112014006626593-pat00627
를 입력받아 상기 제어입력
Figure 112014006626593-pat00628
를 출력하는 단계; 상기 교류/직류 변환기의 제1 비례적분(150) 제어기에서 출력전압 기준신호
Figure 112014006626593-pat00629
과 상기 출력전압
Figure 112014006626593-pat00630
사이의 오차신호인
Figure 112014006626593-pat00631
를 입력받아 상기 출력전류 기준신호
Figure 112014006626593-pat00632
를 출력하는 단계; 상기 교류/직류 변환기의 제2 비례적분 제어기(160)에서 0와 q축 전류 사이의 오차신호인
Figure 112014006626593-pat00633
를 입력받아 상기 q축 전류 기준신호
Figure 112014006626593-pat00634
를 출력하는 단계:를 포함하고, 모델예측제어기(130)에서 출력되는 상기 제어입력
Figure 112014006626593-pat00635
는 설계 파라미터(design parameter)로서 미리 선택된
Figure 112014006626593-pat00636
와
Figure 112014006626593-pat00637
로 정의된 집합
Figure 112014006626593-pat00638
에 대해, (37)로 주어지며, (37)에서
Figure 112014006626593-pat00639
,
Figure 112014006626593-pat00640
,
Figure 112014006626593-pat00641
이고,
Figure 112014006626593-pat00642
와
Figure 112014006626593-pat00643
는 각각 상기 출력전류 기준신호
Figure 112014006626593-pat00644
, 상기 q축 전류 기준신호
Figure 112014006626593-pat00645
에 대해 제어목표
Figure 112014006626593-pat00646
,
Figure 112014006626593-pat00647
,
Figure 112014006626593-pat00648
를 달성했을 때의 정상상태 조건으로부터 주어지는 상태변수
Figure 112014006626593-pat00649
와 제어입력
Figure 112014006626593-pat00650
의 정상상태 값(steady-state value)으로서,
Figure 112014006626593-pat00651
,
Figure 112014006626593-pat00652
로 주어지며, 여기서
Figure 112014006626593-pat00653
,
Figure 112014006626593-pat00654
,
Figure 112014006626593-pat00655
,
Figure 112014006626593-pat00656
,
Figure 112014006626593-pat00657
,
Figure 112014006626593-pat00658
이고,
Figure 112014006626593-pat00659
은 두 개의 실수값이 존재하면,
Figure 112014006626593-pat00660
를 만족하는 값을 선택하여 적용하며,
Figure 112014006626593-pat00661
는
Figure 112014006626593-pat00662
에 대해 (35), (40)을 만족한다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치의 제어방법은
Figure 112014006626593-pat00663
는 (46)으로 주어진
Figure 112014006626593-pat00664
를 최소화하는 최적화 문제(minimizing optimization problem)의 해로부터 얻어진다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치의 제어방법은 d축 및 q축 전류에 대한 상태 제한조건(state constraints)이 (47), (48)로 주어지고, (37)로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
Figure 112014006626593-pat00665
에 대하여 (55)를 정의하고, (55)로 정의된
Figure 112014006626593-pat00666
와
Figure 112014006626593-pat00667
가
Figure 112014006626593-pat00668
인 조건을 만족하면, 제어입력 제한조건과 상태 제한조건(input and state constraints)을 만족하는 제어입력
Figure 112014006626593-pat00669
는 (56)으로 주어진다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치의 제어방법은 d축 및 q축 전류에 대한 상태 제한조건(state constraints)이 (47), (48)로 주어지고, (37)로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
Figure 112014006626593-pat00670
에 대하여 (63)을 정의하고, (63)으로 정의된
Figure 112014006626593-pat00671
와
Figure 112014006626593-pat00672
가
Figure 112014006626593-pat00673
인 조건을 만족하면, 제어입력 제한조건과 상태 제한조건(input and state constraints)을 만족하는 제어입력
Figure 112014006626593-pat00674
는 (64)로 주어지진다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치의 제어방법은 제1 비례적분 제어기(150)가 (66)으로 주어지는 상기 출력전류 기준신호
Figure 112014006626593-pat00675
를 출력하며, (66)에서
Figure 112014006626593-pat00676
는 샘플링 주기(sampling period)를 의미하며, 비례적분 이득
Figure 112014006626593-pat00677
는 부하전류
Figure 112014006626593-pat00678
에 대해 정의된 미지의 신호(unknown signal)
Figure 112014006626593-pat00679
에 대해
Figure 112014006626593-pat00680
로 정의된 상태변수에 대한 상태 방정식을 (73), (74)이라 하고,
Figure 112014006626593-pat00681
,
Figure 112014006626593-pat00682
,
Figure 112014006626593-pat00683
,
Figure 112014006626593-pat00684
,
Figure 112014006626593-pat00685
,
Figure 112014006626593-pat00686
라 할 때, (80), (78)로 주어진
Figure 112014006626593-pat00687
을 최소화하는 최적화 문제(minimizinf optimization prolblem)의 해를
Figure 112014006626593-pat00688
라 할 때,
Figure 112014006626593-pat00689
로 주어지는
Figure 112014006626593-pat00690
로부터 얻어지며, 제2 비례적분 제어기(160)는 (67)으로 주어지는 상기 q축 전류 기준신호
Figure 112014006626593-pat00691
를 출력하며, (67)에서
Figure 112014006626593-pat00692
는 샘플링 주기(sampling period)를 의미하며, 비례적분 이득
Figure 112014006626593-pat00693
는
Figure 112014006626593-pat00694
,
Figure 112014006626593-pat00695
이 되도록 선택하며,
Figure 112014006626593-pat00696
,
Figure 112014006626593-pat00697
,
Figure 112014006626593-pat00698
는 폐루프 시스템의 안정도 확보와 성능을 조정하기 위한 튜닝 파라미터(tuning parameters)로 이용된다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치의 제어방법은 상기 교류/직류 변환기의 전류검출부(110)에서 교류/직류 변환부(100)로부터 상기 d축 및 q축 전류
Figure 112014006626593-pat00699
와
Figure 112014006626593-pat00700
를 검출하여 출력하는 단계; 상기 교류/직류 변환기의 전압검출부(120)에서 교류/직류 변환부(100)로부터 상기 출력전압
Figure 112014006626593-pat00701
를를 검출하여 출력하는 단계; 상기 교류/직류 변환기의 공간벡터 펄스폭변조부(140)에서 모델예측제어기(130)로부터 출력된 제어입력
Figure 112014006626593-pat00702
를 입력받아 교류/직류 변환부(100)에 제어신호를 출력하는 단계;를 더 포함한다.
도 4 내지 도 8은 교류/직류 변환부(100)에 본 발명의 일 실시예에 따른 모델예측제어기(130)와 제1 및 제2 비례적분 제어기(150, 160)를 적용하여 시뮬레이션한 결과를 보인 것이다. 시뮬레이션 소프트웨어는 PSIM 소프트웨어를 이용하였으며, 설정된 교류/직류 변환부 파라미터 값(parameters)은 다음과 같다.
Figure 112014006626593-pat00703
샘플링 주기와 펄스폭변조(PWM) 주기는
Figure 112014006626593-pat00704
로 설정하였다. 이너루프 제어를 위한 모델예측제어기(130)의
Figure 112014006626593-pat00705
는 (46)의 최적화 문제를 풀어,
Figure 112014006626593-pat00706
,
Figure 112014006626593-pat00707
,
Figure 112014006626593-pat00708
에 대해
Figure 112014006626593-pat00709
로 설계되었다. 출력전압 제어를 위한 아우터루프의 제1 비례적분 이득은 (80)의 최적화 문제를 풀어
Figure 112014006626593-pat00710
,
Figure 112014006626593-pat00711
로 설계되었다. q축 전류 제어를 위한 아우터루프의 제2 비례적분 이득은 작은 오버슈트(small overshoot)와 가능한한 빠른 동작을 위해
Figure 112014006626593-pat00712
,
Figure 112014006626593-pat00713
로 선택되었다. 전류 제한조건을 나타내는 상태 제한조건(state constraints)은 다음과 같다.
Figure 112014006626593-pat00714
시뮬레이션 시나리오(simulation scenario)는 다음과 같다.
1) 출력전압 기준신호는
Figure 112014006626593-pat00715
로 설정하고,
Figure 112014006626593-pat00716
에 대하여 부하 저항(load resistance)
Figure 112014006626593-pat00717
이 직렬로 연결됨
2)
Figure 112014006626593-pat00718
에 대해 부하 저항이
Figure 112014006626593-pat00719
에서
Figure 112014006626593-pat00720
으로 변경됨
3)
Figure 112014006626593-pat00721
에 대해 부하 저항이
Figure 112014006626593-pat00722
에서
Figure 112014006626593-pat00723
으로 변경되고, 출력전압 기준신호는
Figure 112014006626593-pat00724
에서
Figure 112014006626593-pat00725
로 변경됨
도 4 내지 도 6에 보인 바와 같이, 본 발명의 제어기는 교류/직류 변환부(100)의 출력전압을 부하 변동에도 불구하고 기준신호로 추종하게 함을 알 수 있다. 도 5 내지 도 7로부터 d축 및 q축 전류와 제어입력은 각각 상태 제한조건과 제어입력 제한조건을 만족함을 알 수 있다. 도 8은 대응되는 a-b-c 프레임에서의 전류를 보인 것이다.
100: 교류/직류 변환부
110: 전류검출부
120: 전압검출부
130: 모델예측제어기(MPC)
140: 공간벡터 펄스폭변조부(SVPWM)
150: 제1 비례적분(PI) 제어기
160: 제2 비례적분(PI) 제어기

Claims (15)

  1. 정지 프레임(stationary frame)인 a-b-c 프레임(a-b-c frame)에서 교류-전압원(ac-voltage source)
    Figure 112014006626593-pat00726
    ,
    Figure 112014006626593-pat00727
    ,
    Figure 112014006626593-pat00728
    를 포함하는 교류 3상 입력전원단, 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항 및 인덕터를 포함하는 교류 접속 저항 및 인덕터 회로, 상기 교류 접속 저항 및 인덕터 회로와 연결된 6개의 스위치
    Figure 112014006626593-pat00729
    , 상기 스위치와 연결된 커패시터(capacitor)로 형성되는 직류링크(dc-link)를 포함하는 3상 교류/직류 변환부에 대한 라인 전류
    Figure 112014006626593-pat00730
    ,
    Figure 112014006626593-pat00731
    ,
    Figure 112014006626593-pat00732
    의 동역학(dynamics)이 (E1)으로 주어지고,
    Figure 112014006626593-pat00733
    (E1)
    (E1)에서
    Figure 112014006626593-pat00734
    과
    Figure 112014006626593-pat00735
    은 각각 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항의 저항값(resistance)과 인덕터의 인덕턴스(inductance)를 의미하며, 교류-전압원
    Figure 112014006626593-pat00736
    ,
    Figure 112014006626593-pat00737
    ,
    Figure 112014006626593-pat00738
    는 RMS(root-mean-square)값으로 표시된 진폭(amplitude)을
    Figure 112014006626593-pat00739
    , 전압원의 각주파수(angular frequency)를
    Figure 112014006626593-pat00740
    라 할 때 (E2)로 정의되며.
    Figure 112014006626593-pat00741
    ,
    Figure 112014006626593-pat00742
    ,
    Figure 112014006626593-pat00743
    는 상기 직류링크에서 형성되는 직류전압인 출력전압(output voltage)
    Figure 112014006626593-pat00744
    와 상기 스위치에 따라 결정되는 전압으로서 (E3)으로 주어지며,
    Figure 112014006626593-pat00745
    ,
    Figure 112014006626593-pat00746
    ,
    Figure 112014006626593-pat00747
    (E2)
    Figure 112014006626593-pat00748
    (E3)
    (E3)에서
    Figure 112014006626593-pat00749
    는 스위치
    Figure 112014006626593-pat00750
    가 켜질 때(turned on) 1이고, 스위치
    Figure 112014006626593-pat00751
    가 꺼질 때(turned off) -1이고, 출력전류(output current)
    Figure 112014006626593-pat00752
    는 (E4)로 정의되며,
    Figure 112014006626593-pat00753
    (E4)
    정지 a-b-c 프레임(stationary a-b-c frame)에서 표시된 교류/직류 변환부 시스템 (E1)과 출력전류 (E4)는 변환관계 (E5)를 이용하여 회전 d-q 프레임(rotaing d-q frmae)에서 표시된 상태방정식 (E6) 및 (E7)과 출력전류 (E8)로 주어지며, 부하전류(load current)를
    Figure 112014006626593-pat00754
    라 하면 출력전압
    Figure 112014006626593-pat00755
    의 동역학은 (E9)로 주어지며,
    Figure 112014006626593-pat00756
    ,
    Figure 112014006626593-pat00757
    ,
    Figure 112014006626593-pat00758
    ,
    Figure 112014006626593-pat00759
    ,
    Figure 112014006626593-pat00760
    (E5)
    Figure 112014006626593-pat00761
    (E6)
    Figure 112014006626593-pat00762
    ,
    Figure 112014006626593-pat00763
    ,
    Figure 112014006626593-pat00764
    (E7)
    Figure 112014006626593-pat00765
    (E8)
    Figure 112014006626593-pat00766
    (E9)
    여기서,
    Figure 112014006626593-pat00767
    ,
    Figure 112014006626593-pat00768
    ,
    Figure 112014006626593-pat00769
    는 a-b-c 프레임에서 표시된 라인 전류를 의미하며,
    Figure 112014006626593-pat00770
    는 스위치
    Figure 112014006626593-pat00771
    가 켜질 때(turned on) 1이고, 스위치
    Figure 112014006626593-pat00772
    가 꺼질 때(turned off) -1이며,
    Figure 112014006626593-pat00773
    는 d축 및 q축 전류의 벡터,
    Figure 112014006626593-pat00774
    는 출력전압(output voltage),
    Figure 112014006626593-pat00775
    는 d축 및 q축 제어입력(control input)의 벡터를 의미하며,
    샘플링 주기(sampling period)를
    Figure 112014006626593-pat00776
    라 하고, 이산화된 d축 및 q축 전류를 상태변수
    Figure 112014006626593-pat00777
    로 정의하고, 이산화된 d축 및 q축 제어입력을
    Figure 112014006626593-pat00778
    로 정의하여, (E6), (E7), (E8)을 이산화한 이산시간 상태방적식을 (E10), (E11)라 하고, 이산화된 출력전류를 (E12)라 할 때,
    Figure 112014006626593-pat00779
    (E10)
    Figure 112014006626593-pat00780
    ,
    Figure 112014006626593-pat00781
    ,
    Figure 112014006626593-pat00782
    ,
    Figure 112014006626593-pat00783
    ,
    Figure 112014006626593-pat00784
    ,
    Figure 112014006626593-pat00785
    (E11)
    Figure 112014006626593-pat00786
    (E12)
    상기 교류 3상 입력전원단, 상기 교류접속 저항 및 인덕터 회로, 상기 6개의 스위치, 상기 직류링크를 포함하는 교류/직류 변환부;
    출력전류 기준신호
    Figure 112014006626593-pat00787
    , q축 전류 기준신호
    Figure 112014006626593-pat00788
    , d축 및 q축 전류
    Figure 112014006626593-pat00789
    와
    Figure 112014006626593-pat00790
    , 상기 출력전압
    Figure 112014006626593-pat00791
    를 입력받아 상기 제어입력
    Figure 112014006626593-pat00792
    를 출력하는 모델예측제어기(model predictive controller, MPC);
    출력전압 기준신호
    Figure 112014006626593-pat00793
    과 상기 출력전압
    Figure 112014006626593-pat00794
    사이의 오차신호인
    Figure 112014006626593-pat00795
    를 입력받아 상기 출력전류 기준신호
    Figure 112014006626593-pat00796
    를 출력하는 제1 비례적분(proportional-integral, PI) 제어기;
    0와 q축 전류 사이의 오차신호인
    Figure 112014006626593-pat00797
    를 입력받아 상기 q축 전류 기준신호
    Figure 112014006626593-pat00798
    를 출력하는 제2 비례적분 제어기:
    를 포함하는 교류/직류 변환기(AC/DC converter)를 포함하고,
    상기 모델예측제어기에서 출력되는 상기 제어입력
    Figure 112014006626593-pat00799
    는
    설계 파라미터(design parameter)로서 미리 선택된
    Figure 112014006626593-pat00800
    와
    Figure 112014006626593-pat00801
    로 정의된 집합
    Figure 112014006626593-pat00802
    에 대해,
    Figure 112014006626593-pat00803
    (E13)
    로 주어지며, (E13)에서
    Figure 112014006626593-pat00804
    ,
    Figure 112014006626593-pat00805
    ,
    Figure 112014006626593-pat00806
    이고,
    Figure 112014006626593-pat00807
    와
    Figure 112014006626593-pat00808
    는 각각 상기 출력전류 기준신호
    Figure 112014006626593-pat00809
    , 상기 q축 전류 기준신호
    Figure 112014006626593-pat00810
    에 대해 제어목표
    Figure 112014006626593-pat00811
    ,
    Figure 112014006626593-pat00812
    ,
    Figure 112014006626593-pat00813
    를 달성했을 때의 정상상태 조건으로부터 주어지는 상태변수
    Figure 112014006626593-pat00814
    와 제어입력
    Figure 112014006626593-pat00815
    의 정상상태 값(steady-state value)을 의미하며,
    Figure 112014006626593-pat00816
    는
    Figure 112014006626593-pat00817
    에 대해
    Figure 112014006626593-pat00818
    (E14)
    Figure 112014006626593-pat00819
    (E15)
    (E14), (E15)를 만족하는 무정전 전원장치.
  2. 제1항에 있어서,
    Figure 112014006626593-pat00820
    와
    Figure 112014006626593-pat00821
    는
    Figure 112014006626593-pat00822
    ,
    Figure 112014006626593-pat00823
    (E16)
    로 주어지며, (E16)에서
    Figure 112014006626593-pat00824
    ,
    Figure 112014006626593-pat00825
    ,
    Figure 112014006626593-pat00826
    ,
    Figure 112014006626593-pat00827
    ,
    Figure 112014006626593-pat00828
    ,
    Figure 112014006626593-pat00829
    이고,
    Figure 112014006626593-pat00830
    은 두 개의 실수값이 존재하면,
    Figure 112014006626593-pat00831
    를 만족하는 값을 선택하여 적용하는 무정전 전원장치.
  3. 제1항에 있어서,
    Figure 112014006626593-pat00832
    는
    Figure 112014006626593-pat00833
    (E17)
    (E17)로 주어진
    Figure 112014006626593-pat00834
    를 최소화하는 최적화 문제(minimizing optimization problem)의 해로부터 얻어지는 무정전 전원장치.
  4. 제1항에 있어서,
    d축 및 q축 전류에 대한 상태 제한조건(state constraints)이 (E18), (E19)로 주어지고,
    Figure 112014006626593-pat00835
    (E18)
    Figure 112014006626593-pat00836
    (E19)
    (E13)으로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
    Figure 112014006626593-pat00837
    에 대하여 (E20)을 정의하고,
    Figure 112014006626593-pat00838
    ,
    Figure 112014006626593-pat00839
    (E20)
    Figure 112014006626593-pat00840
    ,
    Figure 112014006626593-pat00841
    ,
    Figure 112014006626593-pat00842
    ,
    Figure 112014006626593-pat00843
    ,
    Figure 112014006626593-pat00844
    는 행렬
    Figure 112014006626593-pat00845
    ,
    Figure 112014006626593-pat00846
    ,
    Figure 112014006626593-pat00847
    의 원소(elements)를 의미하고,
    (E20)으로 정의된
    Figure 112014006626593-pat00848
    와
    Figure 112014006626593-pat00849
    가
    Figure 112014006626593-pat00850
    인 조건을 만족하면,
    제어입력 제한조건과 상태 제한조건(input and state constraints)을 만족하는 제어입력
    Figure 112014006626593-pat00851
    는
    Figure 112014006626593-pat00852
    (E21)
    로 주어지는 무정전 전원장치.
  5. 제1항에 있어서,
    d축 및 q축 전류에 대한 상태 제한조건(state constraints)이 (E18), (E19)로 주어지고,
    Figure 112014006626593-pat00853
    (E18)
    Figure 112014006626593-pat00854
    (E19)
    (E13)으로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
    Figure 112014006626593-pat00855
    에 대하여 (E22)를 정의하고,
    Figure 112014006626593-pat00856
    ,
    Figure 112014006626593-pat00857
    (E22)
    Figure 112014006626593-pat00858
    ,
    Figure 112014006626593-pat00859
    ,
    Figure 112014006626593-pat00860
    ,
    Figure 112014006626593-pat00861
    ,
    Figure 112014006626593-pat00862
    는 행렬
    Figure 112014006626593-pat00863
    ,
    Figure 112014006626593-pat00864
    ,
    Figure 112014006626593-pat00865
    의 원소(elements)를 의미하고,
    (E22)로 정의된
    Figure 112014006626593-pat00866
    와
    Figure 112014006626593-pat00867
    가
    Figure 112014006626593-pat00868
    인 조건을 만족하면,
    제어입력 제한조건과 상태 제한조건(input and state constraints)을 만족하는 제어입력
    Figure 112014006626593-pat00869
    는
    Figure 112014006626593-pat00870
    (E23)
    로 주어지는 무정전 전원장치.
  6. 제1항에 있어서,
    상기 제1 비례적분 제어기는 (E24)로 주어지는 상기 출력전류 기준신호
    Figure 112014006626593-pat00871
    를 출력하며,
    Figure 112014006626593-pat00872
    (E24)
    (E24)에서
    Figure 112014006626593-pat00873
    는 샘플링 주기(sampling period)를 의미하며,
    비례적분 이득
    Figure 112014006626593-pat00874
    는 부하전류
    Figure 112014006626593-pat00875
    에 대해 정의된 미지의 신호(unknown signal) 에 대해
    Figure 112014006626593-pat00877
    로 정의된 상태변수에 대한 상태 방정식을 (E25), (E26)이라 하고,
    Figure 112014006626593-pat00878
    ,
    Figure 112014006626593-pat00879
    ,
    Figure 112014006626593-pat00880
    ,
    Figure 112014006626593-pat00881
    ,
    Figure 112014006626593-pat00882
    ,
    Figure 112014006626593-pat00883
    라 할 때,
    Figure 112014006626593-pat00884
    (E25)
    Figure 112014006626593-pat00885
    (E26)
    Figure 112014006626593-pat00886
    ,
    Figure 112014006626593-pat00887
    ,
    Figure 112014006626593-pat00888
    (E27)
    (E27)로 주어진
    Figure 112014006626593-pat00889
    을 최소화하는 최적화 문제(minimizinf optimization prolblem)의 해인
    Figure 112014006626593-pat00890
    로부터 얻어지는 무정전 전원장치.
  7. 제6항에 있어서,
    상기 비례적분 이득
    Figure 112014006626593-pat00891
    는
    Figure 112014006626593-pat00892
    (E28)
    Figure 112014006626593-pat00893
    (E29)
    (E28), (E29)로 주어진
    Figure 112014006626593-pat00894
    을 최소화하는 최적화 문제(minimizinf optimization prolblem)의 해를
    Figure 112014006626593-pat00895
    라 할 때,
    Figure 112014006626593-pat00896
    로 주어지는
    Figure 112014006626593-pat00897
    로부터 얻어지는 무정전 전원장치.
  8. 제1항에 있어서,
    상기 제2 비례적분 제어기는 (E30)으로 주어지는 상기 q축 전류 기준신호
    Figure 112014006626593-pat00898
    를 출력하며,
    Figure 112014006626593-pat00899
    (E30)
    (E30)에서
    Figure 112014006626593-pat00900
    는 샘플링 주기(sampling period)를 의미하며, 비례적분 이득
    Figure 112014006626593-pat00901
    는
    Figure 112014006626593-pat00902
    ,
    Figure 112014006626593-pat00903
    이 되도록 선택하며,
    Figure 112014006626593-pat00904
    ,
    Figure 112014006626593-pat00905
    ,
    Figure 112014006626593-pat00906
    는 폐루프 시스템의 안정도 확보와 성능을 조정하기 위한 튜닝 파라미터(tuning parameters)로 이용되는 무정전 전원장치.
  9. 제1항에 있어서,
    상기 교류/직류 변환기는
    상기 교류/직류 변환부로부터 상기 d축 및 q축 전류
    Figure 112014006626593-pat00907
    와
    Figure 112014006626593-pat00908
    를 검출하여 출력하는 전류검출부;
    상기 교류/직류 변환부로부터 상기 출력전압
    Figure 112014006626593-pat00909
    를를 검출하여 출력하는 전압검출부;
    상기 모델예측제어기로부터 출력된 제어입력
    Figure 112014006626593-pat00910
    를 입력받아 상기 교류/직류 변환부에 제어신호를 출력하는 공간벡터 펄스폭변조부(space vector pulse width modulation, SVPWM);
    를 더 포함하는 무정전 전원장치.
  10. 정지 프레임(stationary frame)인 a-b-c 프레임(a-b-c frame)에서 교류-전압원(ac-voltage source)
    Figure 112014006626593-pat00911
    ,
    Figure 112014006626593-pat00912
    ,
    Figure 112014006626593-pat00913
    를 포함하는 교류 3상 입력전원단, 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항 및 인덕터를 포함하는 교류 접속 저항 및 인덕터 회로, 상기 교류 접속 저항 및 인덕터 회로와 연결된 6개의 스위치
    Figure 112014006626593-pat00914
    , 상기 스위치와 연결된 커패시터(capacitor)로 형성되는 직류링크(dc-link)를 포함하는 3상 교류/직류 변환부에 대한 라인 전류
    Figure 112014006626593-pat00915
    ,
    Figure 112014006626593-pat00916
    ,
    Figure 112014006626593-pat00917
    의 동역학(dynamics)이 (E1)으로 주어지고,
    Figure 112014006626593-pat00918
    (E1)
    (E1)에서
    Figure 112014006626593-pat00919
    과
    Figure 112014006626593-pat00920
    은 각각 상기 교류 3상 입력전원단 각각의 교류-전압원에 접속하는 저항의 저항값(resistance)과 인덕터의 인덕턴스(inductance)를 의미하며, 교류-전압원
    Figure 112014006626593-pat00921
    ,
    Figure 112014006626593-pat00922
    ,
    Figure 112014006626593-pat00923
    는 RMS(root-mean-square)값으로 표시된 진폭(amplitude)을
    Figure 112014006626593-pat00924
    , 전압원의 각주파수(angular frequency)를
    Figure 112014006626593-pat00925
    라 할 때 (E2)로 정의되며.
    Figure 112014006626593-pat00926
    ,
    Figure 112014006626593-pat00927
    ,
    Figure 112014006626593-pat00928
    는 상기 직류링크에서 형성되는 직류전압인 출력전압(output voltage)
    Figure 112014006626593-pat00929
    와 상기 스위치에 따라 결정되는 전압으로서 (E3)으로 주어지며,
    Figure 112014006626593-pat00930
    ,
    Figure 112014006626593-pat00931
    ,
    Figure 112014006626593-pat00932
    (E2)
    Figure 112014006626593-pat00933
    (E3)
    (E3)에서
    Figure 112014006626593-pat00934
    는 스위치
    Figure 112014006626593-pat00935
    가 켜질 때(turned on) 1이고, 스위치
    Figure 112014006626593-pat00936
    가 꺼질 때(turned off) -1이고, 출력전류(output current)
    Figure 112014006626593-pat00937
    는 (E4)로 정의되며,
    Figure 112014006626593-pat00938
    (E4)
    정지 a-b-c 프레임(stationary a-b-c frame)에서 표시된 교류/직류 변환부 시스템 (E1)과 출력전류 (E4)는 변환관계 (E5)를 이용하여 회전 d-q 프레임(rotaing d-q frmae)에서 표시된 상태방정식 (E6) 및 (E7)과 출력전류 (E8)로 주어지며, 부하전류(load current)를
    Figure 112014006626593-pat00939
    라 하면 출력전압
    Figure 112014006626593-pat00940
    의 동역학은 (E9)로 주어지며,
    Figure 112014006626593-pat00941
    ,
    Figure 112014006626593-pat00942
    ,
    Figure 112014006626593-pat00943
    ,
    Figure 112014006626593-pat00944
    ,
    Figure 112014006626593-pat00945
    (E5)
    Figure 112014006626593-pat00946
    (E6)
    Figure 112014006626593-pat00947
    ,
    Figure 112014006626593-pat00948
    ,
    Figure 112014006626593-pat00949
    (E7)
    Figure 112014006626593-pat00950
    (E8)
    Figure 112014006626593-pat00951
    (E9)
    여기서,
    Figure 112014006626593-pat00952
    ,
    Figure 112014006626593-pat00953
    ,
    Figure 112014006626593-pat00954
    는 a-b-c 프레임에서 표시된 라인 전류를 의미하며,
    Figure 112014006626593-pat00955
    는 스위치
    Figure 112014006626593-pat00956
    가 켜질 때(turned on) 1이고, 스위치
    Figure 112014006626593-pat00957
    가 꺼질 때(turned off) -1이며,
    Figure 112014006626593-pat00958
    는 d축 및 q축 전류의 벡터,
    Figure 112014006626593-pat00959
    는 출력전압(output voltage),
    Figure 112014006626593-pat00960
    는 d축 및 q축 제어입력(control input)의 벡터를 의미하며,
    샘플링 주기(sampling period)를
    Figure 112014006626593-pat00961
    라 하고, 이산화된 d축 및 q축 전류를 상태변수
    Figure 112014006626593-pat00962
    로 정의하고, 이산화된 d축 및 q축 제어입력을
    Figure 112014006626593-pat00963
    로 정의하여, (E6), (E7), (E8)을 이산화한 이산시간 상태방적식을 (E10), (E11)라 하고, 이산화된 출력전류를 (E12)라 할 때,
    Figure 112014006626593-pat00964
    (E10)
    Figure 112014006626593-pat00965
    ,
    Figure 112014006626593-pat00966
    ,
    Figure 112014006626593-pat00967
    ,
    Figure 112014006626593-pat00968
    ,
    Figure 112014006626593-pat00969
    ,
    Figure 112014006626593-pat00970
    (E11)
    Figure 112014006626593-pat00971
    (E12)
    교류/직류 변환기의 모델예측제어기(model predictive controller, MPC)에서 출력전류 기준신호
    Figure 112014006626593-pat00972
    , q축 전류 기준신호
    Figure 112014006626593-pat00973
    , d축 및 q축 전류
    Figure 112014006626593-pat00974
    와
    Figure 112014006626593-pat00975
    , 상기 출력전압
    Figure 112014006626593-pat00976
    를 입력받아 상기 제어입력
    Figure 112014006626593-pat00977
    를 출력하는 단계;
    상기 교류/직류 변환기의 제1 비례적분(proportional-integral, PI) 제어기에서 출력전압 기준신호
    Figure 112014006626593-pat00978
    과 상기 출력전압
    Figure 112014006626593-pat00979
    사이의 오차신호인
    Figure 112014006626593-pat00980
    를 입력받아 상기 출력전류 기준신호
    Figure 112014006626593-pat00981
    를 출력하는 단계;
    상기 교류/직류 변환기의 제2 비례적분 제어기에서 0와 q축 전류 사이의 오차신호인
    Figure 112014006626593-pat00982
    를 입력받아 상기 q축 전류 기준신호
    Figure 112014006626593-pat00983
    를 출력하는 단계:
    를 포함하고,
    상기 모델예측제어기에서 출력되는 상기 제어입력
    Figure 112014006626593-pat00984
    는
    설계 파라미터(design parameter)로서 미리 선택된
    Figure 112014006626593-pat00985
    와
    Figure 112014006626593-pat00986
    로 정의된 집합
    Figure 112014006626593-pat00987
    에 대해,
    Figure 112014006626593-pat00988
    (E13)
    로 주어지며, (E13)에서
    Figure 112014006626593-pat00989
    ,
    Figure 112014006626593-pat00990
    ,
    Figure 112014006626593-pat00991
    이고,
    Figure 112014006626593-pat00992
    와
    Figure 112014006626593-pat00993
    는 각각 상기 출력전류 기준신호
    Figure 112014006626593-pat00994
    , 상기 q축 전류 기준신호
    Figure 112014006626593-pat00995
    에 대해 제어목표
    Figure 112014006626593-pat00996
    ,
    Figure 112014006626593-pat00997
    ,
    Figure 112014006626593-pat00998
    를 달성했을 때의 정상상태 조건으로부터 주어지는 상태변수
    Figure 112014006626593-pat00999
    와 제어입력
    Figure 112014006626593-pat01000
    의 정상상태 값(steady-state value)으로서, (E16)으로 주어지며,
    Figure 112014006626593-pat01001
    ,
    Figure 112014006626593-pat01002
    (E16)
    로 주어지며, (E16)에서
    Figure 112014006626593-pat01003
    ,
    Figure 112014006626593-pat01004
    ,
    Figure 112014006626593-pat01005
    ,
    Figure 112014006626593-pat01006
    ,
    Figure 112014006626593-pat01007
    ,
    Figure 112014006626593-pat01008
    이고,
    Figure 112014006626593-pat01009
    은 두 개의 실수값이 존재하면,
    Figure 112014006626593-pat01010
    를 만족하는 값을 선택하여 적용하며,
    Figure 112014006626593-pat01011
    는
    Figure 112014006626593-pat01012
    에 대해
    Figure 112014006626593-pat01013
    (E14)
    Figure 112014006626593-pat01014
    (E15)
    (E14), (E15)를 만족하는 무정전 전원장치의 제어방법.
  11. 제10항에 있어서,
    Figure 112014006626593-pat01015
    는
    Figure 112014006626593-pat01016
    (E17)
    (E17)로 주어진
    Figure 112014006626593-pat01017
    를 최소화하는 최적화 문제(minimizing optimization problem)의 해로부터 얻어지는 무정전 전원장치의 제어방법.
  12. 제10항에 있어서,
    d축 및 q축 전류에 대한 상태 제한조건(state constraints)이 (E18), (E19)로 주어지고,
    Figure 112014006626593-pat01018
    (E18)
    Figure 112014006626593-pat01019
    (E19)
    (E13)으로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
    Figure 112014006626593-pat01020
    에 대하여 (E20)을 정의하고,
    Figure 112014006626593-pat01021
    ,
    Figure 112014006626593-pat01022
    (E20)
    Figure 112014006626593-pat01023
    ,
    Figure 112014006626593-pat01024
    ,
    Figure 112014006626593-pat01025
    ,
    Figure 112014006626593-pat01026
    ,
    Figure 112014006626593-pat01027
    는 행렬
    Figure 112014006626593-pat01028
    ,
    Figure 112014006626593-pat01029
    ,
    Figure 112014006626593-pat01030
    의 원소(elements)를 의미하고,
    (E20)으로 정의된
    Figure 112014006626593-pat01031
    와
    Figure 112014006626593-pat01032
    가
    Figure 112014006626593-pat01033
    인 조건을 만족하면,
    제어입력 제한조건과 상태 제한조건(input and state constraints)을 만족하는 제어입력
    Figure 112014006626593-pat01034
    는
    Figure 112014006626593-pat01035
    (E21)
    로 주어지는 무정전 전원장치의 제어방법.
  13. 제10항에 있어서,
    d축 및 q축 전류에 대한 상태 제한조건(state constraints)이 (E18), (E19)로 주어지고,
    Figure 112014006626593-pat01036
    (E18)
    Figure 112014006626593-pat01037
    (E19)
    (E13)으로 주어지는 제어입력 제한조건하에서의 해(input constrained solution)인
    Figure 112014006626593-pat01038
    에 대하여 (E22)를 정의하고,
    Figure 112014006626593-pat01039
    ,
    Figure 112014006626593-pat01040
    (E22)
    Figure 112014006626593-pat01041
    ,
    Figure 112014006626593-pat01042
    ,
    Figure 112014006626593-pat01043
    ,
    Figure 112014006626593-pat01044
    ,
    Figure 112014006626593-pat01045
    는 행렬
    Figure 112014006626593-pat01046
    ,
    Figure 112014006626593-pat01047
    ,
    Figure 112014006626593-pat01048
    의 원소(elements)를 의미하고,
    (E22)로 정의된
    Figure 112014006626593-pat01049
    와
    Figure 112014006626593-pat01050
    가
    Figure 112014006626593-pat01051
    인 조건을 만족하면,
    제어입력 제한조건과 상태 제한조건(input and state constraints)을 만족하는 제어입력
    Figure 112014006626593-pat01052
    는
    Figure 112014006626593-pat01053
    (E23)
    로 주어지는 무정전 전원장치의 제어방법.
  14. 제10항에 있어서,
    상기 제1 비례적분 제어기는 (E24)로 주어지는 상기 출력전류 기준신호
    Figure 112014006626593-pat01054
    를 출력하며,
    Figure 112014006626593-pat01055
    (E24)
    (E24)에서
    Figure 112014006626593-pat01056
    는 샘플링 주기(sampling period)를 의미하며,
    비례적분 이득
    Figure 112014006626593-pat01057
    는 부하전류
    Figure 112014006626593-pat01058
    에 대해 정의된 미지의 신호(unknown signal)
    Figure 112014006626593-pat01059
    에 대해
    Figure 112014006626593-pat01060
    로 정의된 상태변수에 대한 상태 방정식을 (E25), (E26)이라 하고,
    Figure 112014006626593-pat01061
    ,
    Figure 112014006626593-pat01062
    ,
    Figure 112014006626593-pat01063
    ,
    Figure 112014006626593-pat01064
    ,
    Figure 112014006626593-pat01065
    ,
    Figure 112014006626593-pat01066
    라 할 때,
    Figure 112014006626593-pat01067
    (E25)
    Figure 112014006626593-pat01068
    (E26)
    Figure 112014006626593-pat01069
    (E28)
    Figure 112014006626593-pat01070
    (E29)
    (E28), (E29)로 주어진
    Figure 112014006626593-pat01071
    을 최소화하는 최적화 문제(minimizinf optimization prolblem)의 해를
    Figure 112014006626593-pat01072
    라 할 때,
    Figure 112014006626593-pat01073
    로 주어지는
    Figure 112014006626593-pat01074
    로부터 얻어지며,
    상기 제2 비례적분 제어기는 (E30)으로 주어지는 상기 q축 전류 기준신호
    Figure 112014006626593-pat01075
    를 출력하며,
    Figure 112014006626593-pat01076
    (E30)
    (E24)에서
    Figure 112014006626593-pat01077
    는 샘플링 주기(sampling period)를 의미하며, 비례적분 이득
    Figure 112014006626593-pat01078
    는
    Figure 112014006626593-pat01079
    ,
    Figure 112014006626593-pat01080
    이 되도록 선택하며,
    Figure 112014006626593-pat01081
    ,
    Figure 112014006626593-pat01082
    ,
    Figure 112014006626593-pat01083
    는 폐루프 시스템의 안정도 확보와 성능을 조정하기 위한 튜닝 파라미터(tuning parameters)로 이용되는 무정전 전원장치의 제어방법.
  15. 제10항에 있어서,
    상기 교류/직류 변환기의 전류검출부에서 교류/직류 변환부로부터 상기 d축 및 q축 전류
    Figure 112014006626593-pat01084
    와
    Figure 112014006626593-pat01085
    를 검출하여 출력하는 단계;
    상기 교류/직류 변환기의 전압검출부에서 상기 교류/직류 변환부로부터 상기 출력전압
    Figure 112014006626593-pat01086
    를를 검출하여 출력하는 단계;
    상기 교류/직류 변환기의 공간벡터 펄스폭변조부(space vector pulse width modulation, SVPWM)에서 상기 모델예측제어기로부터 출력된 제어입력
    Figure 112014006626593-pat01087
    를 입력받아 상기 교류/직류 변환부에 제어신호를 출력하는 단계;
    를 더 포함하는 무정전 전원장치의 제어방법.
KR1020140007694A 2014-01-22 2014-01-22 공간벡터 펄스폭변조 제어방식의 교류/직류 변환기를 적용한 무정전 전원장치 및 그 제어방법 KR101480881B1 (ko)

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