KR101475052B1

KR101475052B1 - 전력 효율적인 멀티-모드 송수신기 합성기 구성들

Info

Publication number: KR101475052B1
Application number: KR1020120105839A
Authority: KR
Inventors: 니콜라오스 하랄라비디스; 콘스탄티노스 바베리디스
Original assignee: 브로드콤 코포레이션
Priority date: 2011-11-04
Filing date: 2012-09-24
Publication date: 2014-12-22
Also published as: TWI459731B; CN103095323A; US8902796B2; EP2590261A2; KR20130049715A; CN103095323B; TW201320632A; US20130114469A1

Abstract

본 발명의 실시예들은 주파수 분할 듀플렉싱(FDD) 송수신기들의 전력 효율적인 시분할 듀플렉싱(TDD) 모드 구성을 제공한다. 실시예들은 수신 합성기와 송신 합성기의 타임 슬롯 동작을 방지하여, 과도 조건 하에서의 원치 않는 동작, 빈번한 교정, 및 전력 공급 효율의 감소를 피할 수 있다. 실시예들에서, 단일 합성기는 TDD 동작을 할 수 있도록 사용되므로, 전력 소비와 교정 요구를 약 50% 정도 감소시킨다. 단일 합성기는 항상 ON 상태로 유지될 수 있어, 실질적으로 일정한 부하 조건으로 전력 공급장치의 스위칭 레귤레이터를 동작할 수 있다.

Description

전력 효율적인 멀티-모드 송수신기 합성기 구성들{POWER-EFFICIENT MULTI-MODE TRANSCEIVER SYNTHESIZER CONFIGURATIONS}

관련된 출원(들)에 대한 상호 참조

본 발명 출원은 "롱 텀 에볼루션 무선 주파수 집적 회로(Long Term Evolution Radio Frequency Integrated Circuit)"라는 제목의 미국 가출원 특허 출원 번호 제61/556,094호의 이익을 청구한다.

본 발명은 대략적으로 무선 통신 송수신기들에 관한 것이다.

차세대 통신 장치용으로, 송수신기가 주파수 분할 듀플렉싱(FDD, frequency division duplexing)과 시분할 듀플렉싱(TDD, time division duplexing) 통신기술 모두를 지원하는 것이 바람직하다. FDD 모드에서, 송신 및 수신 기능은 송수신기에 의해 상이한 캐리어 주파수들에 동시에 수행된다. TDD 모드에서, 송신 및 수신 기능은 개별적인 비중첩 타임 슬롯들에서 송수신기에 의해 동일하거나 상이한 주파수들에 수행된다.

FDD 모드에 대해서 2개의 상이한 캐리어 주파수들이 필요하기 때문에, 고정밀 TX 및 RX LO 신호들을 동시에 생성하여 TX 및 RX 믹서들에 각각 전달하기 위해, 적어도 2개의 합성기들 및 2개의 국부 발진기(LO, local oscillator) 신호 생성부들이 사용된다.

TDD 모드에 대해, 공통 동작모드는 필요에 따라 RX 및 TX 합성기들 (관련 LO 신호 생성부들)을 선택적으로 파워 업/다운하는 것을 포함한다. 예를 들어, RX 합성기는 수신 타임 슬롯 시에 파워 업되고 송신 타임 슬롯 시에 파워 다운되며, TX 합성기는 송신 타임 슬롯 시에 파워 업되고 수신 타임 슬롯 시에 파워 다운된다. 그러나, 송신 및 수신 슬롯들이 TDD 모드에서 일반적으로 크게 인터리브되기 때문에, 이러한 동작모드는 RX 및 TX 합성기들의 매우 빈번한 파워 업/다운을 필요로 하므로, 결과적으로 여러 가지 현저한 결함들을 야기하고 전력 절감의 감소를 초래한다.

그러므로, 본 발명의 목적은 전력 효율적인 멀티-모드 송수신기 합성기 구성들을 포함하는 무선 통신 송수신기를 제공하는 것이다.

본 발명의 일 측면에 따르면, 송수신기는,

송신부로서,

송신 합성기; 및

송신 국부 발진기(LO, local oscilator) 신호 생성부를 포함하는, 상기 송신부;

수신부로서,

제1 클록 신호를 생성하도록 구성된 수신 합성기; 및

상기 제1 클록 신호로부터 제1 LO 신호를 생성하도록 구성된 수신 LO 신호 생성부를 포함하는, 상기 수신부; 및

송수신기의 시분할 듀플렉싱(TDD, time division duplexing) 모드에서 상기 제1 LO 신호를 상기 TDD 모드의 수신 타임 슬롯 시에 수신 믹서에 결합하고 상기 TDD 모드의 송신 타임 슬롯 시에 송신 믹서에 결합하도록 구성된 스위칭 구조를 포함한다.

바람직하게는, 상기 송신부는 상기 송수신기의 상기 TDD 모드 시에 파워 다운(power down)되도록 구성된다.

바람직하게는, 상기 제1 LO 신호의 주파수는 상기 송신 타임 슬롯 시에 상기 송수신기의 송신 캐리어 주파수에 대응하고, 상기 수신 타임 슬롯 시에 상기 송수신기의 수신 캐리어 주파수에 대응한다.

바람직하게는, 상기 스위칭 구조는 디멀티플렉서(demultiplexer)를 포함하고, 상기 디멀티플렉서는 상기 제1 LO 신호를 수신하도록 구성되고 상기 제1 LO 신호를 상기 수신 타임 슬롯 시에 상기 수신 믹서에 또한 상기 송신 타임 슬롯 시에 상기 송신 믹서에 결합하도록 구성된다.

바람직하게는, 상기 송수신기의 주파수 분할 듀플렉싱(FDD, frequency division duplexing) 모드에서, 상기 송신 합성기는 제2 클록 신호를 생성하도록 구성되며, 상기 송신 LO 신호 생성부는 상기 제2 클록 신호로부터 제2 LO 신호를 생성하도록 구성된다.

바람직하게는, 상기 송수신기의 상기 FDD 모드에서, 상기 스위칭 구조는 상기 제1 LO 신호를 상기 수신 믹서에 그리고 상기 제2 LO 신호를 상기 송신 믹서에 동시에 결합하도록 구성된다.

바람직하게는, 상기 스위칭 구조는 멀티플렉서(multiplexer)를 더 포함하고, 상기 멀티플렉서는 상기 제1 LO 신호와 상기 제2 LO 신호를 수신하도록 구성되고, 상기 송수신기의 상기 TDD 모드에서 상기 제1 LO 신호를 상기 송신 믹서에 결합하고 상기 송수신기의 상기 FDD 모드에서 상기 제2 LO 신호를 상기 송신 믹서에 결합하도록 구성된다.

바람직하게는, 상기 송신부와 상기 수신부 모두 상기 송수신기의 상기 FDD 모드 시에 파워 업(power up)되도록 구성된다.

본 발명의 일 측면에 따르면, 송수신기는,

송신부로서,

제1 클록 신호를 생성하도록 구성된 송신 합성기; 및

상기 제1 클록 신호로부터 제1 LO 신호를 생성하도록 구성된 송신 국부 발진기(LO, local oscilator) 신호 생성부를 포함하는, 상기 송신부;

수신부로서,

수신 합성기; 및

수신 LO 신호 생성부를 포함하는, 상기 수신부; 및

상기 송수신기의 시분할 듀플렉싱(TDD, time division duplexing) 모드에서 상기 제1 LO 신호를 상기 TDD 모드의 수신 타임 슬롯 시에 수신 믹서에 결합하도록 구성되고, 상기 TDD 모드의 송신 타임 슬롯 시에 송신 믹서에 결합하도록 구성되는 스위칭 구조를 포함한다.

바람직하게는, 상기 수신부는 상기 송수신기의 상기 TDD 모드 시에 파워 다운(power down)되도록 구성된다.

바람직하게는, 상기 스위칭 구조는 디멀티플렉서(demultiplexer)를 포함하고, 상기 디멀티플렉서는 상기 제1 LO 신호를 수신하도록 구성되고, 상기 제1 LO 신호를 상기 수신 타임 슬롯 시에 상기 수신 믹서에 결합하고 상기 송신 타임 슬롯 시에 상기 송신 믹서에 결합하도록 구성된다.

바람직하게는, 상기 송수신기의 주파수 분할 듀플렉싱(FDD, frequency division duplexing) 모드에서, 상기 수신 합성기는 제2 클록 신호를 생성하도록 구성되고, 수신 LO 신호 생성부는 상기 제2 클록 신호로부터 제2 LO 신호를 생성하도록 구성된다.

바람직하게는, 상기 송수신기의 상기 FDD 모드에서, 상기 스위칭 구조는 상기 제1 LO 신호를 상기 송신 믹서에 그리고 상기 제2 LO 신호를 상기 수신 믹서에 동시에 결합하도록 구성된다.

바람직하게는, 상기 스위칭 구조는 멀티플렉서(multiplexer)를 더 포함하고, 상기 멀티플렉서는 상기 제1 LO 신호와 상기 제2 LO 신호를 수신하도록 구성되고, 상기 송수신기의 상기 TDD 모드에서 상기 제1 LO 신호를 상기 수신 믹서에 결합하고 상기 송수신기의 상기 FDD 모드에서 상기 제2 LO 신호를 상기 수신 믹서에 결합하도록 구성된다.

본 발명의 일 측면에 따르면, 송수신기는:

송신부 및 수신부로서,

제1 클록 신호를 생성하도록 구성된 합성기; 및

국부 발진기(LO) 신호 생성부를 포함하는, 상기 송신부 및 수신부,

보조 LO 신호 생성부, 및

상기 송수신기의 시분할 듀플렉싱(TDD) 모드에서 상기 제1 클록 신호를 상기 TDD 모드의 수신 타임 슬롯 시에 상기 보조 LO 신호 생성부에 결합하고 상기 TDD 모드의 송신 타임 슬롯 시에 상기 LO 신호 생성부에 결합하도록 구성된 스위칭 구조를 포함한다.

바람직하게는, 상기 송수신기는,

송신 믹서; 및

수신 믹서를 더 포함한다.

바람직하게는, 상기 LO 신호 생성부는, 상기 송신 타임 슬롯 시에, 상기 제1 클록 신호로부터 제1 LO 신호를 생성하여 상기 제1 LO 신호를 상기 송신 믹서에 제공하도록 구성되며, 상기 보조 LO 신호 생성부는, 상기 수신 타임 슬롯 시에, 상기 제1 클록 신호로부터 제2 LO 신호를 생성하여 상기 제2 LO 신호를 상기 수신 믹서에 제공하도록 구성된다.

바람직하게는, 상기 LO 신호 생성부는, 상기 수신 타임 슬롯 시에, 상기 제1 클록 신호로부터 제1 LO 신호를 생성하여 상기 제1 LO 신호를 상기 수신 믹서에 제공하도록 구성되며, 상기 보조 LO 신호 생성부는, 상기 송신 타임 슬롯 시에, 상기 제1 클록 신호로부터 제2 LO 신호를 생성하여 상기 제2 LO 신호를 상기 송신 믹서에 제공하도록 구성된다.

바람직하게는, 상기 합성기 및 상기 LO 신호 생성부는 상기 송신부의 일부이고, 상기 수신부는 상기 송수신기의 TDD 모드 시에 파워 다운되도록 구성된다.

바람직하게는, 상기 합성기 및 상기 LO 신호 생성부는 상기 수신부의 일부이고, 상기 송신부는 상기 송수신기의 TDD 모드 시에 파워 다운되도록 구성된다.

본 발명에 따르면, 송수신기부의 RX 및 TX부들을 필요에 따라 선택적으로 파워 업/다운시킴으로써 전력을 절약할 수 있는 장점이 있다.

이하에서 통합되고 본 명세서의 부분을 형성하는 첨부된 도면들은 본 발명을 나타내며, 상기 설명과 함께 본 발명의 원칙들을 설명하고, 당업자들이 본 발명을 만들고 사용할 수 있도록 더 제공된다.
도 1은 주파수 분할 듀플렉싱(FDD) 송수신기부의 예를 도시한 도면이다.
도 2는 듀얼-시분할 듀플렉싱(TDD) 동작용으로 변형된 FDD 송수신기부의 예를 도시한 도면.
도 3은 듀얼 FDD-TDD 동작용으로 변형된 FDD 송수신기부의 다른 예를 도시한 도면이다.
도 4는 듀얼 FDD-TDD 동작용으로 변형된 FDD 송수신기부의 다른 예를 도시한 도면이다.
도 5는 듀얼 FDD-TDD 동작용으로 변형된 FDD 송수신기부의 다른 예를 도시한 도면이다.
본 발명은 첨부된 도면들을 참조하여 설명될 것이다. 일반적으로 도면 내에서 처음 나타난 구성요소는 대응하는 참조번호에서 가장 좌측의 자릿수(들)로 전형적으로 지시된다.

도 1은 주파수 분할 듀플렉싱(FDD) 송수신기부(transceiver section)(100)의 예를 도시한 도면이다. 예시적인 FDD 송수신기부(100)는 예시 목적으로 제공되는 것이지 제한할 목적으로 제공되지 않는다. 여기의 사상을 근거로 당업자에 의해 이해되는 바와 같이, 송수신기부(100)는 상이한 아키텍처 혹은 도 1에 도시된 것보다 상세한 구현 사항들을 가질 수 있다.

도 1에 도시된 바와 같이, 예시적인 FDD 송수신기부(100)는 수신부(receive portion)(RX) 및 송신부(transmit portion)(TX)를 포함한다. RX부는 RX 합성기(synthesizer)(102), 버퍼(buffer)(106a), 및 RX 국부 발진기(local oscillator)(LO) 신호 생성부(108a)를 포함한다. TX부는 TX 합성기(104), 버퍼(106b), 및 TX LO 신호 생성부(108b)를 포함한다.

RX 합성기(102) 및 TX 합성기(104)는 각각 전압 제어 발진기(VCO, voltage controlled oscillator)를 포함할 수 있다. RX 합성기(102) 및 TX 합성기(104)는 또한 각각, 예를 들어, VCO를 제어하여 VCO 출력 신호(118)를 생성하는 위상 동기 루프(PLL, phase locked loop) (도 1에 도시되지 않음)를 포함할 수 있다. VCO 출력 신호(118)는 RT/TX LO 신호 생성부(108)로 제공되기 전에 버퍼(106)로 공급된다.

각각의 RX 및 TX LO 신호 생성부(108a 및 108b)들은 필요에 따라 하나 이상의 분배기(divider)들을 포함할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, RX LO 신호 생성부(108a)는 분배기(110a 및 112a)들을 포함한다. 분배기(110a 및 112a)들은 RX LO 신호(114a 및 116a)들을 각각 생성하기 위해 구성될 수 있으며, 이는 FDD 송수신기의 RX 믹서들에 제공된다. 유사하게, TX LO 신호 생성부(108b)는 분배기(110b 및 112b)들을 포함한다. 분배기(110b 및 112b)들은 TX LO 신호(114b 및 116b)들을 각각 생성하기 위해 구성될 수 있으며, 상기 TX LO 신호(114b 및 116b)들은 FDD 송수신기의 TX 믹서들에 제공된다. RX/TX LO 신호(114 및 116)들은, 예를 들어, 싱글엔드(single-ended) 또는 차동 위상(differential in-phase) 및 직교 위상(quadrature phase)(IQ) 신호들일 수 있다.

전형적으로, RX/TX LO 신호(114 또는 116)를 생성하기 위해, RT/TX LO 신호 생성부들(108)에서 분배기(110 및 112)들 중 단지 하나만이 임의의 주어진 시간에서 작동한다. 따라서, 파워 업/다운 기능이 RT/TX LO 신호 생성부들(108)에서 필요에 따라 분배기(110 및 112)들을 파워 업/다운하기 위해 구현될 수 있다.

당업자에 의해 이해될 수 있는 바와 같이, RX 및 TX LO 신호 생성부(108a 및 108b)들은, 예를 들어 분배기의 개수 및/또는 분배기 비율을 다르게 하는 것을 포함하여, 도 1에 도시된 것과 다른 LO 신호 생성 방식들을 구현할 수 있다.

FDD 모드에서, 송신 및 수신 기능들은 송수신기에 의해 상이한 캐리어 주파수들에 동시에 수행된다. 따라서, 고정밀 TX 및 RX LO 신호들을 동시에 생성하여 TX 및 RX 믹서들로 전달하기 위하여 적어도 2개의 합성기들과 2개의 LO 신호 생성부들 (예시적인 FDD 송수신기부(100))이 요구된다.

그와 같이, FDD 송수신기부(100)에서, RX 및 TX부 모두는 FDD 모드에서 동시에 ON 상태로 유지될 필요가 있다. 이는 동시에 RX 및 TX LO 신호 생성부(108a 및 108b)들과 RX 및 TX 합성기(102 및 104)들 모두를 파워 ON 상태로 유지하는 것을 포함한다.

보통, 차세대 통신 장치용으로, 송수신기가 FDD 통신기술들뿐만 아니라 시분할 듀플렉싱(TDD) 통신기술을 지원하는 것이 바람직하다. TDD 모드에서, 송신 및 수신 기능은 개별적인 비중첩 타임 슬롯들에서 송수신기에 의해 동일하거나 상이한 주파수들에 수행된다.

TDD 모드에서는 언제나 최대 1개의 합성기와 1개의 LO 신호 생성부가 필요하기 때문에, 예시적인 송수신기부(100)와 같은 섹션을 갖는 FDD 송수신기부가 TDD를 지원하도록 구성될 수 있다. 제1 구성에서, FDD 송수신기부(100)의 RX 및 TX부 모두는 항상 ON 상태로 유지된다. 수신 타임 슬롯들에서, RX LO 신호(114a/116a)가 사용되고, TX LO 신호(114b/116b)가 폐기된다. 송신 타임 슬롯들에서, TX LO 신호(114b/116b)가 사용되고, RX LO 신호(114a/116a)가 폐기된다. 따라서, 이와 같은 제1 구성은 전력 소비와 듀티 사이클(duty cycle)의 관점에서 비경제적이다. 또한, 어드밴스드 4G-TDD 표준(advanced 4G-TDD standard)들이 2개의 RX/TX 모드 사이에서 극도로 빠른 천이(transition)를 요구한다는 사실에 기인하여, 이러한 RX/TX 모드 사이에서의 천이들은 차선(sub-optimal)일 수 있다.

제2 구성에서, 전력을 절약하기 위해, FDD 송수신기부(100)의 RX 및 TX 부들이 필요에 따라 선택적으로 파워 업/다운된다. RX부는 수신 타임 슬롯 시에 파워 업되고 송신 타임 슬롯 시에 파워 다운되며, TX부는 송신 타임 슬롯 시에 파워 업되고 수신 타임 슬롯 시에 파워 다운된다. 제2 구성에 의해 일부 전력 절감이 달성될 수 있다. 그러나, 송신 및 수신 슬롯들이 일반적으로 TDD 모드에서 크게 인터리브되기(interleave) 때문에, 상기 구성은 FDD 송수신기부(100)의 RX부 및 TX부의 매우 빈번한 파워 업/다운을 필요로 하고, 결과적으로 후술하는 바와 같이 여러 가지 현저한 결함들을 야기하고 전력 절감의 감소를 초래한다.

예를 들어, 특정 TDD-기반 통신 표준들에서, 슬롯들 사이에 허용된 송신/수신 천이 시간은 FDD 송수신기부(100)의 RX/TX부가 DC-상태 세틀링(settling) 및/또는 필요한 출력 주파수 허용범위에 도달하기에 너무 짧을 수 있다(예를 들어, 12.5 마이크로초). 전형적으로, RX/TX 합성기의 출력에서 노이즈를 줄이기 위해, 저주파수 노이즈를 필터링하기 위해 커패시터들을 사용한다. 완전한 충전/방전이 느린 이러한 커패시터들은 RX/TX 합성기가 TDD 슬롯 타임들에 비해 늦은 DC-상태 세틀링을 가지도록 한다. 늦은 DC-상태 세틀링을 가지므로, RX/TX 합성기의 부분들은 타임 스롯 내에 결코 완전히 파워 다운할 수 없다. 예를 들어, 합성기의 PLL은 다음 타임 슬롯의 처음에 다시 파워 업하는 시간일 때 단지 부분적으로 OFF 상태일 수 있다. 따라서, 이러한 제2 구성의 잠재적인 전력 절감은 실제로 완전히 달성되지 않는다. 또한, 늦은 DC-상태 세틀링은 합성기가 과도 조건(transient condition)하에서 동작(즉, 동작 출력을 생성)할 수 있다는 것을 또한 의미한다. 이는 공급 전압 세틀링 문제에 매우 민감한 저전압 VCO들을 갖는 합성기의 경우에 특히 바람직하지 않다.

이 제2 구성에서 RX부 및 TX부의 빈번한 파워 업/다운은 바람직하지 못한 과도 현상을 또한 야기할 수 있다. 예를 들어, DC-상태 세틀링이 도달될 때까지, RX/TX 합성기의 PLL 및 VCO는 파워 업 시에 원치 않는 디바이스 특성 변경을 일반적으로 경험한다. 이러한 디바이스 특성 변경은 VCO 이득 곡선의 변동(fluctuation) (예를 들어, 콜드-투-핫(cold-to-hot) 천이에 기인함)과 PLL에 사용된 전하 펌프 회로들의 전류 불일치들을 포함할 수 있으며, 이들 모두는 VCO 출력 신호에서 원치 않는 스플(spur)을 야기할 수 있다. 또한, 이 제2 구성에는 회로의 빈번한 교정(calibration)이 또한 요구된다. 예를 들어, RX/TX 합성기의 VCO는 각각의 파워 업 후에 (가장 바람직한 동작 영역에서 동작하도록) 교정될 필요가 있다.

RX 및 TX 합성기들의 빈번한 파워 업/다운은 송수신기를 파워 업하는 스위칭 레귤레이터(switching regulator)-기반 전원공급장치 (매우 높은 전력 효율성을 원함)를 또한 사용하지 못하게 한다. 대개, 스위칭 레귤레이터들은 그들의 전력 효율성을 감소시키는 부하 변경 후 늦은 세틀링(slow settling following load changes)을 가진다. RX 및 TX 합성기들의 빈번한 파워 업/다운에 의해, 스위칭 레귤레이터는 그의 전력 효율성을 낮추는 다양한 부하 조건 하에서 많은 비율의 시간을 강제로 동작한다.

본 발명의 실시예들은, 후술하는 바와 같이, FDD 송수신기들의 전력 효율이 좋은 TDD 모드 구성들을 제공한다. 실시예들은 RX 및 TX 합성기들의 타임 슬롯 동작을 방지하여, 과도 조건 하에서의 원치 않는 동작, 빈번한 교정, 및 전력 공급 효율의 감소와 같은 상술한 결점들을 피할 수 있다. 실시예들에서, 단일 합성기는 TDD 동작을 할 수 있도록 사용되므로, 전력 소비와 교정 요구를 약 50% 정도 감소시킨다. 단일 합성기는 항상 ON 상태로 유지될 수 있어, 실질적으로 일정한 부하 조건으로 전력 공급장치의 스위칭 레귤레이터를 동작할 수 있다.

도 2는 듀얼 FDD-TDD 동작용으로 변형된 FDD 송수신기부(200)의 예를 도시한 것이다. 예시적인 FDD 송수신기부(200)는 설명 목적으로 제공되었지 제한할 목적으로 제공된 것은 아니다.

상술한 예시적인 송수신기부(100)와 같이, 예시적인 송수신기부(200)는 RX부와 TX부를 또한 포함한다. RX부는 RX 합성기(102), 버퍼(106a), 및 RX LO 신호 생성부(108a)를 포함한다. TX부는 TX 합성기(104), 버퍼(106b), 및 TX LO 신호 생성부(108b)를 포함한다.

또한, 송수신기부(200)는 디멀티플렉서(de-multiplexer, 202a 및 202b)들과 멀티플렉서(204a 및 204b)들을 포함한다. 디멀티플렉서(202a 및 202b)들은 RX LO 신호 생성부(108a)의 출력부에 배치되어, RX LO 신호(114a 및 116a)들을 각각 수신한다. 송수신기 모드 (즉, FDD 모드 대 TDD 모드) 및/또는 현재 송수신기 기능 (즉, 송신 또는 수신)에 따라, 디멀티플렉서(202a 및 202b)들은 RX LO 신호(114a 및 116a)들을 RX 믹서들 (각각 신호(206a 및 206b)들을 경유하여) 또는 멀티플렉서(204a 및 204b)들 (각각 신호(208a 및 208b)들을 경유하여) 중 하나에 각각 선택적으로 연결한다.

멀티플렉서(204a 및 204b)들은 TX LO 신호 생성부(108b)의 출력부에 배치되어, TX LO 신호(114b 및 116b)들을 각각 수신한다. 또한, 멀티플렉서(204a 및 204b)들은 디멀티플렉서(202a 및 202b)들에서부터 신호(208a 및 208b)들을 각각 수신한다. 송수신기 모드 (즉, FDD 모드 대 TDD 모드)에 따라, 멀티플렉서(204a 및 204b)들은 신호(114b/116b)들 또는 신호(208a/208b)들 중 하나를 TX 믹서들(신호(210a 및 210b)들을 각각 경유하여)에 각각 선택적으로 연결한다.

상술한 바와 같이, 일반적으로, RX/TX LO 신호 생성부(108)의 하나의 분배기만이 LO 신호(114) 또는 LO 신호(116) 중 어느 하나를 생성하기 위해 임의의 주어진 시간에서 작동한다. 따라서, 디멀티플렉서(202a 및 202b)들 (그리고 그들의 관련 출력 신호(206a/206b 및 208a/208b)들) 중 하나만 그리고 멀티플렉서(204a 및 204b)들 (그리고 그들의 관련 출력 신호(210a 및 210b)들) 중 어느 하나만이 임의의 주어진 시간에서 작동할 필요가 있을 수 있다. 이는 후술하는 FDD 송수신기부(200)의 동작 설명에서 추정된다.

FDD 모드에서, 송수신기에 의한 송신 및 수신을 동시에 가능하게 하도록, FDD 송수신기부(200)의 RX부 및 TX부 모두를 ON 상태가 되도록 한다. 이 모드에서, RX LO 신호(114a 및 116a)들이 신호(206a 및 206b)들을 통해 RX 믹서들에 각각 연결되도록, 디멀티플렉서(202a 및 202b)들이 각각 구성된다. 이렇게 하여 신호(208a 및 208b)들은 작동하지 않은 상태(inactive)로 남는다. TX LO 신호(114b 및 116b)들이 신호(210a 및 210b)들을 경유하여 TX 믹서들에 각각 연결되도록, 멀티플렉서(204a 및 204b)들이 각각 구성된다.

TDD 모드에서, FDD 송수신기부(200)의 RX부는 턴 온되고 FDD 송수신기부(200)의 TX부는 턴 오프된다. 수신 타임 슬롯 동안, RX LO 신호(114a 및 116a)들이 신호(206a 및 206b)들을 경유하여 RX 믹서들에 각각 연결되도록, 디멀티플렉서(202a 및 202b)들을 각각 구성한다.

송신 타임 슬롯에서, FDD 송수신기부(200)의 RX부는 TX LO 신호(212a 및 212b)들을 만들도록 구성된다. 송신 기능 및 수신 기능이 TDD 모드에서 동일하거나 상이한 캐리어 주파수들에 수행되는지 여부에 따라서, TX LO 신호(212a 및 212b)들은 RX LO 신호(114a 및 116b)와 동일하거나 상이할 수 있다. TX LO 신호(212a 및 212b)들이 신호(208a 및 208b)들을 경유하여 멀티플렉서(204a 및 204b)들에 각각 연결되도록 디멀티플렉서(202a 및 202b)들을 각각 구성한다. 멀티플렉서(204a 및 204b)들은 신호(210a 및 210b)들을 경유하여 TX 믹서들에 신호(208a 및 208b)를 교대로 각각 연결한다.

TDD 모드에서 작동하는 FDD 송수신기부(200)의 RX부만으로써, 상당한 전력 절감을 이룰 수 있다. 실시예에서, RX부는 ON 상태가 유지되거나 TDD 모드에서 단지 가끔 턴 오프된다. 따라서, 합성기들의 빈번한 파워 업/다운과 관련된 상술한 문제점들이 방지된다. 또한, 실시예에서, 전문이 참조로 여기에 합체된 "Apparatus and Method for Fast Phase Locked Loop (PLL) Settling for Cellular Time-Division Duplex (TDD) Communications Systems"을 발명의 명칭으로 하여 2012년 1월 23일에 출원된 미국특허출원번호 제13/356,137에 개시된 실시예들의 구현에 의해 RX부의 합성기(102)의 PLL은 빠른 세틀링 성능을 갖는 것을 특징으로 한다. 이는 상술한 바와 같이 RX부의 턴 온/오프의 부정적인 영향들을 줄인다.

도 3은 듀얼 FDD-TDD 동작용으로 변형된 FDD 송수신기부(300)의 다른 예를 도시한 것이다. 예시적인 FDD 송수신기부(300)는 설명 목적으로 제공되었지 제한할 목적으로 제공되지 않는다.

예시적인 송수신기부(300)는 도 2에서 상술한 예시적인 송수신기부(200)와 반대 구성을 구현한다. 구체적으로, 송수신기부(200)의 디멀티플렉서(202a 및 202b)들은 송수신기부(300)에서 RX LO 신호 생성부(108a)의 출력들에서의 멀티플렉서(304a 및 304b)들로 각각 교체된다. 송수신기부(200)의 멀티플렉서(204a 및 204b)는 송수신기부(300)에서 TX LO 신호 생성부(108b)의 출력들에서의 디멀티플렉서(302a 및 302b)들로 각각 교체된다.

FDD 모드에서, 송수신기부(300)는 송수신기부(200)에 대하여, 디멀티플렉서(202a 및 202b)들과 같이 동작하도록 구성된 디멀티플렉서(302a 및 302b)와 멀티플렉서(204a 및 204b)와 같이 동작하도록 구성된 멀티플렉서(304a 및 304b)들로써, 상술한 바와 같이 동작한다.

TDD 모드에서, FDD 송수신기부(300)의 TX부는 턴 온되고 FDD 송수신기부(300)의 RX부는 턴 오프된다. 송신 타임 슬롯 동안, 신호(306a 및 306b)들을 경유하여 TX LO 신호(114b 및 116b)들이 TX 믹서들에 각각 연결되도록 디멀티플렉서(302a 및 302b)들을 각각 구성한다.

수신 타임 슬롯 동안, FDD 송수신기부(300)의 TX부는 RX LO 신호(312a 및 312b)들을 만들도록 구성된다. 송신 및 수신 기능이 TDD 모드에서 동일하거나 상이한 캐리어 주파수들에 수행되는지 여부에 따라서, RX LO 신호(312a 및 312b)들은 TX LO 신호(114b, 116b)들과 일치하거나 상이할 수 있다. RX LO 신호(312a 및 312b)들이 신호(308a 및 308b)들을 경유하여 멀티플렉서(304a 및 304b)에 각각 연결되도록 디멀티플렉서(302a 및 302b)들을 각각 구성한다. 멀티플렉서(304a 및 304b)들은 신호(310a 및 310b)들을 경유하여 신호(308a 및 308b)들을 RX 믹서들에 각각 교대로 연결한다.

TDD 모드에서 작동하는 FDD 송수신기부(300)의 TX 부만으로, 상당한 전력 절감을 달성할 수 있다. 실시예에서, TX부는 ON 상태가 유지되거나 TDD 모드에서 단지 가끔 턴 오프된다. 따라서, 합성기들의 빈번한 파워 업/다운과 관련된 상술한 문제점들이 방지된다. 또한, 실시예에서, 전문이 참조로 여기에 합체된 "Apparatus and Method for Fast Phase Locked Loop (PLL) Settling for Cellular Time-Division Duplex (TDD) Communications Systems"을 발명의 명칭으로 하여 2012년 1월 23일에 출원된 미국특허출원번호 제13/356,137에 개시된 실시예들의 구현에 의해 TX부의 합성기(104)의 PLL은 빠른 세틀링 성능을 갖는 것을 특징으로 한다. 이는 상술한 바와 같이 TX부의 턴 온/오프의 부정적인 영향들을 줄인다.

실제로, 구현 세부사항들과 동작 요건에 따라, 예시적인 송수신기부(200)가 예시적인 송수신기부(300)보다 바람직할 수 있거나, 또는 그 반대로 예시적인 송수신기부(300)가 예시적인 송수신기부(200)보다 바람직할 수 있다. 2개의 예시적인 송수신기부 중 하나를 선택함에 있어서, 예를 들어, TX부 및 RX부 각각의 전력 효율성과 소정의 TDD 송신/수신 캐리어 주파수 등을 고려한다. 예를 들어, RX 합성기는 TX 합성기보다 더 높은 주파수 범위를 지원하도록 설계될 수 있다. 따라서, 소정의 TDD 캐리어 주파수들에 따라, 송수신기부(200) 또는 송수신기부(300) 중 어느 하나가 보다 적당할 수 있다.

도 4는 듀얼 FDD-TDD 동작용으로 변형된 FDD 송수신기부(400)의 다른 예를 도시한 것이다. 예시적인 FDD 송수신기부(400)는 설명 목적으로 제공되었지 제한할 목적으로 제공된 것은 아니다.

예시적인 송수신기부(400)는 예시적인 송수신기부(200 및 300)들의 기능성을 조합하여 구현한다. 도 2에 도시된 바와 같이, 디멀티플렉서(202a 및 202b)들은 RX LO 신호 생성부(108a)의 출력부에 배치되지만, 설명의 편의를 위해 도 4에서는 도시되지 않았다. 도 3에 도시된 바와 같이, 디멀티플렉서(302a 및 302b)들은 TX LO 신호 생성부(108b)의 출력들에 배치된다.

FDD 모드에서, 멀티플렉서(304a 및 304b)들에 따른 디멀티플렉서(202a 및 202b)들은 RX LO 신호(114a 및 116a)들을 신호(310a 및 310b)들을 경유하여 RX 믹서들에 각각 연결한다. 유사하게, 멀티플렉서(204a 및 204b)들에 따른 디멀티플렉서(302a 및 302b)들은 TX LO 신호(114b 및 116b)들을 신호(210a 및 210b)들을 경유하여 TX 믹서들에 각각 연결한다.

TDD 모드에서, FDD 송수신기부(400)의 RX부와 TX부 중 어느 하나는 턴 온되고, 나머지 하나는 턴 오프된다. 두 구성 사이에서의 선택은 상황에 따라 행해질 수 있다. RX부가 ON 상태일 때, 멀티플렉서(204a 및 204b)들은 작동하고 송수신기부(400)는 TDD 모드에서 예시적인 송수신기부(200)와 같이 동작한다. TX부가 ON 상태일 때, 멀티플렉서(304a 및 304b)들은 작동하고 송수신기부(400)는 TDD 모드에서 예시적인 송수신기부(300)와 같이 동작한다.

도 5는 듀얼 FDD-TDD 동작용으로 변형된 FDD 송수신기부(500)의 다른 예를 도시한 것이다. 예시적인 FDD 송수신기부(500)는 설명 목적으로 제공되었지 제한할 목적으로 제공되지는 않는다. 예시적인 FDD 송수신기부(500)는 도 3에서 상술한 예시적인 송수신기부(300)의 변형이다. 구체적으로, 송수신기부(500)는 TDD 모드 시에 RX LO 신호들을 생성하기 위해 별개(보조) LO 신호 생성부(502)를 사용한다. 도 5에 도시된 바와 같이, LO 신호 생성부(502)는 필요에 따라 하나 이상의 보조 분배기들(auxiliary dividers)을 포함할 수 있다.

FDD 모드에서, FDD 송수신기부(500)의 RX부 및 TX부 모두는 파워 ON 상태로 되어, 송수신기에 의해 송신 및 수신을 동시에 할 수 있다. 이 모드에서, RX LO 신호(114a 및 116a)들이 신호(310a 및 310b)들을 경유하여 RX 믹서들에 각각 연결되도록 멀티플렉서(304a 및 304b)들을 각각 구성한다. TX LO 신호(114b 및 116b)들이 TX 믹서들에 직접적으로 연결된다 (즉, 디멀티플렉서(302a 및 302b)들이 예시적인 송수신기부(500)에서 제거된다). LO 신호 생성부(502)는 FDD 모드 시 작동하지 않는다(inactive).

TDD 모드에서, FDD 송수신기부(500)의 TX부는 턴 온되고 FDD 송수신기부(500)의 RX부는 턴 오프된다. 수신 타임 슬롯 시에, LO 신호 생성부(502)는 출력 신호(504)를 TX부의 버퍼(106b)로부터 수신하도록 구성된다. LO 신호 생성부(502)는 멀티플렉서(304a 및 304b)들에 제공되는 RX LO 신호(506a 및 506b)들을 생성한다. 멀티플렉서(304a 및 304b)들은 RX LO 신호(506a 및 506b)들을 RX 믹서들에 각각 연결한다. 송신 타임 슬롯 시에, TX LO 신호(114b 및 116b)들은 FDD 모드에서와 동일한 방식으로 TX 믹서들에 제공된다. 실시예에서, 스위칭 구조 (예를 들어, 스위치, 디멀티플렉서 등) (도 5에 도시되지 않음)는 수신 타임 슬롯 시에 출력 신호(504)를 LO 신호 생성부(502)에 그리고 송신 타임 슬롯 시에 TX LO 신호 생성부(108b)에 선택적으로 연결하기 위해 사용된다.

실시예에서, LO 신호 생성부(502)는 RX 믹서기와 물리적으로 가깝게 배치된다. 이는 예시적인 송수신기부(300)에서 보다 나은 RX LO 신호(310a 및 310b)들의 신호 품질을 야기한다. 그 이유는, 예를 들어, LO 신호 생성부(502)의 IQ LO 신호(506a 및 506b)들이 송수신기부(300)에서의 IQ LO 신호(312a 및 312b)들보다 멀티플렉서(304a 및 304b)들에 도달하는데 훨씬 짧은 거리를 횡단하기 때문이다. 버퍼(106b)의 출력 신호(504)의 신호 품질은, 출력 신호(504)가 IQ 형태가 아니기 때문에 (즉, I와 Q 구성요소들 사이에 위상 오류들이 진행할 위험이 없음), LO 신호 생성부(502)까지 상대적으로 긴 거리를 횡단하게 됨으로써 현저히 영향을 받지 않는다는 점을 주목하여야 한다.

여기의 사상을 근거로 당업자에 의해 이해될 수 있는 바와 같이, 다른 변형에서, TDD 모드에서 FDD 송수신기부의 RX부가 턴 온되고 FDD 송수신기부의 TX부가 턴 오프되도록, FDD 송수신기부(500)가 구현될 수 있다. 이에 의해, LO 신호 생성부(502)는 버퍼(106a)의 출력으로부터 각 신호를 수신 및 분할하여 TDD 모드 시에 TX LO 신호들을 생성한다.

실시예들이 특정 기능들과 그들 관계의 구현을 설명하는 기능적인 구성 요소들의 도움으로 상술되었다. 이러한 기능적 구성요소들의 경계들은 본 명세서의 편의를 위해 여기에서 임의로 정의되어 왔다. 특정 기능들 및 그 관계들이 적절히 수행되는 한 변경 가능한 경계들이 정의될 수 있다.

상기 특정 실시예들의 앞선 설명들은 본 발명의 일반적인 본질을 완전히 드러내서 다른 사람들이 본 발명의 기술 분야 내에서 지식을 적용함으로써 과도한 실험 없이, 상기 본 발명의 일반적인 개념으로부터 벗어나지 않는 특정 실시예들과 같은 다양한 응용들을 위해 용이하게 변경 및/또는 적용할 수 있을 것이다. 그러므로, 그러한 적용들 및 변경들은 여기에 나타난 교시 및 안내에 기초하여 공개된 실시예들의 등가들의 의미 및 범위 내에 있도록 의도된 것이다. 여기에서의 용어 또는 전문어는 설명의 목적을 위한 것으로 제한의 목적이 아니며, 상기 본 설명의 용어 또는 전문어는 상기 교시들 및 안내를 고려하여 당업자에 의해 해설될 수 있도록 이해되는 것이다.

본 발명의 실시예들의 넓이 및 범위는 상기 설명된 예시적인 실시예들 중 어느 것에 의해 제한되는 것이 아니라, 이하 청구항들 및 그들의 등가물들에 따라서만 정의되어야 한다.

Claims

송신부(transmit portion)로서,
송신 합성기(transmit synthesizer); 및
송신 국부 발진기(LO, local oscilator) 신호 생성부를 포함하는, 상기 송신부;
수신부(receive portion)로서,
제1 클록 신호를 생성하도록 구성된 수신 합성기; 및
상기 제1 클록 신호로부터 제1 LO 신호를 생성하도록 구성된 수신 LO 신호 생성부를 포함하는, 상기 수신부; 및
송수신기의 시분할 듀플렉싱(TDD, time division duplexing) 모드에서 상기 제1 LO 신호를 상기 TDD 모드의 수신 타임 슬롯 시에 수신 믹서에 결합하고 상기 TDD 모드의 송신 타임 슬롯 시에 송신 믹서에 결합하도록 구성된 스위칭 구조(switching structure)를 포함하고,
상기 수신 타임 슬롯 시에 상기 제1 LO 신호는 RX LO 신호이고, 상기 송신 타임 슬롯 시에 상기 제1 LO 신호는 TX LO 신호이고,
상기 TDD 모드에서 송신 기능과 수신 기능이 동일한 캐리어 주파수에서 수행되면 상기 RX LO 신호와 상기 TX LO 신호는 동일하고, 상기 TDD 모드에서 송신 기능과 수신 기능이 상이한 캐리어 주파수에서 수행되면 상기 RX LO 신호와 상기 TX LO 신호는 상이한, 송수신기.
청구항 1에 있어서, 상기 송신부는 상기 송수신기의 상기 TDD 모드 시에 파워 다운(power down)되도록 구성되는, 송수신기.
청구항 1에 있어서, 상기 제1 LO 신호의 주파수는 상기 송신 타임 슬롯 시에 상기 송수신기의 송신 캐리어 주파수에 대응하고, 상기 수신 타임 슬롯 시에 상기 송수신기의 수신 캐리어 주파수에 대응하는, 송수신기.
청구항 1에 있어서, 상기 스위칭 구조는 디멀티플렉서(demultiplexer)를 포함하고, 상기 디멀티플렉서는 상기 제1 LO 신호를 수신하도록 구성되고 상기 제1 LO 신호를 상기 수신 타임 슬롯 시에 상기 수신 믹서에 또한 상기 송신 타임 슬롯 시에 상기 송신 믹서에 결합하도록 구성되는, 송수신기.
청구항 4에 있어서, 상기 송수신기의 주파수 분할 듀플렉싱(FDD, frequency division duplexing) 모드에서, 상기 송신 합성기는 제2 클록 신호를 생성하도록 구성되며, 상기 송신 LO 신호 생성부는 상기 제2 클록 신호로부터 제2 LO 신호를 생성하도록 구성되는, 송수신기.
청구항 5에 있어서, 상기 송수신기의 상기 FDD 모드에서, 상기 스위칭 구조는 상기 제1 LO 신호를 상기 수신 믹서에 그리고 상기 제2 LO 신호를 상기 송신 믹서에 동시에 결합하도록 구성되는, 송수신기.
청구항 5에 있어서, 상기 스위칭 구조는 멀티플렉서(multiplexer)를 더 포함하고, 상기 멀티플렉서는 상기 제1 LO 신호와 상기 제2 LO 신호를 수신하도록 구성되고, 상기 송수신기의 상기 TDD 모드에서 상기 제1 LO 신호를 상기 송신 믹서에 결합하고 상기 송수신기의 상기 FDD 모드에서 상기 제2 LO 신호를 상기 송신 믹서에 결합하도록 구성되는, 송수신기.
청구항 5에 있어서, 상기 송신부와 상기 수신부 모두 상기 송수신기의 상기 FDD 모드 시에 파워 업(power up)되도록 구성되는, 송수신기.
송신부로서,
제1 클록 신호를 생성하도록 구성된 송신 합성기; 및
상기 제1 클록 신호로부터 제1 LO 신호를 생성하도록 구성된 송신 국부 발진기(LO, local oscilator) 신호 생성부를 포함하는, 상기 송신부;
수신부로서,
수신 합성기; 및
수신 LO 신호 생성부를 포함하는, 상기 수신부; 및
송수신기의 시분할 듀플렉싱(TDD, time division duplexing) 모드에서 상기 제1 LO 신호를 상기 TDD 모드의 수신 타임 슬롯 시에 수신 믹서에 결합하도록 구성되고, 상기 TDD 모드의 송신 타임 슬롯 시에 송신 믹서에 결합하도록 구성되는 스위칭 구조를 포함하고,
상기 수신 타임 슬롯 시에 상기 제1 LO 신호는 RX LO 신호이고, 상기 송신 타임 슬롯 시에 상기 제1 LO 신호는 TX LO 신호이고,
상기 TDD 모드에서 송신 기능과 수신 기능이 동일한 캐리어 주파수에서 수행되면 상기 RX LO 신호와 상기 TX LO 신호는 동일하고, 상기 TDD 모드에서 송신 기능과 수신 기능이 상이한 캐리어 주파수에서 수행되면 상기 RX LO 신호와 상기 TX LO 신호는 상이한, 송수신기.
청구항 9에 있어서, 상기 수신부는 상기 송수신기의 상기 TDD 모드 시에 파워 다운(power down)되도록 구성되는, 송수신기.
청구항 9에 있어서, 상기 스위칭 구조는 디멀티플렉서(demultiplexer)를 포함하고, 상기 디멀티플렉서는 상기 제1 LO 신호를 수신하도록 구성되고, 상기 제1 LO 신호를 상기 수신 타임 슬롯 시에 상기 수신 믹서에 결합하고 상기 송신 타임 슬롯 시에 상기 송신 믹서에 결합하도록 구성되는, 송수신기.
청구항 11에 있어서, 상기 송수신기의 주파수 분할 듀플렉싱(FDD, frequency division duplexing) 모드에서, 상기 수신 합성기는 제2 클록 신호를 생성하도록 구성되고, 수신 LO 신호 생성부는 상기 제2 클록 신호로부터 제2 LO 신호를 생성하도록 구성되는, 송수신기.
청구항 12에 있어서, 상기 송수신기의 상기 FDD 모드에서, 상기 스위칭 구조는 상기 제1 LO 신호를 상기 송신 믹서에 그리고 상기 제2 LO 신호를 상기 수신 믹서에 동시에 결합하도록 구성되는, 송수신기.
청구항 12에 있어서, 상기 스위칭 구조는 멀티플렉서(multiplexer)를 더 포함하고, 상기 멀티플렉서는 상기 제1 LO 신호와 상기 제2 LO 신호를 수신하도록 구성되고, 상기 송수신기의 상기 TDD 모드에서 상기 제1 LO 신호를 상기 수신 믹서에 결합하고 상기 송수신기의 상기 FDD 모드에서 상기 제2 LO 신호를 상기 수신 믹서에 결합하도록 구성되는, 송수신기.
송신부로서,
클록 신호를 생성하도록 구성된 송신 합성기; 및
국부 발진기(LO) 신호 생성부를 포함하는, 상기 송신부,
보조 LO 신호 생성부, 및
송수신기의 시분할 듀플렉싱(TDD) 모드에서, 상기 클록 신호를 상기 TDD 모드의 수신 타임 슬롯 시에 상기 보조 LO 신호 생성부에 결합하고 상기 TDD 모드의 송신 타임 슬롯 시에 상기 LO 신호 생성부에 결합하도록 구성된 스위칭 구조를 포함하고,
상기 수신 타임 슬롯 시에 상기 보조 LO 신호 생성부는 상기 클록 신호로부터 RX LO 신호를 생성하고, 상기 송신 타임 슬롯 시에 상기 LO 신호 생성부는 상기 클록 신호로부터 TX LO 신호를 생성하고,
상기 TDD 모드에서 송신 기능과 수신 기능이 동일한 캐리어 주파수에서 수행되면 상기 RX LO 신호와 상기 TX LO 신호는 동일하고, 상기 TDD 모드에서 송신 기능과 수신 기능이 상이한 캐리어 주파수에서 수행되면 상기 RX LO 신호와 상기 TX LO 신호는 상이한, 송수신기.