KR101474940B1

KR101474940B1 - Circuit of shutting off power supply control signal

Info

Publication number: KR101474940B1
Application number: KR1020130022155A
Authority: KR
Inventors: 유재성
Original assignee: 삼성중공업 주식회사
Priority date: 2013-02-28
Filing date: 2013-02-28
Publication date: 2014-12-30
Also published as: KR20140107929A

Abstract

전원 스위칭 소자의 구동 회로로 입력되는 전원 제어 신호를 차단하기 위한 신호 차단 회로로서, 상기 구동 회로로부터 입력되는 폴트 신호의 신호 레벨을 검출하는 폴트 레벨 검출부; 상기 폴트 신호의 상기 상태 변경시의 에지 변화를 검출하는 폴트 에지 검출부; 및 상기 폴트 레벨 검출 회로로부터의 출력 신호 및 상기 폴트 에지 검출 회로로부터의 출력 신호 중 적어도 하나가 상기 전원 스위치 소자의 비정상 동작을 지시하는 경우, 상기 구동 회로로 입력되는 전원 제어 신호를 차단하는 차단부를 포함하는 전원 제어 신호 차단 회로가 제공된다.A signal blocking circuit for blocking a power supply control signal input to a driving circuit of a power switching element, the circuit comprising: a fault level detector for detecting a signal level of a fault signal input from the driving circuit; A fault edge detector for detecting an edge change at the time of the status change of the fault signal; And a blocking unit for blocking a power supply control signal input to the driving circuit when at least one of an output signal from the fault level detection circuit and an output signal from the fault edge detection circuit indicates an abnormal operation of the power supply switch element A power control signal interrupting circuit is provided.

Description

[0001] CIRCUIT OF SHUTTING OFF POWER SUPPLY CONTROL SIGNAL [0002]

본 발명은 전력 변환 장치에 이용되는 전원 스위칭 소자의 구동 제어를 위해 전달되는 전원 제어 신호를 차단하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for interrupting a power supply control signal transmitted for driving control of a power supply switching element used in a power inverter.

현재 대부분의 전력 변환 장치에서 스위칭 소자로는 IGBT(Insulated Gate Bi-polar Transistor)가 주로 이용된다. 또한, 일반적으로 전원 스위칭 과정에서 IGBT 등의 스위칭 소자의 보호 및 구동을 위해 게이트 구동 회로가 이용된다. 도 1은 IGBT 구동부(즉, 게이트 구동 회로(20))와 제어 보드(10) 사이의 신호 전달 경로를 나타낸 도면이다.Currently, IGBTs (Insulated Gate Bi-polar Transistors) are mainly used as switching devices in most power conversion devices. In general, a gate driving circuit is used for protecting and driving a switching element such as an IGBT in a power switching process. 1 is a diagram showing a signal transfer path between an IGBT driver (i.e., the gate drive circuit 20) and the control board 10. As shown in FIG.

도 1을 참조하면, 제어 보드(10)는 CPU(12)와 FPGA(14)를 포함하며, 스위칭 소자인 IGBT(30)의 스위칭 동작 제어를 위하여, 전원 제어 신호인 PWM(Pulse Width Modulation) 신호를 광파이버 케이블 등을 통해서 게이트 구동 회로(20)로 전달한다. 게이트 구동 회로(20)는 수신된 PWM 신호에 따라 IGBT(30)의 스위칭 구동을 위한 구동 신호를 IGBT(30)에 인가하고, 이에 따라 IGBT(30)는 인가된 구동 신호에 상응하는 동작을 수행하게 된다.1, the control board 10 includes a CPU 12 and an FPGA 14. In order to control the switching operation of the IGBT 30 which is a switching device, a control board 10 includes a PWM (Pulse Width Modulation) To the gate drive circuit 20 through an optical fiber cable or the like. The gate driving circuit 20 applies a driving signal for switching driving of the IGBT 30 to the IGBT 30 according to the received PWM signal so that the IGBT 30 performs an operation corresponding to the applied driving signal .

또한 게이트 구동 회로(20)는 IGBT(30)에 고장이 발생하거나 외부적 요인으로 인하여 소손(燒損)이 발생한 경우 이를 검출하여 폴트 신호(Fault signal)를 제어 보드(10)로 전달하게 된다. 이와 같이 폴트 신호가 전달된 경우 제어 보드(10)는 PWM 신호의 출력을 차단하게 된다. 도 2는 폴트 신호에 따라 PWM 신호가 차단될 때의 신호 파형을 나타낸 예시 도면이다.The gate driving circuit 20 detects a fault in the IGBT 30 or an external factor and transmits a fault signal to the control board 10. When the fault signal is transmitted as described above, the control board 10 blocks the output of the PWM signal. 2 is an exemplary diagram showing a signal waveform when the PWM signal is cut off according to a fault signal.

도 2를 참조하면, 폴트 신호가 로우 상태(Low state)에서 하이 상태(High state)로 상태 변경됨에 따라, 제어 보드(10)는 이를 감지하여 PWM 신호의 출력을 차단하고 있음을 확인할 수 있다. 이와 같이 IGBT(30)의 스위칭 동작이 비정상 상황(즉, 폴트 상황)인 경우에 즉각적으로 PWM 신호를 차단하지 않으면, IGBT(30)의 지속적인 스위칭 동작으로 인하여 비정상 동작을 수행하는 IGBT 소자 1개만이 아니라 전력 변환 장치 전체의 소손이 발생할 수도 있다.Referring to FIG. 2, when the fault signal changes from a low state to a high state, the control board 10 senses the fault and blocks the output of the PWM signal. In the case where the switching operation of the IGBT 30 is abnormal (that is, a fault condition) and the PWM signal is not immediately blocked, only one IGBT element performing the abnormal operation due to the continuous switching operation of the IGBT 30 But the entire power converter may be damaged.

본 발명은 전력 변환 장치 내에 포함된 전원 스위칭 소자의 비정상 동작을 지시하는 폴트 신호에 따라 전원 제어 신호를 차단함에 있어서, 신호 차단의 즉각성 및 신뢰성을 높일 수 있는 전원 제어 신호 차단 회로 및 이를 위한 폴트 검출 회로를 제공하기 위한 것이다.The present invention relates to a power supply control signal interrupting circuit capable of increasing the immediacy and reliability of a signal interrupting the power supply control signal in response to a fault signal indicating an abnormal operation of a power supply switching element included in the power inverter, And to provide a detection circuit.

본 발명의 일 측면에 따르면, 전원 스위칭 소자의 구동 회로로 입력되는 전원 제어 신호를 차단하기 위한 신호 차단 회로로서, 기 구동 회로로부터 입력되는 폴트 신호의 신호 레벨을 검출하는 폴트 레벨 검출부-여기서, 상기 폴트 신호는 상기 전원 스위칭 소자의 비정상 스위칭 동작시 신호 상태가 변경되어 상기 구동 회로로부터 전달됨-; 상기 폴트 신호의 상기 상태 변경시의 에지 변화를 검출하는 폴트 에지 검출부; 및 상기 폴트 레벨 검출부로부터의 출력 신호 및 상기 폴트 에지 검출부로부터의 출력 신호 중 적어도 하나가 상기 전원 스위치 소자의 비정상 동작을 지시하는 경우, 상기 구동 회로로 입력되는 전원 제어 신호를 차단하는 차단부를 포함하는 전원 제어 신호 차단 회로가 제공된다.According to an aspect of the present invention, there is provided a signal blocking circuit for blocking a power supply control signal input to a driving circuit of a power switching element, the circuit comprising: a fault level detecting unit for detecting a signal level of a fault signal input from the driving circuit; A fault signal is transmitted from the driving circuit by changing a signal state during an abnormal switching operation of the power switching element; A fault edge detector for detecting an edge change at the time of the status change of the fault signal; And a blocking unit for blocking a power supply control signal input to the driving circuit when at least one of an output signal from the fault level detection unit and an output signal from the fault edge detection unit indicates an abnormal operation of the power supply switch element A power supply control signal interrupting circuit is provided.

일 실시예에서, 상기 폴트 레벨 검출부는, 제1 데이터 입력단에 상기 폴트 신호 또는 상기 폴트 신호의 상태 반전 신호가 입력되며, 제1 동기 제어신호 입력단에 입력되는 신호의 상태 변화에 동기하여 상기 폴트 신호의 신호 레벨에 상응하는 제1 상태 신호를 출력하는 제1 순차 논리 회로를 포함할 수 있다.In one embodiment, the fault level detection unit receives the fault signal or the state inversion signal of the fault signal at a first data input terminal, and outputs the fault signal in synchronization with a change in the state of a signal input to the first synchronous control signal input terminal. And outputting a first state signal corresponding to the signal level of the first sequential logic circuit.

일 실시예에서, 상기 폴트 레벨 검출부는 클럭 신호와 상기 제1 상태 신호를 연산하여 상기 동기 제어신호 입력단에 입력하고, 상기 제1 순차 논리 회로는 리셋 신호의 입력에 따라 상기 제1 순차 논리 회로에 기억된 상태값을 초기화하기 위한 비동기 클리어 제어신호 입력단을 포함할 수 있다.In one embodiment, the fault level detector calculates a clock signal and the first status signal and inputs the clock signal and the first status signal to the synchronous control signal input terminal, and the first sequential logic circuit receives the reset signal to the first sequential logic circuit And an asynchronous clear control signal input terminal for initializing the stored state value.

일 실시예에서, 상기 폴트 에지 검출부는, 제2 동기 제어 신호 입력단에 상기 폴트 신호 또는 상기 폴트 신호의 상태 반전 신호가 입력되며, 상기 제2 동기 제어 신호 입력단에 입력되는 신호의 상태 변화에 동기하여 제2 데이터 입력단에 입력되는 신호의 신호 레벨에 상응하는 제2 상태 신호를 출력하는 제2 순차 논리 회로를 포함할 수 있다.In one embodiment, the fault edge detection unit receives the fault signal or the state inversion signal of the fault signal at the second synchronous control signal input terminal, and synchronizes with the state change of the signal input to the second synchronous control signal input terminal And a second sequential logic circuit for outputting a second status signal corresponding to a signal level of a signal input to the second data input terminal.

일 실시예에서, 상기 차단부는, 상기 제1 상태 신호와 상기 제2 상태 신호 중 적어도 하나가 상기 전원 스위칭 소자의 비정상 동작을 지시하는 상태 신호에 해당하는 경우 논리값 '0'에 상응하는 상태 신호를 출력하는 신호 전환부와, 상기 전원 제어 신호 및 상기 신호 전환부로부터 출력된 상태 신호를 입력 신호로 하여 논리 곱 연산을 수행하는 논리 곱 회로를 포함할 수 있다.In one embodiment, when the at least one of the first state signal and the second state signal corresponds to a state signal indicating an abnormal operation of the power switching element, the blocking unit may output a state signal And a logic product circuit for performing a logical product operation using the power supply control signal and the state signal output from the signal switching unit as an input signal.

본 발명의 또 다른 측면에 따르면, 전원 스위칭 소자를 구동시키기 위한 구동 신호를 제공하는 구동 회로와, 상기 전원 스위칭 소자의 비정상 동작시 상기 구동 회로로 입력될 전원 제어 신호를 차단하기 위한 상술한 전원 제어 신호 차단 회로를 포함하는 전원 스위칭 소자 구동 제어 장치가 제공된다.According to another aspect of the present invention, there is provided a power supply control apparatus comprising: a driving circuit for providing a driving signal for driving a power supply switching element; and a power supply control circuit for interrupting a power supply control signal to be input to the driving circuit in an abnormal operation of the power supply switching element A power supply switching element drive control device including a signal blocking circuit is provided.

본 발명의 실시예에 의하면, 전력 변환 장치 내에 포함된 전원 스위칭 소자의 비정상 동작을 지시하는 폴트 신호에 따라 전원 제어 신호를 차단함에 있어서, 신호 차단의 즉각성 및 신뢰성을 높일 수 있는 전원 제어 신호 차단 회로 및 이를 위한 폴트 검출 회로를 제공할 수 있다.According to the embodiment of the present invention, when the power supply control signal is interrupted according to the fault signal indicating the abnormal operation of the power supply switching element included in the power conversion apparatus, the power supply control signal interruption Circuit and a fault detection circuit therefor.

도 1은 IGBT 구동부와 제어 보드 사이의 신호 전달 경로를 나타낸 도면.
도 2는 폴트 신호에 따라 PWM 신호가 차단될 때의 신호 파형을 나타낸 예시 도면.
도 3은 폴트 신호의 검출 방식으로서 폴트 에지 검출 방식을 설명하기 위한 도면.
도 4는 본 발명의 실시예에 따른 전원 제어 신호 차단 회로 및 폴트 검출 회로를 설명하기 위한 회로도.
도 5는 본 발명의 실시예에 따른 전원 제어 신호 차단 회로에 의할 때, 폴트 레벨 검출을 통한 PWM 신호 차단을 예시한 파형도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram showing a signal transmission path between an IGBT driver and a control board. Fig.
2 is an exemplary view showing a signal waveform when a PWM signal is cut off according to a fault signal;
3 is a diagram for explaining a fault edge detection method as a fault signal detection method;
4 is a circuit diagram for explaining a power supply control signal blocking circuit and a fault detection circuit according to an embodiment of the present invention;
5 is a waveform diagram illustrating a PWM signal interruption through a fault level detection in a power supply control signal blocking circuit according to an embodiment of the present invention;

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. In addition, numerals (e.g., first, second, etc.) used in the description of the present invention are merely an identifier for distinguishing one component from another.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.Also, in this specification, when an element is referred to as being "connected" or "connected" with another element, the element may be directly connected or directly connected to the other element, It should be understood that, unless an opposite description is present, it may be connected or connected via another element in the middle.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하되, 도 4 및 도 5의 설명에 앞서 본 발명의 이해를 돕기 위해, 먼저 도 3을 참조하여 폴트 신호의 검출 방식으로서 폴트 에지 검출 방식을 설명하기로 한다. 도 3은 폴트 에지 검출 회로를 이용한 전원 제어 신호 차단 회로의 일 예가 도시되어 있다. In the following, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In order to facilitate understanding of the present invention, prior to description of FIG. 4 and FIG. 5, The method will be described. 3 shows an example of a power supply control signal blocking circuit using a fault edge detection circuit.

도 3을 참조하면, 전원 제어 신호 차단 회로는, D-플립플롭(50), 하나의 논리 부정 회로(이하, NOT 게이트(52)라 함) 및 하나의 논리 곱 회로(이하, AND 게이트(54)라 함)로 구현되고 있다.3, the power supply control signal cut-off circuit includes a D flip-flop 50, a logic negation circuit (hereinafter referred to as a NOT gate 52), and an AND gate 54 )).

D-플립플롭(50)은 공지된 특성에 따라, 동기 제어신호 입력단으로 입력되는 신호 파형이 로우 상태에서 하이 상태로 변경될 때에 동기하여 데이터 입력단(도 3의 도면부호 D 참조)에 입력되는 신호 레벨에 상응하는 결과를 출력단(도 3의 도면부호 Q 참조)을 통해 출력한다. 이때, D-플립플롭(50)의 동기 제어신호 입력단으로는 전원 스위칭 소자(예를 들어, 도 1의 도면부호 30 참조)의 구동 회로(예를 들어, 도 1의 도면부호 20 참조)로부터 전달된 폴트 신호가 입력된다. 그리고 D-플립플롭(50)의 데이터 입력단으로는 기준 전압원(Vcc)이 상시 인가된다.The D-flip-flop 50 synchronizes with the signal waveform input to the synchronous control signal input terminal from the low state to the high state according to the known characteristics, and outputs the signal input to the data input terminal (refer to D in Fig. 3) And outputs the result corresponding to the level through an output terminal (refer to Q in Fig. 3). At this time, a synchronous control signal input terminal of the D-flip flop 50 is connected to a driving circuit (for example, reference numeral 20 in FIG. 1) of a power supply switching element (for example, A fault signal is inputted. The reference voltage source Vcc is always applied to the data input terminal of the D flip-flop 50. [

따라서 D-플립플롭(50)은 전원 스위칭 소자의 구동 회로로부터 전달되는 폴트 신호가 로우 상태에서 하이 상태로 변경됨과 동기하여 기준 전압원(Vcc)의 신호 레벨에 상응하는 결과(즉, 논리값 '1'에 상응하는 신호)를 출력하게 된다.Accordingly, the D-flip-flop 50 outputs a result corresponding to the signal level of the reference voltage source Vcc (that is, a logical value '1') in synchronization with the change of the fault signal transmitted from the driving circuit of the power- &Quot;) < / RTI >

여기서, 폴트 신호가 로우 상태에서 하이 상태로 변경된다는 것은 전원 스위칭 소자에 고장 등 비정상 스위칭 동작이 감지되었음을 의미한다. 즉, 본 예에서는 전원 스위칭 소자가 정상 동작을 하는 경우에는 폴트 신호가 로우 상태를 유지하고, 비정상 동작을 하는 경우에는 폴트 신호가 하이 상태로 변경되는 경우를 가정하고 있다. 다만, 회로 설계에 따라 위와 반대일 수도 있다. 만일 전원 스위칭 소자의 비정상 동작시 폴트 신호가 하이 상태에서 로우 상태로 변경되는 것으로 설계된 경우에는, D-플립플롭(50)의 전단에 별도의 논리 부정 회로(NOT 게이트)를 추가 구성함으로써, 그 폴트 신호가 상태 반전되어 D-플립플롭(50)의 데이터 입력단으로 입력되도록 구현할 수도 있음은 물론이다(이는 도 4의 경우에도 동일하게 적용될 수 있음). 다만, 이하에서는 설명의 편의 및 집중을 위해, 폴트 신호는 전원 스위칭 소자의 비정상 동작시 로우 상태에서 하이 상태로 상태 변경되는 것으로 가정하여 설명하기로 한다.Here, the fact that the fault signal is changed from the low state to the high state means that an abnormal switching operation such as a failure has been detected in the power supply switching element. That is, in this example, it is assumed that the fault signal is kept in the low state when the power source switching device operates normally, and the fault signal is changed to the high state when the power source switching device performs abnormal operation. However, it may be reversed depending on the circuit design. If the fault signal is designed to change from a high state to a low state in the abnormal operation of the power supply switching element, a separate logic circuit (NOT gate) is additionally provided in front of the D-flip flop 50, The signal may be inverted and input to the data input terminal of the D-flip-flop 50 (this also applies to the case of FIG. 4). Hereinafter, for convenience and concentration of explanation, it is assumed that a fault signal is changed from a low state to a high state in an abnormal operation of the power supply switching element.

상술한 바에 따라, 전원 스위칭 소자의 비정상 동작 상황에서, 폴트 신호가 로우 상태에서 하이 상태로 변경되면 D-플립플롭(50)의 출력단으로는 논리값 '1'에 상응하는 신호가 출력되며, 이는 NOT 게이트(52)를 거치면서 상태 반전되어 AND 게이트(54)로는 논리값 '0'에 해당하는 신호가 입력된다. 이에 따라 PWM 신호(전원 제어 신호)는 AND 게이트(54)에 의해 신호 출력이 차단되게 된다. 즉, 도 3의 전원 제어 신호 차단 회로는 폴트 신호 파형의 에지 변화(즉, 로우 상태에서 하이 상태로의 상태 변화)시에 PWM 신호를 차단하도록 구현되어 있다.According to the above description, when the fault signal changes from the low state to the high state in the abnormal operation state of the power supply switching element, a signal corresponding to the logical value '1' is output to the output terminal of the D flip- The state is inverted while passing through the NOT gate 52, and a signal corresponding to the logical value '0' is input to the AND gate 54. [ As a result, the PWM signal (power supply control signal) is blocked by the AND gate 54. That is, the power supply control signal cutoff circuit of FIG. 3 is implemented to block the PWM signal at the edge change of the fault signal waveform (that is, the state change from the low state to the high state).

위와 같은 폴트 에지 검출을 통한 전원 제어 신호 차단 회로는, 전원 스위칭 소자의 운전(동작) 중에 발생한 폴트 신호의 검출 및 이를 통한 전원 제어 신호 차단에는 매우 효과적이다. 그러나 다음과 같은 상황에서는 폴트 검출이 어려운 문제점이 있다. 전원 스위칭 소자가 고장난 후에 시스템이 리셋되거나 또는 전력 변환 장치가 정지했다가 재가동되는 경우 등이 그 예이다.The power supply control signal cutoff circuit through the detection of the above-mentioned fault edge is very effective for detecting the fault signal generated during the operation (operation) of the power supply switching device and for interrupting the power supply control signal through the detection. However, there is a problem that the fault detection is difficult in the following situations. For example, when the system is reset after a power supply switching device fails or when the power conversion device is stopped and then restarted.

예를 들어, 시스템 리셋이 이루어진 경우를 가정하면, 비동기 클리어 제어신호 입력단(도 3의 도면부호 CLRN 참조)에 리셋 신호가 입력된다. 이 경우 D-플립플롭(50)은 종전의 기억 상태값이 강제로 초기화(즉, 논리값 '0'으로 초기화)된다. 그러나 폴트 신호의 상태는 하이 상태를 그대로 유지하고 있는 것이므로, 이 경우 구동 회로로부터 폴트 신호가 다시 입력된다고 하더라도, 폴트 신호의 에지 검출 방식에 의해서는 D-플립플롭(50)의 출력 결과값이 논리값 '1'로 변경되지 않고 그대로 초기화된 상태인 논리값 '0'을 유지하게 되는 것이다. 결국, 고장 상황이 먼저 발생한 이후에 시스템 리셋이 이루어진 경우에는, 시스템이 재가동되더라도 폴트 신호의 상태 변화(에지 변화)는 발생하지 않아 회로 상의 인지가 불가능하므로, PWM 신호의 차단은 이루어지지 않게 되는 문제가 발생할 수 있다.For example, assuming that a system reset has been performed, a reset signal is input to the asynchronous clear control signal input terminal (see CLRN in FIG. 3). In this case, the D-flip-flop 50 forcibly initializes the previous memory state value (i.e., initializes to the logical value '0'). However, even if the fault signal is input again from the driving circuit in this case, the output result of the D-flip flop 50 is logic Quot; 0 ", which is a state that is not changed to the value '1' but has been initialized as it is. As a result, when the system reset is performed after the fault condition first occurs, the state of the fault signal (edge change) does not occur even when the system is restarted, so that it is impossible to recognize the circuit, May occur.

이러한 문제점의 해결을 위해, 본 발명의 실시예에서는, 상술한 폴트 에지 검출 방식과 함께 폴트 레벨 검출 방식을 병행함으로써, 위와 같은 시스템 리셋 등의 상황에서도 정확한 폴트 검출이 가능하도록 하고 있다. 이에 관해서는 이하 도 4 및 도 5를 통해서 구체적으로 설명하기로 한다.In order to solve such a problem, in the embodiment of the present invention, accurate fault detection is enabled even in the situation of the system reset or the like by performing the fault level detection method together with the fault edge detection method described above. This will be described in detail with reference to Figs. 4 and 5 below.

도 4는 본 발명의 실시예에 따른 전원 제어 신호 차단 회로 및 폴트 검출 회로를 설명하기 위한 회로도이다. 그리고 도 5는 본 발명의 실시예에 따른 전원 제어 신호 차단 회로에 의할 때, 폴트 레벨 검출을 통한 PWM 신호 차단을 예시한 파형도이다.4 is a circuit diagram for explaining a power supply control signal blocking circuit and a fault detection circuit according to an embodiment of the present invention. And FIG. 5 is a waveform diagram illustrating the interruption of the PWM signal through the fault level detection in the power supply control signal blocking circuit according to the embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 전원 제어 신호 차단 회로는, 폴트 에지 검출부(100), 폴트 레벨 검출부(200), 차단부(320, 340)를 포함한다.Referring to FIG. 4, the power supply control signal blocking circuit according to the embodiment of the present invention includes a fault edge detector 100, a fault level detector 200, and blocking units 320 and 340.

폴트 에지 검출부(100)는 폴트 신호의 상태 변경시의 에지 변화를 검출하기 위한 회로 부분으로서, 이는 앞서 설명한 도 3의 폴트 에지 검출 회로와 대동소이한 형태로 구현될 수 있다. 즉, 도 4의 D-플립플롭(이하, 폴트 레벨 검출부(200)에 포함된 D-플립플롭(220)과 구분 명명하기 위해, 제2 D-플립플롭(120)이라 함)은 도 3에서 설명한 D-플립플롭(50)과 동일한 구성 및 기능을 가질 수 있다.The faulty edge detection unit 100 is a circuit part for detecting an edge change at the time of a change in the status of a fault signal, which can be implemented in a form similar to the faulty edge detection circuit of FIG. 3 described above. That is, the D-flip-flop 120 of FIG. 4 (hereinafter referred to as the second D-flip-flop 120 to distinguish it from the D-flip-flop 220 included in the fault- And may have the same configuration and function as the D-flip-flop 50 described above.

이에 대해 간략히 설명하면, 제2 D-플립플롭(120)은 폴트 신호의 에지 변화(로우 상태에서 하이 상태로의 상태 변화)에 동기하여 논리값 '1'에 상응하는 신호(이하, 이를 제2 상태 신호라 명명함)를 출력한다. 즉, 본 발명의 실시예에 있어서, 시스템 운전 중에 발생한 전원 스위칭 소자의 비정상 동작에 대해서는 폴트 에지 검출부(100)에 의해서 정확한 센싱이 가능하게 된다.In brief, the second D flip-flop 120 outputs a signal corresponding to a logical value '1' (hereinafter referred to as a second D flip-flop) in synchronization with an edge change (a change in state from a low state to a high state) Quot; state signal "). That is, in the embodiment of the present invention, the abnormal operation of the power switching element generated during the operation of the system can be accurately sensed by the faulty edge detection unit 100.

폴트 레벨 검출부(200)는 폴트 신호의 신호 레벨을 검출하기 위한 회로 부분으로서, 제1 D-플립플롭(220), 논리 부정 회로(이하, 제1 NOT 게이트(240)라 함), 논리 곱 회로(이하, 제1 AND 게이트(260)라 함)에 의해 구현될 수 있다.The fault level detection unit 200 is a circuit part for detecting the signal level of the fault signal and includes a first D flip flop 220, a logical NOT circuit (hereinafter referred to as a first NOT gate 240) (Hereinafter, referred to as a first AND gate 260).

제1 D-플립플롭(220)의 데이터 입력단에는 폴트 신호가 입력된다. 따라서, 제1 D-플립플롭(220)은 동기 제어신호 입력단에 입력되는 신호의 상태 변화에 동기하여 상기 폴트 신호의 신호 레벨에 상응하는 신호(이하, 이를 제1 상태 신호라 함)를 출력하게 된다.A fault signal is input to the data input terminal of the first D-flip flop 220. Accordingly, the first D-flip-flop 220 outputs a signal corresponding to the signal level of the fault signal (hereinafter referred to as a first state signal) in synchronization with a change in the state of the signal input to the synchronous control signal input terminal do.

이때, 제1 D-플립플롭(220)의 동기 제어신호 입력단에는 제1 AND 게이트(260)로부터 출력된 신호가 입력된다. 그리고 제1 AND 게이트(260)의 입력단에는, 클럭 신호(도 4의 도면부호 CLK 참조)와, 제1 D-플립플롭(220)의 출력 결과인 제1 상태 신호를 제1 NOT 게이트(240)을 통해 상태 반전시킨 신호가 입력된다.At this time, the signal output from the first AND gate 260 is input to the input terminal of the synchronization control signal of the first D flip-flop 220. A first state signal, which is a result of the output of the first D-flip flop 220, is input to the first NOT gate 240 at the input of the first AND gate 260, A signal inverted by the state is input.

상술한 회로 구성에 따른 폴트 레벨 검출부(200)에 의하면, 시스템 리셋 등의 상황에서도 정확한 폴트 검출이 가능하다. 그 이유를 설명하면 다음과 같다. 시스템 리셋 상황에서, 도 4의 제1 D-플립플롭(220)은 종전에 기억 상태값과 무관하게 강제로 논리값 '0'으로 초기화된다. 이와 같은 초기화에 따라, 제1 AND 게이트(260)의 입력단에는 위 논리값 '0'이 제1 NOT 게이트(240)에 의해 반전된 논리값 '1'에 상응하는 신호가 입력된다. 따라서, 제1 AND 게이트(260)의 출력단에서는 클럭 신호가 그대로 출력되어 제1 D-플립플롭(220)의 동기 제어신호 입력단으로 입력된다. 그리고 제1 D-플립플롭(220)은 클럭 신호에 동기하여 데이터 입력단에 입력된 폴트 신호의 레벨에 상응하는 신호(즉, 논리값 '1'인 제1 상태 신호)를 출력한다. 이 과정을 통해서 일단 제1 D-플립플롭(220)의 출력 신호인 제1 상태 신호가 논리값 '1'에 상응하는 신호 레벨을 갖게 되면, 제1 AND 게이트(260)에는 논리값 '0'에 상응하는 신호가 입력되므로, 클럭 신호는 더 이상 제1 D-플립플롭(220)의 동기 제어신호 입력단으로 입력되지 않는다. 결국 그 이후에는 제1 D-플립플롭(220)은 위 논리값 '1'에 상응하는 제1 상태 신호를 계속 유지(holding)하게 된다.According to the fault level detection unit 200 according to the above-described circuit configuration, it is possible to accurately detect a fault even in a system reset situation or the like. The reason for this is as follows. In the system reset situation, the first D-flip-flop 220 of FIG. 4 is initially forced to a logical '0' regardless of the stored state value. In accordance with the initialization, a signal corresponding to the logical value '1' inverted by the first NOT gate 240 is input to the input terminal of the first AND gate 260. Therefore, the clock signal is directly output from the output terminal of the first AND gate 260 and input to the input terminal of the synchronization control signal of the first D flip-flop 220. The first D flip-flop 220 outputs a signal corresponding to the level of the fault signal input to the data input terminal in synchronization with the clock signal (i.e., the first state signal having the logical value '1'). In this process, once the first state signal, which is the output signal of the first D flip-flop 220, has a signal level corresponding to the logic value '1', the logic value '0' The clock signal is no longer input to the synchronous control signal input of the first D-flip flop 220. As a result, After that, the first D flip-flop 220 continues to hold the first status signal corresponding to the logic value '1'.

상술한 바와 같이, 본 발명의 실시예에 따른 폴트 레벨 검출부(200)에 의하면, 시스템 리셋이 있은 후, 그 리셋이 해제되는 순간, 클럭 신호가 제1 D-플립플롭(220)의 동기 제어신호 입력단으로 입력되도록 회로 구현되어 있다. 따라서 리셋의 해제와 동시에 클럭 신호에 동기하여 폴트 신호의 레벨에 상응하는 결과(즉, 본 예에서는 논리값 '1' 에 상응하는 상태 신호, 도 5의 A point 신호 파형 참조)가 출력될 수 있다. 따라서, 본 발명의 실시예에 따른 폴트 레벨 검출부(200)에 의하면, 종전의 도 3에서 설명한 폴트 에지 검출 회로(또는 도 4의 폴트 에지 검출부(100))만에 의할 때, 검출이 불가능하였던 시스템 리셋 후의 상황에서도 폴트 검출이 가능하게 된다.As described above, according to the fault level detector 200 according to the embodiment of the present invention, after the system reset, when the reset is released, the clock signal is synchronized with the synchronization control signal of the first D- And is input to the input terminal. Therefore, simultaneously with the release of the reset, a result corresponding to the level of the fault signal in synchronization with the clock signal (i.e., the state signal corresponding to the logical value '1' in this example, see the A point signal waveform in FIG. 5) . Therefore, according to the fault level detection unit 200 according to the embodiment of the present invention, when only the fault edge detection circuit (or the fault edge detection unit 100 of FIG. 4) described in the previous FIG. 3 is used, Faults can be detected even after a system reset.

본 발명의 실시예에 따른 전원 제어 신호 차단 회로는, 시스템 운전 중에 발생한 폴트에 대해서는 폴트 신호가 로우 상태에서 하이 상태로 변화하는 에지를 검출하는 폴트 에지 검출부(100)에 의해서, 또한 리셋 후 동작, 재가동 순간 등과 같은 시스템 초기 동작 상황에서는 초기 폴트 신호가 하이 상태인지 로우 상태인지의 신호 레벨을 검출하는 폴트 레벨 검출부(200)에 의해서 폴트 검출이 이루어짐으로써, 보다 신뢰성 높은 폴트 검출이 가능하게 된다.The power supply control signal cutoff circuit according to the embodiment of the present invention can prevent the fault occurring during the operation of the system by the fault edge detection unit 100 that detects the edge where the fault signal changes from the low state to the high state, The fault detection is performed by the fault level detection unit 200 that detects the signal level of whether the initial fault signal is in the high state or in the low state in the initial system operation state such as the restarting moment and the like.

차단부(320, 340)는 폴트 레벨 검출부(200)의 출력 결과(즉, 제1 상태 신호) 또는/및 폴트 에지 검출부(100)의 출력 결과(즉, 제2 상태 신호)에 근거하여, 구동 회로로 입력되는 전원 제어 신호(본 예에서는 PWM 신호)를 차단하는 기능을 수행하는 회로 부분이다.The blocking units 320 and 340 are driven based on the output result of the fault level detecting unit 200 (i.e., the first state signal) or / and the output result of the fault edge detecting unit 100 (i.e., (A PWM signal in this example) inputted to the circuit.

이를 위해, 상기 차단부는, 상기 제1 상태 신호와 상기 제2 상태 신호 중 적어도 하나가 전원 스위칭 소자의 비정상 동작을 지시하는 상태 신호에 해당하는 경우(즉, 본 예에서는 논리값 '1'에 상응하는 신호인 경우) 논리값 '0'에 상응하는 상태 신호를 출력하는 신호 전환부(320)를 포함할 수 있다. 도 4를 참조할 때, 신호 전환부(320)는 상기 제1 상태 신호와 상기 제2 상태 신호를 두 입력으로 하는 OR 게이트(322)와 그 후단에 연결된 제2 NOT 게이트(324)로 구현되고 있다. 물론 이와 동일 결과를 나타내는 다른 논리 회로(예를 들어, NOR 게이트 등) 또는 논리 회로의 조합도 가능할 것이다.To this end, in the case where at least one of the first state signal and the second state signal corresponds to a state signal indicating an abnormal operation of the power supply switching element (that is, in the present example, , And a signal switching unit 320 for outputting a status signal corresponding to a logical value '0' (in the case of a signal indicating a logical value '0'). 4, the signal switching unit 320 includes an OR gate 322 having two inputs of the first state signal and the second state signal, and a second NOT gate 324 connected to the subsequent stage of the OR gate 322 have. Of course, a combination of other logic circuits (for example, a NOR gate or the like) or logic circuits showing the same result may be possible.

그리고 상기 차단부는, 신호 전환부(320)의 출력 신호와 PWM 제어 신호(즉, 전원 제어 신호)를 두 입력으로 하는 제2 AND 게이트(340)를 포함한다. 이에 따라, 논리값 '1'에 상응하는 폴트 검출이 이루어진 경우, 신호 전환부(320)를 거치면서 논리값 '0'으로 반전된 입력에 의하여 PWM 신호는 제2 AND 게이트(340)에 의해 신호 출력이 차단되게 된다(도 5 참조).The blocking unit includes a second AND gate 340 having two inputs, an output signal of the signal switching unit 320 and a PWM control signal (i.e., a power control signal). Accordingly, when the fault detection corresponding to the logical value '1' is performed, the PWM signal is inverted by the second AND gate 340 by the input inverted to the logical value '0' through the signal switching unit 320 The output is cut off (see Fig. 5).

이상에서는, 폴트 에지 검출부(100) 및 폴트 레벨 검출부(200)를 구현함에 있어서, D-플립플롭을 이용하는 경우를 주로 설명하였지만, RS-플립플롭 등과 같이 동일 결과를 출력할 수 있는 다양한 순차 논리 회로(Sequential Logic Circuit)가 대체적으로 이용될 수도 있다. 또한 논리 부정 회로, 논리 곱 회로, 논리 합 회로 등도 동일 결과를 출력할 수 있는 다른 회로로 대체 될 수 있음은 자명하다. In the above description, the D-flip-flop is mainly used in the implementation of the fault-detection unit 100 and the fault-level detection unit 200. However, various sequential logic circuits, such as an RS-flip- (Sequential Logic Circuit) may be generally used. It is also obvious that a logic circuit, a logic product circuit, a logic sum circuit, and the like can be replaced with other circuits capable of outputting the same result.

또한 이상에서는 폴트 에지 검출 및 폴트 레벨 검출을 병행하여 전원 제어 신호를 차단하는 신호 차단 회로에 관해서 주로 설명하였다. 이러한 전원 제어 신호 차단 회로는 도 1의 제어 보드 파트에 구현될 수 있다. 또는 전원 스위칭 소자를 구동시키는 구동 회로와 단일 칩 화되어 구현될 수도 있을 것이다.In the above description, the signal interruption circuit for interrupting the power supply control signal in parallel with the fault edge detection and the fault level detection has been mainly described. This power supply control signal cutoff circuit can be implemented in the control board part of Fig. Or a driving circuit for driving the power supply switching element.

이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the following claims And changes may be made without departing from the spirit and scope of the invention.

100 : 폴트 에지 검출부
200 : 폴트 레벨 검출부
320, 340 : 차단부
220 : 제1 D-플립플롭
240 : 제1 NOT 게이트
260 : 제1 AND 게이트
322 : OR 게이트
324 : 제2 NOT 게이트100: Fault edge detector
200: Fault level detector
320, 340:
220: first D-flip flop
240: first NOT gate
260: first AND gate
322: OR gate
324: second NOT gate

Claims

A signal blocking circuit for blocking a power supply control signal input to a driving circuit of a power switching element,
A fault level detector for detecting a signal level of a fault signal input from the driving circuit, wherein the fault signal is transmitted from the driving circuit when the signal state is changed during an abnormal switching operation of the power switching element;
A fault edge detector for detecting an edge change at the time of the status change of the fault signal; And
And a blocking unit for blocking a power supply control signal input to the driving circuit when at least one of an output signal from the fault level detection unit and an output signal from the faulty edge detection unit indicates an abnormal operation of the power supply switch element,
Wherein the fault level detection unit receives the fault signal or the state inversion signal of the fault signal at a first data input terminal and outputs a signal corresponding to the signal level of the fault signal in synchronization with a change in the state of a signal input to the first synchronous control signal input terminal And a first sequential logic circuit for outputting a first status signal to the first logic circuit.

delete

The method according to claim 1,
Wherein the fault level detection unit calculates a clock signal and the first state signal and inputs the clock signal and the first state signal to the first synchronous control signal input terminal and the first sequential logic circuit outputs a state stored in the first sequential logic circuit And an asynchronous clear control signal input for initializing the value.

The method according to claim 1,
Wherein the faulty edge detecting unit receives the fault signal or the inverted state signal of the fault signal at a second synchronous control signal input terminal and outputs the inverted signal to the second data input terminal in synchronization with the state change of the signal input to the second synchronous control signal input terminal And a second sequential logic circuit for outputting a second status signal corresponding to a signal level of an input signal.

5. The method of claim 4,
The blocking unit may be configured to perform a signal switching operation for outputting a status signal corresponding to a logical value '0' when at least one of the first status signal and the second status signal corresponds to a status signal indicating an abnormal operation of the power switching element Wealth,
And an AND circuit for performing an AND operation using the power supply control signal and the status signal output from the signal switching section as input signals.

A drive circuit for providing a drive signal for driving the power supply switching element,
And a power supply control signal interrupting circuit according to any one of claims 1 to 5 for interrupting a power supply control signal to be inputted to the driving circuit when the power supply switching device malfunctions, Drive control device.