KR101458193B1 - 확산 방지층을 이용한 태양전지의 제조방법 - Google Patents

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Abstract

본 발명에서는 확산 방지층을 이용한 태양전지의 제조방법이 개시된다. 이러한 본 발명에 따른 확산 방지층을 이용한 태양전지 제조방법은, (a) 기판(100) 상에 하부전극(200)을 형성하는 단계; (b) 하부전극(200) 상에 하부 제1 비정질 반도체층(310)을 형성하는 단계; (c) 하부 제1 비정질 반도체층(310) 상에 제2 비정질 반도체층(320)을 형성하는 단계; (d) 제2 비정질 반도체층(320) 상에 제3 비정질 반도체층(330)을 형성하는 단계; (e) 제3 비정질 반도체층(330) 상에 제4 비정질 반도체층(340)을 형성하는 단계; (f) 제4 비정질 반도체층(340) 상에 제5 비정질 반도체층(350)을 형성하는 단계; (g) 제1 내지 제5 비정질 반도체층(310, 320, 330, 340, 350)을 열처리하여, 제1, 제3, 제5 비정질 반도체층(310, 330, 350)을 제1, 제2, 제3 다결정 반도체층(311, 331, 351)으로 각각 결정화함과 동시에, 제2, 제4 비정질 반도체층(320, 340)의 일부 또는 전체 영역이 제1, 제3 다결정 반도체층(311, 351)에 포함되며 결정화하는 단계; 및 (h) 제3 다결정 반도체층(351) 상에 상부전극(400)을 형성하는 단계를 제공하는 것을 특징으로 한다.
결정화, 확산, 방지층, 태양전지, 진성 반도체

Description

확산 방지층을 이용한 태양전지의 제조방법{METHOD FOR FABRICATING SOLAR CELL USING DIFFUSION BLOCKING LAYER}
본 발명은 확산 방지층을 이용한 태양전지의 제조방법에 관한 것으로, 보다 상세하게는 결정화 과정에서 진성(i형) 반도체층에 불순물이 확산되는 것을 방지하여 광전 변환 효율성을 향상시킬 수 있는 태양전지의 제조방법에 관한 것이다.
일반적으로 비정질 실리콘(a-Si)을 이용한 박막 타입의 태양전지는 비정질 실리콘 물질 자체의 특성으로 인해 캐리어(carrier)의 확산 거리(diffusion length)가 단결정 또는 다결정 실리콘에 비해 매우 낮아 p-n 접합 구조로 제조될 경우 빛에 의해 생성된 전자-정공 쌍(electron-hole pairs)의 수집 효율은 매우 저하된다.
이러한 문제점을 극복하기 위해, 불순물이 첨가되지 않은 진성(intrinsic) 반도체층을 광 흡수층으로 사용하여 높은 불순물 도핑 농도를 갖는 p형과 n형 사이에 형성하는 p-i-n 구조와, 이를 열처리하여 다결정 실리콘(p-si)으로 결정화하는 방법이 제안되었다. 이러한 다결정 p-i-n 구조에서 광 흡수층인 i층과 높은 도핑 농도를 갖는 p층과 n층의 접합면에는 공핍(depletion) 영역이 형성되어 내부에 전 계(electric field)가 발생하게 된다.
따라서, i층에서 입사광(수광)에 의해 생성된 전자-정공 쌍은 확산이 아닌 내부의 전계에 따라 전자(-)는 n형 반도체로, 정공(+)은 p형 반도체로 이동하는 표동(drift) 전류가 흐를 수 있다. 하지만, 이러한 p-i-n 구조에서는 결정화 시 n형과 p형 반도체의 불순물이 인접하는 광 흡수층(i형 반도체)으로 불필요하게 확산되어 광전 변환 효율성을 저하시키는 문제점이 있다.
도 1은 종래 기술에 의한 p-i-n 타입 태양전지의 결정화에 따른 도핑 농도를 나타내는 그래프이다.
도 1을 참조하면, 일례로, 보론(boron: 붕소)을 도핑하여 형성한 p형 반도체층과 인(phosphorous)을 도핑하여 형성한 n형 반도체층의 이상적인 도핑 농도는 그래프(10, 20)와 같이 i형 반도체층에서는 불순물의 도핑 농도가 0이 되어야 한다. 하지만, 열처리 과정을 수행하여 다결정 실리콘층으로 결정화된 p형과 n형의 실제 도핑 농도는 그래프(11, 21)와 같이 i형 반도체층으로 확산되어 저농도 도핑상태(p-, n-)를 형성함을 알 수 있다. 따라서, 광 흡수층인 i형 반도체층은 본래의 기능인 내부 전계가 감소되어 드리프트(drift) 전류의 생성을 감소시키고, 나아가서는 광전 변환 효율성의 저하를 초래할 수 있다.
본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로서, 결정화 공정시 불순물이 광 흡수층(진성 반도체층)에 확산되는 것을 방지하는데 목적이 있다.
또한, 본 발명은 태양전지의 광전 변환 효율성을 향상시키는데 다른 목적이 있다.
본 발명의 상기 목적은 (a) 기판 상에 하부전극을 형성하는 단계; (b) 상기 하부전극 상에 하부 제1 비정질 반도체층을 형성하는 단계; (c) 상기 하부 제1 비정질 반도체층 상에 제2 비정질 반도체층을 형성하는 단계; (d) 상기 제2 비정질 반도체층 상에 제3 비정질 반도체층을 형성하는 단계; (e) 상기 제3 비정질 반도체층 상에 제4 비정질 반도체층을 형성하는 단계; (f) 상기 제4 비정질 반도체층 상에 제5 비정질 반도체층을 형성하는 단계; (g) 상기 제1 내지 제5 비정질 반도체층을 열처리하여, 상기 제1, 제3, 제5 비정질 반도체층을 제1, 제2, 제3 다결정 반도체층으로 각각 결정화함과 동시에, 상기 제2, 제4 비정질 반도체층의 일부 또는 전체 영역이 상기 제1, 제3 다결정 반도체층에 포함되어 결정화하는 단계; 및 (h) 상기 제3 다결정 반도체층 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 태양전지의 제조방법에 의해 달성된다.
먼저, 상기 제2, 제4 비정질 반도체층은 각각 이웃하여 접하는 상기 제1, 제 5 비결정 반도체층과 상이한 도전형으로 형성되는 것을 특징으로 하는 태양전지의 제조방법이다.
상기 제2, 제4 비정질 반도체층은 각각 이웃하여 접하는 상기 제1, 제5 비정질 반도체층 보다 불순물의 도핑 정도가 낮은 것을 특징으로 하는 태양전지의 제조방법이다.
상기 제1 내지 제5 비정질 반도체층은 p+, n-, i, p-, n+ 형으로 형성되며, 상기 제1 내지 제3 다결정 반도체층은 p, i, n 형으로 결정화되는 것을 특징으로 하는 태양전지의 제조방법이다.
상기 제1 내지 제5 비정질 반도체층은 n+, p-, i, n-, p+ 형으로 형성되며, 상기 제1 내지 제3 다결정 반도체층은 n, i, p 형으로 결정화되는 것을 특징으로 하는 태양전지의 제조방법이다.
상기 제1 내지 제5 비정질 반도체층은 비정질 실리콘으로 형성되는 것을 특징으로 하는 태양전지의 제조방법이다.
마지막으로, 상기 제1 내지 제3 다결정 반도체층은 다결정 실리콘으로 결정화되는 것을 특징으로 하는 태양전지의 제조방법이다.
본 발명에 의하면, 태양전지의 광 흡수층에 불순물이 확산되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 태양전지의 광 흡수층에서 생성되는 드리프트 전류를 증가시킬 수 있다.
또한, 본 발명에 의하면, 태양전지의 광전 변환 효율성을 향상시킬 수 있다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
[본 발명의 바람직한 실시예]
이하의 본 발명의 일 실시예에 따른 상세한 설명에서는, 반도체층의 형성 물 질로 가장 일반적으로 사용되는 실리콘을 일례로 설명하지만, 본 발명이 이에 한정되는 것은 아니며, 반도체 특성을 가지는 공지된 물질들을 제한 없이 사용할 수 있다.
또한, 이하의 본 발명의 일 실시예에 따른 상세한 설명에서, i형은 불순물이 도핑되지 않은 진성(intrinsic)을 의미하며, p형 도핑시 불순물로서는 보론(B: 붕소)을 n형 도핑시 불순물로서는 인(P)을 사용하였으나, 본 발명이 이에 한정되는 것은 아니며 공지된 기술을 제한 없이 사용할 수 있다.
또한, 이하의 본 발명의 일 실시예에 따른 상세한 설명에서, +와 -의 의미는 도핑 농도의 상대적인 차이를 나타내며, +가 -보다 고농도의 도핑 농도를 가짐을 의미한다. 예를 들어, n+가 n-보다 하이 도핑되어 있음을 의미한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 의한 확산 방지층을 이용한 태양전지의 제조 공정을 나타내는 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따라, 기판(100)을 제공한다. 이러한 기판(100)의 재질은 태양전지가 빛을 수광하는 방향에 따라 투명 재질 또는 불투명 재질 모두 가능하며, 일 예로 유리, 플라스틱, 실리콘, 금속, SUS(Stainless Steel) 등을 포함할 수 있다.
기판(100)의 표면은 텍스쳐링(texturing) 처리되는 것이 바람직할 수 있다. 텍스쳐링이란 태양전지의 기판 표면에 입사되는 빛이 반사에 의해 광학적 손실이 발생되어 그 특성이 저하되는 현상을 방지하지 위한 것으로서 기판의 표면을 거칠게 만드는 것이다. 즉, 기판 표면에 요철 형상의 패턴을 형성하여 기판 표면이 거 칠어지면 한번 반사된 빛이 재반사 되어 입사될 수 있기 때문에 빛의 반사율을 감소시킬 수 있고, 광 포획량은 증가시킬 수 있어 태양전지의 광전 변환 효율성을 향상시킬 수 있게 된다.
또한, 기판(100) 상에는 반사 방지층(미도시)을 형성할 수 있는데, 반사 방지층은 기판(100)을 통하여 입사된 태양광이 실리콘층에 흡수되지 못하고 바로 외부로 반사됨으로써 태양전지의 효율이 저하되는 현상을 방지하는 역할을 할 수 있다.
반사 방지층의 재질은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)일 수 있으나 반드시 이에 한정되는 것은 아니다. 반사 방지층의 형성 방법으로는 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 및 플라즈마 화학기상 증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등을 포함할 수 있다.
이어서, 본 발명의 일 실시예에 따라, 기판(100) 상에는 전도성 재질의 하부전극(200)을 형성할 수 있다. 하부전극(200)의 재질은 접촉 저항이 낮으면서 고온 공정을 진행하더라도 전기적 특성이 저하되지 않는 몰리브덴(Mo), 텅스텐(W), 몰리텅스텐(MoW) 중 어느 하나이거나 이들의 합금인 것이 바람직하나, 본 발명이 반드시 이에 한정되는지 않으며 통상적인 전도성 소재인 구리, 알루미늄, 티타늄 등 및 이들의 합금을 포함할 수 있다.
하부전극(200)의 형성 방법으로는 열 증착법(Thermal Evaporation), 전자빔 증착법(E-beam Evaporation), 스퍼터링(sputtering)과 같은 물리기상 증착법(Physical Vapor Deposition; PVD) 및 LPCVD, PECVD, 금속유기 화학기상 증착법(Metal Organic Chemical Vapor Deposition; MOCVD)과 같은 화학기상 증착법(Chemical Vapor Deposition; CVD)을 포함할 수 있다. 이때, 기판(100)이 전도성 재질로 형성된다면 하부전극(200)을 생략하고 기판을 하부전극으로 사용할 수도 있다.
하부전극(200)의 표면에는 상술된 기판(100)의 표면과 마찬가지로 태양전지의 광전 변환 효율성을 향상시키기 위하여 요철 패턴을 형성하는 텍스쳐링 과정을 수행할 수도 있다.
한편, 하부전극(200) 상에는 투명 전도층인 반사층(미도시)을 추가로 형성할 수도 있다. 즉, 반사층은 하부전극(200)과 후에 형성될 제1 다결정 실리콘층(310) 사이에 위치할 수 있는데, 반사층은 하부전극(200)과 전기적으로 연결되면서도 기판(100)의 상측에서 입사되는 태양광을 반사시켜 광전 변환 효율성을 향상시킬 수 있다. 반사층은 ZnO에 Al이 소량 첨가된 AZO(ZnO:Al)인 것이 바람직하나, 반드시 이에 한정되지는 않으며 통상적인 투명 전도성 소재인 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), SnO에 F가 소량 도핑된 FSO(SnO:F) 등을 포함할 수 있다.
반사층의 형성 방법으로는 스퍼터링과 같은 물리기상 증착법 및 LPCVD, PECVD, MOCVD와 같은 화학기상 증착법 등을 포함할 수 있다.
다음으로, 도 2b를 참조하면, 본 발명의 일 실시예에 따라, 하부전극(200) 상에 5층의 비정질 실리콘층(310, 320, 330, 340, 350)을 순서대로 적층하여 형성할 수 있다.
보다 상세하게 설명하면, 하부전극(200) 상에는 제1 비정질 실리콘층(310)을 형성하고, 이어서 제1 비정질 실리콘층(310) 상에는 제2 비정질 실리콘층(320)을 형성하고, 이어서 제2 비정질 실리콘층(320) 상에는 제3 비정질 실리콘층(330)을 형성하고, 이어서 제3 비정질 실리콘층(330) 상에 제4 비정질 실리콘층(340)을 형성하고, 이어서 제4 비정질 실리콘층(340) 상에 제5 비정질 실리콘층(350)을 형성할 수 있다.
제1 내지 제5 비정질 실리콘층(310, 320, 330, 340, 350)의 형성 방법으로는 PECVD 또는 LPCVD와 같은 화학기상 증착법을 이용하여 형성할 수 있다.
이때, 제1, 제3, 제5 비정질 실리콘층(310, 330, 350)은 p형, i형, n형의 도전형으로 형성하여 p, i, n 다이오드의 구조를 형성할 수 있고, 제1, 제3, 제5 비정질 실리콘층(310, 330, 350) 사이에 각각 형성되는 제2, 제4 비정질 실리콘층(320, 340)은 이웃하는 제1, 제5 비정질 실리콘층(310, 350)의 도전형과 서로 상이한 도전형으로 형성될 수 있다. 즉, p형과 i형 사이에는 n형이 위치하고, n형과 i형 사이에는 p형이 위치된 구조일 수 있다.
바람직하게는, 제2, 제4 비정질 실리콘층(320, 340)은 이웃하는 제1, 제5 비정질 실리콘층(310, 350) 보다 도핑농도가 낮은 도전형일 수 있다. 일례로, p+, n-, i, p-, n+형의 도전형일 수 있으며, 그 역인 n+, p-, i, n-, p+형의 도전형일 수도 있는데, 이러한 저농도로 도핑된 제2, 제4 비정질 실리콘층(320, 340)은 고농 도로 도핑된 제1, 제5 비정질 실리콘층(310, 350)의 불순물이 제3 비정질 실리콘층(330)으로 확산되는 것을 방지하는 기능을 수행한다. 보다 상세한 설명은 도 3 및 도 4를 참조한 이하의 상세한 설명에 의해 이해될 것이다.
다음으로, 도 2c를 참조하면, 본 발명의 일 실시예에 따라, 제1 내지 제5 비정질 실리콘층(310, 320, 330, 340, 350)에 열처리를 수행하여 비정질 실리콘층을 다결정 실리콘층으로 결정화시킨다. 즉, 제1, 제3, 제5 비정질 실리콘층(310, 330, 350)이 열처리에 의해 각각 제1, 제2, 제3 다결정 실리콘층(311, 331, 351)으로 결정화되고, 이와 동시에 제2, 제4 비정질 실리콘층(320, 340)의 일부 또는 전체 영역이 열처리에 의해 제1, 제3 다결정 실리콘층(311, 351)에 포함되며 결정화될 수 있다.
비정질 실리콘층의 결정화 방법으로는 SPC(Solid Phase Crystallization), ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization), 및 MILC(Metal Induced Lateral Crystallization) 중 어느 하나의 방법을 사용할 수 있는데, 상기의 비정질 실리콘의 결정화 방법은 공지의 기술이므로 이에 대한 상세한 설명은 본 명세서에서는 생략하기로 한다.
결국, 결정화된 제1, 제2, 제3 다결정 실리콘층(311, 331, 351)은 빛이 수광되어 발생되는 광기전력으로 전력을 생산할 수 있는 p형, i형, n형의 다결정 실리콘층이 적층된 p, i, n 다이오드(300)의 구조이거나, 그 역인 n, i, p 다이오드의 구조가 될 수 있어 태양전지의 기능을 수행할 수 있다.
다음으로, 도 2d를 참조하면, 본 발명의 일 실시예에 따라, 제3 다결정 실리콘층(351) 상에는 투명 전도성 재질의 상부전극(400)을 형성할 수 있다. 상부전극(400)의 재질은 ITO, ZnO, IZO, AZO(ZnO:Al), FSO(SnO:F) 중 어느 하나인 것이 바람직하나 반드시 이에 한정되는 것은 아니다.
상부전극(400)의 형성 방법으로는 스퍼터링과 같은 물리기상 증착법 및 LPCVD, PECVD, MOCVD와 같은 화학기상 증착법 등을 포함할 수 있다.
한편, 상부전극(400)을 불투명한 금속으로 형성할 수도 있는데, 이는 배면 수광 타입의 경우에 적용될 수 있는 공지된 기술이므로 본 명세서에서는 생략하기로 한다.
결정화에 따른 도핑 농도
도 3은 본 발명의 일 실시예에 따른 p-i-n 타입 태양전지의 결정화 전의 도핑 농도를 나타내는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 p-i-n 타입 태양전지의 결정화 후의 도핑 농도를 나타내는 그래프이다.
먼저, 도 3을 참조하면, 이상적인 i형 비정질 실리콘층(330)의 도핑 농도는 그래프(30, 40)와 같이 0이 되어야 한다. 즉, 이상적인 경우라면 i형 비정질 실리콘층(330)의 도핑 농도는 결정화 열처리 과정 중에 보론(boron: 붕소)을 고농도로 도핑하여 형성한 p+형 비정질 실리콘층(310)과 인(phosphorous)을 고농도로 도핑하여 형성한 n+형 비정질 실리콘층(350)의 도핑 농도에 영향을 받지 말아야 한다.
하지만, 결정화 과정이 시작되면 실제 측정되는 p형(붕소)과 n형(인)의 도핑 농도는 그래프(31, 41)와 같이 i형 비정질 실리콘층(330)에서도 확산되어 저농도 도핑 상태(n-, p-)를 형성함을 알 수 있다. 따라서, i형 비정질 실리콘층(330)에는 불필요한 불순물(붕소와 인)이 확산되어 진성 영역이 감소되게 된다.
다음으로, 도 4를 참조하면, 도 3의 도핑 농도의 상태에서 열처리가 수행되어 비정질 실리콘층이 결정화되는 과정이 진행된다. 이때, 저농도 도핑의 n-, p-형 비정질 실리콘층(320, 340)은 이웃하는 고농도 도핑의 p+, n+형 비정질 실리콘층(310. 350)에서 확산된 불순물과 결합되는 과정을 통해 p, n형 다결정 실리콘층(311, 351)으로 변화될 수 있다.
보다 자세하게 설명하면, 일례로 p+와 i형 비정질 실리콘층(310, 330) 사이에 위치하는 n-형 비정질 실리콘층(320)은 열처리에 의해 확산된 p+ 비정질 실리콘층(310)의 불순물(붕소)에 의해 p형 다결정 반도체층(311)으로 변화되면서 결정화될 수 있다. 따라서, p+형 비정질 실리콘층(310)의 불순물(붕소)이 광 흡수층인 i형 비정질 실리콘층(330)으로 확산되어 결정화되는 것을 방지하여, 광전 변환 효율성이 저하되는 것을 감소시킬 수 있다.
이와 동일하게, n+와 i형 비정질 실리콘층(350, 330) 사이에 위치하는 p-형 비정질 실리콘층(340)은 열처리에 의해 확산된 n+ 비정질 실리콘층(350)의 불순물(인)에 의해 n형 다결정 반도체층(351)으로 변화되면서 결정화될 수 있다. 따라서, n+형 비정질 실리콘층(350)의 불순물(인)이 광 흡수층인 i형 비정질 실리콘층(330)으로 확산되어 결정화되는 것을 방지하여, 광전 변환 효율성이 저하되는 것을 더 감소시킬 수 있다.
이상의 상세한 설명에서 본 발명은 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
도 1은 종래 기술에 의한 p-i-n 타입 태양전지의 결정화에 따른 도핑 농도를 나타내는 그래프이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 의한 확산 방지층을 이용한 태양전지의 제조공정을 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 p-i-n 타입 태양전지의 결정화 초기상태의 도핑 농도를 나타내는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 p-i-n 타입 태양전지의 결정화 후의 도핑 농도를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판
200: 하부전극
310: 제1 비정질 실리콘층
320: 제2 비정질 실리콘층
330: 제3 비정질 실리콘층
340: 제4 비정질 실리콘층
350: 제5 비정질 실리콘층
311: 제1 다결정 실리콘층
331: 제2 다결정 실리콘층
351: 제3 다결정 실리콘층
400: 상부전극

Claims (7)

  1. (a) 기판 상에 하부전극을 형성하는 단계;
    (b) 상기 하부전극 상에 하부 제1 비정질 반도체층을 형성하는 단계;
    (c) 상기 하부 제1 비정질 반도체층 상에 제2 비정질 반도체층을 형성하는 단계;
    (d) 상기 제2 비정질 반도체층 상에 제3 비정질 반도체층을 형성하는 단계;
    (e) 상기 제3 비정질 반도체층 상에 제4 비정질 반도체층을 형성하는 단계;
    (f) 상기 제4 비정질 반도체층 상에 제5 비정질 반도체층을 형성하는 단계;
    (g) 상기 제1 내지 제5 비정질 반도체층을 열처리하여, 상기 제1, 제3, 제5 비정질 반도체층을 제1, 제2, 제3 다결정 반도체층으로 각각 결정화함과 동시에, 상기 제2, 제4 비정질 반도체층의 일부 또는 전체 영역이 상기 제1, 제3 다결정 반도체층에 포함되어 결정화하는 단계; 및
    (h) 상기 제3 다결정 반도체층 상에 상부전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  2. 제1항에 있어서,
    상기 제2, 제4 비정질 반도체층은 각각 이웃하여 접하는 상기 제1, 제5 비결정 반도체층과 상이한 도전형으로 형성되는 것을 특징으로 하는 태양전지의 제조방법.
  3. 제2항에 있어서,
    상기 제2, 제4 비정질 반도체층은 각각 이웃하여 접하는 상기 제1, 제5 비정질 반도체층 보다 불순물의 도핑 정도가 낮은 것을 특징으로 하는 태양전지의 제조방법.
  4. 제1항에 있어서,
    상기 제1 내지 제5 비정질 반도체층은 p+, n-, i, p-, n+ 형으로 형성되며, 상기 제1 내지 제3 다결정 반도체층은 p, i, n 형으로 결정화되는 것을 특징으로 하는 태양전지의 제조방법.
  5. 제1항에 있어서,
    상기 제1 내지 제5 비정질 반도체층은 n+, p-, i, n-, p+ 형으로 형성되며, 상기 제1 내지 제3 다결정 반도체층은 n, i, p 형으로 결정화되는 것을 특징으로 하는 태양전지의 제조방법.
  6. 제1항에 있어서,
    상기 제1 내지 제5 비정질 반도체층은 비정질 실리콘으로 형성되는 것을 특징으로 하는 태양전지의 제조방법.
  7. 제1항에 있어서,
    상기 제1 내지 제3 다결정 반도체층은 다결정 실리콘으로 결정화되는 것을 특징으로 하는 태양전지의 제조방법.
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US20050012095A1 (en) 2003-06-26 2005-01-20 Kyocera Corporation Semiconductor/electrode contact structure and semiconductor device using the same

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