KR101457427B1 - 태양전지 및 그 제조방법 - Google Patents

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Abstract

태양전지 및 그 제조방법이 제공된다. 본 발명의 방법은 레이저를 사용하여 적어도 하나의 유전체층의 일 영역을 절삭하는 것에 의해서, 반도체 웨이퍼 상에 형성된 적어도 하나의 유전체층을 통하여 바이어를 형성함으로써, 상기 반도체 웨이퍼의 표면 중 적어도 일부가 상기 바이어에 의해서 노출되도록 하는 단계를 포함한다. 본 발명의 방법은 또한 상기 바이어에 자가-도핑 금속 페이스트를 도포하는단계를 더 포함할 수도 있다. 본 발명의 방법은 추가적으로 상기 반도체 웨이퍼 및 자가-도핑 금속 페이스트를, 적어도 일부의 도펀트가 상기 자가-도핑 금속 페이스트로부터 상기 바이어에 의해서 노출된 상기 반도체 웨이퍼의 상기 표면 중 일부 내로 이동할 수 있을 정도의 충분한 온도까지 가열함으로써, 선택적 에미터 영역 및 상기 선택적 에미터 영역을 덮으며 이에 자가-정렬되는 접촉부를 형성하는 단계를 포함할 수도 있다.

Description

태양전지 및 그 제조방법 {Solar cells and methods of fabrication thereof}
본 발명의 구현예들은 일반적으로 태양전지에 관한 것이다. 더욱 구체적으로는, 본 발명의 구현예들은 태양전지 및 그 제조과정 중에 레이저를 사용하는 태양전지의 제조방법에 관한 것이다.
여러 해 동안, 전기를 생산하기 위해서 태양으로부터의 에너지를 활용하기 위한 노력이 있어왔다. 화창한 날의 경우, 태양은 지구 표면 거의 모든 곳에서 대략 1 제곱 미터 당 1000 와트의 에너지를 제공한다. 예를 들어 적당한 태양 반도체 장치를 사용하여 이러한 에너지를 수집하기 위한 역사적 노력이 있어왔다. 수집된 에너지는, 적절한 전압을 생성함으로써 전력을 생산하고, 전자들의 흐름으로 표시되는 암페어 수치 (amperage)를 최대화하는데 사용된다. 그러나, 오늘날까지도, 많은 광전지 또는 태양전지들은 통상적으로 낮은 전반적 효율성을 갖는다.
태양전지 산업의 성공은 태양전지 제조 및 사용에 있어서의 이러한 낮은 효율성으로 인해서 제약을 받아왔다. 예를 들어, 현재 태양전지 및 응용 분야에 사용하기 위한 반도체 재료들을 제조하는 데에는 상대적으로 고비용이 소요된다. 태양전지를 생산하기 위한 전통적 접근법의 일 예로서, 낮은 품질의 실리콘 웨이퍼들을 저품질 태양전지를 처리하는 공지의 방법에 의해서 태양전지로 변환하는 방법이 있으며, 이는 웨이퍼들을 에칭하고 후속 처리함으로써 그들이 태양전지로 기능할 수 있게 하는 단계를 포함한다. 다른 방법으로는, 적당한 기재 상에 결정질 및/또는 비정질 실리콘으로 이루어진 상대적으로 얇은 박막층들을 생성하고 후처리하는 단계를 포함하는 방법으로서, 궁극적으로는 태양전지/태양전지 패널을 제조하는 방법이다. 그러나, 전술한 방법들에서 사용되는 복잡한 공정들은 상대적으로 비효율적인 것들이었으며, 따라서 이상적인 태양전지 산업을 이룩하는데 걸림돌이 되어 왔다.
따라서, 태양전지 산업계에 있어서, 전술한 단점들 및/또는 부적합성들을 해소할 수 있는 태양전지 및 그 제조방법에 대한 미해결된 필요성이 존재하고 있는 실정이다.
본 발명은 태양전지 및 그 제조방법을 제공한다. 이러한 관점에서, 본 발명의 구현예들은 태양전지를 제조하는데 소요되는 시간 및 비용을 절감할 수 있는 태양전지의 제조방법에 대한 몇몇 장점들을 제공한다. 본 발명의 일부 구현예들은 레이저 절삭법 (laser ablation)을 사용하여 반도체 웨이퍼의 전면을 덮고 있는 유전체층을 통하여 바이어들 (vias)을 형성함으로써 상기 반도체 웨이퍼의 표면 중 적어도 일부를 노출시키는 태양전지의 제조방법을 제공한다. 본 발명의 제조방법에 대한 일부 구현예들에 따르면, 상기 바이어들 및 상기 반도체 웨이퍼에 자가-도핑 금속 페이스트 (self-doping metal paste)를 가하고, 가해진 자가-도핑 금속 페이스트를 가열한다. 가열의 결과로, 상기 반도체 웨이퍼의 전면 상에 선택적인 에미터 영역 (emitter region)이 형성되고, 기저의 선택적 에미터 영역에 자가-정렬된 대응 접촉부가 하나의 단계에 의해서 형성된다. 일부 구현예들에서, 상기 자가-도핑 금속 페이스트는 무프릿 (fritless) 금속 페이스트를 포함하는데, 이는 전면 유전체층 영역의 절삭이 자가-도핑 금속 페이스트와 반도체 웨이퍼의 노출 부위 사이의 직접 접촉을 용이하게 하기 때문이며, 따라서 유전체층을 제거하기 위한 유리 프릿을 사용할 필요가 없으며, 유리 프릿에 의한 도펀트의 소모 현상을 방지한다.
제1 구현예에서, 기판을 제공하는 단계를 포함하는 태양전지의 제조방법이 제공된다. 본 구현예에서 제공된 기판은 반도체 웨이퍼를 포함하고, 상기 반도체 웨이퍼는 전면 및 후면을 구비하고, 상기 반도체 웨이퍼의 전면 상에 형성된 적어도 하나의 유전체층을 구비한다. 본 구현예의 반도체 웨이퍼는 먼저 제1형 전하 캐리어로 도핑되고, 반도체 웨이퍼의 전면을 제2형 전하 캐리어로 도핑함으로써 형성된 P-N 접합을 포함하며, 상기 제2형 전하 캐리어는 상기 제1형 전하 캐리어에 반대된 것이다. 본 구현예의 방법은 또한 레이저를 사용하여 상기 적어도 하나의 유전체층의 일 영역을 절삭하는 것에 의해서 상기 적어도 하나의 유전체층을 통하여 바이어를 형성함으로써, 상기 반도체 웨이퍼의 전면 중 일부가 상기 바이어에 의해서 노출되는 단계를 포함한다. 본 구현예의 방법은 추가적으로 상기 기판의 일부에 자가-도핑 금속 페이스트를 도포함으로써, 상기 도포된 자가-도핑 금속 페이스트가 상기 바이어에 도포되는 단계를 포함한다. 본 구현예에 따른 자가-도핑 금속 페이스트는 상기 제2형 전하 캐리어를 포함하는 도펀트를 포함한다. 본 구현예에 따른 방법은 또한 상기 기판 및 자가-도핑 금속 페이스트를, 적어도 일부의 도펀트를 상기 자가-도핑 금속 페이스트로부터 상기 바이어에 의해서 노출된 상기 반도체 웨이퍼의 전면 중 일부 내로 이동시킬 수 있을 정도로 충분한 온도로 가열함으로써, 선택적 에미터 영역을 형성하고 상기 선택적 에미터 영역을 덮으며 이와 자가-정렬되는 접촉부를 형성하는 단계를 포함한다.
다른 예시적인 구현예에서, 태양전지가 제공된다. 본 구현예의 태양전지는 기판을 제공하는 단계를 포함하는 공정을 통해서 적어도 부분적으로 형성된다. 본 구현예에서 제공된 기판은 반도체 웨이퍼를 포함하고, 상기 반도체 웨이퍼는 전면 및 후면을 구비하고, 상기 반도체 웨이퍼의 전면 상에 형성된 적어도 하나의 유전체층을 구비한다. 본 구현예의 반도체 웨이퍼는 먼저 제1형 전하 캐리어로 도핑되고, 반도체 웨이퍼의 전면을 제2형 전하 캐리어로 도핑함으로써 형성된 P-N 접합을 포함하며, 상기 제2형 전하 캐리어는 상기 제1형 전하 캐리어에 반대된 것이다. 본 구현예의 방법은 또한 레이저를 사용하여 상기 적어도 하나의 유전체층의 일 영역을 절삭하는 것에 의해서 상기 적어도 하나의 유전체층을 통하여 바이어를 형성함으로써, 상기 반도체 웨이퍼의 전면 중 일부가 상기 바이어에 의해서 노출되는 단계를 포함한다. 본 구현예의 방법은 추가적으로 상기 기판의 일부에 자가-도핑 금속 페이스트를 도포함으로써, 상기 도포된 자가-도핑 금속 페이스트가 상기 바이어에 도포되는 단계를 포함한다. 본 구현예에 따른 자가-도핑 금속 페이스트는 상기 제2형 전하 캐리어를 포함하는 도펀트를 포함한다. 본 구현예에 따른 방법은 또한 상기 기판 및 자가-도핑 금속 페이스트를, 적어도 일부의 도펀트를 상기 자가-도핑 금속 페이스트로부터 상기 바이어에 의해서 노출된 상기 반도체 웨이퍼의 전면 중 일부 내로 이동시킬 수 있을 정도로 충분한 온도로 가열함으로써, 선택적 에미터 영역을 형성하고 상기 선택적 에미터 영역을 덮으며 이와 자가-정렬되는 접촉부를 형성하는 단계를 포함한다.
또 다른 예시적인 구현예에서, 태양전지가 제공된다. 본 구현예의 태양전지는 전면 및 후면을 구비한 반도체 웨이퍼를 포함한다. 본 구현예의 반도체 웨이퍼는 먼저 제1형 전하 캐리어로 도핑되고, 반도체 웨이퍼의 전면을 제2형 전하 캐리어로 도핑함으로써 형성된 P-N 접합을 포함한다. 상기 제2형 전하 캐리어는 상기 제1형 전하 캐리어에 반대된 것이다. 본 구현예의 태양전지는 또한 반도체 웨이퍼의 상기 전면을 덮는 유전체층을 포함한다. 본 구현예의 태양전지는 추가적으로 상기 유전체층을 통과하는 복수 개의 불연속적인 바이어들을 포함한다. 본 구현예의 태양전지는 또한 상기 복수 개의 불연속적인 바이어들을 실질적으로 덮는 금속 접촉 격자 (metal contact grid)를 포함한다. 본 구현예에 따른 반도체 웨이퍼의 전면은 복수 개의 불연속적인 선택적 에미터 영역을 포함한다. 본 구현예에서 각각의 선택적인 에미터 영역은 실질적으로 바이어 밑에 놓이며, 반도체 웨이퍼 전면의 인접한 영역들보다 상기 제2형 전하 캐리어의 도핑 농도가 더 높다. 본 구현예의 금속 접촉 격자는 상기 선택적 에미터 영역들에서 상기 복수 개의 불연속적인 바이어들을 통해서 상기 P-N 접합과 전기적으로 접촉한다.
전술한 본 발명의 구현예들은 단순히 본 발명의 일부 예시적인 구현예들을 요약설명함으로써 본 발명의 일부 태양들에 대한 기본적 이해를 제공하기 위한 것들이다. 따라서, 전술한 예시적인 구현예들은 단순히 예시적인 것이며, 어떠한 방식으로도 본 발명의 범위 또는 정신을 한정하는 것으로 해석되어서는 아니 될 것이다. 본 발명의 범위는 다양한 잠재적인 구현예들을 포함하며, 그들 중 일부는 전술한 요약설명에 더해서 하기에 더욱 설명될 것이다.
본 발명에 따르면, 태양전지를 제조하는데 소요되는 시간 및 비용을 절감할 수 있는 태양전지의 제조방법 및 그로부터 제조된 태양전지를 제공할 수 있다.
이하, 본 발명을 하기 첨부도면을 참조하여 설명하기로 하되, 하기 첨부도면들은 반드시 실물 크기를 나타내도록 도시된 것은 아니며:
도 1은 본 발명에 따른 구현예들을 사용하여 제작될 수 있는 태양전지에 대한 단면도를 도시한 것이고;
도 2는 본 발명의 예시적인 구현예에 따른 예시적인 태양전지 제조방법에 대한 흐름도를 도시한 것이고;
도 3은 본 발명의 예시적인 구현예에 따라서 형성된 바이어에 대한 깊이 프로파일을 도시한 것이고;
도 4a-d는 일련의 레이저 플루엔스 레벨 (laser fluence level)을 사용하여 실리콘 질화물 유전체를 절삭함으로써 형성된 일련의 바이어들을 도시한 것이고;
도 5는 본 발명의 예시적인 구현예에 따른 실리콘 질화물 유전체층을 통하여 형성된 실질적으로 원형인 바이어를 도시한 것이고;
도 6은 본 발명의 예시적인 구현예에 따른 실리콘 질화물 유전체층을 통하여 형성된 실질적으로 선형인 바이어를 도시한 것이고;
도 7은 본 발명의 예시적인 구현예에 따라서, 전면 접촉부들을 소성하고 상기 전면 접촉부들과 자가-정렬된 선택적인 에미터 영역을 형성하기 위한 열적 프로파일을 도시한 것이고;
도 8은 본 발명의 예시적인 구현예에 따라서, 전면 접촉부들을 소성하고 상기 전면 접촉부들과 자가-정렬된 선택적인 에미터 영역을 형성하기 위한 열적 프로파일을 도시한 것이고;
도 9a-e는 본 발명의 예시적인 구현예에 따른 제조방법의 다양한 단계에서 관찰된 반도체 웨이퍼에 대한 일련의 단면도들을 도시한 것이고;
도 10a는 본 발명의 예시적인 구현예에 따라서 제작된 태양전지에 대한 단면도를 도시한 것이고;
도 10b는 본 발명의 예시적인 구현예에에 따라서 제작된 태양전지에 대한 탑-다운 (top-down) 도면을 도시한 것이다.
이하, 첨부도면을 참조하여 본 발명을 더욱 상세하게 설명하기로 하되, 하기 설명은 본 발명의 전부가 아닌 일부 구현예들에만 국한된 것이다. 실제로, 본 발명은 많은 다른 형태들로도 구현될 수 있으며, 하기에 서술된 구현예들로만 제한되는 것으로 해석되어서는 아니될 것이고; 오히려, 하기 구현예들은 본 명세서가 관련 법적요건을 충족시킬 수 있도록 하기 위해서 제공된 것이다. 본 명세서 전반에 걸쳐서 유사한 참조번호들은 유사한 요소들을 의미하는 것이다.
태양전지는 광 에너지를 전기적 에너지로 변환시키는 장치이다. 또한, 이러한 장치들은 종종 광전지 (photovoltaic, PV) 셀이라고도 불리운다. 태양전지는 다양한 반도체로부터 제작된다. 통상적인 반도체 재료의 일예로는 결정성 실리콘이 있다.
태양전지는 3가지 주된 구성요소들을 포함한다: (1) 기판; (2) 반도체 접합; 및 (3) 도전성 접촉부. 실리콘과 같은 반도체는 전하 캐리어로 도핑될 수 있으며, 이는 n-타입 또는 p-타입일 수 있다. n-타입 실리콘 및 p-타입 실리콘이 서로에 대해서 접촉하며 생성되는 경우에는, 그들이 접하는 태양전지의 영역은 반도체 접합, 또는 "P-N 접합"이라 불리운다. 반도체는 광을 흡수한다. 광으로부터의 에너지는 실리콘층 중 원자의 원자가 전자로 전달될 수 있으며, 이는 원자가 전자가 그 속박 상태를 이탈하여 정공을 남기게끔 한다. 이와 같이 광생성된 전자들 및 정공들은 p-n 접합과 연계된 전기장에 의해서 분리된다. 도전성 접촉부는 전류가 태양전지로부터 외부 회로로 흐르는 것을 가능하게 한다.
도 1은 태양전지의 일 구현예에 따른 기본적 구성요소들을 도시한 것이다. 도 1의 태양전지는, 예를 들어, 실리콘 웨이퍼와 같은 반도체 웨이퍼 상에 제작될 수 있다. 태양전지 (5)는 p-형 실리콘 베이스 (10), n-형 실리콘 에미터 (20), 바닥 도전성 접촉부 (40), 및 상부 도전성 접촉부 (50)를 포함한다. p-형 실리콘 베이스 (10) 및 n-형 실리콘 에미터 (20)는 서로 접촉하여 접합을 형성한다. n-형 실리콘 (20)은 상부 도전성 접촉부 (50)와 연결되어 있다. p-형 실리콘 (10)은 바닥 도전성 접촉부 (40)와 연결되어 있다. 상부 도전성 접촉부 (50) 및 바닥 도전성 접촉부 (40)는 각각에 전기를 공급하기 위해서 로드 (75)에 연결되어 있다.
은을 포함하는 상부 도전성 접촉부 (50) ("전방 접촉부")는 태양전지 (5) 내부로 전류가 흐르는 것을 가능하게 한다. 그러나, 상부 도전성 접촉부 (50)는 전지 (5) 전체 면을 커버하지 않는데, 이는 요구되는 두께의 은이 광을 투과하지 않기 때문이다. 따라서, 상부 도전성 접촉부 (50)는 광이 태양전지 (5) 내부로 들어오는 것을 가능케 하기 위해서, 격자 패턴을 갖는다. 전자는, 바닥 도전성 접촉부 (40)를 통과하여 정공과 합쳐지기 전에, 상부 도전성 접촉부 (50)로부터, 로드 (75)를 통과하여 흐르게 된다.
바닥 도전성 접촉부 (40) ("후방 접촉부 (rear contact)" 또는 "백 접촉부 (back contact)")는 일반적으로 알루미늄-실리콘 공융 (eutectic)을 포함한다. 이러한 도전성 접촉부 (40)는 통상적으로 도전성을 최대화하기 위해서 p-형 실리콘 (10)의 전체 바닥면을 커버한다. 알루미늄은 알루미늄-실리콘 공융 온도인 577℃ 이상의 온도에서 실리콘과 합금화된다. 이러한 온도는, 예를 들어, 약 750℃일 수 있다. 이러한 합금화 반응은 베이스의 바닥에 과량으로 도핑된 p-형 영역을 생성하며, 그곳에서 강한 전기장을 생성한다. 이러한 전기장은 광-생성된 전자들이 백 접촉부에서 정공들과 재결합하는 것을 막음으로써 그들이 p-n 접합에서 더욱 효과적으로 수집될 수 있도록 한다.
도 1에 도시된 태양전지는 본 발명에 의해서 우수한 성능을 발휘할 수 있다. 이러한 관점에서, 본 발명의 구현예들은 태양전지의 제조를 위한 더욱 개선된 방법을 제공한다. 도 2에는 본 발명의 예시적인 구현예에 따라서 태양전지를 제조하기 위한 예시적인 방법에 대한 흐름도를 도시하였다. 공정 (200)은 반도체 웨이퍼에 P-N 접합을 형성하는 단계를 포함한다. 제한적이 아닌, 예시적 목적으로서, 실리콘 웨이퍼를 예로 들 것이다. 그러나, 본 발명의 범위 내에서, 예를 들어, 게르마늄, 실리콘-게르마늄 등과 같은 다른 반도체 웨이퍼 물질들이 실리콘 대용으로 사용될 수 있다. 실리콘 웨이퍼는 결정성 웨이퍼를 포함할 수 있으며, 예를 들어 쵸랄스키 공정 (Czochralski process)을 사용하여 형성될 수 있다.
제조 도중에, 실리콘 웨이퍼는 제1형 전하 캐리어 (예를 들어, P-형 또는 N-형 전하 캐리어)를 갖는 도펀트로 먼저 도핑될 수도 있다. P-형 실리콘 웨이퍼를 형성하기 위해서, 실리콘 웨이퍼는, 예를 들어 알루미늄, 갈륨, 보론, 인듐 등과 같은 P-형 도펀트로 형성 및/또는 도핑될 수도 있다. 유사하게, N-형 실리콘 웨이퍼를 형성하기 위해서, 실리콘 웨이퍼는, 예를 들어 비소, 안티모니, 인 등과 같은 N-형 도펀트로 형성 및/또는 도핑될 수도 있다. 제한적이 아닌, 예시적 목적으로서, 도 2에 도시된 방법은 P-형 실리콘 웨이퍼에 대해서 서술될 것이다. 그러나, 도 2에 도시된 공정은 N-형 실리콘 웨이퍼에도 적용될 수 있다는 점은 명백하다.
실리콘 웨이퍼의 전면을 N-형 도펀트로 도핑함으로써 공정 (200)에서 P-N 접합이 생성될 수 있다. 실리콘 웨이퍼가 N-형 실리콘 웨이퍼를 포함하는 구현예에서는, P-형 도펀트 (예를 들어, 먼저 실리콘 웨이퍼를 도핑한 제1형 전하 캐리어와 반대의 제2형 전하 캐리어를 갖는 도펀트)로 실리콘 웨이퍼의 전면을 도핑함으로써 P-N 접합이 생성될 수 있다. 실리콘 웨이퍼의 전면은 이온 전착 (ion implantation), 열 확산 (thermal diffusion), 에피텍셜 성장 (epitaxial growth) 및/또는 반도체 웨이퍼를 도핑하는 다른 기술들을 통해서 도핑될 수 있다.
하나 이상의 유전체층이 공정 (210)에서 적어도 실리콘 웨이퍼의 전면 상에 형성될 수 있다. 하나 이상의 유전체층은, 예를 들어, 실리콘 질화물층, 실리콘 이산화물층, 알루미늄 산화물층, 티타늄 산화물층, 실리콘 탄화물층, 수소화 비정질 실리콘층, 합금 수소화 비정질 실리콘층 (예를 들어, 게르마늄, 탄소 등과의 합금), 실리콘 옥시나이트라이드층, 그들의 조합층 등을 포함할 수 있다. 예를 들어, P-N 접합이 이온 전착에 의해서 형성되는 구현예에서는, 상기 하나 이상의 유전체층이 실리콘 웨이퍼의 전면 상에 배치된 실리콘 이산화물을 포함하는 제1층과, 상기 제1층의 상부에 배치된 실리콘 질화물층을 포함하는 제2층 (이는 또한 내반사 코팅 (anti-reflective coating)으로도 기능함)을 포함할 수 있다. P-N 접합이 열 확산에 의해서 형성되는 다른 구현예에서는, 하나 이상의 유전체층이 단지 실리콘 질화물층만을 포함할 수도 있다. 상기 하나 이상의 유전체층은 유전체층을 형성하기 적합한 임의의 방법을 사용하여 형성될 수 있다. 예를 들어, 유전체층이 스핀-온 공정을 통해서 형성될 수 있으며, 이러한 공정 도중에 액상의 유전체가 웨이퍼 상에 적층되고, 이어서 웨이퍼를 스핀시킴으로써 상기 액상 유전체를 퍼뜨릴 수 있다. 또 다른 구현예에서는, 유전체층이 스퍼터링과 같은 물리 기상 증착, 원자층 증착과 같은 화학 기상 증착, 플라즈마 강화 화학 기상 증착 (PECVD) 및 다른 적당한 방법을 사용하여 형성될 수도 있다.
하나 이상의 유전체층을 형성한 이후에는, 공정 (220)은 상기 하나 이상의 유전체층을 통과하여 하나 이상의 바이어들 (vias)을 형성하는 단계를 포함한다. 바이어는, 예를 들어, 유전체층의 일부를 적어도 부분적으로 통과하여 드릴링되거나 또는 다른 방법으로 형성된 구멍 (hole) 또는 개구 (opening)를 포함한다. 그러한 바이어의 단면은, 예를 들어 원형, 타원형, 정사각형, 부정형 등과 같은 임의의 형태를 가질 수 있다. 예시적인 구현예에서, 레이저 사용에 의해서 적어도 하나의 유전체층의 영역을 절삭하여 (예를 들어, 드릴) 바이어를 형성함으로써, 실리콘 웨이퍼의 전면 (예를 들어, N-형 도핑된 표면) 중 일부가 바이어에 의해서 노출되도록 할 수 있다. 형성된 바이어(들)는 "블라인드 바이어들 (blind vias)"을 포함할 수 있다.
바이어를 형성하기 위해서 레이저를 조사하기 이전에, 실리콘 웨이퍼를 레이저 하우징의 수용부 (receptacle) (예를 들어, 트래이 (tray)) 내에 위치시킴으로써 레이저가 실리콘 웨이퍼의 일 영역에 집중되도록 할 수 있다. 실리콘 웨이퍼는, 예를 들어 로더 (loader), 인터록 (interlock) 등을 사용하여, 레이저 하우징의 수용부 내에 놓여질 수 있다. 예시적인 구현예에서, 레이저는 클래스 4, 고출력 자외선 레이저를 포함한다. 사용가능한 예시적인 레이저들은, 예를 들어, 응집성 아비아 레이저 (COHERENT AVIA laser), 뉴포트 히포 (NEWPORT HIPPO) 또는 루메라 수퍼-래피드 레이저 (Lumera Super-RAPID laser) 등일 수 있다. 레이저는 레이저를 조사하기 이전에 실리콘 웨이퍼 상에 덮어지는 덮개를 포함할 수도 있다. 덮개는 레이저 조사 도중에 불활성 기체 (예를 들어, 질소, 아르곤 등)가 실리콘 웨이퍼 상에 불어질 수 있는 형태를 가질 수 있으며, 이를 통해서 하나 이상의 유전체층의 일부를 절삭함으로써 노출된 실리콘 상에 형성될 수 있는 산화층의 형성을 억제할 수 있다.
하나 이상의 실리콘 웨이퍼 또는 레이저는 정렬될 수 있는데, 이러한 정렬에 의해서 레이저가 조사되는 경우에 바이어가 원하는 위치에 형성될 수 있다. 실리콘 웨이퍼는, 예를 들어, 가장자리 정렬 (edge alignment)을 이용하여 정렬될 수 있다. 이러한 관점에서, 상기 실리콘 웨이퍼의 가장자리를 확인하고, 확인된 가장자리 위치에 기초하여 상기 웨이퍼가 정렬될 수 있다. 다른 실시예에서, 실리콘 웨이퍼는 중앙 정렬 (center alignment)을 이용하여 정렬될 수 있다. 중앙 정렬에서는, 광학적 검출 수단 (예를 들어, 카메라)이 실리콘 웨이퍼의 중앙을 확인하는데 사용되며, 이어서 상기 웨이퍼의 중앙이 미리 정해진 위치에 정렬된다. 추가적으로, 또는 대안적으로, 레이저 초점은, 예를 들어 레이저를 원하는 위치에 초점 맞추기 위해서 레이저 에미터의 기계적 이동을 사용함으로써, 원하는 위치에 정렬될 수도 있다. 또 다른 실시예에서는, 레이저는 광학적 구성요소들을 구비한 갈보 스캔 헤드 (galvo scan head)를 포함할 수 있으며, 이러한 광학적 구성요소들은 레이저를 원하는 위치에 초점 맞추는 것을 용이하게 하도록 조정될 수 있다.
일단 실리콘 웨이퍼 및/또는 레이저가 정렬되어 레이저가 바이어를 위한 원하는 위치에 초점 맞추어진 경우에는, 레이저를 조사하여 적어도 하나의 유전체층의 일 영역이 절삭됨으로써 기저 실리콘 웨이퍼의 전면 중 일부가 노출되도록 할 수 있다. 이러한 관점에서, 예시적인 구현예에 따른 바이어는 적어도 하나의 유전체층을 통과하는 구멍을 포함한다. 도 3은 266 나노미터 나노초 레이저를 사용하여 실리콘 질화물 유전체층을 통과하여 생성된 바이어에 대한 깊이 프로파일을 도시한 것이다. 바이어의 깊이는 약 100 나노미터이고, 이는 바람직하게는 실리콘 웨이퍼의 P-N 접합을 천공시킬 정도로 깊은 것은 아니다. 또한, 상기 깊이 프로파일은, 냉각 이후에는, 실리콘 질화물 유전체층의 절삭을 통하여 노출된 바이어 중앙에서의 실리콘 표면이 바이어 주변의 실리콘 질화물 표면보다 높은 수준까지 상승하였다는 것을 보여준다.
레이저 세팅은 절삭되는 유전체층(들)의 유형(들) 및 두께 뿐만 아니라, 원하는 바이어의 크기 및 형태에 따라서 조절될 수 있다. 이와 같은 세팅의 일예로는, 레이저 플루엔스 레벨 (예를 들어, 레이저 펄스의 단위 면적 당 에너지)를 들 수 있다. 이러한 관점에서, 도 4a-d에는 일련의 플루엔스 레벨들을 사용하여 실리콘 질화물 유전체를 절삭함으로써 형성된 일련의 바이어들을 도시하였다. 일련의 바이어들은 도 4a의 가장 높은 플루엔스 레벨을 갖는 레이저 펄스를 사용하여 형성된 바이어로부터, 도 4d의 가장 낮은 레이저 펄스를 사용하여 형성된 바이어까지 배열되어 있다. 도 4에 도시된 바와 같이, 플루엔스 레벨은 실리콘 (백색)으로부터 질화물 (흑색)의 절삭에 영향을 미칠 수 있다. 더 높은 플루엔스 레벨은 기저 실리콘의 용융을 야기할 수 있으며, 이는 제거된 질화물의 백색 영역 내 고리에 의해서 알 수 있다. 이러한 용융은 바람직하지 않은데, 이는 용융된 실리콘 표면 상에서 산화층의 성장을 야기할 수 있기 때문이다. 따라서, 실리콘 표면의 용융이 한계 수치를 초과하는 시점에서, 사용되는 플루엔스 레벨에 대한 최대 제한값이, 플루엔스 레벨에 의해서 부가될 수 있다. 절삭되는 유전체층(들)이 실리콘 질화물층을 포함하는 예시적인 구현예에서는, 제곱 센티미터 당 약 1 줄 (Joule)보다 더 큰 플루엔스 레벨을 갖는 레이저가 사용된다. 그러나, 제곱 센티미터 당 약 1 줄이라는 수치는 단순히 예시적인 목적으로만 사용된 것이다. 다른 예시적인 구현예들에서는, 절삭되는 유전체층(들)이 실리콘 질화물층을 포함하고, 제곱 센티미터 당 약 0.12 줄 내지 약 5 줄 범위의 플루엔스 레벨을 갖는 레이저가 사용될 수 있다.
변화될 수 있는 또 다른 세팅은 사용된 레이저 펄스 프로파일의 유형이다. 예시적인 구현예에서는, 탑 해트 프로파일 (top hat profile)이 사용되는데, 이는 원하는 바이어 위치 바깥에서는 유전체층의 부분적인 절삭이 방지되는 것이다. 또한, 탑 해트 프로파일은 유전체층의 절삭에 의해서 노출된 실리콘 상에서 산화물층의 성장을 방지하는데 유리한 도움을 줄 수도 있다. 그러나, 예를 들어, 가우스 프로파일 (Gaussian profile)을 포함하는 탑 해트 프로파일 이외의 다른 프로파일이 사용될 수도 있다. 절삭을 위해서 사용되는 레이저 펄스의 지속시간 또한 조절가능하다. 예시적인 구현예에서, 약 1 피코초 내지 약 30 나노초의 펄스 지속시간이 사용될 수 있다.
본 발명의 일부 구현예들에서, 바이어의 표적 크기는 몇몇 요인들에 의해서 제한될 수 있다. 예를 들어, 바이어 크기에 대한 하한값은 바이어 상에 도포되는 자가-도핑 금속 페이스트 중의 입자 크기에 의해서 제한을 받을 수 있다. 예를 들어, 후술하는 공정 (230)을 참조한다. 이러한 관점에서, 바이어는 자가-도핑 금속 페이스트 중의 입자들이 바이어를 통과하여 기저 실리콘 웨이퍼와 접촉할 수 있을 정도로 충분한 크기를 가질 필요가 있다. 또한, 만약 바이어 크기가 너무 작은 경우에는, 자가-도핑 금속 페이스트의 소성을 통해서 형성된 접촉부들 (예를 들어, 하기에 서술하는 공정 (250) 참조)이 너무 높은 저항값을 갖게 되고, 도 2의 방법을 통해서 제조된 태양전지에 의해서 생성된 전류를 효과적으로 전달할 수 없게 된다. 바이어의 크기에 대한 상한값은 자가-도핑 금속 페이스트를 바이어 상에 도포하고 소성시킴으로써 제조된 금속 격자선의 크기로 인해서 제한을 받을 수 있다. 이러한 관점에서, 너무 큰 격자선은 더 넓은 비율의 태양전지 표면에 바람직하지 못한 음영을 드리우고 태양전지의 효율에 부정적인 영향을 미칠 수 있다.
일부 구현예들에서는, 단일 레이저 펄스를 사용함으로써 실질적으로 원형을 갖는 바이어들이 형성된다. 이러한 실질적으로 원형인 바이어들은 약 20 내지 100 마이크론의 직경을 가질 수 있다. 예시적인 구현예에서, 상기 실질적으로 원형인 바이어들의 직경은 약 75 마이크론이다. 이러한 관점에서, 도 5에는 본 발명의 예시적인 구현예에 따라서 실리콘 질화물 유전체층 (흑색 배경)을 통과하여 형성된 실질적으로 원형인 바이어 (백색 원)가 도시되어 있다. 그러나, 본 발명의 구현예들은 실질적으로 원형인 바이어들에 국한되지 않음은 명백하다. 다른 구현예에서, 예를 들어, 실질적으로 직선형인 바이어들이 형성될 수 있다. 예를 들어, 도 6에는 본 발명의 예시적인 구현예에 따라서 중첩 레이저 펄스를 사용하여 형성된 실질적으로 직선형인 바이어가 도시되어 있다.
도 2에 도시된 방법에 따라서 제조된 태양전지는 다중 바이어들의 형성을 필요로 할 수도 있다. 따라서, 각 바이어의 형성 사이마다 레이저 초점을 조절함으로써 레이저가 다음 원하는 바이어 위치에 초점이 맞추어질 필요가 있다. 웨이퍼 및/또는 레이저는 전술한 바와 같이 기계적으로 이동될 수 있다. 그러나, 웨이퍼 및/또는 레이저의 기계적 이동은 상업적 태양전지 생산에 바람직하지 않을 수도 있는데, 이는 기계적 이동에 추가적인 시간이 필요하기 때문이다. 따라서, 예시적인 구현예에서, 레이저는 스캔 헤드의 조정을 통해서 재초점화될 수 있는데, 이는 이러한 방법이 실리콘 웨이퍼 및/또는 레이저의 기계적 이동보다 빠르며, 따라서 생산량을 증가시킬 수 있기 때문이다. 스캔 헤드는, 예를 들어, 갈보 스캔 헤드, 다각형 스캔 헤드 (예를 들어, 다각형 스캐닝 시스템) 등을 포함할 수 있다. 이와 같이 스캔 헤드를 사용하여 레이저를 초점화하는 과정은 때때로 "레이저의 래스터링 (rastering the laser)"으로도 불리운다. 추가적으로 또는 대안적으로, 생산량을 증가시키기 위해서 복수 개의 레이저들이 병렬적으로 사용됨으로써 복수 개의 바이어들이 동시에 형성될 수도 있다.
공정 (220)을 완료한 이후에는, 습식 에칭 세정 단계 (도 2에는 미도시)를 실리콘 웨이퍼의 전면 상에 수행할 수도 있다. 그러나, 어떠한 유형의 레이저가 공정 (220)에 사용되었는지 여부 및/또는 후술하는 바와 같이 어떠한 유형의 자가-도핑 금속 페이스트가 도포되는지 여부에 따라서 습식 에칭 세정이 필요하지 않을 수도 있다. 따라서, 본 발명의 일부 구현예들에서는 습식 에칭 세정 단계가 공정 (220) 이후에 수행되지 않는다.
공정 (230)은 자가-도핑 금속 페이스트를 전면 중 일부에 도포함으로써 상기 자가-도핑 금속 페이스트가 상기 공정 (220)에서 형성된 바이어들에 도포되는 단계를 포함한다. 이러한 관점에서, 상기 자가-도핑 금속 페이스트는 실리콘 웨이퍼 상에 전면 접촉부를 형성하기 위한 임의의 적당한 배열로 도포될 수 있다. 예시적인 구현예에서, 상기 자가-도핑 금속 페이스트는 상기 바이어들을 덮는 격자 패턴 내에 도포됨으로써 상기 유전체층을 통하여 접촉부들이 형성되고, 본 발명의 구현예들에 따라서 제작된 태양전지에 의해서 생산된 전류가 격자 패턴에 의해서 운반된다.
상기 자가-도핑 금속 페이스트는 은 페이스틀 포함할 수도 있다. 그러나, 은 페이스트는 예시적인 목적으로만 언급된 것이며, 전면 접촉부들을 형성하기 위해서 다른 도전성 페이스트 물질이 대신 사용될 수 있음은 명백하다. 또한, 상기 자가-도핑 금속 페이스트는 도펀트를 포함한다. 이상적으로는, 자가-도핑 금속 페이스트 중의 도펀트는 공정 (200)에서 P-N 접합을 형성하기 위해서 실리콘 웨이퍼의 전면을 도핑하는데 사용된 것과 동일한 전하 캐리어 유형을 갖는다. 만약 바이어 형성이 P-N 접합의 쇼트 (short)를 야기한 경우에는, 자가-도핑 금속 페이스트를, 바이어들에 의해서 노출된 실리콘 웨이퍼 전면 중 일부에 도포함으로써, 노출된 웨이퍼 표면에 대한 재도핑 효과를 가질 수도 있다. 또한, 자가-도핑 금속 페이스트의 도포는 주변 실리콘 전면 영역보다 더 높은 도펀트 농도를 갖는 바이어 부위에서 선택적 에미터 영역 형성을 야기할 수도 있다. 공정 (200)에 대해서 예를 들어 설명한 바와 같은 예시적인 구현예에서, P-형 실리콘 웨이퍼는 N-형 도펀트로 전면에 도핑되어 P-N 접합을 형성하며, 이때 자가-도핑 금속 페이스트는 N-형 도펀트를 포함한다. N-형 자가-도핑 금속 페이스트를 형성하기 위해서 금속 페이스트와 혼합되는 N-형 도펀트는, 예를 들어, 인, 비소, 안티모니, 그 조합 등을 포함할 수 있다. 본 발명의 구현예들에 따라서 사용될 수 있는 N-형 자가-도핑 은 페이스트의 예는, 듀폰사에서 제조된 은 페이스트 모델번호 PV167 및 PV168을 포함한다. 그러나, 먼저 N-형 도펀트로 도핑된 실리콘 웨이퍼가 출발 기재로서 사용되는 경우와 같이, P-형 도펀트를 포함하는 자가-도핑 금속 페이스트 또한 본 발명의 구현 범위 내에서 적용가능하다. P-형 자가-도핑 금속 페이스트를 형성하기 위해서 금속 페이스트와 혼합되는 P-형 도펀트는, 예를 들어, 인듐, 알루미늄, 갈륨, 보론, 그 조합 등을 포함한다. 자가-도핑 금속 페이스트는, 예를 들어, 미국 특허 제6,737,340호; 제6,703,295호; 제6,664,631호; 제6,632,730호; 제6,262,359호; 및 제6,180,869호의 명세서에 개시된 내용에 따라서 제조될 수 있으며, 해당 내용들은 그 전체로서 본 명세서에 통합된다.
예시적인 구현예에서, 무프릿 자가-도핑 금속 페이스트가 도포될 수 있다. 이러한 관점에서, 바이어들이 적어도 하나의 유전체층을 통해서 개방되었기 때문에, 적어도 하나의 유전체층을 제거하기 위한 유리 프릿이 필요치 않을 수도 있다. 예를 들어, 듀폰사에서 제조된 무프릿 자가-도핑 은 페이스트 모델번호 PV167과 같은 무프릿 자가-도핑 금속 페이스트의 사용이 바람직한데, 이는 유리 프릿이 페이스트와 혼합된 도펀트를 소비하는 게터 (getter)로서 기능할 수 있기 때문이다. 따라서, 무프릿 자가-도핑 금속 페이스트의 사용은 도펀트의 소모를 방지할 수 있고, 바이어들에 의해서 노출된 실리콘 표면을 페이스트의 도포를 통해서 더욱 잘 도핑될 수 있도록 한다. 그러나, 본 발명의 구현예들이 무프릿 자가-도핑 금속 페이스트의 사용에만 제한되는 것이 아님은 명백하다. 따라서, 프릿화된 (fritted) 자가-도핑 금속 페이스트 또는 부분적으로 프릿화된 자가-도핑 금속 페이스트를 무프릿 자가-도핑 금속 페이스트에 더해서 추가적으로 사용하거나, 또는 그 대용으로 사용할 수도 있다. 무프릿 자가-도핑 금속 페이스트가 사용되는 경우에는, 자가-도핑 금속 페이스트의 도포 이전에 세정 단계 (예를 들어, 습식 에칭 세정 단계)가 수행될 수도 있다.
자가-도핑 금속 페이스트는 적당한 임의의 방법에 따라서 도포될 수 있다. 예시적인 구현예에서, 자가-도핑 금속 페이스트는 자가-도핑 금속 페이스트를 적당한 형태를 갖는 스크린 프린터를 사용하여 스크린 프린팅함으로써 실리콘 웨이퍼의 전면 일부에 도포된다. 본 발명의 구현예들에 따라서 자가-도핑 금속 페이스트를 도포할 수 있는 스크린 프린터의 일 예로는 ASYS Incorporated Model STS X5 스크린 프린터를 들 수 있다.
자가-도핑 금속 페이스트를 스크린 프린팅하기 이전에, 상기 실리콘 웨이퍼를 프린터의 트래이 또는 다른 수용부 내에 위치시킴으로써, 상기 자가-도핑 금속 페이스트를 상기 실리콘 웨이퍼의 전면 중 적어도 일부 상에 프린팅할 수 있다. 이어서, 웨이퍼 및/또는 프린터 스크린을 정렬시킴으로써, 자가-도핑 금속 페이스트를 실리콘 웨이퍼의 원하는 부분(들)에 프린팅하여 접촉부(들)을 형성할 수 있다. 이러한 정렬은 적어도 부분적으로는, 예를 들어, 가장자리 정렬 방법을 사용하여 수행될 수 있다. 이러한 관점에서, 실리콘 웨이퍼의 가장자리를 확인한 후, 웨이퍼를 확인된 가장자리 위치에 기반하여 정렬할 수 있다. 다른 실시예에서는, 정렬은 적어도 부분적으로는 중앙 정렬을 사용하여 실리콘 웨이퍼를 정렬함으로써 수행될 수도 있다. 이러한 관점에서, 실리콘 웨이퍼의 중앙을 확인하기 위해서 광학 검출 장치 (예를 들어, 카메라)가 사용될 수 있으며, 이어서 웨이퍼의 중앙이 미리 정해진 위치에 정렬된다. 또 다른 예로서, 웨이퍼는 지표 (fiducial mark)를 포함할 수도 있으며, 이는 카메라와 같은 광학적 검출 수단을 사용하여 확인될 수 있다. 확인된 지표는 웨이퍼를 정렬하는데 사용될 수 있다.
자가-도핑 금속 페이스트를 프린팅하는데 사용되는 프린트 세팅은 몇몇 인자들에 따라서 달라질 수 있는데, 예로서 웨이퍼의 두께, 사용되는 자가-도핑 금속 페이스트의 유형, 사용되는 스크린의 유형, 사용되는 스크린 프린터의 모델, 및/또는 자가-도핑 금속 페이스트의 프린팅에 영향을 주는 다른 인자들을 들 수 있다. 적어도 일부 구현예들에서는, 약 60 내지 80 듀로미터 (Durometer) 범위의 경도를 갖는 프린터 스퀴지 (squeezee)가 사용된다. 스크린 프린터에서 사용될 수 있는 예시적인 스크린은 약 290의 메시 카운트, 약 0.8 밀리미터 직경의 와이어, 및 약 20 내지 25 뉴턴 (Newtons)의 스크린 장력을 갖는 약 1 밀리미터 밀 (25 ㎛) 에멀젼 두께를 포함한다. 또한, 초 당 약 100 내지 200 밀리미터 범위의 프린트 스피드가 사용될 수 있다. 프린터 스퀴지에 의해서 가해지는 프린트 압력은 약 50 뉴턴 내지 약 80 뉴턴일 수 있다. 부가적으로, 약 1.0 내지 2.0 밀리미터 범위의 스냅 오프 세팅 (snap off setting)이 사용될 수 있다. 스냅 오프 세팅은 자가-도핑 금속 페이스트의 프린팅을 최적화하기 위해서 조정될 수 있다. 이러한 관점에서, 스냅 오프 세팅은 프린팅 도중에 스퀴지를 가하기 전에 스크린이 실리콘 웨이퍼와 접촉하지 않지만, 자가-도핑 금속 페이스트가 웨이퍼에 최적으로 반듯하고 미세한 선을 프린팅하기에 충분할 정도로 선택될 수 있다. 그러나, 이러한 프린트 세팅 및 형태는 예시적으로 제공된 것이며, 제한적인 것은 아님이 명백하다. 따라서, 소정 조건 및 적용 요구사항에 따라 다른 프린트 세팅 및 형태가 본 발명의 범위 내에서 사용될 수 있다.
자가-도핑 금속 페이스트를 도포한 이후에는, 자가-도핑 금속 페이스트를 공정 (240)에서 건조시킬 수 있다. 자가-도핑 금속 페이스트의 건조는 임의의 방법들에 의해서 수행될 수 있으며, 예를 들어, 웨이퍼를 충분한 시간 동안 방치해 둠으로써, 웨이퍼에 다른 추가적인 작업을 하기 이전에, 자가-도핑 금속 페이스트가 건조되도록 할 수 있다. 그러나, 본 발명의 구현예들을 사용하여 태양전지를 제조하기 위해서 요구되는 시간을 단축하기 위해서, 자가-도핑 금속 페이스트를 열원을 사용하여 적극적으로 건조시킬 수도 있다. 예시적인 구현예에서, 웨이퍼는 자가-도핑 금속 페이스트의 건조를 용이하게 하기 위해서 벨트 퍼니스 (belt furnace) 중에 놓이게 된다. 웨이퍼는 임의의 온도 및 자가-도핑 금속 페이스트를 건조시키기에 충분한 임의의 시간 동안 벨트 퍼니스 중에 놓일 수 있다. 예시적인 구현예들에서, 벨트 퍼니스의 벨트의 이송 속도에 따라서, 표준 대기 및 약 200 내지 250℃ 범위의 온도 세팅을 갖는 벨트 퍼니스 내에 웨이퍼를 넣고 약 30초 내지 1분 동안 처리할 수 있다. 이러한 벨트 퍼니스 세팅 및 조건들은 예로서 제시된 것이며, 제한적인 것이 아님은 명백하다. 따라서, 본 발명의 구현예들에 따라서 도포된 자가-도핑 금속 페이스트를 건조시키기 위해서 다른 세팅들이 사용될 수도 있다. 또한, 일부 구현예들에서는, 자가-도핑 금속 페이스트가 후술하는 공정 (250)과 동시에 건조될 수도 있다.
공정 (250)은 실리콘 웨이퍼 및 도포된 자가-도핑 금속 페이스트를 가열함으로써 전면 접촉부 및 상층 전면 접촉부에 자가-정렬된 선택적 에미터 영역들을 형성하는 단계를 포함한다. 이러한 관점에서, 실리콘 웨이퍼 및 도포된 자가-도핑 금속 페이스트는, 적어도 일부 도펀트를 자가-도핑 금속 페이스트로부터 바이어들에 의해서 노출된 반도체 웨이퍼의 전면 중 일부 내부로 옮김으로써, 선택적 에미터 영역을 형성하고, 상기 선택적 에미터 영역을 덮으며 이에 자가-정렬된 접촉부들을 형성할 수 있는 온도까지 가열될 수 있다. 상기 접촉부들은 바이어 위치들에서 P-N 접합과 전기적으로 접촉함으로써 본 발명의 구현예들에 따라서 제작된 태양전지에 의해서 생산된 전류가 상기 접촉부들에 의해서 이송된다. 이러한 가열 단계는 공정 (250)에서 수행되는데, 또한 소성 (firing)으로 불리기도 하며, 예를 들어, Despatch Industries model CDF-7210 소성로와 같은 소성로 중에서 수행될 수 있다.
웨이퍼 및 도포된 자가-도핑 금속 페이스트는, 산화물 생성을 억제하기 위해서, 예를 들어 질소 또는 아르곤과 같은 불활성 대기 중의 소성로 내에서 소성될 수 있다. 이상적으로는, 웨이퍼 및 자가-도핑 금속 페이스트는 반도체 재료 및 자가-도핑 금속 페이스트의 도전성 재료의 공융 온도 (eutectic temperature)를 초과하는 피크 온도까지 가열된다. 실리콘 웨이퍼 및 자가-도핑 은 페이스트가 사용되는 구현예들에서는, 실리콘 및 은의 공융 온도인 835℃를 초과하는 피크 온도까지 웨이퍼를 가열할 수도 있다. 여기에서 사용된 "피크 온도"라 함은 고정된 피크 온도를 포함하지 않을 수도 있으며, 이보다는 오히려 관련 공융 온도 이상의 온도를 서술하는 가변 온도를 포함할 수도 있다. 따라서, 피크 온도에서 웨이퍼가 가열되는 시간은, 고정된 온도에서의 시간이라기보다는 관련 공융 온도 이상의 온도에서 웨이퍼가 가열된 시간을 의미할 수 있다. 웨이퍼 및 도포된 자가-도핑 금속 페이스트가 소성되는 온도는 전체 가열 시간 동안 공융 온도를 초과하지 않을 수도 있다. 이러한 관점에서, 소성 온도는 열적 프로파일에 따라서 조절될 수 있으며, 그동안 온도가 피크 온도까지 증가될 수 있고, 이어서 피크 온도에서의 시간에 뒤 이은 냉각 시간 동안 감소될 수 있다. 자가-도핑 은 페이스트가 실리콘 웨이퍼에 도포되는 구현예들에서는, 웨이퍼는, 예를 들어 총 합계로 약 1 내지 5분 동안 소성될 수 있으며, 이는 피크 온도에서의 약 10초 내지 30초의 시간을 포함한다. 자가-도핑 은 페이스트가 실리콘 웨이퍼에 도포되는 그러한 구현예들에서의 피크 온도는 약 835℃ 내지 980℃ 범위 내의 임의의 온도(들)을 포함할 수 있다. 도 7은 본 발명의 예시적인 구현예에 따라서 전면 접촉부들을 소성하고 상기 전면 접촉부들에 자가-정렬된 선택적 에미터 영역을 형성하기 위한 열 프로파일 (thermal profile)을 도시한 것이다. 이러한 관점에서, 도 7은 실험실 조건에서 실리콘 웨이퍼 및 자가-도핑 은 페이스트를 소성하기 위해서 사용된 열 프로파일을 도시하였다. 도 8은 본 발명의 예시적인 구현예에 따라서 전면 은 접촉부들을 소성하고 상기 전면 접촉부들에 자가-정렬된 실리콘 웨이퍼 중의 선택적 에미터 영역을 형성하기 위한 다른 열 프로파일을 도시한 것이다. 이러한 관점에서, 도 8은 본 발명의 구현예들에 따라서 태양전지를 상업적으로 생산하기에 유용한 열 프로파일을 도시하였다.
따라서, 공정 (250)이 완료되면, 단일 단계에 의해서, 바이어들에 의해서 노출된 반도체 웨이퍼의 영역들에서 선택적 에미터 영역들이 형성되고, 상기 기저 선택적 에미터 영역들에 자가-정렬된 전면 접촉부들이 형성된다. 선택적 에미터 영역들은 상기 선택적 에미터 영역에 인접한 반도체 웨이퍼의 전면 영역보다 더 높은 도핑 농도를 가질 수 있으며, 이는 P-N 접합에 더 낮은 저항값의 접촉을 최적으로 제공함과 동시에 접촉 영역들의 바깥쪽에서는 더 낮은 도핑 농도를 제공함으로써, 더 높은 전지 효율을 달성하는 것을 가능하게 한다. 또한, 만일 P-N 접합이, 웨이퍼의 P-N 접합을 통하여 너무 깊게 구멍을 절삭하는 등의 이유로 인해서 임의의 바이어 위치에서 쇼트되면, 소성 도중에 자가-도핑 금속 페이스트로부터 웨이퍼 내로 옮겨진 도펀트가 P-N 접합을 재형성하는데 도움을 줄 수 있다.
비록 공정 (240) 및 (250)이 도 2에 도시되어 있고 본 명세서에서 2개의 별개 공정들로 서술되어 있지만, 일부 구현예들에서는, 소성로 내에서 발생될 수 있는 것과 같이, 도포된 자가-도핑 금속 페이스트가 단일 공정에 의해서 건조 및 소성될 수 있다. 이러한 관점에서, 소성로가 피크 온도까지 가열되는 온도 증가 기간이 자가-도핑 금속 페이스트를 건조시키는 것으로도 부분적으로 기능할 수 있다. 또한, 비록 도 2에 도시되어 있지는 않지만, 후면 접촉부들 역시 형성 및 소성될 수 있다. 이러한 후면 접촉부들은 공정 (250) 이전에 형성됨으로써 전면 및 후면 접촉부들이 공정 (250) 동안 소성될 수 있다. 다른 한편으로, 후면 접촉부들은 별개의 소성 공정 동안 소성될 수도 있다.
도 9a-e는 본 발명의 예시적인 구현예에 따른 제조과정의 다양한 단계에서 반도체 웨이퍼에 대한 일련의 단면도들을 도시한 것이다. 도 9a는 제1형 전하 캐리어로 먼저 도핑된 반도체 웨이퍼 내의 P-N 접합을 도시한 것이다. 이러한 관점에서, 상기 제1형 전하 캐리어와 반대되는 제2형 전하 캐리어로 도핑된 반도체 웨이퍼 전면 상의 층 (910)이 반도체 웨이퍼 (900) 상에 형성되어 있다. 층 (900) 및 층 (910) 사이의 접합은 P-N 접합을 포함한다.
도 9b는 층 (910)을 덮는 반도체 웨이퍼의 전면 상에 형성된 유전체층 (920)을 도시하고 있다. 부가적으로, 유전체층 (930)이 반도체 웨이퍼의 후면 상에 형성될 수도 있다. 유전체층 (920) 및/또는 유전체층 (930)은 복수 개의 유전체층을 포함할 수도 있음은 명백하다.
바이어 (940)은, 도 9c에 도시된 바와 같이, 유전체층 (920)의 일 영역을 절삭함으로써 형성된다. 도 9d는 바이어에 자가-도핑 금속 페이스트 (950)을 도포하는 것을 도시하였다. 최종적으로, 도 9e는 전술한 공정 (250)에서와 같이, 반도체 웨이퍼 및 도포된 자가-도핑 금속 페이스트가 소성된 이후에, 소성된 접촉부 (960)를 도시한 것이다. 이러한 관점에서, 반도체 웨이퍼 및 도포된 자가-도핑 금속 페이스트 (950)의 소성에 의해서 접촉부 (960) 및 상기 접촉부 (960) 하층에 놓이고 이에 자가-정렬되는 과량 도핑된 선택적 에미터 영역 (970)이 생성된다.
도 10a는 본 발명의 예시적인 구현예에 따라서 제작된 태양전지의 단면도를 도시한 것이다. 도 10a의 태양전지는 반도체 웨이퍼 기판 (1000) 및 그 상층의 유전체층 (1004)을 포함한다. 자가-도핑 금속 페이스트를 사용하여 형성될 수 있는 금속 접촉 격자선 (1006)은 상기 유전체층 (1004)의 일부를 덮는다. 도시된 바와 같이, 금속 접촉 격자선 (1006)은 선택적 에미터 영역들 (1002)에서 반도체 웨이퍼 기판 (1000)의 P-N 접합과 전기적으로 접촉한다. 상기 선택적 에미터 영역들 (1002)은 불연속적이며 상기 유전체층 (1004)에 형성된 바이어들의 실질적인 하층을 형성한다. 상기 불연속적인 선택적 에미터 영역들 (1002)은 유전체층 (1004)을 통하여 형성된 바이어들 상의 금속 접촉 격자선 (1006)을 형성하기 위해서 사용된 자가-도핑 금속 페이스트를 도포함으로써 형성될 수 있다.
도 10b는 본 발명의 예시적인 구현예에 따라서 제작된 태양전지에 대한 탑-다운 도면을 도시한 것이다. 이러한 관점에서, 도 10b는 도 10a에 도시된 태양전지의 탑-다운 도면을 포함할 수 있다. 도 10b에 도시된 태양전지는 태양전지의 전면 (예를 들어, 상면) 상에 유전체층 (1004)을 포함한다. 금속 접촉 격자선 (1006)은 상기 유전체층 (1004)의 표면 중 일부를 덮는다. 상기 금속 접촉 격자선 (1006)은 복수 개의 불연속적 바이어들을 통해서 기저 반도체 웨이퍼 기판의 P-N 접합과 전기적으로 접촉할 수 있다. 비록 이러한 바이어들이 본 발명의 예시적인 구현예에 따라서 형성된 태양전지의 전면 (예를 들어, 상면)을 관찰하는 경우에는 보이지 않는다 하더라도, 금속 접촉 격자선의 실질적인 하층을 이루는 불연속적 바이어들의 위치를 개략적으로 보여주기 위해서, 도 10b에는 복수 개의 불연속적 바이어들 (1008)이 도시되어 있다. 이러한 불연속적 바이어들 (1008)은, 예를 들어 전술한 바와 같은 레이저 절삭을 사용하여 형성될 수 있다.
본 발명의 일 태양은: 전면 및 후면을 구비하고, 상기 전면 상에 형성된 적어도 하나의 유전체층을 구비한 반도체 웨이퍼를 포함하는 기판으로서, 상기 반도체 웨이퍼는 먼저 제1형 전하 캐리어로 도핑되고, 상기 반도체 웨이퍼의 전면을 제2형 전하 캐리어로 도핑함으로써 형성된 P-N 접합을 포함하며, 상기 제2형 전하 캐리어는 상기 제1형 전하 캐리어에 반대되는 기판을 제공하는 단계; 레이저를 사용하여 상기 적어도 하나의 유전체층의 일 영역을 절삭하는 것에 의해서 상기 적어도 하나의 유전체층을 통하여 바이어를 형성함으로써, 상기 반도체 웨이퍼의 전면 중 일부가 상기 바이어에 의해서 노출되도록 하는 단계; 상기 기판의 일부에 자가-도핑 금속 페이스트를 도포함으로써, 상기 도포된 자가-도핑 금속 페이스트가 상기 바이어에 도포되는 단계로서, 상기 자가-도핑 금속 페이스트는 상기 제2형 전하 캐리어를 포함하는 도펀트를 포함하는 단계; 및 상기 기판 및 자가-도핑 금속 페이스트를 가열함으로써, 적어도 일부의 도펀트가 상기 자가-도핑 금속 페이스트로부터 상기 바이어에 의해서 노출된 상기 반도체 웨이퍼의 전면 중 일부 내로 이동하도록 하여 선택적 에미터 영역을 형성하고, 상기 선택적 에미터 영역을 덮는 접촉부를 형성하되, 상기 접촉부는 상기 바이어 위치에서 상기 P-N 접합과 전기적으로 접촉하는 단계로서, 상기 선택적 에미터 영역은 상기 선택적 에미터 영역에 인접한 반도체 웨이퍼의 전면 영역보다 제2형 전하 캐리어의 도핑 농도가 더 높은 단계를 포함하는 방법에 관한 것이다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 자가-도핑 금속 페이스트는 무프릿 자가-도핑 금속 페이스트를 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 반도체 웨이퍼는 먼저 p-형 도펀트로 도핑된 실리콘 웨이퍼를 포함하며, 상기 P-N 접합은 상기 반도체의 전면을 n-형 도펀트로 도핑함으로써 형성되고, 상기 자가-도핑 금속 페이스트는 n-형 도펀트를 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 자가-도핑 금속 페이스트는 하나 이상의 인, 안티모니 또는 비소 도펀트를 포함하는 자가-도핑 은 페이스트를 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 레이저를 사용하여 적어도 하나의 유전체층의 영역을 절삭하는 것은 탑 해트 프로파일 또는 가우스 프로파일을 갖는 단일 펄스의 레이저를 사용하여 적어도 하나의 유전체층의 영역을 절삭하는 것을 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 단일 펄스는 약 1 피코초 내지 약 30 나노초의 펄스 지속시간 및 제곱 센티미터 당 약 0.12 줄 내지 5 줄의 플루엔스 수치를 갖는다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 바이어를 형성하는 것은 약 20 내지 100 마이크론의 직경을 갖는 바이어를 형성하는 것을 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 바이어를 형성하기 이전에 하나 이상의 기판 또는 레이저를 정렬함으로써 바이어가 원하는 위치에서 형성되도록 하는 단계를 더 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 자가-도핑 금속 페이스트를 도포하는 단계는 상기 자가-도핑 금속 페이스트를 상기 기판의 일부 상에 스크린 프린팅하는 단계를 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 하나 이상의 기판 또는 스크린 프린터의 스크린을 정렬함으로써 스크린 프린팅 시에 상기 자가-도핑 금속 페이스트가 바이어에 도포되는 단계를 더 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 자가-도핑 금속 페이스트를 스크린 프린팅하는 단계는, 약 60 내지 80 듀로미터 (Durometer) 범위의 경도를 갖는 스퀴지; 및 약 290의 메시 카운트를 갖고, 0.8 밀리미터 와이어 및 약 20 내지 25 뉴턴의 장력을 갖는 1 밀리미터 에멀젼 두께를 포함하는 스크린을 포함하는 스크린 프린터를 사용하여 상기 자가-도핑 금속 페이스트를 스크린 프린팅하는 단계를 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 자가-도핑 금속 페이스트를 스크린 프린팅하는 단계는 초 당 약 100 내지 200 밀리미터의 프린트 스피드, 약 50 내지 80 뉴턴의 프린트 압력, 및 약 1.0 내지 2.0 밀리미터의 스냅 오프 세팅을 사용하여 상기 자가-도핑 금속 페이스트를 스크린 프린팅하는 단계를 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 기판 및 자가-도핑 금속 페이스트를 가열하는 단계는 상기 기판 및 자가-도핑 금속 페이스트를, 상기 반도체 웨이퍼 및 상기 자가-도핑 금속 페이스트 중 금속의 공융 온도 이상인 피크 온도까지 가열하는 단계를 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 반도체 웨이퍼는 실리콘 웨이퍼를 포함하고, 상기 자가-도핑 금속 페이스트는 자가-도핑 은 페이스트를 포함하며, 상기 기판 및 자가-도핑 금속 페이스트를 가열하는 단계는 상기 기판 및 자가-도핑 금속 페이스트를 835℃ 이상의 피크 온도까지 가열하는 단계를 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 기판 및 자가-도핑 금속 페이스트를 가열하는 단계는 상기 기판 및 자가-도핑 금속 페이스트를 총합계 시간 약 1 내지 5분 동안 가열하는 단계를 포함하며, 상기 총합계 시간은 약 835 내지 980℃의 피크 온도에서의 약 10 내지 30초를 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 적어도 하나의 유전체층은 하나 이상의 실리콘 질화물층, 실리콘 이산화물층, 실리콘 탄화물층, 실리콘 옥시나이트라이드층, 수소화 비정질 실리콘, 수소화 비정질 실리콘과 게르마늄 또는 탄소와의 합금, 티타늄 산화물층, 알루미늄 산화물층, 또는 그 조합층을 포함한다.
전술한 본 발명의 태양에 따른 방법의 일 구현예에 따르면, 상기 P-N 접합은 하나 이상의 이온 전착 또는 열 확산을 사용하여 상기 반도체 웨이퍼의 전면을 도핑함으로써 형성된다.
본 발명의 일 태양은 하기 방법에 의해서 적어도 부분적으로 제조되는 태양전지에 관한 것으로서, 이러한 방법은: 전면 및 후면을 구비하고, 상기 전면 상에 형성된 적어도 하나의 유전체층을 구비하는 반도체 웨이퍼를 포함하는 기판을 제공하는 단계로서, 상기 반도체 웨이퍼는 먼저 제1형 전하 캐리어로 도핑되고, 상기 반도체 웨이퍼의 전면을 제2형 전하 캐리어로 도핑함으로써 형성된 P-N 접합을 포함하며, 상기 제2형 전하 캐리어는 상기 제1형 전하 캐리어에 반대되는 기판을 제공하는 단계; 레이저를 사용하여 상기 적어도 하나의 유전체층의 일 영역을 절삭하는 것에 의해서 상기 적어도 하나의 유전체층을 통하여 바이어를 형성함으로써, 상기 반도체 웨이퍼의 전면 중 일부가 상기 바이어에 의해서 노출되는 단계; 상기 기판의 일부에 자가-도핑 금속 페이스트를 도포함으로써, 상기 도포된 자가-도핑 금속 페이스트가 상기 바이어에 도포되는 단계로서, 상기 자가-도핑 금속 페이스트는 상기 제2형 전하 캐리어를 포함하는 도펀트를 포함하는 단계; 및 상기 기판 및 자가-도핑 금속 페이스트를 가열하여 적어도 일부의 도펀트를 상기 자가-도핑 금속 페이스트로부터 상기 바이어에 의해서 노출된 상기 반도체 웨이퍼의 전면 중 일부 내로 이동시킴으로써, 선택적 에미터 영역을 형성하고, 상기 선택적 에미터 영역을 덮으며 상기 바이어 위치에서 상기 P-N 접합과 전기적으로 접촉하는 접촉부를 형성하는 단계로서, 상기 선택적 에미터 영역은 상기 반도체 웨이퍼 전면의 인접한 영역들보다 상기 제2형 전하 캐리어의 도핑 농도가 더 높은 단계를 포함한다.
전술한 본 발명의 태양에 따른 태양전지의 일 구현예에 따르면, 상기 자가-도핑 금속 페이스트는 무프릿 자가-도핑 금속 페이스트를 포함한다.
전술한 본 발명의 태양에 따른 태양전지의 일 구현예에 따르면, 상기 반도체 웨이퍼는 먼저 p-형 도펀트로 도핑된 실리콘 웨이퍼를 포함하며, 상기 P-N 접합은 상기 반도체의 전면을 n-형 도펀트로 도핑함으로써 형성되고, 상기 자가-도핑 금속 페이스트는 n-형 도펀트를 포함한다.
본 발명의 일 태양은 태양전지에 관한 것으로서: 전면 및 후면을 구비한 반도체 웨이퍼로서, 상기 반도체 웨이퍼는 먼저 제1형 전하 캐리어로 도핑되고, 상기 반도체 웨이퍼의 전면을 제2형 전하 캐리어로 도핑함으로써 형성된 P-N 접합을 포함하며, 상기 제2형 전하 캐리어는 상기 제1형 전하 캐리어에 반대되는 반도체 웨이퍼; 상기 반도체 웨이퍼의 상기 전면을 덮는 유전체층; 상기 유전체층을 통과하는 복수 개의 불연속적인 바이어들; 및 상기 복수 개의 불연속적인 바이어들을 실질적으로 덮는 금속 접촉 격자 (metal contact grid)를 포함하며, 상기 반도체 웨이퍼의 상기 전면은 복수 개의 불연속적인 선택적 에미터 영역을 포함하되, 각각의 선택적인 에미터 영역은 실질적으로 바이어 밑에 놓이며, 상기 반도체 웨이퍼의 상기 전면의 인접한 영역들보다 상기 제2형 전하 캐리어의 도핑 농도가 더 높고; 상기 금속 접촉 격자는 상기 선택적 에미터 영역들에서 상기 복수 개의 불연속적인 바이어들을 통해서 상기 P-N 접합과 전기적으로 접촉하는 태양전지에 관한 것이다.
전술한 본 발명의 태양에 따른 태양전지의 일 구현예에 따르면, 상기 금속 격자는 상기 P-N 접합과 오직 복수 개의 불연속적인 바이어들을 통해서만 전기적으로 접촉하며, 그 외에는 상기 유전체층을 덮는다.
여기에 서술된 본 발명의 변형들 및 다른 구현예들은, 전술한 내용 및 관련 도면들에 제시된 내용을 참조하면, 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 이해할 수 있을 것이다. 그러므로, 본 발명의 구현예들은 개시된 특정 구현예들에만 한정되지 아니하며, 변형들 및 다른 구현예들은 첨부된 특허청구범위의 범위 내에 포함되도록 의도된 것이라는 점을 숙지하여야 할 것이다. 더욱이, 비록 전술한 내용 및 관련 도면들이 구성요소들 및/또는 기능들의 특정 예시적 조합의 맥락에서 서술되었지만, 첨부된 특허청구범위의 범위를 벗어남이 없이, 다른 구현예들에 의해서 구성요소들 및/또는 기능들의 다른 조합들이 제공될 수 있다는 점을 이해할 수 있을 것이다. 이러한 관점에서, 예를 들어, 상기에서 명시적으로 서술된 것들 이외의 단계들, 구성요소들, 및/또는 재료들의 다른 조합들 또한, 첨부된 일부 특허청구범위들에 제시된 바와 같이, 본 발명으로 의도된 것이다. 따라서, 명세서 및 도면들은 제한적인 것이라기보다는 예시적인 것으로 간주되어야 할 것이다. 비록 특정 용어들이 본 명세서에서 사용되었지만, 그들은 일반적이고 서술적인 관점에서만 사용된 것일 뿐, 제한적인 의도로 사용된 것은 아니다.

Claims (22)

  1. 전면 및 후면을 구비하고, 상기 전면 상에 형성된 적어도 하나의 유전체층을 구비한 반도체 웨이퍼를 포함하는 기판으로서, 상기 반도체 웨이퍼는 먼저 제1형 전하 캐리어로 도핑되고, 상기 반도체 웨이퍼의 전면을 제2형 전하 캐리어로 도핑함으로써 형성된 P-N 접합을 포함하며, 상기 제2형 전하 캐리어는 상기 제1형 전하 캐리어에 반대되는 기판을 제공하는 단계;
    레이저를 사용하여 상기 적어도 하나의 유전체층의 일 영역을 절삭하는 것에 의해서 상기 적어도 하나의 유전체층을 통하여 바이어를 형성함으로써, 상기 반도체 웨이퍼의 상기 전면 중 일부가 상기 바이어에 의해서 노출되도록 하는 단계;
    상기 기판의 일부에 자가-도핑 금속 페이스트를 도포함으로써, 상기 도포된 자가-도핑 금속 페이스트가 상기 바이어에 도포되는 단계로서, 상기 자가-도핑 금속 페이스트는 상기 제2형 전하 캐리어를 포함하는 도펀트를 포함하는 단계; 및
    상기 기판 및 자가-도핑 금속 페이스트를 가열함으로써, 적어도 일부의 도펀트가 상기 자가-도핑 금속 페이스트로부터 상기 바이어에 의해서 노출된 상기 반도체 웨이퍼의 상기 전면 중 일부 내로 이동하도록 하여 선택적 에미터 영역을 형성하고, 상기 선택적 에미터 영역을 덮는 접촉부를 형성하되, 상기 접촉부는 상기 바이어 위치에서 상기 P-N 접합과 전기적으로 접촉하는 단계를 포함하는 방법으로서,
    상기 선택적 에미터 영역은 상기 선택적 에미터 영역에 인접한 상기 반도체 웨이퍼의 상기 전면 영역보다 상기 제2형 전하 캐리어의 도핑 농도가 더 높은 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 자가-도핑 금속 페이스트는 무프릿 자가-도핑 금속 페이스트를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 반도체 웨이퍼는 p-형 도펀트로 먼저 도핑된 실리콘 웨이퍼를 포함하되, 상기 P-N 접합은 상기 반도체의 상기 전면을 n-형 도펀트로 도핑함으로써 형성되고, 상기 자가-도핑 금속 페이스트는 n-형 도펀트를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 자가-도핑 금속 페이스트는 하나 이상의 인, 안티모니, 또는 비소 도펀트를 포함하는 자가-도핑 은 페이스트를 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 레이저를 사용하여 상기 적어도 하나의 유전체층의 상기 영역을 절삭하는 것은 탑 해트 프로파일 또는 가우스 프로파일을 갖는 단일 펄스의 레이저를 사용하여 상기 적어도 하나의 유전체층의 상기 영역을 절삭하는 것을 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 단일 펄스는 1 피코초 내지 30 나노초의 펄스 지속시간 및 제곱 센티미터 당 0.12 줄 내지 5 줄의 플루엔스 수치를 갖는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 바이어를 형성하는 것은 20 내지 100 마이크론의 직경을 갖는 바이어를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 바이어를 형성하기 이전에 하나 이상의 기판 또는 레이저를 정렬함으로써 바이어가 원하는 위치에서 형성되도록 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 자가-도핑 금속 페이스트를 도포하는 단계는 상기 자가-도핑 금속 페이스트를 상기 기판의 일부 상에 스크린 프린팅하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 하나 이상의 기판 또는 스크린 프린터의 스크린을 정렬함으로써 스크린 프린팅 시에 상기 자가-도핑 금속 페이스트가 바이어에 도포되는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 자가-도핑 금속 페이스트를 스크린 프린팅하는 단계는,
    60 내지 80 듀로미터 (Durometer) 범위의 경도를 갖는 스퀴지; 및
    290의 메시 카운트를 갖고, 0.8 밀리미터 와이어 및 20 내지 25 뉴턴의 장력을 갖는 1 밀리미터 에멀젼 두께를 포함하는 스크린
    을 포함하는 스크린 프린터를 사용하여 상기 자가-도핑 금속 페이스트를 스크린 프린팅하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, 상기 자가-도핑 금속 페이스트를 스크린 프린팅하는 단계는 초 당 100 내지 200 밀리미터의 프린트 스피드, 50 내지 80 뉴턴의 프린트 압력, 및 1.0 내지 2.0 밀리미터의 스냅 오프 세팅을 사용하여 상기 자가-도핑 금속 페이스트를 스크린 프린팅하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제1항에 있어서, 상기 기판 및 자가-도핑 금속 페이스트를 가열하는 단계는 상기 기판 및 자가-도핑 금속 페이스트를, 상기 반도체 웨이퍼 및 상기 자가-도핑 금속 페이스트 중 금속의 공융 온도 이상인 피크 온도까지 가열하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 반도체 웨이퍼는 실리콘 웨이퍼를 포함하고, 상기 자가-도핑 금속 페이스트는 자가-도핑 은 페이스트를 포함하며, 상기 기판 및 자가-도핑 금속 페이스트를 가열하는 단계는 상기 기판 및 자가-도핑 금속 페이스트를 835℃ 이상의 피크 온도까지 가열하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 기판 및 자가-도핑 금속 페이스트를 가열하는 단계는 상기 기판 및 자가-도핑 금속 페이스트를 총합계 시간 1 내지 5분 동안 가열하는 단계를 포함하며, 상기 총합계 시간은 835 내지 980℃의 피크 온도에서의 10 내지 30초를 포함하는 것을 특징으로 하는 방법.
  16. 제1항에 있어서, 상기 적어도 하나의 유전체층은 하나 이상의 실리콘 질화물층, 실리콘 이산화물층, 실리콘 탄화물층, 실리콘 옥시나이트라이드층, 수소화 비정질 실리콘, 수소화 비정질 실리콘과 게르마늄 또는 탄소와의 합금, 티타늄 산화물층, 알루미늄 산화물층, 또는 그 조합층을 포함하는 것을 특징으로 하는 방법.
  17. 제1항에 있어서, 상기 P-N 접합은 하나 이상의 이온 전착 또는 열 확산을 사용하여 상기 반도체 웨이퍼의 전면을 도핑함으로써 형성되는 것을 특징으로 하는 방법.
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