KR101450909B1 - 백라이트 유닛의 구동 방법 및 이를 이용한 액정표시장치 - Google Patents

Abstract

백라이트 유닛의 구동 방법 및 이를 이용한 액정표시장치가 개시된다.

본 발명의 백라이트 유닛의 구동 방법은, 타이밍 콘트롤러 및 다수의 인버터들 중 어느 하나로부터 프레임 단위로 듀티 제어 신호를 생성하고, 각 듀티 제어 신호를 블록들에 공급한다. 이때, 한 프레임은 제1 및 제2 서브 프레임들을 포함하고, 인접하는 제1 및 제2 블록에 있어서 제1 블록에 공급된 제1 듀티 제어 신호는 제1 서브 프레임 동안 적어도 한번 이상의 제1 오프 듀티 구간을 가지고 제2 서브 프레임 동안 적어도 한번 이상의 제2 오프 듀티 구간을 가지며, 제2 블록에 공급된 제2 듀티 제어 신호는 제1 서브 프레임 동안 적어도 한번 이상의 제3 오프 듀티 구간을 가지고 제2 서브 프레임 동안 적어도 한번 이상의 제4 오프 듀티 구간을 가진다. 또한, 제1 블록 내에서 제1 및 제2 오프 듀티 구간은 서로 상이한 폭을 가지고, 제2 블록 내에서 제3 및 제4 오프 듀티 구간은 서로 상이한 폭을 가지며, 제1 및 제2 서브 프레임들 사이를 중심으로 제1 블록의 제1 및 제2 오프 듀티 구간들과 제2 블록의 제3 및 제4 오프 듀티 구간들은 서로 대칭된다.

이러한 구동 방법에 의해 플리커가 제거될 수 있으며, 모션 블러 저감(MBR: motion blur reduction) 및 동화상 응답시간(motion picture response time)이 향상될 수 있다.

백라이트 유닛, 듀티 제어 신호, 블록, 플리커, 모션 블러

Description

백라이트 유닛의 구동 방법 및 이를 이용한 액정표시장치{Method of driving backlight unit and liquid crystal display device using the same}

본 발명은 백라이트에 관한 것으로, 특히 플리커를 제거할 수 있는 백라이트 유닛의 구동 방법 및 이를 이용한 액정표시장치에 관한 것이다.

정보화 사회의 발달로 인해, 정보를 표시할 수 있는 표시 장치가 활발히 개발되고 있다. 표시 장치는 액정표시장치(liquid crystal display device), 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display panel) 및 전계 방출 표시장치(field emission display device)를 포함한다.

이 중에서, 액정표시장치는 경박 단소, 저 소비 전력 및 풀 컬러 동영상 구현과 같은 장점이 있어, 모바일 폰, 네비게이션, 모니터, 텔레비전에 널리 적용되고 있다.

액정표시장치는 액정 패널 상의 액정셀들의 광 투과율을 조절함으로써 비디 오신호에 해당하는 영상을 표시한다.

이러한 액정표시장치는 스스로 광을 발생시키지 못하므로, 광을 발생시키기 위한 백라이트가 요구되어진다.

백라이트는 다수의 램프들로 구성된다.

도 1은 일반적인 백라이트 유닛의 구동 방법을 도시한 도면이다.

도 1에 도시한 바와 같이, 다수의 램프들이 프레임 단위로 구동된다. 즉, 제1 프레임동안, 다수의 램프들이 구동되고, 이어서 제2 프레임동안, 다수의 램프들이 구동되며, 이어서 제3 프레임동안 다수의 램프들이 구동된다.

이와 같이 다수의 램프들이 프레임 단위로 구동되는 경우, 액정표시장치의 액정들의 느린 응답 속도로 인해 한 프레임이 시작될 때 액정의 반응이 완료되지 않은 과도기적인(관찰자가 원하지 않는) 데이터가 보이게 되어, 모션 블러가 발생되는 문제가 있다.

도 2는 종래의 스캐닝 방식의 백라이트 유닛의 구동 방법을 도시한 도면이다.

도 2에 도시한 바와 같이, 한 프레임 동안, 다수의 램프들이 순차적으로 구동되게 된다. 즉, 액정표시장치의 상부 램프로부터 순차적으로 구동되게 된다.

따라서, 이와 같이 다수의 램프들이 구동되는 경우, 액정이 느리게 반응하더라도 액정의 반응이 완료되지 않은 시점에 상부의 램프가 오프되어 있기 때문에 과도기적인 데이터가 보이지 않게 되어 모션 블러가 줄어들 수 있다.

이상은 액정표시장치의 액정패널을 60Hz 및 120Hz와 같이 그 이상으로 구동 되는 경우이다. 또한, 60Hz로 액정 패널을 구동하는 경우, 도 2와 같이 백라이트를 구동하더라도 프레임 내에 백라이트 오프 구간이 30Hz 주기로 반복되게 되므로 플리커가 발생된다.

게다가, 동영상 데이터의 구동의 경우, MBR(motion blur reduction)과 MPRT(motion picture reaction time)와 같은 모션 불러(motion blur)가 발생되는 문제가 있다.

따라서, 본 발명은 플리커를 제거할 뿐만 아니라 모션 블러 저감 및 동화상 응답속도를 향상시킬 수 있는 백라이트 유닛의 구동 방법 및 이를 이용한 액정표시장치를 제공함을 그 목적으로 한다.

본 발명의 제1 실시예에 따르면, 타이밍 콘트롤러와, 타이밍 콘트롤러에 연결된 다수의 인버터들을 포함하는 인버터 유닛과, 적어도 3개 이상의 램프들을 하나의 단위로 갖는 다수의 블록들을 포함하는 백라이트 유닛의 구동 방법은, 상기 타이밍 콘트롤러 및 상기 다수의 인버터 중 어느 하나로부터 프레임 단위로 듀티 제어 신호를 생성하는 단계; 및 상기 각 듀티 제어 신호를 상기 블록들에 공급하는 단계를 포함하고, 상기 한 프레임은 제1 및 제2 서브 프레임들을 포함하고, 인접하는 제1 및 제2 블록에 있어서, 상기 제1 블록에 공급된 제1 듀티 제어 신호는 상기 제1 서브 프레임 동안 적어도 한번 이상의 제1 오프 듀티 구간을 가지고 상기 제2 서브 프레임 동안 적어도 한번 이상의 제2 오프 듀티 구간을 가지며, 상기 제2 블록에 공급된 제2 듀티 제어 신호는 상기 제1 서브 프레임 동안 적어도 한번 이상의 제3 오프 듀티 구간을 가지고 상기 제2 서브 프레임 동안 적어도 한번 이상의 제4 오프 듀티 구간을 가지며, 상기 제1 블록 내에서 상기 제1 및 제2 오프 듀티 구간은 서로 상이한 폭을 가지고, 상기 제2 블록 내에서 상기 제3 및 제4 오프 듀티 구간은 서로 상이한 폭을 가지며, 상기 제1 및 제2 서브 프레임들 사이를 중심으로 상기 제1 블록의 제1 및 제2 오프 듀티 구간들과 상기 제2 블록의 제3 및 제4 오프 듀티 구간들은 서로 대칭된다.

본 발명의 제2 실시예에 따르면, 액정표시장치는, 영상을 표시하기 위한 액정패널; 상기 액정 패널을 제어하는 타이밍 콘트롤러; 상기 액정패널의 각 게이트 라인을 구동하기 위한 스캔신호를 생성하는 게이트 드라이버; 상기 액정패널의 각 게이트 라인에 상기 영상에 상응하는 아날로그 데이터 전압을 공급하는 데이터 드라이버; 및 상기 액정패널에 광을 조사하는 백라이트 유닛을 포함하고, 상기 백라이트 유닛은, 다수의 인버터들을 포함하고 상기 타이밍 콘트롤러 및 상기 다수의 인버터 중 어느 하나로부터 프레임 단위로 듀티 제어 신호를 생성하는 인버터 유닛; 및 상기 각 듀티 제어 신호를 상기 블록들에 공급하기 위해 적어도 3개 이상의 램프들을 하나의 단위로 갖는 다수의 블록들을 포함하며, 상기 한 프레임은 제1 및 제2 서브 프레임들을 포함하고, 인접하는 제1 및 제2 블록에 있어서, 상기 제1 블록에 공급된 제1 듀티 제어 신호는 상기 제1 서브 프레임 동안 적어도 한번 이상의 제1 오프 듀티 구간을 가지고 상기 제2 서브 프레임 동안 적어도 한번 이상의 제2 오프 듀티 구간을 가지며, 상기 제2 블록에 공급된 제2 듀티 제어 신호는 상기 제1 서브 프레임 동안 적어도 한번 이상의 제3 오프 듀티 구간을 가지고 상기 제2 서브 프레임 동안 적어도 한번 이상의 제4 오프 듀티 구간을 가지며, 상기 제1 블록 내에서 상기 제1 및 제2 오프 듀티 구간은 서로 상이한 폭을 가지고, 상기 제2 블록 내에서 상기 제3 및 제4 오프 듀티 구간은 서로 상이한 폭을 가지며, 상기 제1 및 제2 서브 프레임들 사이를 중심으로 상기 제1 블록의 제1 및 제2 오프 듀티 구간들과 상기 제2 블록의 제3 및 제4 오프 듀티 구간들은 서로 대칭된다.

본 발명은 한 프레임 동안 서로 상이한 폭을 갖는 오프 듀티 구간들을 가지고, 한 프레임에 포함된 제1 및 제2 서브 프레임들 사이를 기준으로 인접하는 블록들 간에 서로 대칭인 오프 듀티 구간을 가지도록 함으로써, 60Hz 또는 50Hz와 같이 그에 상응하는 주파수로 액정패널을 구동하며, 종래의 스캐닝 방식(도 2)으로 구동할 경우 발생하는 플리커가 제거될 뿐만 아니라 모션 블러 저감 및 동화상 응답속도와 같은 특성을 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 3은 본 발명에 따른 액정표시장치를 도시한 도면이다.

도 3을 참조하면, 본 발명의 액정표시장치는 타이밍 콘트롤러(10), 게이트 드라이버(12), 데이터 드라이버(14), 액정패널(16), 인버터 콘트롤러(18), 인버터 유닛(20) 및 다수의 블록들(40)을 포함한다. 여기서, 인버터 콘트롤러(180), 인버 터 유닛(20) 및 다수의 블록들(40)에 의해 백라이트 유닛이 구성될 수 있다.

타이밍 콘트롤러(10)는 외부, 즉 비디오 카드 등으로부터 60Hz의 비디오 데이터, 60Hz의 수직 동기신호, 수평 동기신호 및 데이터 클럭신호를 제공받는다. 비디오 데이터는 프레임 단위의 영상을 표시하기 위한 적색, 녹색 및 청색 디지털 데이터이다. 수직 동기신호는 한 프레임을 정의하기 위한 신호이다. 수평동기신호는 한 프레임 내의 라인별 데이터 공급을 정의하기 위한 신호이다. 데이터 클럭신호는 비디오 데이터의 각 디지털 데이터, 즉 적색, 녹색 및 청색 디지털 데이터의 공급을 정의하기 위한 신호이다.

타이밍 콘트롤러(10)는 수직 동기신호, 수평 동기신호 및 데이터 클럭신호를 바탕으로 게이트 드라이버(12)와 데이터 드라이버(14)를 각각 구동하기 위한 제1 및 제2 제어신호를 생성한다. 제1 제어신호는 액정패널(16)에 배치된 각 게이트라인의 활성화를 제어하기 위한 신호로서, 게이트 시프트 펄스(gate shift pulse), 게이트 클럭신호(gate clock signal) 및 게이트 출력 이네이블 신호(gate output enable)일 수 있다. 제2 제어신호는 액정패널(16)에 배치된 각 데이터라인에 비디오 데이터에 상응하는 아날로그 데이터 전압의 공급을 제어하기 위한 신호로서, 소오스 시프트 펄스(source shift pulse), 소오스 클럭신호(source clock signal) 및 소오스 출력 이네이블 신호(source output enable)일 수 있다.

액정패널(16)의 게이트라인 수와 데이터라인 수를 고려하여 제1 및 제2 제어 신호가 생성되도록 타이밍 콘트롤러(10)가 설계될 수 있다.

한편, 타이밍 콘트롤러(10)는 수직 동기신호를 인버터 콘트롤러(18)에 제공 할 수 있다.

게이트 드라이버(12)는 제1 제어신호에 응답하여 액정패널(16)의 각 게이트라인에 스캔신호를 순차적으로 공급한다. 액정패널(16)의 각 게이트라인은 게이트 드라이버(12)에서 제공된 각 스캔신호에 의해 활성화된다.

데이터 드라이버(14)는 제2 제어신호에 따라 적색, 녹색 및 청색 디지털 데이터를 도시되지 않은 감마 발생기로부터 제공된 감마값을 이용하여 아날로그 데이터 전압으로 변환한 후, 액정패널(16)의 데이터라이들로 공급한다.

본 발명은 60Hz 또는 50Hz와 같이 그에 상응하는 주파수로 액정패널(16)이 구동되며, 120Hz 또는 100Hz 와 같이 그에 상응하는 주파수로 인버터 유닛이 구동된다. 따라서 제 1 및 제 2 제어신호는 120Hz로 액정패널 (16)을 구동하도록 설정될 수 있다. 따라서, 각 게이트라인 상에 데이터가 공급되는 구간은 16.67ms 또는 20ms 와 같이 그에 상응하는 시간이며 각 인버터 유닛은 8.33ms 구간당 한번의 주기로 구동된다.

이러한 경우, 종래의 스캐닝 방식의 백라이트 유닛을 60Hz로 구동하는 경우, 플리커나 모션 블러가 발생하게 된다.

본 발명은 60Hz의 한 프레임 동안 적어도 2번의 오프 구간을 갖도록 다수의 블록들(40)이 구동된다.

도 3을 참조하면, 인버터 콘트롤러(18)는 60Hz의 수직 동기 신호와 수평 동기 신호를 공급받아, 듀티 제어 신호를 생성한다. 또는 듀티 제어 신호는 타이밍 콘트롤러(10)에서 생성될 수도 있다.

도 4에서는 다수의 블록들(40)의 각 블록이 도면 번호 40a, 40b, 40c, ..., 40n으로 도시되었다.

블록들(40) 각각은 도 4에 도시한 바와 같이, 3개의 램프(44)가 하나의 블록으로 설정된다. 하나의 블록 내의 3개의 램프들(44)은 동시에 켜지거나 동시에 꺼질 수 있다.

각 블록(40a, 40b, 40c, ..., 40n)은 밸런스(balance) PCB(32)의 접속 단자(34)에 접속된다. 예컨대, 하나의 블록(40a) 내의 3개의 램프들(44)은 하나의 접속 단자(34)에 접속된다. 따라서, 밸런스 PCB(32) 상에는 각 블록(40a, 40b, 40c, ..., 40n)을 접속할 수 있는 다수의 접속 단자들(34)이 구비될 수 있다. 밸런스 PCB(32)는 램프의 방전 불안정을 안정화시키기 위한 기능을 가질 수 있다.

각 블록(40a, 40b, 40c, ..., 40n) 내의 3개의 램프들(44)은 일측이 접속 단자(34)에 접속되고, 타측은 모든 블록(40a, 40b, 40c, ..., 40n) 내의 램프들(44)과 공통으로 접지될 수 있다.

인버터 유닛(20)은 다수의 인버터들(20a, 20b, 20c, ..., 20n)을 포함한다. 각 인버터(20a, 20b, 20c, ..., 20n)는 각 블록(40a, 40b, 40c, ..., 40n)에 전기적으로 접속된다. 즉, 각 인버터(20a, 20b, 20c, ..., 20n)는 밸런스 PCB(32) 상의 각 접속 단자(34)에 접속된 각 블록(40a, 40b, 40c, ..., 40n)의 3개의 램프들(44)에 전기적으로 접속될 수 있다.

인버터 콘트롤러(18)는 타이밍 콘트롤러(10)로부터 60Hz의 수직 동기신호를 제공받는다.

인버터 콘트롤러(18)는 각 블록(40a, 40b, 40c, ..., 40n)을 구동하기 위한 듀티 제어 신호를 생성한다.

듀티 제어 신호는 한 프레임 내에 적어도 2번의 오프 듀티 구간을 갖는다. 즉, 다시 말해, 듀티 제어 신호는 1/2 프레임 내에 적어도 한 번의 오프 듀티 구간을 갖는다. 여기서, 한 프레임은 60Hz를 의미하고, 1/2 프레임은 120Hz를 의미한다.

여기서, 각 오프 듀티 구간은 액정패널(16) 내의 총 게이트라인들의 수를 고려하여 수직 동기 신호를 이용하여 결정될 수 있다.

설명의 편의를 위해, 도 5에 도시한 바와 같이, 2개의 블록들(n-1 블록 및 n 블록)을 중심으로 설명한다.

n-1 블록 내의 제1 및 제2 오프 듀티 구간들의 폭은 서로 상이하며, n 블록 내의 제3 및 제4 오프 듀티 구간들의 폭은 서로 상이하다.

아울러, n-1 블록과 n 블록은 1/2 프레임을 중심으로 서로 대칭적인 폭을 가질 수 있다.

즉, n-1 블록에서는 첫 번째 1/2 프레임(제1 서브 프레임) 동안 제1 오프 듀티 구간이 발생되고 이어서 제1 온 듀티 구간이 발생되며, 두 번째 1/2 프레임 (제2 서브 프레임) 동안 제2 오프 듀티 구간이 발생되고 이어서 제2 온 듀티 구간이 발생될 수 있다.

n 블록에서는 첫 번째 1/2 프레임 동안 제3 온 유티 구간이 발생되고 이어서 제3 오프 듀티 구간이 발생되며, 두 번째 1/2 프레임 동안 제4 온 듀티 구간이 발 생되고 이어서 제4 오프 듀티 구간이 발생될 수 있다.

이러한 경우, 한 프레임 내의 반 프레임, 즉 1/2 프레임(제1 및 제2 서브 프레임 사이)을 중심으로 n-1 블록의 제2 오프 듀티 구간과 n 블록의 제3 오프 듀티 구간이 서로 대칭되고, n-1 블록의 제1 오프 듀티 구간과 n 블록의 제4 오프 듀티 구간이 서로 대칭될 수 있다. n-1 블록의 제2 오프 듀티 구간과 n 블록의 제3 오프 듀티 구간은 서로 동일한 폭을 가지고, n-1 블록의 제1 오프 듀티 구간과 n 블록의 제4 오프 듀티 구간은 서로 동일한 폭을 가질 수 있다.

아울러, n-1 블록에서 제1 오프 듀티 구간이 제2 오프 듀티 구간보다 더 넓은 폭을 가질 수 있고, n 블록에서 제3 오프 듀티 구간이 제4 오프 듀티 구간보다 더 좁은 폭을 가질 수 있다.

인접하는 블록들 간에는 앞서 설명한 바와 동일한 오프 듀티 구간들을 가질 수 있다. 예를 들어, 한 프레임의 반을 중심으로 제1 및 제2 블록, 제2 및 제3 블록, 제3 및 제4 블록들 사이에서 서로 대칭적인 폭의 오프 구간들을 가질 수 있다.

도 5에서 도시한 바와 같이, 액정은 각 프레임에서 초기에 서서히 반응하다가 일정 시점, 예컨대 한 프레임의 반(1/2 프레임)에서 완전히 반응이 이루어질 수 있다.

인버터 유닛(20)은 다수의 인버터(201, 20b, 20c, ..., 20n)를 포함한다. 각 인버터(20a, 20b, 20c, ..., 20n)는 인버터 콘트롤러(18)로부터 제공된 듀티 제어 신호를 바탕으로 온 오프 듀티 전압을 각 블록으로 공급한다.

예를 들어, 제n-1 인버터(20n-1)는 첫 번째 1/2 프레임 동안 제1 오프 듀티 구간을 갖고 이어서 제1 온 듀티 구간을 가지며, 두 번째 1/2 프레임 동안 제2 오프 듀티 구간을 갖고 이어서 제2 온 듀티 구간을 갖는 제n-1 듀티 제어 신호를 공급받고, 제1 및 제2 오프 듀티 구간 동안 0V의 전압을 생성하고 제1 및 제2 온 듀티 구간동안 10V의 전압을 생성하여, 제n-1 블록(40n-1)으로 공급한다.

제n 인버터(20n)는 첫 번째 1/2 프레임 동안 제3 온 유티 구간을 갖고 이어서 제3 오프 듀티 구간을 가지며, 두 번째 1/2 프레임 동안 제4 온 듀티 구간을 갖고 이어서 제4 오프 듀티 구간을 갖는 제n 듀티 제어 신호를 공급받고, 제3 및 제4 오프 듀티 구간 동안 0V의 전압을 생성하고 제3 및 제4 온 듀티 구간 동안 10V의 전압을 생성하여, 제n 블록(40n)으로 공급한다.

따라서, 제1 및 제2 오프 듀티 구간 동안 제n-1 블록(40n-1) 내의 램프들(44)은 꺼지고, 제1 및 제2 온 듀티 구간 동안 제n-1 블록(40n-1) 내의 램프들(44)은 켜지게 된다.

또한, 제3 및 제4 오프 듀티 구간 동안 제n 블록(40n) 내의 램프들(44)은 꺼지고, 제3 및 제4 온 듀티 구간 동안 제n 블록(40n) 내의 램프들(44)은 켜지게 된다.

이와 같이 60Hz의 한 프레임 동안 서로 상이한 폭을 갖는 오프 듀티 구간들을 가지고, 60Hz의 한 프레임에 포함된 제1 및 제2 서브 프레임들 사이를 기준으로 인접하는 블록들(40n-1, 40n) 간에 서로 대칭인 오프 듀티 구간을 가지도록 함으로써, 60Hz 또는 50Hz와 같이 그에 상응하는 주파수로 액정패널을 구동하며, 종래의 스캐닝 방식(도 2)으로 구동할 경우 발생하는 플리커가 제거될 뿐만 아니라 모션 블러 저감 및 동화상 응답속도와 같은 특성을 향상시킬 수 있다.

이는 액정 패널은 60Hz 혹은 50Hz와 같이 그에 상응하는 주파수로 구동하면서 종래의 스캐닝 방식 (도 2)로 구동할 경우 한 프레임 내의 백라이트 오프구간의 주기가 30Hz가 되어 플리커가 발생하는 경우와 달리, 인버터 유닛을 120Hz 로 구동함에 따라 프레임내의 백라이트의 오프구간의 주기가 60Hz가 되며 한 프레임내의 n번 인버터와 n+1번 인버터의 오프듀티가 1/2 프레임을 기준으로 대칭 되므로 한 프레임내의 밝기차가 없어 플리커가 제거된다. 또한 기존의 스캐닝 방식의 장점인 MBR 및 MPRT를 향상시키기 위하여 1/2 프레임내의 각각의 인버터의 제1 제2 오프 구간을 비대칭으로 구동하고, 입력되는 데이터에 따라 액정이 천천히 반응하는 구간의 오프 듀티를 온듀티에 비해 상대적으로 크게 설정하여 구동한다.

도 1은 일반적인 백라이트 유닛의 구동 방법을 도시한 도면.

도 2는 종래의 스캐닝 방식의 백라이트 유닛의 구동 방법을 도시한 도면.

도 3은 본 발명에 따른 액정표시장치를 도시한 도면.

도 4는 도 3의 백라이트 유닛을 도시한 도면.

도 5는 도 4의 백라이트 유닛의 듀티 제어 신호를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

10: 타이밍 콘트롤러 12: 게이트 드라이버

14: 데이터 드라이버 16: 액정 패널

18: 인버터 콘트롤러 20: 인버터 유닛

32: 밸런스 PCB 34: 접속 단자

40: 블록들

Claims (9)

1. 타이밍 콘트롤러와, 상기 타이밍 콘트롤러에 연결된 다수의 인버터들을 포함하는 인버터 유닛과, 적어도 3개 이상의 램프들을 하나의 단위로 갖는 다수의 블록들을 포함하는 백라이트 유닛에 있어서,

   상기 타이밍 콘트롤러 및 상기 다수의 인버터 중 어느 하나로부터 프레임 단위로 듀티 제어 신호를 생성하는 단계; 및

   상기 각 듀티 제어 신호를 상기 블록들에 공급하는 단계를 포함하고,

   상기 한 프레임은 제1 및 제2 서브 프레임들을 포함하고,

   인접하는 제1 및 제2 블록에 있어서, 상기 제1 블록에 공급된 제1 듀티 제어 신호는 상기 제1 서브 프레임 동안 적어도 한번 이상의 제1 오프 듀티 구간을 가지고 상기 제2 서브 프레임 동안 적어도 한번 이상의 제2 오프 듀티 구간을 가지며, 상기 제2 블록에 공급된 제2 듀티 제어 신호는 상기 제1 서브 프레임 동안 적어도 한번 이상의 제3 오프 듀티 구간을 가지고 상기 제2 서브 프레임 동안 적어도 한번 이상의 제4 오프 듀티 구간을 가지며,

   상기 제1 블록 내에서 상기 제1 및 제2 오프 듀티 구간은 서로 상이한 폭을 가지고,

   상기 제2 블록 내에서 상기 제3 및 제4 오프 듀티 구간은 서로 상이한 폭을 가지며,

   상기 제1 및 제2 서브 프레임들 사이를 중심으로 상기 제1 블록의 제1 및 제2 오프 듀티 구간들과 상기 제2 블록의 제3 및 제4 오프 듀티 구간들은 서로 대칭되고,

   상기 제1 및 제2 서브 프레임들 사이를 중심으로 상기 제1 블록의 제2 오프 듀티 구간과 상기 제2 블록의 제3 오프 듀티 구간은 서로 대칭되는 것을 특징으로 하는 백라이트 유닛의 구동 방법.
2. 제1항에 있어서, 상기 제1 오프 듀티 구간은 상기 제2 오프 듀티 구간보다 넓은 폭을 가지는 것을 특징으로 하는 백라이트 유닛의 구동 방법.
3. 제1항에 있어서, 상기 제3 오프 듀티 구간은 상기 제4 오프 듀티 구간보다 좁은 폭을 가지는 것을 특징으로 하는 백라이트 유닛의 구동 방법.
4. 삭제
5. 제1항에 있어서, 상기 제1 및 제2 서브 프레임들 사이를 중심으로 상기 제1 블록의 제1 오프 듀티 구간과 상기 제2 블록의 제4 오프 듀티 구간은 서로 대칭되는 것을 특징으로 하는 백라이트 유닛의 구동 방법.
6. 제5항에 있어서, 상기 제1 오프 듀티 구간과 상기 제4 오프 듀티 구간은 동일한 폭을 갖는 것을 특징으로 하는 백라이트 유닛의 구동 방법.
7. 제1항에 있어서, 상기 제1 블록에 공급된 제1 듀티 제어 신호에서 상기 한 프레임 중에서 제1 및 제2 오프 듀티 구간들 이외의 구간은 온 듀티 구간인 것을 특징으로 하는 백라이트 유닛의 구동 방법.
8. 제1항에 있어서, 상기 제2 블록에 공급된 제2 듀티 제어 신호에서 상기 한 프레임 중에서 제3 및 제4 오프 듀티 구간들 이외의 구간은 온 듀티 구간인 것을 특징으로 하는 백라이트 유닛의 구동 방법.
9. 영상을 표시하기 위한 액정패널;

   상기 액정 패널을 제어하는 타이밍 콘트롤러;

   상기 액정패널의 각 게이트 라인을 구동하기 위한 스캔신호를 생성하는 게이트 드라이버;

   상기 액정패널의 각 게이트 라인에 상기 영상에 상응하는 아날로그 데이터 전압을 공급하는 데이터 드라이버; 및

   상기 액정패널에 광을 조사하는 백라이트 유닛을 포함하고,

   상기 백라이트 유닛은,

   다수의 인버터들을 포함하고 상기 타이밍 콘트롤러 및 상기 다수의 인버터 중 어느 하나로부터 프레임 단위로 듀티 제어 신호를 생성하는 인버터 유닛; 및

   적어도 3개 이상의 램프들을 하나의 단위로 갖는 다수의 블록들을 포함하며,

   상기 각 듀티 제어 신호는 상기 블록들에 공급되고,

   상기 한 프레임은 제1 및 제2 서브 프레임들을 포함하고,

   인접하는 제1 및 제2 블록에 있어서, 상기 제1 블록에 공급된 제1 듀티 제어 신호는 상기 제1 서브 프레임 동안 적어도 한번 이상의 제1 오프 듀티 구간을 가지고 상기 제2 서브 프레임 동안 적어도 한번 이상의 제2 오프 듀티 구간을 가지며, 상기 제2 블록에 공급된 제2 듀티 제어 신호는 상기 제1 서브 프레임 동안 적어도 한번 이상의 제3 오프 듀티 구간을 가지고 상기 제2 서브 프레임 동안 적어도 한번 이상의 제4 오프 듀티 구간을 가지며,

   상기 제1 블록 내에서 상기 제1 및 제2 오프 듀티 구간은 서로 상이한 폭을 가지고,

   상기 제2 블록 내에서 상기 제3 및 제4 오프 듀티 구간은 서로 상이한 폭을 가지며,

   상기 제1 및 제2 서브 프레임들 사이를 중심으로 상기 제1 블록의 제1 및 제2 오프 듀티 구간들과 상기 제2 블록의 제3 및 제4 오프 듀티 구간들은 서로 대칭되고,

   상기 제1 및 제2 서브 프레임들 사이를 중심으로 상기 제1 블록의 제2 오프 듀티 구간과 상기 제2 블록의 제3 오프 듀티 구간은 서로 대칭되는 것을 특징으로 하는 액정표시장치.

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