KR101445067B1 - Gpio 확장 제어 시스템 - Google Patents

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Abstract

본 발명은 CPU와 메모리가 다수의 데이터 버스로 연결된 GPIO(General Purpose Input/Output Pin) 확장 제어 시스템에 있어서, 상기 다수의 데이터 버스 각각에 데이터 입력 포트가 일대일 연결되도록 구성되고 상기 CPU의 GPIO 단자와 클럭 신호 입력 포트가 연결되도록 구성되어, 상기 클럭(clock) 신호 입력 포트로 입력된 클럭 신호의 상승 에지시 해당 데이터 입력 포트를 통해 입력된 데이터를 출력하는 D-타입 플립플롭을 포함하여 이루어지고, 상기 CPU는 상기 메모리와의 통신 중에는 상기 D-타입 플립플롭의 클럭 신호 입력 포트로 클럭 신호 출력이 이루어지지 않도록 구성되고, 상기 D-타입 플립플롭은 상기 클럭 신호와 입력 데이터가 동기화된 경우 입력 데이터가 항시 출력될 수 있도록, 출력 인에이블 핀(OUTPUT ENABLE PIN)이 그라운드(GND)에 연결되어 항시 로우(Low) 상태를 유지하도록 구성된 것을 특징으로 하는 GPIO 확장 제어 시스템에 관한 것으로, CPU에서 모든 GPIO가 사용되어 경우에 따라 더 많은 디바이스(DEVICE)를 제어(CONTROL) 할 수 있도록 하기 위해 추가 확장 GPIO 핀(PIN)들이 필요할 때, CPU를 변경하거나 추가 콘트롤(CONTROLLER IC)를 적용하지 않고 CPU의 부족한 GPIO 제어를 추가 확장할 수 있게 된다.

Description

GPIO 확장 제어 시스템{System for expansion of General Purpose Input/Outpu}
본 발명은 GPIO(General Purpose Input/Output Pin) 확장 제어 시스템에 관한 것으로, 특히 D-타입 플립플롭(D-TYPE FLIP FLOP) IC를 이용하여 CPU의 부족한 GPIO 제어를 추가 확장할 수 있도록 구성한 GPIO 확장 제어 시스템에 관한 것이다.
일반적으로, GPIO(General Purpose Input/Output) 핀(Pin)은 통상의 목적으로 사용되는 입, 출력핀인데, GPIO를 이용해서 키 입력을 받을 수도 있고, 특정 디바이스(Device)를 제어할 수 있으며, 소프트웨어에서 어떤 특정한 상황이 발생한 경우 특정 장치가 동작하도록 하는 것이다.
예를 들어, 전화 콜(Call) 신호가 입력된 경우 GPIO-1번에 신호를 출력하고 이것을 백라이트에 연결하게 한다면, 전화가 올 때마다 백라이트가 켜지게 되는 것이다. 그리고, GPIO-1번을 진동모터에 연결하게 한다면 전화가 올 때마다 진동이 울리게 되는 것이다.
하지만, 이러한 일반적인 CPU의 보유하는 GPIO는 IC마다 그 수가 정해져 있으며, 각 디바이스(DEVICE) 마다의 제어(CONTROL)를 위해 보유한 GPIO를 모두 연결하게 되면, 더 많은 디바이스(DEVICE)를 제어(CONTROL) 하기 위해 추가 확장 GPIO 핀(PIN)들이 필요할 때, GPIO 핀이 부족하게 되는 상황이 발생한다.
그래서, 종래에는 이를 해결하기 위해, 여유 GPIO 핀(PIN)이 많은 새로운 CPU로 대체 하거나, 높은 비용의 콘트롤(CONTROLLER IC)를 적용해 왔는데, 이는 사용자에게 불편함과 부담이 되었다.
본 발명은 상기한 문제점을 해결하기 위해 개발된 것으로, GPIO 부족에 의해 CPU를 변경하거나 추가 콘트롤(CONTROLLER IC)를 적용하지 않고, 디지털 시스템( DIGITAL SYSTEM)에 대부분 적용되는 CPU와 메모리(예: FLASH MEMORY) 간에 이미 연결된 데이터 버스(DATA BUS)를 공용 사용하고 간단한 D-TYPE 플립 플롭(FLIP FLOP) IC 회로 적용으로 GPIO를 확장할 수 있도록 한, GPIO 확장 제어 시스템을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 GPIO 확장 제어 시스템은,
D-TYPE 플립 플롭(FLIP FLOP)의 동작에서 클럭(CLOCK) 상승 에지(EDGE)일 때, 입력 데이터(INPUT DATA) 상태를 확인하여 최종 데이터(OUTPUT)을 출력하고, GPIO 제어(CONTROL) 시에만 클럭(CLOCK)을 동기화시켜 CPU와 메모리(예: 플래시 메모리) 간의 데이터 버스 인터페이스(DATA BUS INTERFACE)에는 GPIO 제어(CONTROL)에 의한 데이터(DATA) 충돌이 일어나지 않도록 한 구조를 가지는 것을 특징으로 한다.
구체적으로는, CPU와 메모리가 다수의 데이터 버스로 연결된 GPIO(General Purpose Input/Output Pin) 확장 제어 시스템에 있어서, 상기 다수의 데이터 버스 각각에 데이터 입력 포트가 일대일 연결되도록 구성되고 상기 CPU의 GPIO 단자와 클럭 신호 입력 포트가 연결되도록 구성되어, 상기 클럭(clock) 신호 입력 포트로 입력된 클럭 신호의 상승 에지시 해당 데이터 입력 포트를 통해 입력된 데이터를 출력하는 D-타입 플립플롭을 포함하여 이루어지고, 상기 CPU는 상기 메모리와의 통신 중에는 상기 D-타입 플립플롭의 클럭 신호 입력 포트로 클럭 신호 출력이 이루어지지 않도록 구성되고, 상기 D-타입 플립플롭은 상기 클럭 신호와 입력 데이터가 동기화된 경우 입력 데이터가 항시 출력될 수 있도록, 출력 인에이블 핀(OUTPUT ENABLE PIN)이 그라운드(GND)에 연결되어 항시 로우(Low) 상태를 유지하도록 구성된 것을 특징으로 한다.
본 발명은 D-TYPE 플립 플롭(FLIP FLOP)의 동작에서 클럭(CLOCK) 상승 에지(EDGE)일 때, 입력 데이터(INPUT DATA) 상태를 확인하여 최종 데이터(OUTPUT)을 출력하고, GPIO 제어(CONTROL) 시에만 클럭(CLOCK)을 동기화시켜 CPU와 메모리(예: 플래시 메모리) 간의 데이터 버스 인터페이스(DATA BUS INTERFACE)에는 GPIO 제어(CONTROL)에 의한 데이터(DATA) 충돌이 일어나지 않도록 함으로, CPU에서 모든 GPIO가 사용되어 경우에 따라 더 많은 디바이스(DEVICE)를 제어(CONTROL) 할 수 있도록 하기 위해 추가 확장 GPIO 핀(PIN)들이 필요할 때, CPU를 변경하거나 추가 콘트롤(CONTROLLER IC)를 적용하지 않고 CPU의 부족한 GPIO 제어를 추가 확장할 수 있게 된다.
즉, CPU를 변경하거나 추가 콘트롤 IC(CONTROLLER IC)를 적용하지 않고, 디지털 시스템(DIGITAL SYSTEM)에 대부분 적용되는 CPU와 메모리(예: FLASH MEMORY) 간에 이미 연결되어 있는 데이터 버스(DATA BUS)를 공용 사용하고, 간단한 D-TYPE 플립 플롭 IC(FLIP FLOP IC) 회로 적용으로, CPU에서 모든 GPIO가 사용되어 경우에 따라 더 많은 디바이스(DEVICE)를 제어(CONTROL) 할 수 있도록 하기 위해 추가 확장 GPIO 핀(PIN)들이 필요할 때, CPU를 변경하거나 추가 콘트롤(CONTROLLER IC)를 적용하지 않고 CPU의 부족한 GPIO 제어를 추가 확장할 수 있게 된다.
도 1은 본 발명에 따른 GPIO(General Purpose Input/Output Pin) 확장 제어 시스템의 구성을 도시한 도면
도 2는 본 발명에 따른 GPIO 확장 제어 시스템의 블록구성도
도 3은 본 발명에 따른 D-TYPE 플립 플롭 IC의 진리표(TRUTH TABLE)를 도시한 도면
도 4는 본 발명에 따른 클럭(CLOCK)의 상승 에지(EDGE) 부분과 데이터(DATA) 동기화에 의해 최종 출력되는 파형을 도시한 도면
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
다만, 이하에서 설명되는 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명을 쉽게 실시할 수 있을 정도로 상세하게 설명하기 위한 것에 불과하며, 이로 인해 본 발명의 보호범위가 한정되는 것을 의미하지는 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 GPIO(General Purpose Input/Output Pin) 확장 제어 시스템의 구성을 도시한 도면이고, 도 2는 본 발명에 따른 GPIO 확장 제어 시스템의 블록구성도이다.
도 1과 도 2에 도시된 바와 같이, 본 시스템은 CPU(101)에서 모든 GPIO가 사용되어 경우에 따라 더 많은 디바이스(DEVICE)를 제어(CONTROL) 할 수 있도록 하기 위해 추가 확장 GPIO 핀(PIN)들이 필요할 때, CPU(101)를 변경하거나 추가 콘트롤(CONTROLLER IC)를 적용하지 않고, D-타입 플립플롭(D-TYPE FLIP FLOP) IC(103)를 이용하여 CPU(101)의 부족한 GPIO 제어를 추가 확장할 수 있도록 구성한 구조이다.
즉, CPU(101)에서 모든 GPIO가 사용되어 경우에 따라 더 많은 디바이스(DEVICE)를 제어(CONTROL) 할 수 있도록 하기 위해 추가 확장 GPIO 핀(PIN)들이 필요할 때, CPU(101)를 변경하거나 추가 콘트롤 IC(CONTROLLER IC)를 적용하지 않고, 디지털 시스템(DIGITAL SYSTEM)에 대부분 적용되는 CPU(101)와 메모리(예: FLASH MEMORY)(102) 간에 이미 연결된 데이터 버스(DATA BUS)를 공용 사용하고, 간단한 D-TYPE 플립 플롭 IC(FLIP FLOP IC)(103) 회로 적용으로 GPIO를 확장할 수 있게 한 구조이다.
구체적으로는, D-TYPE 플립 플롭(FLIP FLOP)(103)의 동작에서 클럭(CLOCK) 상승 에지(EDGE)일 때, 입력 데이터(INPUT DATA) 상태를 확인하여 최종 데이터(OUTPUT)을 출력하고, GPIO 제어(CONTROL) 시에만 클럭(CLOCK)을 동기화시켜 CPU(101)와 메모리(예: 플래시 메모리)(102) 간의 데이터 버스 인터페이스(DATA BUS INTERFACE)에는 GPIO 제어(CONTROL)에 의한 데이터(DATA) 충돌이 일어나지 않도록 설계한 구조를 가진다.
즉, CPU(101)와 메모리(102)가 다수의 데이터 버스로 연결된 GPIO(General Purpose Input/Output Pin) 확장 제어 시스템에 있어서, 상기 다수의 데이터 버스 각각에 데이터 입력 포트가 일대일 연결되도록 구성되고 상기 CPU(101)의 GPIO 단자와 클럭 신호 입력 포트가 연결되도록 구성되어, 상기 클럭(clock) 신호 입력 포트로 입력된 클럭 신호의 상승 에지시 해당 데이터 입력 포트를 통해 입력된 데이터를 출력하는 D-타입 플립플롭(103)을 포함하여 이루어지고, 상기 CPU(101)는 상기 메모리와의 통신 중에는 상기 D-타입 플립플롭(103)의 클럭 신호 입력 포트로 클럭 신호 출력이 이루어지지 않도록 구성되고, 상기 D-타입 플립플롭(103)은 상기 클럭 신호와 입력 데이터가 동기화된 경우 입력 데이터가 항시 출력될 수 있도록, 출력 인에이블 핀(OUTPUT ENABLE PIN)이 그라운드(GND)에 연결되어 항시 로우(Low) 상태를 유지하도록 구성된 구조를 가진다.
여기서, D-타입 플립플롭(103)은 CPU(101)와 메모리(예: 플래시 메모리)(102)를 연결하는 다수의 데이터 버스 각각에 데이터 입력 포트(예: 도 1의 D0 ~ D7)가 일대일 연결되도록 구성되고 상기 CPU(101)의 GPIO 단자(예: GPIO 10)와 클럭 신호 입력 포트(CLOCK)가 연결되도록 구성되어, 상기 클럭(clock) 신호 입력 포트로 입력된 클럭 신호의 상승 에지시 해당 데이터 입력 포트를 통해 입력된 데이터를 출력하는 것이다. 즉, CPU(101)와 메모리(예: 플래시 메모리)(102) 간의 데이터 버스(DATA BUS)를 공유(SHARE)하고 D-TYPE 플립 플롭(FLIP FLOP) IC(103에 연결하여 데이터 버스(DATA BUS)를 이용한 GPIO 제어(CONTROL)을 할 수 있도록 한다. 그리고, CPU(101)와 메모리(102 간의 데이터 통신 중에는 CPU(101)에서 클럭(CLOCK) 출력을 하지 않도록 구성함으로 D-타입 플립플롭(103은 클럭(CLOCK)에 의한 동기화가 일어나지 않아 출력(OUTPUT)은 하이 임피던스(HIGH IMPEDANCE) 즉, 아무런 출력이 발생되지 않고 데이터 버스(DATA BUS)에도 영향을 주지 않게 된다. 또한, D-타입 플립플롭(103의 출력 인에이블 핀(OUTPUT ENABLE PIN)을 그라운드(GND)에 연결하여 항시 로우(Low) 상태를 유지하도록 함으로 클럭(CLOCK)과 데이터 입력(DATA INPUT)이 동기화되면 항시 출력(OUTPUT)이 될 수 있도록 한다. 참고로, 도 2의 D-타입 플립플롭(103은 8bit 데이터 버스(data bus)를 이용하였으므로 최대 8개의 GPIO PIN 이 확장 가능한 것을 보여준다. 그리고, D-TYPE은 딜레이 타입(DELAY TYPE)이고 3.3V 공급 전압일 경우 입력 대비 출력 타임(TIME)은 최대 8.5ns 의 딜레이(delay)가 발생한다. 일반적인 디바이스(DEVICE)의 제어(CONTROL)는 8.5ns 의 딜레이(delay)에도 동작에는 무리 없이 충분히 적용 가능하다.
이하, 도 1, 도 2의 본 발명에 따른 GPIO 확장 제어 시스템의 동작을 설명한다.
도 1과 도 2에 도시된 바와 같이, 본 시스템은 도 1의 D부분과 같이 CPU(101)에서 모든 GPIO가 사용될 때, 경우에 따라 더 많은 디바이스(DEVICE)를 제어(CONTROL) 할 수 있도록 하기 위해 추가 확장 GPIO 핀(PIN)들이 필요하다.
그래서, 본 시스템은 A 부분과 같이, CPU(101)와 메모리(예: 플래시 메모리)(102 간의 데이터 버스(DATA BUS)를 공유(SHARE) 하고, D-TYPE 플립 플롭 IC(103에 연결하여 데이터 버스(DATA BUS)를 이용한 GPIO 제어(CONTROL)을 할 수 있도록 한다.
그리고, CPU(101)와 메모리(102 간의 데이터 통신 중에는 B부분과 같이, CPU(101)에서 클럭(CLOCK) 출력을 하지 않도록 구성함으로 D-TYPE 플립 플롭(103) 클럭(CLOCK)에 의한 동기화가 일어나지 않아 출력(OUTPUT)은 하이 임피던스(HIGH IMPEDANCE) 즉, 아무런 출력이 발생되지 않고 데이터 버스(DATA BUS)에도 영향을 주지 않게 된다.
또한, C부분과 같이 D-TYPE 플립 플롭(103)의 인에이블 핀(OUTPUT ENABLE PIN)으로 항상 로우(Low) 상태를 유지하게 하여 클럭(CLOCK)과 데이터 입력(DATA INPUT)이 동기화되면 항상 출력(OUTPUT)이 될 수 있도록 한다.
참고로, D부분은 8비트(bit) 데이터 버스(data bus)를 이용하였으므로 최대 8개의 GPIO PIN 이 확장 가능한 것을 보여준다.
그리고, D-TYPE은 딜레이 타입(DELAY TYPE)이고 3.3V 공급 전압일 경우 입력 대비 출력 타임(TIME)은 최대 8.5ns 의 딜레이(delay)가 발생한다. 일반적인 디바이스(DEVICE)의 제어(CONTROL)는 8.5ns 의 딜레이(delay)에도 동작에는 무리 없이 충분히 적용 가능하다.
이상과 같이, 본 발명은 D-TYPE 플립 플롭(FLIP FLOP)의 동작에서 클럭(CLOCK) 상승 에지(EDGE)일 때, 입력 데이터(INPUT DATA) 상태를 확인하여 최종 데이터(OUTPUT)을 출력하고, GPIO 제어(CONTROL) 시에만 클럭(CLOCK)을 동기화시켜 CPU와 메모리(예: 플래시 메모리) 간의 데이터 버스 인터페이스(DATA BUS INTERFACE)에는 GPIO 제어(CONTROL)에 의한 데이터(DATA) 충돌이 일어나지 않도록 함으로, CPU에서 모든 GPIO가 사용되어 경우에 따라 더 많은 디바이스(DEVICE)를 제어(CONTROL) 할 수 있도록 하기 위해 추가 확장 GPIO 핀(PIN)들이 필요할 때, CPU를 변경하거나 추가 콘트롤(CONTROLLER IC)를 적용하지 않고 CPU의 부족한 GPIO 제어를 추가 확장할 수 있게 된다.
즉, CPU를 변경하거나 추가 콘트롤 IC(CONTROLLER IC)를 적용하지 않고, 디지털 시스템(DIGITAL SYSTEM)에 대부분 적용되는 CPU와 메모리(예: FLASH MEMORY) 간에 이미 연결되어 있는 데이터 버스(DATA BUS)를 공용 사용하고, 간단한 D-TYPE 플립 플롭 IC(FLIP FLOP IC) 회로 적용으로, CPU에서 모든 GPIO가 사용되어, 경우에 따라 더 많은 디바이스(DEVICE)를 제어(CONTROL) 할 수 있도록 하기 위해 추가 확장 GPIO 핀(PIN)들이 필요할 때, CPU를 변경하거나 추가 콘트롤(CONTROLLER IC)를 적용하지 않고 CPU의 부족한 GPIO 제어를 추가 확장할 수 있게 된다.
도 3은 본 발명에 따른 D-TYPE 플립 플롭 IC의 진리표(TRUTH TABLE)를 도시한 도면이고, 도 4는 본 발명에 따른 클럭(CLOCK)의 상승 에지(EDGE) 부분과 데이터(DATA) 동기화에 의해 최종 출력되는 파형을 도시한 도면이다.
도 3과 도 4에 도시된 바와 같이, 본 발명은 클럭(CLOCK) 상승 에지(EDGE) 시 데이터 입력(DATA INPUT)이 하이(HIGH) 상태이면 출력은 하이(HIGH) 상태가 된다. 이후, 클럭 에지(CLOKC EDGE)를 발생시키지 않으면 D-TYPE 플립 플롭 출력은 하이(HIGH) 상태를 계속 유지하게 된다(①).
반면, 본 발명은 클럭(CLOCK) 상승 에지(EDGE) 시 데이터 입력(DATA INPUT)이 로우(Low) 상태이면 출력은 로우(Low) 상태가 된다. 이후, 클럭 에지(CLOCK EDGE)를 발생시키지 않으면 D-TYPE 플립 플롭 출력은 로우(Low) 상태를 계속 유지하게 된다(②).
* 도면의 주요 부분에 대한 부호의 설명 *
101 : CPU 102 : 메모리
103 : D-TYPE 플립 플롭

Claims (1)

  1. CPU와 메모리가 다수의 데이터 버스로 연결된 GPIO(General Purpose Input/Output Pin) 확장 제어 시스템에 있어서,
    상기 다수의 데이터 버스 각각에 데이터 입력 포트가 일대일 연결되도록 구성되고 상기 CPU의 GPIO 단자와 클럭 신호 입력 포트가 연결되도록 구성되어, 상기 클럭(clock) 신호 입력 포트로 입력된 클럭 신호의 상승 에지시 해당 데이터 입력 포트를 통해 입력된 데이터를 출력하는 D-타입 플립플롭을 포함하여 이루어지고,
    상기 CPU는
    상기 메모리와의 통신 중에는 상기 D-타입 플립플롭의 클럭 신호 입력 포트로 클럭 신호 출력이 이루어지지 않도록 구성되고,
    상기 D-타입 플립플롭은
    상기 클럭 신호와 입력 데이터가 동기화된 경우 상기 입력 데이터가 항시 출력될 수 있도록, 출력 인에이블 핀(OUTPUT ENABLE PIN)이 그라운드(GND)에 연결되어 항시 로우(Low) 상태를 유지하도록 구성된 것을 특징으로 하는 GPIO(General Purpose Input/Output Pin) 확장 제어 시스템.




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