KR101441188B1 - 가상 시스템에서 메모리 중복 제거를 위한 기술 - Google Patents

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Abstract

가상 시스템에서 메모리 중복 제거(memory de-duplication)를 위한 기술들이 기술된다. 일 장치는 제 2 프로세서 회로에 접속된 제 1 프로세서 회로를 포함할 수 있다. 메모리 유닛은 제 1 프로세서 회로 및 제 2 프로세서 회로에 접속될 수 있으며, 다수의 가상 머신들을 위한 비공유형 메모리 페이지들(private memory pages) 및 공유형 메모리 페이지들을 저장할 수 있다. 메모리 관리 애플리케이션은 메모리 유닛 내에 저장된 비공유형 메모리 페이지들에 대해서 메모리 중복 제거 동작을 수행하여서 공유형 메모리 페이지를 형성하기 위해 공유되는 방식으로 제 1 프로세서 회로 및 제 2 프로세서 회로 상에서 동작될 수 있다. 메모리 관리 애플리케이션은 제 1 프로세서 회로 상에서는 순차적 메모리 중복 제거 동작을 수행하고 제 2 프로세서 회로 상에서는 병렬적 메모리 중복 제거 동작을 수행할 수 있다. 다른 실시예들이 개시 및 청구된다.

Description

가상 시스템에서 메모리 중복 제거를 위한 기술{TECHNIQUES FOR MEMORY DE-DUPLICATION IN A VIRTUAL SYSTEM}
본 발명은 가상 시스템에서 메모리 중복 제거(de-duplication) 기술에 관한 것이다.
가상 머신(VM)은 물리적 머신과 같은 프로그램을 실행하는 머신(가령, 컴퓨터)을 소프트웨어적으로 구현하는 것이다. 가상 머신들은 임의의 실제 머신에 일치하는 정도 및 그의 용도에 따라서 2 개의 주요한 범주로 구별된다. 시스템 가상 머신은 완성된 운영 체제(OS)에 대한 실행을 지원하는 완성된 시스템 플랫폼을 제공한다. 이와 대조적으로, 프로세스 가상 머신은 단일 프로그램을 실행하도록 설계되는데 이는 프로세스 가상 머신이 단일 프로세스를 지원하는 것을 의미한다. 가상 머신의 필수적 특징은 그 내에서 실행되는 소프트웨어가 가상 머신에 의해서 제공되는 자원 및 애브스트랙션(abstraction)으로 한정된다는 것이다.
물리적 머신 중 오직 적은 부분만이 소정의 시간에 사용되는 것을 고려하면, 가상화는 물리적 머신이 공유되게 하여서 그의 전반적인 활용도를 증가시킨다. 가상화에 있어서의 한가지 설계 팩터는 프로세서와 같은 물리적 머신에 의해서 제공되는 하드웨어 자원, 메모리 및 네트워킹 대역폭을 효율적으로 공유하는 것이다. 프로세서 및 네트워킹 자원들은 통상적으로 가상 환경에서 충분하게 활용되지 못하고 있다. 그러나, 메모리 자원은 때때로 그 수요가 높을 때가 있다. 따라서, 가상 환경에서의 효율적인 메모리 공유와 연관된 메모리 관리 기술은 잠재적으로 가상 머신들이 보다 동적이면서 전력 효율적이면서 비용 효율적으로 되게 할 수 있다. 이러한 고려 사항 및 다른 고려 사항과 관련하여서 개선이 필요하다.
본 발명의 일 측면에 따라서, 제 1 프로세서 회로와, 상기 제 1 프로세서 회로에 접속된 제 2 프로세서 회로와, 상기 제 1 프로세서 회로 및 제 2 프로세서 회로에 접속되어서 다수의 가상 머신들을 위한 비공유형 메모리 페이지들 및 공유형 메모리 페이지들을 저장하는 메모리 유닛과, 상기 제 1 프로세서 회로 및 제 2 프로세서 회로 상에서 동작하여 상기 메모리 유닛 내에 저장된 비공유형 메모리 페이지들(private memory pages)에 대해서 메모리 중복 제거(memory de-duplication) 동작을 수행하여서 공유형 메모리 페이지들을 형성하되, 상기 제 1 프로세서 회로 상에서는 순차적 메모리 중복 제거 동작을 수행하고 상기 제 2 프로세서 회로 상에서는 병렬적 메모리 중복 제거 동작을 수행하는 메모리 관리 애플리케이션을 포함하는 장치가 제공된다.
도 1은 가상 머신의 제 1 메모리 관리 장치의 실시예를 나타내고 있다.
도 2는 가상 머신의 제 2 메모리 관리 장치의 실시예를 나타내고 있다.
도 3은 가상 머신의 메모리 관리 장치에 대한 제 1 동작 환경의 실시예를 나타내고 있다.
도 4는 가상 머신의 메모리 관리 장치에 대한 제 2 동작 환경의 실시예를 나타내고 있다.
도 5는 가상 머신의 제 3 메모리 관리 장치의 실시예를 나타내고 있다.
도 6은 가상 머신의 메모리 관리 장치에 대한 제 1 로직 흐름의 실시예를 나타내고 있다.
도 7은 가상 머신의 메모리 관리 장치에 대한 제 2 로직 흐름의 실시예를 나타내고 있다.
도 8은 가상 머신의 메모리 관리 장치에 대한 제 3 로직 흐름의 실시예를 나타내고 있다.
도 9는 다수의 가상 머신으로의 가상화에 적합한 컴퓨팅 아키텍처의 실시예를 나타내고 있다.
다양한 실시예들은 전반적으로 가상화된 시스템에 관한 것이다. 몇몇 실시예들은 특히 다수의 가상 머신을 지원하는 가상화된 시스템을 위한 개선된 메모리 관리 기술에 관한 것이다.
통상적으로 가상화된 시스템들은 다수의 가상 머신들, 특히 유사한 운영 체제(OS) 및 애플리케이션 프로그램을 실행하는 가상 머신들이 중복된 콘텐츠(duplicative content)를 갖는 메모리 페이지들을 사용하는 경우에 비효율적이다. 이러한 비효율성을 보상하기 위해서, 메모리 중복 제거(memory de-duplication)와 같은 메모리 관리 기술들이 사용되어서 중복된 메모리 페이지들을 검출하고 이들을 다수의 가상 머신들 간에 공유시킨다. 그러나, 통상적인 메모리 중복 제거 기술들은 컴퓨팅 측면에서 비용이 드는 수학적 연산들을 포함한다. 또한, 통상적인 메모리 중복 제거 기술들은 통상적으로 단일 프로세서로 한정되거나 잠재적으로는 유사한 설계를 갖는 다수의 프로세서로 한정되며 따라서 소정의 프로세서 아키텍처와 연관된 장점 및 단점에 영향을 받게 된다.
본 실시예들은 가상 시스템에서 사용되는 물리적 디바이스의 다수의 이종 프로세서 회로들에 걸쳐서 개선된 메모리 관리 기술을 구현함으로써 상술된 문제 및 이와 다른 문제들을 해결한다. 특히, 본 개선된 메모리 관리 기술은 다수의 가상 머신들을 위한 메모리 페이지들을 다수의 이종 프로세서 회로들에 걸쳐서 공유시키는 방식으로 관리하여서 각 프로세서 회로의 소정의 프로세서 아키텍처에 의해서 제공되는 특정된 설계상의 장점을 활용하도록 구성된다. 특정 메모리 관리 동작들(또는 워크로드(workload))을 이 특정 메모리 관리 동작들에 매우 적합한 특정 프로세서 회로에 정렬시킴으로써 가상 환경에서 메모리 공유가 보다 효율적으로 되며 잠재적으로 가상 머신들이 보다 동적이며 보다 전력 효율적이며 보다 비용 효율적으로 된다.
일 실시예에서, 가령, 장치는 제 2 프로세서 회로에 접속된 제 1 프로세서 회로를 포함할 수 있다. 메모리 유닛은 제 1 프로세서 회로 및 제 2 프로세서 회로에 접속될 수 있으며, 다수의 가상 머신들을 위한 비공유형 메모리 페이지들(private memory pages) 및 공유형 메모리 페이지들을 저장할 수 있다. 메모리 관리 애플리케이션은 메모리 유닛 내에 저장된 비공유형 메모리 페이지들에 대해서 메모리 중복 제거(memory de-duplication) 동작을 수행하여서 공유형 메모리 페이지를 형성하기 위해 공유되는 방식으로 제 1 프로세서 회로 및 제 2 프로세서 회로 상에서 동작될 수 있다. 메모리 관리 애플리케이션은 제 1 프로세서 회로 상에서는 순차적 메모리 중복 제거 동작을 수행하고 제 2 프로세서 회로 상에서는 병렬적 메모리 중복 제거 동작을 수행할 수 있다. 이렇게 하여, 중복된 콘텐츠를 갖는 비공유형 메모리 페이지는 절감된 컴퓨트 주기 및 그에 연관된 지연 및 비용을 갖는 공유형 메모리 페이지로 변환될 수 있다. 그 결과, 본 실시예는 디바이스 또는 네트워크에 대한 구입 가능성(affordability), 스케일 가능성(scalability), 모듈성(modularity), 확장 가능성(extendibility) 또는 상호 연동성(interoperability)을 개선할 수 있다.
또한, 이 장치는 상기 제 1 프로세서 회로 및 제 2 프로세서 회로 상에서 동작하여 상기 메모리 유닛 내에 저장된 비공유형 메모리 페이지들에 대해서 메모리 중복 제거(memory de-duplication) 동작을 수행하여서 공유형 메모리 페이지들을 형성하되, 상기 제 1 프로세서 회로 상에서는 순차적 메모리 중복 제거 동작을 수행하고 상기 제 2 프로세서 회로 상에서는 병렬적 메모리 중복 제거 동작을 수행하는 메모리 관리 애플리케이션을 포함한다. 이로써, 중복 내용을 갖는 비공유형 메모리 페이지들은 감소된 컴퓨팅 사이클 및 이와 관련하여서 감소된 레이턴시 및 비용으로 해서 공유형 메모리 페이지들로 변환될 수 있다. 이로써, 본 실시예들은 운영자, 디바이스 또는 네트워크에 대해 구입 가능성을 높여 주거나 스케일 가능성을 개선시켜 주거나 모듈성(modularity)을 개선시켜 주거나 확장성을 개선시켜 주거나 상호 연동성을 개선시켜 준다.
본 명세서에서 사용되는 표기법 및 명명법을 일반적으로 참조하면서, 다음의 상세한 설명들은 컴퓨터 또는 컴퓨터들의 네트워크 상에서 실행되는 프로그램 프로시저의 차원에서 이루어진다. 이러한 프로시저 설명 사항 및 표현 사항들이 본 기술 분야의 당업자에 의해서 사용되어서 해당 당업자가 그들의 작업의 실체를 다른 당업자에게 가장 효과적으로 전달할 수 있다.
본 명세서에서 일반적으로 프로시저는 소망하는 결과를 낳는 일관성이 있는 일련의 동작들로 간주된다. 이러한 동작들은 물리적 정량을 물리적으로 처리하는 것을 요구하는 것들이다. 일반적으로, 반드시 필요한 것을 아니지만, 이러한 물리적 정량은 저장, 전달, 결합, 비교 및 이와 달리 처리될 수 있는 전기적 신호 형태, 자기적 신호 형태 또는 광학적 신호 형태를 취할 수 있다. 원칙적으로 일반화된 사용의 측면에서 이러한 신호 형태를 비트, 값, 요소, 심볼, 문자, 용어, 숫자 등으로서 지칭하는 것이 때때로 편리할 수 있다. 그러나, 이러한 용어 및 이와 유사한 용어 모두는 적합한 물리적 정량과 연관되어야 하며 이러한 정량에 부여되는 단지 편리한 표시 사항일 뿐이다.
또한, 수행되는 처리들은 용어상 가령 부가 또는 비교 동작으로서 지칭될 수 있으며 이러한 동작들은 공통적으로 인간 운영자에 의해서 수행되는 정신적 동작과 관련된다. 그러나, 이러한 인간 운영자의 능력이 대다수의 경우에는 하나 이상의 실시예들의 일부를 형성하는 본 명세서에서 기술되는 임의의 동작들에 있어서 반드시 필요하거나 요구되는 것은 아니다. 이보다는, 이 동작들은 머신 동작일 수 있다. 다양한 실시예들의 동작을 수행하기 위한 유용한 머신들은 범용 디지털 컴퓨터 또는 이와 유사한 디바이스들을 포함한다.
또한, 다양한 실시예들은 이러한 동작들을 수행하는 장치 또는 시스템과 관련된다. 이러한 장치는 요구된 목적을 위해서 특별하게 구성되거나 자신 내에 저장된 컴퓨터 프로그램에 의해서 선택적으로 활성화되거나 재구성되는 범용 컴퓨터들을 포함할 수 있다. 본 명세서에서 제시된 프로시저들은 특정 컴퓨터 또는 다른 장치와 내재적으로는 연관되지 않는다. 다양한 범용 머신들이 본 명세서의 교시 사항에 따라서 기록된 프로그램과 함께 사용될 수 있거나 요구된 방법 단계들을 수행하도록 보다 특정화된 장치를 구성하는 것이 편리할 수 있다. 이러한 다양한 머신들에 대해서 요구되는 구조는 아래에서 주어지는 설명 사항에 나타날 것이다.
첨부 도면이 참조될 것이 이 첨부 도면에서는 유사한 참조 부호는 유사한 구성요소를 지칭한다. 다음의 설명 부분에서, 설명의 목적을 위해서, 다수의 특정 세부 사항들이 제공되어서 본 설명의 철저한 이해를 돕는다. 그러나, 새로운 실시예들이 이러한 특정 세부 사항 없이도 실시될 수 있음은 자명하다. 다른 실례로서, 잘 알려진 구조 및 디바이스는 이들의 설명을 용이하게 하기 위해서 블록도 형태로 도시된다. 본 발명은 청구된 청구 대상에 부합하는 모든 수정 사항, 균등 사항 및 변경 사항을 포함한다.
도 1은 메모리 관리 장치(100)의 블록도이다. 일 실시예에서, 메모리 관리 장치(100)는 다수의 이종 프로세서 회로들(130,132) 및 메모리 유닛(150)을 갖는 전자 디바이스(120)를 포함하는 컴퓨터 구현형 장치를 포함할 수 있다. 이 전자 디바이스(120)는 가상화 애플리케이션(138) 및 메모리 관리 애플리케이션(140)을 포함하는 소프트웨어 애플리케이션을 설치하고 있다. 도 1에 도시된 메모리 관리 장치(100)가 소정의 토폴러지에서 한정된 개수의 구성요소들을 구비하고 있지만, 이 메모리 관리 장치(100)는 소정의 구현예에서 요구되는 다른 토폴러지들에서는 보다 많은 구성요소 또는 보다 적은 구성요소들을 포함할 수 있다.
다양한 실시예들에서, 메모리 관리 장치(100)는 전자 장치(120)를 포함할 수 있다. 전자 장치(120)는 다음으로 한정되지는 않지만 울트라 모바일 디바이스, 모바일 디바이스, PDA, 모바일 컴퓨팅 디바이스, 스마트 폰, 전화, 디지털 전화, 셀룰러 전화, 전자책 리더, 핸드셋, 일 방향 호출기, 양방향 호출기, 메시징 디바이스, 컴퓨터, 개인용 컴퓨터, 데스크 탑 컴퓨터, 랩 탑 컴퓨터, 노트북 컴퓨터, 넷 북 컴퓨터, 휴대용 컴퓨터, 태블릿 컴퓨터, 서버, 서버 어레이 또는 서버 팜(server farm), 웹 서버, 네트워크 서버, 인터넷 서버, 워크 스테이션, 미니 컴퓨터, 메인 프레임 컴퓨터, 슈퍼 컴퓨터, 네트워크 장치, 웹 장치, 분산형 컴퓨팅 시스템, 멀티프로세서 시스템, 프로세서 기반형 시스템, 소비자 전자 제품, 프로그램 가능한 전자 장치, 게임 장치, 텔레비전, 디지털 텔레비전, 셋탑 박스, 무선 액세스 포인트, 기지국, 가입자 국, 모바일 가입자 센터, 무선 네트워크, 무선 네트워크 제어기, 라우터, 허브, 게이트웨이, 브리지, 스위치, 머신 또는 이들의 조합을 포함할 수 있다. 본 실시예들은 이러한 바로만 한정되는 것은 아니다.
다양한 실시예들에서, 메모리 관리 장치(100)는 프로세서 회로(130)를 포함할 수 있다. 일반적으로, 프로세서 회로(130)는 순차적 프로세싱 동작들에 적합한 프로세서 아키텍처를 가질 수 있다. 일 실시예에서, 가령, 프로세서 회로(130)는 컴퓨팅 플랫폼의 CPU(중앙 처리 장치)와 같은 범용 컴퓨팅을 위해서 사용되는 범용 프로세서 회로를 포함할 수 있다. CPU는 레이턴시 민감성이면서 내재적 인스트럭션 레벨 병렬성을 갖는 애플리케이션을 위해서 설계된다. CPU는 대형 순차적 구조를 가질 수 있으며 이로써 CPU는 특히 순차적 컴퓨팅 동작들에 매우 적합할 수 있다. 프로세서 회로(130)는 다음으로 한정되지는 않지만 AMD® 사의 Athlon® 프로세서, Duron® 프로세서 및 Opteron® 프로세서; ARM® 애플리케이션, 내장형 프로세서 및 시큐어 프로세서; IBM® 프로세서, Motorola® DragonBall® 프로세서 및 PowerPC® 프로세서; IBM® Cell 프로세서 및 Sony® Cell 프로세서; Intel® 사의 Celeron® 프로세서, Core(2)Duo® 프로세서, Itanium® 프로세서, Pentium® 프로세서, Xeon® 프로세서 및 XScale® 프로세서; 및 이와 유사한 프로세서들을 포함하는 다양한 상업적으로 입수 가능한 범용 프로세서 중 임의의 것일 수 있다. 듀얼 마이크로프로세서 아키텍처, 멀티-코어 프로세서 아키텍처 또는 다른 멀티-프로세서 아키텍처들이 또한 프로세서 회로(130)로서 사용될 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
다양한 실시예들에서, 메모리 관리 장치(100)는 프로세서 회로(132)를 포함한다. 일반적으로, 프로세서 회로(132)는 병렬 프로세싱 동작들에 적합한 프로세서 아키텍처를 가질 수 있다. 일 실시예에서, 가령, 프로세서 회로(132)는 컴퓨팅 플랫폼의 GPU(그래픽 프로세싱 유닛) 또는 VPU(시각적 프로세싱 유닛)와 같은 특정 목적용 컴퓨팅을 위해서 사용되는 특정 목적용 프로세서 회로를 포함할 수 있다. GPU는 디스플레이로 출력될 프레임 버퍼 내의 이미지들을 구축하는 바를 가속화할 수 있도록 메모리를 신속하게 조작 및 변경하도록 설계된 특정화된 회로이다. GPU는 충분한 병렬성을 갖는 처리량 지향형 워크로드(throughput-oriented workload)를 갖는 애플리케이션을 위해서 설계된다. GPU는 높은 병렬성을 갖는 구조를 가지며 이로써 GPU는 특히 대형 데이터 블록들에 대한 프로세싱이 병렬로 이루어지는 병렬 컴퓨팅 동작들에 매우 적합하다. 프로세싱 유닛(132)은 다음으로 한정되는 것은 아니지만 Intel Extreme Graphics 프로세서 및 칩세트, Graphics Media Accelerator (GMA) 프로세서 및 칩세트, Platform Controller Hub (PCH) 프로세서 및 칩세트, HD Graphics 프로세서 및 칩세트, Nvidia® GeForce® 프로세서, Tegra® 프로세서 및 Tesla® 프로세서; AMD Fusion® 프로세서; S3 Graphics® S3 Chrome ® 프로세서; 및 이와 유사한 프로세서를 포함하는 다양한 상업적으로 입수 가능한 특정 목적용 프로세서 중 임의의 것일 수 있다. 다양한 실시예들에서, 프로세서 회로(132)는 프로세서 회로(130)에 통합되거나 프로세서 회로(130)를 위해서 설계된 칩세트 내에서 구현되거나 버스에 의해서 프로세서 회로(130)에 통신 가능하게 접속된 그래픽 카드 내에서 구현되거나 프로세서 회로(130)와 동일한 다이 상에서 구현될 수 있다. 듀얼 마이크로프로세서 아키텍처, 멀티-코어 프로세서 아키텍처 또는 다른 멀티-프로세서 아키텍처들이 또한 프로세서 회로(132)로서 사용될 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
다양한 실시예들에서, 메모리 관리 장치(100)는 메모리 유닛(150)을 포함할 수 있다. 메모리 유닛(150)은 ROM(read-only memory), RAM(random-access memory ), DRAM(dynamic RAM), DDRAM(Double-Data-Rate DRAM), SDRAM(synchronous DRAM) , SRAM(static RAM), PROM(programmable ROM), EPROM(erasable programmable ROM), EEPROM(electrically erasable programmable ROM), 플래시 메모리, 강유전성 폴리머 메모리와 같은 폴리머 메모리, 오보닉 메모리, 상변화 또는 강유전성 메모리, SONOS(silicon-oxide-nitride-oxide-silicon) 메모리, 자기 카드, 광학 카드, RAID(Redundant Array of Independent Disks) 드라이브와 같은 디바이스들의 어레이, 고체상 메모리 디바이스들(가령, USB 메모리, SSD(solid state drives)) 및 정보를 저장하기에 적합한 임의의 타입의 다른 저장 매체들과 같은 다양한 타입의 컴퓨터 판독 가능한 저장 매체를 하나 이상의 고속 메모리 유닛의 형태로 포함할 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
도 1에 예시된 실시예에서, 프로세서 회로(130)는 가상화 애플리케이션(138) 및 메모리 관리 애플리케이션(140)을 실행하도록 구성된다. 가상화 애플리케이션(138) 및 메모리 관리 애플리케이션(140)이 프로세서 회로(130)에 의해서 실행되는 것으로 예시되었지만, 가상화 애플리케이션(138) 및 메모리 관리 애플리케이션(140) 전부 또는 몇몇 부분은 가령 프로세서 회로(132)와 같은 전자 디바이스(120)에 의해서 구현되는 다른 프로세서 회로들에 의해서 실행될 수도 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
가상화 애플리케이션(138)은 일반적으로 다수의 가상 머신(160-a)을 전자 디바이스(120) 상에 설치하고 이들을 관리하도록 구성된다. 일반적으로, 가상 머신(160-a)은 하드웨어 또는 소프트웨어로 구현될 수 있는 추상적인 컴퓨터 아키텍처이다. 어느 구현예든 가상 머신(160-a)에 대한 다음의 상세한 설명 부분에 포함되도록 될 것이다. 일 실시예에서, 가령, 가상 머신(160-a)은 전자 디바이스(120)와 같은 물리적 머신과 같은 프로그램을 실행하는 머신을 소프트웨어적으로 구현하는 것이다. 가상화 애플리케이션(138)은 완성된 운영 체제(OS) 및/또는 애플리케이션 프로그램들을 실행하는 바를 지원할 수 있는 완성된 시스템 플랫폼을 제공하는 시스템 가상 머신으로서 가상 머신(160-a)을 구현할 수 있다. 추가적으로 또는 이와 달리, 가상화 애플리케이션(138)은 단일 프로그램을 실행하도록, 즉, 단일 프로세스를 지원하도록 설계된 프로세스 가상 머신으로서 가상 머신(160-a)을 구현할 수 있다. 가상 머신(160-a)은 전자 디바이스(120)에 의해서 구현되는 다른 컴퓨팅 및 통신 플랫폼 구성요소들 중에서도 프로세서 회로들(130,132) 및 메모리 유닛(150)과 같은 전자 디바이스(120)에 의해서 제공되는 다양한 하드웨어 자원들을 사용할 수 있다. 가상화 애플리케이션(138)은 다른 가상화 기술들 중에서도 VMM(가상 머신 관리기) 또는 하이퍼바이저(hypervisor)를 포함하는 임의의 다수의 가상화 기술을 구현하여서 가상 머신(160-a)을 생성할 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
가상화 애플리케이션(138)은 임의의 다수의 알려진 가상화 소프트웨어 및/또는 하드웨어 플랫폼들을 사용하여서 구현될 수 있다. 가상화 애플리케이션(138)의 실례들은 다음으로 한정되지 않지만 Red Hat® Inc사가 만든 Kernel-based Virtual Machine (KVM)® 애플리케이션, 오라클 사가 만든 Oracle® VM® 애플리케이션, VMware, Inc가 만든 VMware® ESX® 애플리케이션, Wind River Systems® Inc사가 만든 VxWorks® 애플리케이션, International Business Machines® 사가 만든 z/VM® 및 이와 유사한 가상화 플랫폼과 같은 가상화 애플리케이션을 포함할 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
다양한 실시예들이 가상화 애플리케이션(138)에 의해서 생성 및 관리되는 가상 머신(160-a)의 맥락에서 기술되지만, 몇몇 실시예들은 다수의 개별 컴퓨팅 부분들로 분할되는 하드웨어 플랫폼을 제공하는 임의의 전자 디바이스(120)에 대해서 구현될 수 있다. 가령, 다양한 실시예들은 단일 하드웨어 플랫폼을 다수의 하드웨어 서브 시스템들로 분할하는 시스템 파티션들을 사용하여서 구현될 수 있다. 가령, 다수의 프로세서 및 메모리 유닛들을 갖는 하드웨어 플랫폼은 각각이 프로세서 및 메모리 유닛을 갖는 2 개의 하드웨어 서브 시스템들로 분할될 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
본 명세서에서 사용되는 "a", "b" 및 "c" 및 이와 유사한 지정자들은 임의의 양의 정수를 나타내는 변수이다. 가령, 일 구현예에서 a가 5로 설정되면, 완성된 가상 머신(160-a) 세트는 가상 머신(160-1), 가상 머신(160-2), 가상 머신(160-3), 가상 머신(160-4) 및 가상 머신(160-5)을 포함한다. 본 실시예들은 이로만 한정되는 것은 아니다.
메모리 관리 애플리케이션(140)은 일반적으로 가상 머신 세트(160-a)에 대해서 메모리 관리 동작들을 수행하도록 구성된다. 각 가상 머신(160-a)에는 메모리 유닛(150)에 속하는 개별 메모리 부분이 할당될 수 있다. 이어서, 각 가상 머신(160-a)은 자신의 할당된 메모리 부분으로부터/로 비공유형 메모리 페이지 세트(152-b)를 판독 및 기록한다. 이 비공유형 메모리 페이지(a private memory page)(152-b)는 그에 대해 액세스가 제한된 메모리 페이지이다. 가령, 가상화 애플리케이션(138)은 보안 수단을 구현하여서 제 1 가상 머신(160-1)이 제 2 가상 머신(160-2)을 위한 비공유형 메모리 페이지(152-b)를 액세스하지 못하게 한다. 이와 반대로, 가상화 애플리케이션(138)은 보안 수단을 구현하여서 제 2 가상 머신(160-2)이 제 1 가상 머신(160-1)을 위한 비공유형 메모리 페이지(152-b)를 액세스하지 못하게 한다.
메모리 페이지(때로 가상 페이지 또는 단순히 페이지로 지칭됨)는 일반적으로 하드 디스크 드라이브와 같은, 프로그램을 위한 운영 체제에 의한 메모리 할당 및 메인 메모리와 보조 저장부 간에서의 이동을 위한 최소 단위인 가상 메모리의 길이 고정된 접촉 블록이다. 페이지 크기는 통상 프로세서 아키텍처에 의해서 결정된다. 통상적으로, 시스템 내에서 페이지들은 그 크기가 균일하며 가령 4096 바이트의 크기를 가질 수 있다. 그러나, 현대의 프로세서 설계에 있어서는 이점 및 불리한 점들로 인해서 2 개 이상의 페이지 크기, 때로는 동시적인 페이지 크기도 허용된다. 소정의 페이지 크기를 선택하는데 있어서 작용할 여러 가지 요소들이 존재하는데 가령 이들 요소로서 페이지 크기 대 페이지 테이블 크기, 페이지 크기 대 TLB(translation lookaside buffer) 사용 정도, 페이지의 내부 단편화 정도, 페이지 크기 대 디스크 액세스 정도 등이 있다.
일 실시예에서, 가상 머신(160-a)은 유사한 운영 체제들 및 애플리케이션 프로그램들을 실행할 수 있다. 동일한 운영 체제들 및 애플리케이션 프로그램들을 실행할 때에, 수많은 비공유형 메모리 페이지들(152-b)은 서로 동일하다. 비공유형 메모리 페이지들(152-b)이 서로 동일하면, 이들은 공유형 메모리 페이지(154-c)로 통합될 수 있으며 이로써 다른 애플리케이션들이 사용할 수 있도록 메모리가 제공된다. 공유형 메모리 페이지(154-c)는 공유형 메모리 페이지(154-c)를 생성하는데 사용되는 동일한 비공유형 메모리 페이지들(152-b)을 구비한 다수의 가상 머신 세트(160-a)에 의해서 액세스될 수 있다. 이러한 측면에서, 공유형 메모리 페이지(154-1)가 이 공유형 메모리 페이지(154-1)를 생성하는데 사용된 동일한 비공유형 메모리 페이지들(152-b)을 구비하지 않는 다른 가상 머신들(160-a)에 의해서 액세스되지 않는다는 점에서 공유형 메모리 페이지(154-1)는 여전히 비공유 상태에 있다.
공유형 메모리 페이지(154-c)를 생성하기 위해서, 메모리 관리 애플리케이션(140)은 메모리 중복 제거와 같은 다양한 메모리 관리 기술들을 구현할 수 있다. 메모리 중복 제거가 사용되어서 동일한 비공유형 메모리 페이지들(152-b)을 검출하고 이들을 다수의 가상 머신들(160-c) 간에 공유시킬 수 있다. 그러나, 통상적인 메모리 중복 제거 기술들은 컴퓨팅 사이클 측면에서 상대적으로 비용이 든다. 또한, 통상적인 메모리 중복 제거 기술들은 통상적으로 단일 프로세서로 한정되거나 잠재적으로는 유사한 설계를 갖는 다수의 프로세서로 한정되며 따라서 소정의 프로세서 아키텍처와 연관된 장점 및 단점에 영향을 받게 된다.
본 실시예들은 가상 머신들(160-a)을 위해서 사용되는 전자 디바이스(120)의 다수의 이종 프로세서 회로들(130,132)에 걸쳐서 개선된 메모리 관리 기술을 구현함으로써 상술된 문제 및 이와 다른 문제들을 해결한다. 특히, 본 개선된 메모리 관리 기술은 다수의 가상 머신들(160-c)을 위한 비공유형 메모리 페이지들(152-b)을 다수의 이종 프로세서 회로들(130,132)에 걸쳐서 공유시키는 방식으로 관리하여서 각 프로세서 회로(130,132)의 소정의 프로세서 아키텍처에 의해서 제공되는 특정된 설계상의 장점을 활용하도록 구성된다.
메모리 관리 애플리케이션(140)은 프로세서 회로들(130,132)을 공유 방식으로 사용하여서 메모리 유닛(150) 내에 저장된 비공유형 메모리 페이지(152-b)에 대해서 메모리 중복 제거 동작들을 수행함으로써 공유형 메모리 페이지(154-c)를 형성한다. 메모리 관리 애플리케이션(140)은 이종 워크로드를 이종 프로세서 회로(130,132)에 할당한다. 가령, 프로세서 회로(130)는 순차적 컴퓨팅 동작에 매우 적합한 프로세서 아키텍처를 가지기 때문에, 메모리 관리 애플리케이션(140)은 프로세서 회로(130) 상에서 순차적 메모리 중복 제거 동작을 수행한다. 프로세서 회로(132)는 병렬적 컴퓨팅 동작에 매우 적합한 프로세서 아키텍처를 가지기 때문에, 메모리 관리 애플리케이션(140)은 프로세서 회로(132) 상에서 병렬적 메모리 중복 제거 동작을 수행한다. 일 실시예에서, 프로세서 회로들(130,132)은 LLC(last level cache) 또는 L3와 같은 메모리 캐시를 공유하여서 서로 효율적으로 정보를 주고 받을 수 있다. 이렇게 이종의 프로세서 회로들(130,132) 상에 이종의 워크로드를 적용함으로써, 메모리 관리 애플리케이션(140)은 메모리 중복 제거 동작을 구현할 때에 개선된 성능 및 저감된 비용을 달성할 수 있다.
도 2는 메모리 관리 장치(200)의 블록도이다. 이 메모리 관리 장치(200)는 메모리 관리 장치(100)의 예시적인 구현예일 수 있다. 도 2에 도시된 메모리 관리 장치(200)가 소정의 토폴러지에서 한정된 개수의 구성요소들을 구비하고 있지만, 이 메모리 관리 장치(200)는 소정의 구현예에서 요구되는 다른 토폴러지들에서는 보다 많은 구성요소 또는 보다 적은 구성요소들을 포함할 수 있다.
전술한 바와 같이, 전자 디바이스(120)는 각각이 상이한 타입의 워크로드에 대해서 최적화되는 이종의 프로세서 회로들(130,132)을 사용한다. 가령, 프로세서(130)는 컴퓨팅 플랫폼에 있어서 CPU와 같은, 순차적 프로세싱 동작들에 적합한 프로세서 아키텍처를 가질 수 있다. 최신의 CPU는 메모리 레이턴시를 은폐하고 인스트럭션 레벨 병렬성을 추출하기 위한 다양한 아키텍처 기술들을 사용하여서 순차적 프로그램의 실행 시간을 감소시키는데 이상적이다. 또한, CPU마다 다중 쓰레딩 능력(multi-threading capability)을 갖는 다수의 CPU가 코어스-그레인드 태스크-레벨 병렬성(coarse-grained task-level parallelism)에 보다 적합할 수 있다. 이와 대조적으로, 프로세서 회로(132)는 컴퓨팅 플랫폼에 있어서 GPU와 같은 병렬 프로세싱 동작에 적합한 프로세서 아키텍처를 가질 수 있다. GPU는 주로 대량 병렬 그래픽 애플리케이션을 위해서 설계된 처리량-지향형 프로세서들이다. 이로써, 그들의 범용 및 프로그램 가능한 형태로서, GPU는 충분한 병렬성을 갖는 데이터 병렬 프로그램 세그먼트들에 대해서 응당 적합하게 된다.
메모리 관리 장치(200)는 각기 CPU 및 GUP로서 구현되는 이종의 프로세서 회로들(130,132)의 잠재력을 전적으로 활용하기 위해서 단일화된 실행 환경을 제공한다. 이로써, 메모리 관리 애플리케이션(140)은 CPU에 대해서 직렬화 및/또는 최적화된 메모리 관리 동작을 할당하고, 메모리 관리 애플리케이션(140)의 데이터-병렬적(data-parallel) 또는 "대형 병렬적(massively-parallel)" 세그먼트들을 온-다이(on-die) 또는 오프-다이(off-die) GPU에 위임할 수 있다.
도 2에 도시된 바와 같이, 메모리 관리 애플리케이션(140)은 프로세서 회로(130)에 대해서 순차적 메모리 중복 제거 동작을 수행하여서 그의 순차적 프로세싱 아키텍처를 이용할 수 있도록 동작하는 제 1 메모리 관리 구성요소 세트(202-d)를 포함한다. 순차적 메모리 중복 제거 동작의 실례는 다음으로 한정되지 않지만 검색 동작, 분류 동작, 병합 동작 및 이와 유사한 동작들을 포함할 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
도 2에 도시된 바와 같이, 메모리 관리 애플리케이션(140)은 프로세서 회로(132)에 대해서 병렬적 메모리 중복 제거 동작을 수행하여서 그의 병렬적 프로세싱 아키텍처를 이용할 수 있도록 동작하는 제 2 메모리 관리 구성요소 세트(204-e)를 포함한다. 병렬적 메모리 중복 제거 동작의 실례는 다음으로 한정되지 않지만 비교 동작, 해시 값(hash value) 컴퓨팅 동작, 페이지 크기 값 컴퓨팅 동작 및 이와 유사한 동작들을 포함한다. 본 실시예들은 이로만 한정되는 것은 아니다.
메모리 관리 애플리케이션(140)은 각각의 프로세서 회로(130,132) 상에서 실행될 때에 각 메모리 관리 구성요소 세트(202-d, 204-e)에 대한 조정 및 제어를 지원한다. 일 실시예에서, 메모리 관리 구성요소 세트(202-d, 204-e)는 중복된 또는 복제된 또는 동일한 메모리 페이지들을 식별하기 위해서 비공유형 메모리 페이지들(152-b)을 주기적으로 스캐닝하고 복제된 또는 중복된 메모리 페이지들을 병합하여서 공유형 메모리 페이지(154-c)를 형성하는 백그라운드 프로세싱 쓰레드 또는 대몬(daemon)으로서 구현될 수 있다. 일 실시예에서, 후속하여서 상기 공유형 메모리 페이지(154-c)는 판독 전용 파일로서 표시될 수 있다. 일 실시예에서, 병합 동작은 CoW(copy-on-write) 기술을 사용하여서 수행될 수 있다. 메모리 중복 제거 프로세스는 다른 애플리케이션이 사용할 수 있도록 메모리 유닛(150)의 메모리 자원으로의 액세스를 허용한다. 가상 머신(160-a)이 임의의 이유로 인해서 공유형 메모리 페이지(154-c)를 변화시키면, 메모리 관리 애플리케이션(140)은 이러한 변화를 일으킨 가상 머신(160-a)에게 새로운 비공유형 메모리 페이지(152-b)를 제공할 수 있다.
도 3은 메모리 관리 장치(100) 및/또는 메모리 관리 장치(200)를 위한 동작 환경(300)의 실시예를 나타내고 있다. 동작 환경(300)은 각기 프로세서 회로(130,132)에 의해서 실행되는 메모리 관리 애플리케이션(140)의 메모리 관리 구성요소(202-d,204-e)의 예시적인 구현예를 나타낸다. 보다 구체적으로, 동작 환경(300)은 메모리 중복 제거 동작이 해싱 기술(hashing technique)을 사용하여서 중복된 또는 복제된 비공유형 메모리 페이지(152-b)를 식별하여서 이들을 공유형 메모리 페이지(154-c)로 병합하는 경우를 나타내고 있다.
도 3에 도시된 바와 같이, 메모리 유닛(150)은 비공유형 메모리 세그먼트(302-x) 및 공유형 메모리 세그먼트(304-y)와 같은 다수의 세그먼트 또는 파티션으로 분할될 수 있다. 이 비공유형 메모리 세그먼트(302-x)는 단일 가상 머신(160-a)으로 할당되고 오직 단일 가상 머신(160-a)에 의해서만 액세스될 수 있다. 공유형 메모리 세그먼트(304-y)는 공유형 메모리 페이지(154-c) 내로 병합된 동일한 비공유형 메모리 페이지(152-b)를 갖는 다수의 가상 머신들(160-a)에 할당되고 이 동일한 비공유형 메모리 페이지(152-b)를 갖는 가상 머신들(160-a)에 의해서만 액세스될 수 있다. 가령, 3 개의 가상 머신(160-1, 160-2, 130-3)이 존재하고 각기 메모리 유닛(150)에 속하는 비공유형 메모리 세그먼트들(302-1,302-2,302-3)에 할당된다고 가정하자. 또한, 3 개의 가상 머신(160-1, 160-2, 130-3)은 각기 비공유형 메모리 페이지들(152-1, 152-2, 152-3)을 저장하고 있으며 저장된 비공유형 메모리 페이지들(152-1,152-2)은 동일하다고 판정되어서 공유형 메모리 페이지(154-1)에 병합된다고 가정해보자. 이 공유형 메모리 페이지(154-1)는 공유형 메모리 세그먼트(304-1)에 저장되며 비공유형 메모리 페이지들(152-1,152-2)을 저장한 가상 머신들(160-1,160-2)에 의해서 액세스될 수 있다.
프로세서 회로(130)는 페이지 지정 구성요소(202-1)와 같은, 메모리 관리 애플리케이션(140)의 다양한 메모리 관리 구성요소들(202-d)을 실행할 수 있다. 이 페이지 지정 구성요소(202-1)는 일반적으로 선택 기준 세트에 기초하여서 공유형 메모리 페이지(154-1)에 적합한 후보 메모리 페이지 세트(306-g)를 지정하도록 구성된다. 이 페이지 지정 구성요소(202-1)는 메모리 유닛(150)의 다수의 메모리 세그먼트(302-f)를 스캐닝하여서 비공유형 메모리 페이지들(152-b)을 검색한다. 스캐닝 동작은 성질상 순차적이며 따라서 프로세서 회로(130)에 의해서 실행되기에 적합하다. 각 메모리 세그먼트(302-f)가 해당 가상 머신(160-a)에 할당될 수 있다. 가령, 페이지 지정 구성요소(202-1)는 메모리 유닛(150)의 할당된 비공유형 메모리 세그먼트들(302-1,302-2,302-3)을 스캐닝하여서 비공유형 메모리 페이지들(152-1, 152-2, 152-3) 중 2 개 이상이 각기 중복된 내용 또는 복제된 내용을 포함하고 있는지의 여부를 판정한다.
페이지 지정 구성요소(202-1)는 선택 기준 세트를 사용하여서 복제 내용 또는 중복 내용을 표시하는 표시자를 검색할 수 있다. 이러한 선택 기준 세트는 초기에는 가상화된 시스템에 대한 하나 이상의 가정 사항을 포함할 수 있다. 선택 기준의 실례들은 다음으로 한정되는 것은 아니지만 운영 체제에 의해서 사용되는 시스템 파일에 대한 메모리 어드레스, 애플리케이션 프로그램에 의해서 사용되는 애플리케이션 파일에 대한 메모리 어드레스, 비공유형 메모리 페이지(152-b)의 특정 페이지 크기, 비공유형 메모리 페이지(152-b)의 특정 파일 이름, 특정 해시 값(308-h), 중복 내용을 고 레벨로 가지고 있는 특정 비공유형 메모리 세그먼트 세트(304-x), 소정의 시간(가령, 매일 동일한 시간에 운영 체제에 대한 자동 업데이트 시)에서 중복 내용을 고 레벨로 가지고 있는 특정 비공유형 메모리 세그먼트 세트(304-x) 등을 포함할 수 있다. 임의의 개수 및 타입의 선택 기준들이 소정의 구현예에서 사용될 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
선택 기준의 실례로서, 가상 머신(160-1,160-2,160-3)이 동일한 운영 체제(OS)를 구현한다고 가정해보자. 이 경우에, 제 1 선택 기준은 운영 체제가 각 비공유형 메모리 세그먼트(302-1,302-2,302-3) 내의 동일한 메모리 어드레스에 시스템 파일을 저장하고 있다는 가정 사항일 수 있다. 비공유형 메모리 페이지들(152-1, 152-2, 152-3)이 동일한 메모리 어드레스를 사용하여서 저장되면, 페이지 지정 구성요소(202-1)는 비공유형 메모리 페이지들(152-1, 152-2, 152-3)을 후보 메모리 페이지들(306-1,306-2,306-3)로서 지정할 수 있다. 다른 실례에서, 가상 머신(160-1,160-2,160-3)이 워드 프로세싱 애플리케이션 프로그램과 같은 동일한 애플리케이션 프로그램을 구현한다고 가정해보자. 이 경우에, 제 2 선택 기준은 워드 프로세싱 애플리케이션 프로그램이 각 비공유형 메모리 세그먼트(302-1,302-2,302-3) 내의 동일한 메모리 어드레스에 동일한 템플릿 파일을 저장하고 있다는 가정 사항일 수 있다. 비공유형 메모리 페이지들(152-1, 152-2, 152-3)이 동일한 메모리 어드레스를 사용하여서 저장되면, 페이지 지정 구성요소(202-1)는 비공유형 메모리 페이지들(152-1, 152-2, 152-3)을 후보 메모리 페이지들(306-1,306-2,306-3)로서 지정할 수 있다. 이들은 선택 기준의 단지 몇몇 예시적인 실례들일 뿐이며 다른 실례도 역시 가능하다. 본 실시예들은 이로만 한정되는 것은 아니다.
페이지 지정 구성요소(202-1)가 후보 메모리 페이지들(306-1,306-2,306-3)과 같은 후보 메모리 페이지 세트(306-g)를 지정하면, 페이지 지정 구성요소(202-1)는 후보 메모리 페이지들(306-1,306-2,306-3)을 프로세서 회로(132)에 전송한다. 이는 가령 프로세서 회로들(130,132) 간에서 공유되는 L3 메모리 캐시와 같은 LLC 메모리 캐시를 사용하여서 달성될 수 있다. 이와 달리, 이는 프로세서 회로들(130,132)을 서로 접속시키는 PCI(peripheral component interconnect) 익스프레스 버스와 같은 시스템 상호접속부를 사용하여서 달성될 수 있다.
프로세서 회로(132)는 페이지 해시 구성요소(204-1)를 포함하는, 메모리 관리 애플리케이션(140)의 다양한 메모리 관리 구성요소들(204-e)을 실행할 수 있다. 페이지 해시 구성요소(204-1)는 일반적으로 후보 메모리 페이지 세트(306-g) 내의 하나 이상의 후보 메모리 페이지(306-g)에 대한 하나 이상의 페이지 해시 값(308-h)을 생성하도록 구성된다. 가령, 후보 메모리 페이지들(306-1,306-2,306-3)에 대해서 각기 페이지 해시 값(308-1, 308-2, 308-3)을 생성한다. 페이지 해시 구성요소(204-1)는 후보 메모리 페이지 세트(306-g)에 대해서 해시 값을 계산할 수 있다. 해싱 동작들은 성질상 병렬적이며 따라서 프로세서 회로(132)에 의해서 실행되기에 적합하다. 가령, 프로세서 회로(132)는 유사한 타입의 컴퓨터 프로그램 인스트럭션들에 대한 대량의 병렬 프로세싱 동작들을 위해서 설계된다. 이로써, 프로세서 회로(132)는 높은 수준으로 병렬화된 방식으로 후보 메모리 페이지들(306-1,306-2,306-3)에 대한 해시 값들을 계산할 수 있는데, 그 이유는 각 후보 메모리 페이지(306-1,306-2,306-3)에 대해서 해시 값을 컴퓨팅하는 바는 독립적 동작이며 임의의 다른 후보 메모리 페이지(306-1,306-2,306-3)에 대해서 수행되는 임의의 다른 컴퓨팅 동작으로부터의 출력에 의존하지 않기 때문이다. 본 실례에서는 설명의 명료성을 위해서 오직 3 개의 후보 메모리 페이지들(306-1,306-2,306-3)이 사용되었지만, 소정의 구현예는 전자 디바이스(120)에 의해서 제공되는 프로세싱 메모리 자원들에 따라서 수천 또는 수백만 후보 메모리 페이지들(306-g)과 같은 아주 많은 수의 후보 메모리 페이지들(306-g)을 포함할 수 있다.
페이지 해시 구성요소(204-1)는 해시 함수를 사용하여서 하나 이상의 후보 메모리 페이지들(306-g)에 대해서 페이지 해시 값들(308-h)을 생성할 수 있다. 해시 함수는 대형 데이터 세트를 키(key)로 지칭되는 소형 데이터 세트에 맵핑하는 임의의 알고리즘 또는 서브루틴이다. 가령, 단일 정수는 연관 어레이와 같은 어레이에 대한 인덱스 역할을 할 수 있다. 해시 함수에 의해서 생성된 값은 해시 값, 해시 코드, 해시 섬(hash sum), 체크섬(checksum) 또는 단순히 해시로서 지칭된다. 해시 함수는 일반적으로 데이터베이스 내에서 항목들을 검색하는 작업, 대형 파일 내에서 복제된 또는 유사한 기록들을 검색하는 작업, DNA 시퀀스에서 유사한 스트레치들을 검색하는 작업 등과 같은 테이블 룩업 작업 또는 데이터 비교 작업을 가속화시키는데 사용된다. 해시 함수는 참고용으로 투명해야 한다. 즉, (가령, 동일한 문자 시퀀스로 구성된 스트링들와 같은) "동일한" 입력에 대해서 해시 함수가 두번 호출되면 그 결과는 동일한 값을 산출해야 한다. 이는 수많은 프로그래밍 언어들에서 사용자로 하여금 하나의 객체에 대해서는 동등성 및 해시 함수를 무시하게 할 수 있으며 2 개의 객체가 동일하면 그들의 해시 코드들도 역시 동일하게 되는 일종의 계약이다. 이는 2 개의 동일한 요소는 모두가 동일한 슬롯으로 해싱되기 때문에 해시 테이블 내에서 일 요소를 신속하게 발견하기 위해서 중요하다. 몇몇 실시예들이 해시 함수를 사용할지라도, 가령 다른 것들 중에서도 체크섬, 체크 디지트, 핑거프린트, 랜덤화 함수, 에러 보정 코드 및 암호화 해시 함수와 같은 다른 관련된 함수가 해시 함수를 대체할 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
일단 페이지 해시 값(308-h)이 계산되면, 페이지 해시 구성요소(204-1)는 페이지 해시 값(308-h)을 프로세서 회로(132) 상에서 실행되는 페이지 비교 구성요소(204-2)에 전송한다.
페이지 해시 구성요소(204-1)와 더불어, 프로세서 회로(132)는 페이지 비교 구성요소(204-2)와 같은 다른 메모리 관리 구성요소(204-e)를 실행한다. 일단 페이지 해시 구성요소(204-1)가 페이지 해시 값들(308-h)을 생성하면, 페이지 비교 구성요소(204-2)가 페이지 해시 값들(308-h)을 비교하여서 후보 메모리 페이지(306-g) 중의 동일한 메모리 페이지들을 나타내는 일치하는 페이지 해시 값들을 식별한다. 가령, 페이지 비교 구성요소(204-2)는 페이지 해시 값들(308-h)을 유사성에 대한 초기 체크로서 비교한다. 페이지 해시 값들(308-h)이 서로 동일하면, 페이지 비교 구성요소(204-2)는 실제 후보 메모리 페이지들(306-g)을 비교하여서 후보 메모리 페이지들(306-g)이 동일한지의 여부를 형식적으로 판정하고 동일한 메모리 페이지들(310-i)을 출력한다. 이전의 실례와 연속하여서, 페이지 비교 구성요소(204-2)가 페이지 해시 값들(308-1, 308-2, 308-3)을 서로 비교하여 페이지 해시 값들(308-1, 308-2)이 서로 동일하다고 판정된다고 가정하자. 이어서, 페이지 비교 구성요소(204-2)는 두 후보 메모리 페이지들(306-1, 306-2)을 서로 비교하여서 두 후보 메모리 페이지들(306-1, 306-2)이 서로 일치하는지의 여부를 형식적으로 판정한다.
페이지 비교 구성요소(204-2)는 임의의 다수의 비교 알고리즘을 사용하여서 동일한 후보 메모리 페이지들(306-g) 및/또는 페이지 해시 값들(308-h)을 결정한다. 일 실시예에서, 가령, 페이지 비교 구성요소(204-2)는 KVM(Kernel-based Virtual Machine)과 함께 사용되도록 설계된 Linux® KSM(Kernel Shared Memory)에 의해서 사용된 바와 유사한 비교 알고리즘을 사용할 수 있다. KSM은 동일한 메모리 페이지들을 통합시킴으로써 하이퍼바이저가 동시적 KVM의 수를 증가시키게 한다. KSM에서, 메모리 페이지들은 2 개의 레드-블랙 트리에 의해서 관리되며 이 2 개의 트리 중 하나는 수명이 짧다. 불안정한 트리로 지칭되는 제 1 트리는 아직까지 안정적이지 않다고 생각되는 새로운 메모리 페이지들을 저장하는데 사용된다. 달리 말하면, 병합 후보(가령, 어느 정도의 기간 동안 불변함)인 메모리 페이지들은 불안정한 트리 내에 저장된다. 불안정한 트리 내의 메모리 페이지들은 쓰기 보호되지 않는다. 안정된 트리로 지칭되는 제 2 트리는 안정되어서 KSM에 의해서 병합된 메모리 페이지들을 저장한다. 페이지의 휘발성 여부를 식별하기 위해서, KSM은 32 비트 체크섬을 사용한다. 페이지가 스캐닝되면, 체크섬이 계산되어 페이지와 함께 저장된다. 후속 스캔 시에, 새롭게 컴퓨팅된 체크섬이 이전에 생성된 체크섬과 상이하면, 해당 페이지는 변경되고 있어서 양호한 병합 후보가 될 수 없다. 페이지 비교 구성요소(204-1)에 대한 하나의 가능한 구현예로서 KSM이 도시되었지만, 다른 비교 알고리즘들이 소정의 구현예에 부합되게 사용될 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
페이지 비교 구성요소(204-2)가 후보 메모리 페이지들(306g)로부터 동일한 메모리 페이지 세트(310-i)를 식별하였으면, 페이지 비교 구성요소(204-2)는 동일한 메모리 페이지 세트(310-i)(또는 참조 사항)를 프로세서 회로(130)에 전송한다. 이는 가령 프로세서 회로들(130,132) 간에서 공유되는, L3 메모리 캐시와 같은 LLC 메모리 캐시를 사용하여서 이루어질 수 있다. 이와 달리, 이는 프로세서 회로들(130,132)을 접속시키는 PCI 익스프레스 버스와 같은 시스템 상호 접속부를 사용하여서 이루어질 수 있다.
페이지 지정 구성요소(202-1) 이외에, 프로세서 회로(130)는 페이지 분류 구성요소(202-2) 및/또는 페이지 병합 구성요소(202-3)와 같은 다른 메모리 관리 구성요소(202-d)를 실행시킨다. 이러한 특정 구현예에서, 페이지 분류 구성요소(202-2)는 사용되지 않고 생략되거나 파선 경계로 표시되어서 프로세서 회로(130) 상에서 비활성 상태로 될 수 있다. 그러나, 페이지 분류 구성요소(202-2)는 도 4를 참조하여서 기술된 실시예에서는 사용된다.
페이지 병합 구성요소(202-3)는 일반적으로 동일한 메모리 페이지들(310-i)을 공유형 메모리 페이지(154-c)로 병합하도록 구성된다. 페이지 지정 구성요소(202-1)에 의해서 수행되는 스캐닝 동작에서와 같이, 병합 동작은 일반적으로 성질상 순차적이어서 프로세서 회로(130)에 의해서 수행되기에 적합하다. 예를 들자면, 프로세서 회로(132) 상에서 실행되는 페이지 비교 구성요소(204-2)가 후보 메모리 페이지들(306-1, 306-2)에 대응하는 동일한 메모리 페이지들(310-1, 310-2)을 식별하였다고 가정해보자. 페이지 병합 구성요소(202-3)는 동일한 메모리 페이지들(310-1, 310-2)을 공유형 메모리 페이지(154-1)로 병합하고 이 공유형 메모리 페이지(154-1)를 공유형 메모리 세그먼트(304-1)에 저장한다. 이로써, 비공유형 메모리 세그먼트(302-1,302-2)는 다른 가상 머신들(160-a)이 사용할 수 있도록 액세스 허용된다.
공유형 메모리 페이지(154-1)로 병합된 최초의 비공유형 메모리 페이지들(152-1, 152-2)을 저장한 가상 머신(160-1, 160-2)은 공유형 메모리 페이지(154-1)로의 액세스가 허용된다. 가상 머신(160-1, 160-2) 중 어느 하나가 공유형 메모리 페이지(154-1)를 변경 또는 수정하는 경우에, 공유형 메모리 페이지(154-1)는 각기 비공유형 메모리 세그먼트(302-1, 302-2) 내에 저장된 비공유형 메모리 페이지들(152-1, 152-2) 내로 다시 변환될 수 있다. 이로써, 공유형 메모리 세그먼트(304-1)가 다른 가상 머신(160-a)에 의해서 사용될 수 있도록 액세스 허용된다.
메모리 관리 애플리케이션(140)이 메모리 중복 제거 동작 세트를 수행하여서 공유형 메모리 페이지(154-1)를 형성하였으면, 메모리 관리 애플리케이션(140)은 피드백 루프를 사용하여서 페이지 지정 구성요소(202-1)에 의해서 사용된 선택 기준을 업데이트한다. 메모리 관리 애플리케이션(140)은 동일한 메모리 페이지들(310-1, 310-2)와 같은 동일한 메모리 페이지들(310-i)의 일치 여부를 분석하여서 후보 메모리 페이지들(306-g)을 지정하는데 사용되는 보다 정확한 가정 사항들을 형성한다. 가령, 페이지 지정 구성요소(202-1)는 운영 체제가 각 비공유형 메모리 세그먼트(302-1, 302-2, 302-3) 내의 동일한 메모리 어드레스에 시스템 파일을 저장한다는 것을 가정하는 제 1 선택 기준을 사용할 수 있다. 비공유형 메모리 세그먼트(302-1, 302-2) 내에 각기 저장된 비공유형 메모리 페이지들(152-1, 152-2)에 대응하는 동일한 메모리 페이지들(310-1, 310-2)이 일치하면, 페이지 지정 구성요소(202-1)는 제 1 선택 기준이 비공유형 메모리 세그먼트(302-1, 302-2)에만 적용되고 비공유형 메모리 세그먼트(302-3)에는 적용되지 않도록 제 1 선택 기준을 수정할 수 있다. 페이지 비교 구성요소(204-2)가 후보 메모리 페이지(306-g)로부터 어떠한 동일한 메모리 페이지들(310-i)을 발견하지 못하면, 페이지 지정 구성요소(202-1)는 비공유형 메모리 페이지들(152-b)에 대해서 완전하게 서로 다른 메모리 어드레스를 사용하도록 제 1 선택 기준을 수정할 수 있다. 이러한 피드백 루프에 의해서 페이지 지정 구성요소(202-1)가 사용하는 선택 기준이 정교화되고 이로써 고품질의 후보 메모리 페이지 세트(306-g)를 보다 정밀하게 지정할 수 있다. 즉, 복제된 내용 또는 중복된 내용을 높은 확률로 갖는 후보 메모리 페이지 세트(306-g)를 지정할 수 있게 된다.
도 4는 메모리 관리 장치(100) 및/또는 메모리 관리 장치(200)를 위한 동작 환경(400)의 실시예를 나타내고 있다. 동작 환경(400)은 각기 프로세서 회로(130,132)에 의해서 실행되는 메모리 관리 애플리케이션(140)의 메모리 관리 구성요소(202-d,204-e)의 예시적인 구현예를 나타낸다. 보다 구체적으로, 동작 환경(400)은 메모리 중복 제거 동작이 분류 기술(sorting technique)을 사용하여서 중복된 또는 복제된 비공유형 메모리 페이지(152-b)를 식별하여서 이들을 공유형 메모리 페이지(154-c)로 병합하는 경우를 나타내고 있다.
동작 환경(300)과 유사하게, 동작 환경(400)에서, 메모리 유닛(150)은 비공유형 메모리 세그먼트(302-x) 및 공유형 메모리 세그먼트(304-y)와 같은 다수의 세그먼트 또는 파티션으로 분할될 수 있다. 동작 환경(400)은 페이지 지정 구성요소(202-1) 및 페이지 병합 구성요소(202-3)와 같은 프로세서 회로(130) 상에서 실행되는 메모리 관리 구성요소 세트(202-d) 및 페이지 비교 구성요소(202-2)와 같은 프로세서 회로(132) 상에서 실행되는 메모리 관리 구성요소 세트(204-e)를 포함한다. 그러나, 동작 환경(300)과 달리, 동작 환경(400)은 활성화된 페이지 분류 구성요소(202-2) 및 파선 경계로 표시된 바와 같은 비활성화된 (생략된) 페이지 해시 구성요소(204-1)를 더 포함한다.
도 4에 도시된 바와 같이, 페이지 지정 구성요소(202-1)는 프로세서 회로(130) 상에서 동작하여서 도 3을 참조하여서 전술한 바와 같이 선택 기준 세트에 기초하여서 공유형 메모리 페이지(154-2)에 적합한 후보 메모리 페이지 세트(306-g)를 지정한다. 페이지 지정 구성요소(202-1)는 후보 메모리 페이지 세트(306-g)를 프로세서 회로(132)로 출력하기 보다는 프로세서 회로(130) 상에서 실행되는 페이지 분류 구성요소(202-2)에 출력한다.
페이지 분류 구성요소(202-2)는 프로세서 회로(130) 상에서 실행되어서 각 후보 메모리 페이지(306-g)의 페이지 크기에 기초하여서 후보 메모리 페이지(306-g)를 분류한다. 페이지 지정 구성요소(202-1)에 의해서 수행된 지정 동작에서와 같이, 페이지 분류 구성요소(202-2)에 의해서 수행되는 분류 동작들은 사실상 순차적이다. 따라서, 페이지 분류 구성요소(202-2)는 프로세서 회로(132)보다는 프로세서 회로(132)에 의해서 더 양호하게 실행될 수 있다.
전술한 바와 같이, 메모리 페이지는 일반적으로 하드 디스크 드라이브와 같은, 프로그램을 위한 운영 체제에 의한 메모리 할당 및 메인 메모리와 보조 저장부 간에서의 이동을 위한 최소 단위인 가상 메모리의 길이 고정된 접촉 블록이다. 페이지 크기는 통상 프로세서 아키텍처에 의해서 결정된다. 통상적으로, 시스템 내에서 페이지들은 그 크기가 균일하며 가령 4096 바이트의 크기를 가질 수 있다. 그러나, 현대의 프로세서 설계에 있어서는 이점 및 불리한 점들로 인해서 2 개 이상의 때로의 동시적 페이지 크기도 가능하다. 소정의 페이지 크기를 선택하는데 있어서 작용할 여러 가지 요소들이 존재하는데 가령 이들 요소로서 페이지 크기 대 페이지 테이블 크기, 페이지 크기 대 TLB(translation lookaside buffer) 사용 정도, 페이지의 내부 단편화 정도, 페이지 크기 대 디스크 액세스 정도 등이 있다.
일 실시예에서, 비공유형 메모리 페이지(152-b)의 "페이지 크기"는 가령 4 킬로바이트(kB)와 같은, 프로세서(130)에 의해서 가상 머신(160-a)으로 할당된 시스템 페이지 크기를 지칭할 수 있다. 이 경우에, 가상화 애플리케이션(138)은 가상 머신(160-a)의 예측된 워크로드 또는 용도에 기초하여서 각 가상 머신(160-a)에 상이한 시스템 페이지 크기를 할당한다. 동일한 시스템 페이지 크기를 사용하는 가상 머신들(160-a)은 유사한 운영 체제들 또는 유사한 애플리케이션 프로그램을 사용하는 것이다. 이러한 유사한 운영 체제들 또는 유사한 애플리케이션 프로그램들은 중복된 내용을 나타내는 우수한 표시자이다. 일 실시예에서, 비공유형 메모리 페이지(152-b)의 "페이지 크기"는 비공유형 메모리 페이지(152-b) 내에 저장된 데이터의 총량과 같은 시스템 페이지 크기의 일부분을 지칭할 수 있다. 가령, 비공유형 메모리 페이지(152-b)는 4 kB의 시스템 페이지 크기를 가지며 오직 2 kB의 데이터만을 저장하고 나머지 2 kB는 사용되지 않는 공간으로 남겨둘 수 있다.
어느 경우이든, 후보 메모리 페이지(306-g)로서 지정된 각 비공유형 메모리 페이지(152-b)는 해당 비공유형 메모리 페이지(152-b)와 함께 저장된 페이지 크기를 포함해야 한다. 비공유형 메모리 페이지(152-b)가 저장된 페이지 크기를 구비하고 있지 않는 경우에, 페이지 분류 구성요소(202-2)는 해당 비공유형 메모리 페이지(152-b)에 대한 페이지 크기를 계산해야 한다.
페이지 분류 구성요소(202-2)가 후보 메모리 페이지(306-g)들을 분류된 페이지 순서(402-j)로 분류할 수 있다. 이 분류된 페이지 순서(402-j)는 가령 최대의 페이지 크기에서 최소의 페이지 크기로의 순차적 순서 또는 이와 반대의 순차적 순서를 포함할 수 있다. 페이지 분류 구성요소(202-2)는 분류된 페이지 순서(402-j)를 프로세서 회로(132)에 전송할 수 있다. 이 분류된 페이지 순서(402-j)는 메모리 페이지 식별자와 이와 연관된 페이지 크기들이 분류된 리스트와 같은, 후보 메모리 페이지(306-g)들에 대한 참조 사항의 분류된 리스트를 포함할 수 있다. 이는 가령 프로세서 회로들(130,132) 간에서 공유되는, L3 메모리 캐시와 같은 LLC 메모리 캐시를 사용하여서 이루어질 수 있다. 이와 달리, 이는 프로세서 회로들(130,132)을 접속시키는 PCI 익스프레스 버스와 같은 시스템 상호 접속부를 사용하여서 이루어질 수 있다.
페이지 비교 구성요소(204-2)는 분류된 페이지 순서(402-j)를 수신하여서 서로 인접하는 후보 메모리 페이지(306-g)들의 페이지 크기를 서로 비교하여서 동일한 메모리 페이지들(310-i)을 나타내는 일치하는 페이지 크기들을 식별한다. 가령, 페이지 비교 구성요소(204-2)는 페이지 크기들을 유사성에 대한 초기 체크로서 비교한다. 페이지 크기들이 서로 동일하면, 페이지 비교 구성요소(204-2)는 실제 후보 메모리 페이지들(306-g)을 비교하여서 후보 메모리 페이지들(306-g)이 동일한지의 여부를 형식적으로 판정하고 동일한 메모리 페이지들(310-i)을 출력한다.
페이지 비교 구성요소(204-2)가 후보 메모리 페이지들(306g)로부터 동일한 메모리 페이지 세트(310-i)를 식별하였으면, 페이지 비교 구성요소(204-2)는 동일한 메모리 페이지 세트(310-i)(또는 참조 사항)를 프로세서 회로(130)에 전송한다. 이는 가령 프로세서 회로들(130,132) 간에서 공유되는, L3 메모리 캐시와 같은 LLC 메모리 캐시를 사용하여서 이루어질 수 있다. 이와 달리, 이는 프로세서 회로들(130,132)을 접속시키는 PCI 익스프레스 버스와 같은 시스템 상호 접속부를 사용하여서 이루어질 수 있다.
페이지 병합 구성요소(202-3)는 동일한 메모리 페이지들(310-i)에 대한 참조 사항들을 수신하여서 동일한 메모리 페이지들(310-i)을 도 3을 참조하여서 전술한 바와 같이 공유형 메모리 페이지(154-2)로 병합한다. 이어서, 페이지 병합 구성요소(202-3)는 이 공유형 메모리 페이지(154-2)를 메모리 유닛(150)의 공유형 메모리 세그먼트(304-2)에 저장한다.
메모리 관리 애플리케이션(140)이 메모리 중복 제거 동작 세트를 수행하여서 공유형 메모리 페이지(154-2)를 형성하였으면, 메모리 관리 애플리케이션(140)은 피드백 루프를 사용하여서 도 3의 동작 환경(300)을 참조하여서 전술한 바와 같이, 페이지 지정 구성요소(202-1)에 의해서 사용된 선택 기준을 업데이트한다.
도 5는 메모리 관리 장치(500)의 블록도이다. 이 메모리 관리 장치(500)는 메모리 관리 장치(100) 및/또는 메모리 관리 장치(200)의 예시적인 구현예일 수 있다. 도 5에 도시된 메모리 관리 장치(500)가 소정의 토폴러지에서 한정된 개수의 구성요소들을 구비하고 있지만, 이 메모리 관리 장치(500)는 소정의 구현예에서 요구되는 다른 토폴러지들에서는 보다 많은 구성요소 또는 보다 적은 구성요소들을 포함할 수 있다.
도 5에 도시된 예시된 실시예에서, 메모리 관리 장치(500)는 프로세싱용 집적 회로(IC)가 그 상에 제조된 작은 블록의 반도체 재료(가령, EG-Si(electronic-grade silicon) 웨이퍼))인 프로세서 다이(502)를 포함할 수 있다. 프로세서 다이(502)는 각각이 각기 프로세서 회로들(130,132)의 대표적인 구현인 CPU(510) 및 GPU(530)을 포함한다.
CPU(510)는 순차적 메모리 중복 제거 인스트럭션 세트(512)를 실행시키도록 구성된다. CPU(510)는 순차적 메모리 중복 제거 인스트럭션(512)에 따라서 순차적 메모리 중복 제거 동작 세트를 수행하여서 다수의 가상 머신(160-a)을 위한 다수의 비공유형 메모리 페이지들(152-b)을 다수의 가상 머신(160-a)을 위한 공유형 메모리 페이지(152-c)로 변환시킨다. 순차적 메모리 중복 제거 인스트럭션(512)의 실례는 다음으로 한정되지 않지만 페이지 지정 구성요소(202-1), 페이지 분류 구성요소(202-2) 및/또는 페이지 병합 구성요소(202-3)와 같은 메모리 관리 애플리케이션(140)의 메모리 관리 구성요소들(202-d)을 포함한다. 본 실시예들은 이로만 한정되는 것은 아니다.
GPU(530)는 병렬적 메모리 중복 제거 인스트럭션 세트(532)를 실행시키도록 구성된다. GPU(530)는 병렬적 메모리 중복 제거 인스트럭션(532)에 따라서 병렬적 메모리 중복 제거 동작 세트를 수행하여서 다수의 가상 머신(160-a)을 위한 다수의 비공유형 메모리 페이지들(152-b)을 다수의 가상 머신(160-a)을 위한 공유형 메모리 페이지(152-c)로 변환시킨다. 병렬적 메모리 중복 제거 인스트럭션(532)의 실례는 다음으로 한정되지 않지만 페이지 해시 구성요소(204-1) 및/또는 페이지 비교 구성요소(204-2)와 같은 메모리 관리 애플리케이션(140)의 메모리 관리 구성요소들(204-e)을 포함한다. 본 실시예들은 이로만 한정되는 것은 아니다.
프로세서 다이(502)는 CPU(510) 및/또는 GPU(530)를 위한 멀티 레벨 캐시 구조를 구현한다. 캐시는 컴퓨터의 CPU(510)에 의해서 사용되어서 평균 메모리 액세스 시간을 줄인다. 캐시가 작을수록, 메인 메모리(540)의 가장 자주 사용되는 메인 메모리 위치로부터의 데이터의 카피본을 메모리가 보다 신속하게 저장할 있다. 대부분의 메모리 액세스가 캐싱된 메모리 위치인 한, 메모리 액세스의 평균 레이턴시는 메인 메모리(540)의 레이턴시보다는 캐시 레이턴시에 근접할 것이다. CPU(510)가 메인 메모리(540) 내의 일 위치로부터 데이터를 판독하거나 이 위치로 데이터를 기록할 때에, CPU(510)는 상기 데이터의 카피본이 캐시 내에 있는지의 여부를 먼저 체크한다. 그렇다면, CPU(510)는 이 캐시로부터 그 데이터를 즉시 판독하거나 거기로 즉시 기록할 수 있으며 이로써 메인 메모리(540)로/로부터 기록/판독하는 것보다 매우 빠르게 된다. 데이터의 카피본이 캐시 내에 존재하지 않으면, CPU(510)는 메모리 제어기(520)를 통해서 메인 메모리(540)로/로부터 데이터를 기록/판독할 수 있다.
CPU(510)는 실행 가능한 인스트럭션 페치를 신속하게 하는 인스트럭션 캐시, 데이터 패치 및 저장을 신속하게 하는 데이터 캐시 및 실행가능한 인스트럭션 및 데이터 모두에 대한 가상 어드레스 대 물리적 어드레스 변환을 신속하게 하는데 사용되는 TLB(translation lookaside buffer)를 포함하는 다수의 독립형 캐시들을 포함할 수 있다. 메모리 캐시들은 통상적으로 L1 캐시, L2 캐시, L3 캐시 등와 같은 하나 이상의 캐시 레벨들로 구성된 계층으로서 구성된다. 이러한 캐시 구조는 때로 멀티 레벨 캐시로서 지칭된다. 멀티 레벨 캐시에서, CPU(510)는 일반적으로 가장 작은 캐시(가령, L1 캐시)를 먼저 체크함으로써 동작하고 이 가장 작은 캐시가 맞다면(해당 데이터가 존재하면), CPU(510)는 고속으로 진행한다. 이 가장 작은 캐시가 맞지 않다면, CPU(510)는 다음으로 큰 캐시(가령, L2 캐시)를 체크한다. 이러한 프로세스는 가령 L3 캐시와 같은 LLC(last level cache)에 도달할 때까지 계속 되고 만일에 LLC도 맞지 않다면, CPU(510)는 메인 메모리(540)로부터 데이터를 검색한다.
도 5에 도시된 바와 같이, 프로세서 다이(502)는 모두가 CPU(510)에 의해서 액세스 가능한 L1 캐시(513) 및 L2 캐시(514)를 포함할 수 있다. 프로세서 다이(502)는 CPU(510) 및 GPU(530) 모두에 대해서 액세스될 수 있는 L3 캐시(516)를 더 포함할 수 있다. 공유형 L3 캐시(516)로 인해서, CPU(510) 및 GPU(530)는 서로간에 효율적으로 통신할 수 있으며 이로써 메모리 관리 애플리케이션(140)은 이종의 워크로드를 이종의 프로세서인 CPU(510) 및 GPU(530)에 효율적이면서 비용 절감 방식으로 할당할 수 있다.
프로세서 다이(502)는 GPU(530)에 접속된 하나 이상의 버퍼들(534)을 더 포함할 수 있다. 일 실시예에서, 버퍼들(534)은 프레임 버퍼들을 포함할 수 있다. GPU(530)은 버퍼들(534)을 사용하여서 디스플레이(560)로의 출력될 버퍼(534) 내의 이미지를 구축하는 바를 가속화시킬 수 있도록 메모리를 신속하게 조작 및 변경할 수 있다.
프로세서 다이(502)는 선택 사양적으로 CPU(510) 및 GPU(530)에 의해서 액세스 가능하면서 L3 캐시(516)에 접속된 상호 접속부(518)을 더 포함한다. 이 상호 접속부(518)는 CPU(510) 및 GPU(530) 간에서 데이터를 주고 받거나 프로세서 다이(502) 상에 있거나 떨어져 있는 다른 회로 요소들로 데이터를 전송하기 위해서 버스 또는 크로스바 스위치를 포함할 수 있다. 이 상호 접속부(518)는 선택 사양적으로는 CPU(510) 및 GPU(530) 간에서 데이터를 주고 받기 위한 L3 캐시(516)의 존재 때문이다.
프로세서 다이(502)는 상호 접속부(518)에 접속되고 CPU(510) 및 GPU(530)에 의해서 액세스 가능한 메모리 제어기(520)를 포함한다. 메모리 제어기(520)는 메인 메모리(540)으로 가거나 이로부터 오는 데이터의 흐름을 관리하는 디지털 회로이다. 메모리 제어기는 프로세서 다이(502) 상에 집적된 것으로 도시되었지만, 메모리 제어기(502)는 개별 칩이거나 프로세서 다이(502)를 위한 칩세트와 같은 다른 칩 상에 집적될 수 있다. 가령, 메모리 제어기(502)는 CPU(510) 및/또는 GPU(530)을 지원하는 Intel PCH(Platform Controller Hub) 칩 세트의 마이크로칩 계열(a family of microchips) 내의 일 마이크로칩 상에 집적될 수 있다.
프로세서(502)는 메모리 제어기(520) 및 디스플레이(560)에 접속된 입출력 제어기(550)를 포함할 수 있다. 입출력 제어기(550)는 디스플레이(560)와 같은 주변 장치들을 접속시키고 제어할 수 있다. 메모리 제어기(520)에서와 같이, 입출력 제어기(550)도 CPU(510) 및/또는 GPU(530)을 지원하는 Intel PCH(Platform Controller Hub) 칩 세트의 마이크로칩 족 내의 일 마이크로칩 상에 집적될 수 있다. 입출력 제어기(550)는 프로세서 다이(502)로부터 분리되게 도시되었지만, 입출력 제어기(550)는 프로세서 다이(502) 상에 집적될 수 있다.
디스플레이(560)는 입출력 제어기(550)를 통해서 CPU(510) 및 GPU(530)에 접속될 수 있다. 디스플레이(560)는 메인 메모리(540), 버퍼(534) 및/또는 메모리 유닛(150) 내에 저장된 정보를 나타낼 수 있다. 디스플레이(560)는 전자 디바이스(120)에 적합한 임의의 디지털 디스플레이 디바이스를 포함한다. 가령, 디스플레이(560)는 터치 민감성 컬러 TFT LCD와 같은 LCD, 플라스마 디스플레이, OLED 디스플레이, CRT 디스플레이 또는 전자 디바이스(120)의 사용자에게 콘텐츠를 디스플레이하기에 적합한 임의의 타입의 시각적 인터페이스에 의해서 구현될 수 있다. 디스플레이(560)는 소정의 구현예에서 요구되는 백라이트 또는 휘도 발광기 형태를 포함할 수 있다.
개시된 아키텍처의 새로운 측면들을 수행하기 위한 예시적인 방법들을 나타내는 흐름도 세트가 본 명세서에 포함되어 있다. 설명의 단순성을 위해서, 가령 흐름도의 형태로 본 명세서에서 도시된 하나 이상의 방법들은 일련의 동작들로서 도시 및 기술되지만, 이 방법들은 동작의 순서에 의해서 한정되지 않는데 몇몇 동작들은 본 명세서에서 개시된 바와 다른 순서로 발생할 수 있으며/있거나 다른 동작들과 동시에 발생할 수도 있기 때문이다. 가령, 본 기술 분야의 당업자는 방법이 이와 달리 상태도에서와 같이 일련의 상호 연관된 상태 또는 이벤트로서 해서 표현될 수도 있음을 이해할 것이다. 또한, 방법에서 도시된 모든 동작들이 새로운 구현예에서는 요구되지 않을 수도 있다.
도 6은 로직 흐름(600)의 일 실시예를 나타내고 있다. 로직 흐름(600)은 메모리 관리 장치(100,200,500)와 같은 본 명세서에서 기술된 하나 이상의 실시예들에 의해서 실행되는 동작들 모두 또는 몇몇을 나타낼 수 있다.
도 6에 도시된 예시적인 실시예에서, 로직 흐름(600)은 블록(602)에서 각각이 단일 가상 머신에 의해서 액세스 가능한 해당 비공유형 메모리 세그먼트에 저장된 다수의 비공유형 메모리 페이지로 구성된 세트를 검색한다. 가령, 프로세서(130)(또는 CPU(510))는 메모리 관리 애플리케이션(140)의 메모리 중복 제거 인스트럭션을 실행시켜서 메모리 유닛(150)으로부터 비공유형 메모리 페이지 세트(152-1, 152-2, 152-3)를 검색하며, 여기서 비공유형 메모리 페이지(152-1, 152-2, 152-3)는 각기 대응하는 비공유형 메모리 세그먼트(302-1, 302-2, 302-3) 내에 저장되고 각기 단일 가상 머신(160-1, 160-2, 160-3)에 의해서 액세스 가능하다. 달리 말하면, 가상 머신(160-1)은 오직 비공유형 메모리 페이지(152-1)만을 액세스할 수 있으며, 가상 머신(160-2)은 오직 비공유형 메모리 페이지(152-2)만을 액세스할 수 있으며, 가상 머신(160-3)은 오직 비공유형 메모리 페이지(152-3)만을 액세스할 수 있다.
로직 흐름(600)은 블록(604)에서 제 1 프로세서 회로를 사용하여서 순차적 메모리 중복 제거 인스트럭션 세트를 실행시켜서 비공유형 메모리 페이지 세트를 다수의 가상 머신을 위한 공유형 메모리 페이지로 변환시킨다. 가령, 프로세서 회로(130)(또는 CPU(510))는 메모리 관리 애플리케이션(140)의 순차적 메모리 중복 제거 인스트럭션 세트(512)를 실행하여서 비공유형 메모리 페이지 세트(152-1, 152-2, 152-3)를 다수의 가상 머신(160-1, 160-2, 160-3)을 위한 공유형 메모리 페이지(154-1)로 변환시킨다.
로직 흐름(600)은 블록(606)에서 제 2 프로세서 회로를 사용하여서 병렬적 메모리 중복 제거 인스트럭션 세트를 실행시켜서 비공유형 메모리 페이지 세트를 다수의 가상 머신을 위한 공유형 메모리 페이지로 변환시킨다. 가령, 프로세서 회로(132)(또는 GPU(530))는 메모리 관리 애플리케이션(140)의 병렬적 메모리 중복 제거 인스트럭션 세트(532)를 실행하여서 비공유형 메모리 페이지 세트(152-1, 152-2, 152-3)를 다수의 가상 머신(160-1, 160-2, 160-3)을 위한 공유형 메모리 페이지(154-1)로 변환시킨다.
로직 흐름(160)은 블록(608)에서 상기 공유형 메모리 페이지를 다수의 가상 머신에 의해서 액세스 가능한 공유형 메모리 세그먼트 내에 저장한다. 가령, 프로세서 회로(130)(또는 CPU(510))는 메모리 관리 애플리케이션(140)의 메모리 중복 제거 인스트럭션을 실행하여서 상기 공유형 메모리 페이지(154-1)를 다수의 가상 머신(160-1, 160-2, 160-3)에 의해서 액세스 가능한 공유형 메모리 세그먼트(304-1) 내에 저장한다.
도 7은 로직 흐름(700)의 일 실시예를 나타내고 있다. 로직 흐름(700)은 메모리 관리 장치(100,200,500)와 같은 본 명세서에서 기술된 하나 이상의 실시예들에 의해서 실행되는 동작들 모두 또는 몇몇을 나타낼 수 있다. 보다 구체적으로, 로직 흐름(700)은 해시 기반형 메모리 중복 제거 동작을 수행하는 예시적인 동작들을 나타내고 있다.
도 7에 도시된 예시된 실시예에서, 로직 흐름(700)은 제 1 프로세서 회로를 사용하여서 블록(702)에서 선택 기준 세트에 의거하여서 공유형 메모리 페이지에 적합한 후보 메모리 페이지 세트를 지정한다. 가령, 프로세서 회로(130)(또는 CPU(510))는 메모리 관리 애플리케이션(140)의 페이지 지정 구성요소(202-1)의 순차적 메모리 중복 제거 인스트럭션 세트(512)를 실행하여서 선택 기준 세트에 근거하여서 공유형 메모리 페이지(152-1)에 적합한, 각기 비공유형 메모리 페이지(152-1, 152-2, 152-3, 152-4)에 대응하는 후보 메모리 페이지 세트(306-1, 306-2, 306-3, 306-4)를 지정한다. 선택 기준의 실례들은 다음으로 한정되는 것은 아니지만 운영 체제에 의해서 사용되는 시스템 파일에 대한 메모리 어드레스, 애플리케이션 프로그램에 의해서 사용되는 애플리케이션 파일에 대한 메모리 어드레스, 비공유형 메모리 페이지(152-b)의 특정 페이지 크기, 비공유형 메모리 페이지(152-b)의 특정 파일 이름, 특정 해시 값(308-h), 중복 내용을 고 레벨로 가지고 있는 특정 비공유형 메모리 세그먼트 세트(304-x), 소정의 시간(가령, 매일 동일한 시간에 운영 체제에 대한 자동 업데이트 시)에서 중복 내용을 고 레벨로 가지고 있는 특정 비공유형 메모리 세그먼트 세트(304-x) 등과 같은, 중복 내용 또는 복제 내용을 검색하는데 사용되는 가정 사항들을 포함할 수 있다. 이러한 선택 기준은 이전의 일치 결과에 따라서 더 정교화될 수 있으며 이로써 후속 지정 동작이 개선될 수 있다.
로직 흐름(700)은 제 2 프로세서 회로를 사용하여서 블록(704)에서 후보 메모리 페이지 세트 내의 하나 이상의 후보 메모리 페이지들에 대한 하나 이상의 페이지 해시 값을 생성한다. 가령, 프로세서 회로(132)(또는 GPU(530))는 메모리 관리 애플리케이션(140)의 페이지 해시 구성요소(204-1)의 병렬적 메모리 중복 제거 인스트럭션 세트(532)를 실행하여서 후보 메모리 페이지 세트(306-g) 내의 각각의 후보 메모리 페이지들(306-1, 306-2, 306-3, 306-4)에 대한 페이지 해시 값(308-1, 308-2, 308-3, 308-4)을 생성한다. 프로세서 회로(132)(또는 GPU(530))의 대량 병렬 프로세서 아키텍처는 프로세서 회로(130)(또는 CPU(510))의 순차적 프로세서 아키텍처보다 신속하게 페이지 해시 값(308-1, 308-2, 308-3, 308-4)을 생성한다.
이어서, 로직 흐름(700)은 블록(706)에서 제 2 프로세서 회로를 사용하여서 페이지 해시 값들을 서로 비교하여서 동일한 메모리 페이지들을 나타내는 서로 일치하는 페이지 해시 값들을 식별한다. 가령, 프로세서 회로(132)(또는 GPU(530))는 메모리 관리 애플리케이션(140)의 페이지 비교 구성요소(204-2)의 병렬적 메모리 중복 제거 인스트럭션 세트(532)를 실행하여서 각각의 후보 메모리 페이지들(306-1, 306-2, 306-3, 306-4)에 대한 페이지 해시 값(308-1, 308-2, 308-3, 308-4)을 서로 비교하여서 서로 일치하는 페이지 해시 값(308-1, 308-2, 308-3)을 식별한다. 이는 가능한 서로 일치하는 페이지 세트를 나타낸다. 페이지 비교 구성요소(204-2)는 실제 후보 메모리 페이지들(306-1, 306-2, 306-3)을 서로 비교하여서 가능한 일치 사항을 확인하고 이 후보 메모리 페이지들(306-1, 306-2, 306-3)에 대응하는 동일한 메모리 페이지 세트(310-1, 310-2, 310-2)를 출력한다.
로직 흐름(700)은 제 1 프로세서 회로를 사용하여서 블록(708)에서 상기 동일한 메모리 페이지들을 공유형 메모리 페이지로 병합한다. 가령, 프로세서 회로(130)(또는 CPU(510))는 메모리 관리 애플리케이션(140)의 페이지 병합 구성요소(202-3)의 순차적 메모리 중복 제거 인스트럭션 세트(512)를 실행하여서 각기 후보 메모리 페이지들(306-1, 306-2, 306-3)에 대응하는 동일한 메모리 페이지 세트(310-1, 310-2, 310-2)를 병합하며 여기서 동일한 메모리 페이지 세트(310-1, 310-2, 310-2)는 비공유형 메모리 페이지(152-1, 152-2, 152-3)에 각기 대응한다. 페이지 병합 구성요소(202-3)는 비공유형 메모리 페이지(152-1, 152-2, 152-3)를 공유형 메모리 페이지(154-1)로 병합시킨다.
도 8은 로직 흐름(800)의 일 실시예를 나타내고 있다. 로직 흐름(800)은 메모리 관리 장치(100,200,500)와 같은 본 명세서에서 기술된 하나 이상의 실시예들에 의해서 실행되는 동작들 모두 또는 몇몇을 나타낼 수 있다. 보다 구체적으로, 로직 흐름(800)은 페이지 크기 기반형 메모리 중복 제거 동작을 수행하는 예시적인 동작들을 나타내고 있다.
도 8에 도시된 예시된 실시예에서, 로직 흐름(800)은 제 1 프로세서 회로를 사용하여서 블록(802)에서 선택 기준 세트에 의거하여서 공유형 메모리 페이지에 적합한 후보 메모리 페이지 세트를 지정한다. 가령, 프로세서 회로(130)(또는 CPU(510))는 메모리 관리 애플리케이션(140)의 페이지 지정 구성요소(202-1)의 순차적 메모리 중복 제거 인스트럭션 세트(512)를 실행하여서 선택 기준 세트에 근거하여서 공유형 메모리 페이지(152-2)에 적합한, 각기 비공유형 메모리 페이지(152-1, 152-2, 152-3, 152-4)에 대응하는 후보 메모리 페이지 세트(306-1, 306-2, 306-3, 306-4)를 지정한다. 이러한 선택 기준은 이전의 일치 결과에 따라서 더 정교화될 수 있으며 이로써 후속 지정 동작이 개선될 수 있다.
로직 흐름(800)은 제 1 프로세서 회로를 사용하여서 블록(804)에서 각 후보 메모리 페이지에 대한 페이지 크기를 기초로 하여서 후보 메모리 페이지들을 분류한다. 가령, 프로세서 회로(130)(또는 CPU(510))는 메모리 관리 애플리케이션(140)의 페이지 분류 구성요소(202-2)의 순차적 메모리 중복 제거 인스트럭션 세트(512)를 실행하여서 후보 메모리 페이지들(306-1, 306-2, 306-3, 306-4)과 함께 저장된 페이지 크기에 근거하여서 후보 메모리 페이지들(306-1, 306-2, 306-3, 306-4)을 분류한다. 만일에 페이지 크기가 후보 메모리 페이지들(306-1, 306-2, 306-3, 306-4)와 함께 저장되지 않았다면, 페이지 분류 구성요소(202-2) 또는 메모리 관리 애플리케이션(140)의 다른 구성요소가 페이지 크기를 생성한다. 프로세서 회로(130)(또는 CPU(510))의 매우 순차적인 프로세서 아키텍처는 프로세서 회로(132)(또는 GPU(530))의 병렬 프로세서 아키텍처보다 신속하게 페이지 크기를 분류할 수 있다. 페이지 분류 구성요소(202-2)는 후보 메모리 페이지들(306-1, 306-2, 306-3, 306-4)에 대해 저장된 참조 사항 또는 식별자 리스트를 포함하는 분류된 페이지 순서(402-j)를 출력한다.
로직 흐름(800)은 블록(806)에서 인접하는 후보 메모리 페이지들의 페이지 크기를 비교하여서 동일한 메모리 페이지들을 나타내는 서로 일치하는 페이지 크기를 식별한다. 가령, 프로세서 회로(132)(또는 GPU(530))는 메모리 관리 애플리케이션(140)의 페이지 비교 구성요소(204-2)의 병렬적 메모리 중복 제거 인스트럭션 세트(532)를 실행하여서 인접하는 후보 메모리 페이지들(306-1, 306-2, 306-3, 306-4)의 페이지 크기를 비교하여서 서로 일치하는 페이지 크기를 식별한다. 후보 메모리 페이지들(306-1, 306-2)이 상기 분류된 페이지 순서(402-j)에서 서로 인접하고 각각은 4 kB의 페이지 크기를 갖는다고 가정하자. 또한, 후보 메모리 페이지들(306-2, 306-3)이 상기 분류된 페이지 순서(402-j)에서 서로 인접하고 각각은 4 kB의 페이지 크기를 갖는다고 가정하자. 서로 일치하는 페이지 크기는 잠재적 중복 내용을 나타낼 수 있다. 페이지 비교 구성요소(204-2)는 실제 후보 메모리 페이지들(306-1, 306-2, 306-3)을 비교하여서 가능한 일치 사항을 확인하고 이 후보 메모리 페이지들(306-1, 306-2, 306-3)에 대응하는 동일한 메모리 페이지 세트(310-1, 310-2, 310-3)를 출력한다.
로직 흐름(800)은 제 1 프로세서 회로를 사용하여서 블록(808)에서 상기 동일한 메모리 페이지들을 공유형 메모리 페이지로 병합한다. 가령, 프로세서 회로(130)(또는 CPU(510))는 메모리 관리 애플리케이션(140)의 페이지 병합 구성요소(202-3)의 순차적 메모리 중복 제거 인스트럭션 세트(512)를 실행하여서 각기 후보 메모리 페이지들(306-1, 306-2, 306-3)에 대응하는 동일한 메모리 페이지 세트(310-1, 310-2, 310-2)를 병합하며 여기서 동일한 메모리 페이지 세트(310-1, 310-2, 310-2)는 비공유형 메모리 페이지(152-1, 152-2, 152-3)에 각기 대응한다. 페이지 병합 구성요소(202-3)는 비공유형 메모리 페이지(152-1, 152-2, 152-3)를 공유형 메모리 페이지(154-1)로 병합시킨다.
도 9는 메모리 관리 장치(100,200,500)와 같은 본 명세서에서 전술된 다양한 실시예들을 구현하기에 적합한 예시적인 컴퓨팅 아키텍처(900)의 실시예를 나타내고 있다. 일 실시예에서, 컴퓨팅 아키텍처(900)는 무엇보다도 전자 디바이스(120)와 같은 전자 디바이스의 일부로서 구현되거나 이를 포함할 수 있다. 본 실시예들은 이로만 한정되는 것은 아니다.
본 명세서에서 사용되는 용어 "장치" 및 "구성요소"는 컴퓨터 관련 엔티티, 하드웨어, 소프트웨어, 하드웨어와 소프트웨어의 조합 또는 실행 중인 소프트웨어를 말하며 이의 실례가 예시적인 컴퓨팅 아키텍처(900)에 의해서 제공된다. 가령, 구성요소는 다음으로 한정되는 것은 아니지만 프로세서 상에서 실행되는 프로세스, 프로세서, 하드 디스크 드라이브, (광학 저장 매체 및/또는 자기 저장 매체의) 다중 저장 드라이브, 객체, 실행 가능한 쓰레드, 프로그램 및/또는 컴퓨터일 수 있다. 예를 들어 말하자면, 서버 상에서 실행되는 애플리케이션 및 서버도 구성요소가 될 수 있다. 하나 이상의 구성요소는 실행 쓰레드 및/또는 프로세스 내에 상주할 수 있으며 일 구성요소는 2 개 이상의 컴퓨터 간에서 분산되고/되거나 일 컴퓨터 상에서 국부화될 수 있다. 또한, 구성요소들은 동작을 조정하는 다양한 타입의 통신 매체에 의해서 서로 간에 통신 가능하게 접속될 수 있다. 이러한 조정은 정보의 쌍방향 또는 일방향 교환을 포함한다. 가령, 구성요소들은 통신 매체 상에서 통신된 신호의 형태로 정보를 통신할 수 있다. 정보는 다양한 신호 라인들에 할당된 신호들로서 구현될 수 있다. 이러한 할당에 있어서, 각 메시지가 신호이다. 그러나, 이와 달리, 다른 실시예들은 데이터 메시지들을 채용할 수 있다. 이러한 데이터 메시지는 다양한 접속부를 통해서 전송될 수 있다. 예시적인 접속부는 병렬 인터페이스, 직렬 인터페이스 및 버스 인터페이스를 포함한다.
컴퓨팅 아키텍처(900)는 하나 이상의 프로세서, 멀티 코어 프로세서, 코-프로세서, 메모리 유닛, 칩세트, 제어기, 주변 장치, 인터페이스, 발진기, 타이밍 장치, 비디오 카드, 오디오 카드, 멀티미디어 입출력 구성요소, 전원 등과 같은 다양한 통상적인 컴퓨팅 요소들을 포함한다. 그러나, 본 실시예들은 컴퓨팅 아키텍처(900)에 의한 구현예로 한정되는 것은 아니다.
도 9에 도시된 바와 같이, 컴퓨팅 아키텍처(900)는 다수의 프로세싱 유닛(904), 시스템 메모리(906) 및 시스템 버스(908)를 포함한다. 프로세싱 유닛(904)은 가령 프로세서 회로(130,132), CPU(510) 및/또는 GPU(530)을 포함한다.
시스템 버스(908)는 다음으로 한정되지 않지만 시스템 메모리(906) 및 프로세싱 유닛(904)을 포함하는 시스템 구성요소들에 대하여 인터페이스를 제공한다. 시스템 버스(908)는 상업적으로 입수 가능한 다양한 버스 아키텍처 중 임의의 것을 사용하는 로컬 버스, 주변 장치 버스 및 메모리 버스(메모리 제어기를 구비하거나 구비하지 않을 수 있음)에 또한 상호 접속될 수 있는 몇몇 타입의 버스 구조 중 임의의 것일 수 있다. 인터페이스 어댑터는 슬롯 아키텍처를 통해서 시스템 버스(908)에 접속될 수 있다. 예시적인 슬롯 아키텍처는 다음으로 한정되지 않지만 AGP(Accelerated Graphics Port, Card Bus, (E)ISA((Extended) Industry Standard Architecture), MCA(Micro Channel Architecture), NuBus, PCI(X)(Peripheral Component Interconnect (Extended)), PCI Express, PCMCIA(Personal Computer Memory Card International Association), 등을 포함할 수 있다.
컴퓨팅 아키텍처(900)는 다양한 제품을 포함하거나 구현할 수 있다. 제품은 로직을 저장하는 컴퓨터 판독 가능한 저장 매체를 포함할 수 있다. 이러한 컴퓨터 판독 가능한 저장 매체의 실례들은 전자 데이터를 저장할 수 있는 임의의 타입의 유형 매체를 포함할 수 있으며 가령 휘발성 메모리, 비휘발성 메모리, 분리형 메모리, 비분리형 메모리, 소거 가능한 메모리, 소거 불가능한 메모리, 기록 가능한 메모리, 재기록 가능한 메모리 등을 포함할 수 있다. 로직의 실례는 소스 코드, 컴파일드 코드, 해석된 코드, 실행 가능한 코드, 정적 코드, 동적 코드, 객체 지향 코드, 비주얼 코드 등과 같은 임의의 적합한 타입의 코드를 사용하여서 구현되는 실행 가능한 컴퓨터 프로그램 인스트럭션들을 포함할 수 있다.
시스템 메모리(906)는 ROM(read-only memory), RAM(random-access memory ), DRAM(dynamic RAM), DDRAM(Double-Data-Rate DRAM), SDRAM(synchronous DRAM) , SRAM(static RAM), PROM(programmable ROM), EPROM(erasable programmable ROM), EEPROM(electrically erasable programmable ROM), 플래시 메모리, 강유전성 폴리머 메모리와 같은 폴리머 메모리, 오보닉 메모리, 상변화 또는 강유전성 메모리, SONOS(silicon-oxide-nitride-oxide-silicon) 메모리, 자기 카드, 광학 카드, RAID(Redundant Array of Independent Disks) 드라이브와 같은 디바이스들의 어레이, 고체상 메모리 디바이스들(가령, USB 메모리, SSD(solid state drives)) 및 정보를 저장하기에 적합한 임의의 타입의 다른 저장 매체들과 같은 다양한 타입의 컴퓨터 판독 가능한 저장 매체를 하나 이상의 고속 메모리 유닛의 형태로 포함할 수 있다. 도 9에 도시된 예시적인 실시예에서, 시스템 메모리(906)는 비휘발성 메모리(910) 및/또는 휘발성 메모리(912)를 포함한다. BIOS(basic input/output system)이 비휘발성 메모리(910) 내에 저장될 수 있다.
컴퓨터(902)는 하나 이상의 저속 메모리 유닛의 형태로 다양한 유형의 컴퓨터 판독 가능한 저장 매체로서, 착탈 가능한 자기 디스크(918)로부터의 판독 및 착탈 가능한 자기 디스크(918)로의 기입을 위한 내장(또는 외장) 하드 디스크 드라이브(HDD)(914), 자기 플로피 디스크 드라이브(FDD)(916), 및 착탈 가능한 광학 디스크(922)(예를 들어, CD-ROM 또는 DVD)로부터의 판독 및 착탈 가능한 광학 디스크(922)로의 기입을 위한 광학 디스크 드라이브(920)를 포함할 수 있다. HDD(914), FDD(916) 및 광학 디스크 드라이브(920)는 각각 HDD 인터페이스(924), FDD 인터페이스(926) 및 광학 드라이브 인터페이스(928)에 의해 시스템 버스(908)로 접속될 수 있다. 외장 드라이브 구현을 위한 HDD 인터페이스(924)는 USB 기술 및 IEEE 1394 인터페이스 기술 중 적어도 하나 또는 양쪽 모두를 포함할 수 있다.
드라이브 및 이와 관련된 컴퓨터 판독 가능한 매체를 사용하여서 데이터, 데이터 구조, 컴퓨터 실행 가능한 인스트럭션들 등을 휘발성 및/또는 비휘발성 방식으로 저장할 수 있다. 가령, 운영 체제(930), 하나 이상의 애플리케이션 프로그램(932), 다른 프로그램 모듈(934) 및 프로그램 데이터(936)를 포함하는 다수의 프로그램 모듈들이 드라이브 및 메모리 유닛(910,912)에 저장될 수 있다. 일 실시예에서, 하나 이상의 애플리케이션 프로그램(932), 다른 프로그램 모듈(934) 및 프로그램 데이터(936)는 가령 메모리 관리 장치(100,200,500)의 다양한 애플리케이션 및/또는 구성요소들을 포함할 수 있다.
사용자는 가령 마우스(940)와 같은 포인팅 디바이스 및 키보드(938)와 같은 하나 이상의 유무선 입력 장치를 통해서 명령 및 정보를 컴퓨터(902) 내에 입력할 수 있다. 다른 입력 장치들은 마이크로폰, 적외선(IR) 원력 제어 장치, 무선 주파수(RF) 원격 제어 장치, 게임 패드, 스타일러스 펜, 카드 판독기, 동글, 지문 판독기, 글러브, 그래픽 태블릿, 조이스틱, 키보드, 망막 판독기, 터치 스크린(가령, 용량성, 저항성 등), 트랙볼, 센서, 스타일러스 등을 포함할 수 있다. 이러한 입력 장치 및 다른 입력 장치들은 시스템 버스(908)에 접속되는 입력 장치 인터페이스(942)를 통해서 프로세싱 유닛(904)에 접속되지만, 병렬 포트, IEEE 1394 직렬 포트, 게임 포트, USB 포트, IR 인터페이스 등과 같은 다른 인터페이스를 통해서 접속될 수도 있다.
모니터(944) 또는 다른 타입의 디스플레이 장치는 비디오 어댑터(946)와 같은 인터페이스를 통해서 시스템 버스(908)에 접속된다. 모니터(944)는 컴퓨터(902) 내부에 있거나 외부에 있을 수 있다. 모니터(944) 이외에, 컴퓨터는 통상적으로 스피커, 프린터 등과 같은 다른 주변 출력 장치들을 포함한다.
컴퓨터(902)는 원격 컴퓨터(948)와 같은 하나 이상의 원격 컴퓨터로의 유선 및/또는 무선 통신을 통해서 논리적 접속을 사용하여서 네트워킹된 환경에서 동작할 수 있다. 원격 컴퓨터(948)는 워크스테이션, 서버 컴퓨터, 라우터, 개인용 컴퓨터, 휴대용 컴퓨터, 마이크로프로세서 기반형 오락용 장치, 피어 장치 또는 다른 통상적인 네트워크 노드일 수 있으며 통상적으로 컴퓨터(902)에 관련하여서 기술된 수많은 요소들 또는 모든 요소들을 포함한다. 여기에서는 간략성을 위해서 오직 메모리/저장 장치(950)만이 도시되었다. 도시된 논리적 접속은 LAN(local area network)(952) 및/또는 가령 WAN(wide area network)(954)와 같은 대형 네트워크로의 유선/무선 접속을 포함한다. 이러한 LAN 네트워킹 환경 및 WAN 네트워킹 환경은 흔히 사무실 및 회사에 설치되어 있으며 인트라넷과 같은 기업 범위의 컴퓨터 네트워크를 용이하게 하며 이들 모두는 가령 인터넷과 같은 글로벌 통신 네트워크에 접속되어 있다.
컴퓨터(902)가 LAN 네트워킹 환경에서 이용될 때에, 컴퓨터는 유선 및/또는 무선 통신 네트워크 인터페이스 또는 어댑터(956)를 통해서 LAN(952)에 접속된다. 이 어댑터(956)는 LAN(952)으로의 유선 및/또는 무선 통신을 용이하게 하며, 이 LAN은 어댑터(956)의 무선 기능과 통신하기 위해서 그 상에 배치된 무선 액세스 포인트를 포함한다.
컴퓨터(902)가 WAN 네트워킹 환경에서 이용될 때에, 컴퓨터는 모뎀(958)을 포함하거나 WAN(954) 상의 통신 서버에 접속되거나 가령 인터넷에 의해서 WAN(954) 상에서 통신을 확립하기 위한 다른 수단을 갖는다. 외부에 있거나 내부에 있을 수 있고 무선 장치이거나 유선 장치일 수 있는 모뎀(958)은 입력 장치 인터페이스(942)를 통해서 시스템 버스(908)에 접속된다. 네트워킹된 환경에서, 컴퓨터(902)와 관련하여서 도시된 프로그램 모듈 또는 이의 일부분들은 원격 메모리/저장 장치(950) 내에 저장될 수 있다. 도시된 네트워크 접속은 단지 예시적이며 컴퓨터들 간의 통신 링크를 확립하기 위해서 다른 수단이 사용될 수도 있다.
컴퓨터(902)는 무선 통신에서 동작 가능하게 배치된 무선 장치와 같은, IEEE 802 패밀리 규격들(가령, IEEE 802.11 OTA(over-the-air) 변조 기술)을 사용하는 유선 및 무선 장치 또는 엔티티와 통신하도록 동작 가능하다. 이는 무엇보다도 적어도 Wi-Fi(Wireless Fidelity) 무선 기술, WiMax 무선 기술 및 BluetoothTM 무선 기술들을 포함한다. 따라서, 이 통신은 통상적인 네트워크에서와 같이 사전 규정된 구조이거나 단순하게 적어도 2 개의 장치 간의 ad hoc 통신일 수 있다. Wi-Fi 네트워크는 IEEE 802.11x(a,b,g,n 등)으로 지칭되는 무선 기술을 사용하여서 안전하고 신뢰할만하며 신속한 무선 접속을 제공한다. Wi-Fi 네트워크는 컴퓨터들을 서로 접속시키거나 인터넷으로 접속시키거나 (IEEE 802.3 관련된 매체 및 기능을 사용하는) 유선 네트워크에 접속시키기 위해서 사용될 수 있다.
다양한 실시예들의 요소들은 다양한 하드웨어 요소, 소프트웨어 요소 또는 이들의 조합으로 구현될 수 있다. 하드웨어 요소들의 실례는 디바이스, 로직 디바이스, 구성요소, 프로세서, 마이크로프로세서, 회로, 프로세서 회로, 회로 요소(가령, 트랜지스터, 저항, 커패시터, 인덕터 등), 집적 회로, ASIC(application specific integrated circuit), PLD(programmable logic device), DSP(digital signal processor), FPGA(field programmable gate array), 메모리 유닛, 로직 게이트, 레지스터, 반도체 디바이스, 칩, 마이크로칩, 칩세트 등을 포함한다. 소프트웨어 요소들의 실례는 소프트웨어 구성요소, 프로그램, 애플리케이션, 컴퓨터 프로그램, 애플리케이션 프로그램, 시스템 프로그램, 미들웨어, 펌웨어, 소프트웨어 모듈, 루틴, 서브루틴, 기능, 방법, 프로시저, 소프트웨어 인터페이스, API(application program interface), 인스트럭션 세트, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트, 컴퓨터 코드 세그먼트, 워드, 값, 심볼 또는 이들의 임의의 조합을 포함할 수 있다. 일 실시예가 하드웨어 요소로 구현될지 소프트웨어 요소로 구현될지 이들의 조합으로 구현될 지의 여부를 판정하는 바는 소정의 구현 시에 요구되는 바와 같은, 소망하는 계산 레이트, 전력 레벨, 열 허용치, 프로세싱 사이클 예산, 입력 데이터 레이트, 출력 데이터 레이트, 메모리 자원, 데이터 버스 속도 및 다른 설계 또는 성능상의 제약 사항들에 따라서 변할 수 있다.
몇몇 실시예들은 용어 "일 실시예" 또는 "실시예" 를 이들의 파생 용어들과 함께 사용하여서 기술되었다. 이들 용어는 해당 실시예와 관련하여서 기술된 특정 특징, 구조 또는 특성이 적어도 하나의 실시예에서 포함됨을 의미한다. 또한, 본 명세서의 다양한 곳에서 구절 "일 실시예에서"가 등장하면 모두가 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 몇몇 실시예들은 용어 "결합" 또는"접속"을 이들의 파생 용어들과 함께 사용하여서 기술된다. 이러한 용어들은 반드시 서로 같은 의미를 갖는 것만은 아니다. 가령, 몇몇 실시예들은 2 개 이상의 요소들이 서로 물리적으로 집적 접촉하거나 전기적으로 접촉되어 있을 때에 이러한 용어 "결합" 및/또는 "접속"을 사용하여서 기술된다. 그러나, 이러한 용어들 중 "결합(coupled)"은 2 개 이상의 요소들이 서로 직접 접촉하지 않지만 서로 상호 작용하거나 협력하여서 동작하는 바를 의미하기도 한다.
본 명세서의 요약서는 독자들이 본 발명의 성질을 신속하게 확인하도록 돕는다. 요약서는 청구범위를 한정하거나 청구 범위 해석에 영향을 주지 않는다. 또한, 발명의 상세한 설명 부분에서 다양한 특징부들은 본 명세서를 간소화하기 위해서 단일 실시예로 함께 그룹핑되었다. 따라서, 이러한 설명 방식이 청구된 실시예들이 각 청구항에서 명시적으로 인용된 것들보다 많은 특징부를 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 이보다도, 다음의 청구범위가 말하듯이, 본 발명의 청구 대상은 단일 개시된 실시예의 모든 특징부들보다 작은 특징부들을 포함한다. 따라서, 다음의 청구 범위는 상세한 설명 부분 내에 포함되며 각 청구항은 자체적으로 개별 실시예를 형성할 수 있다. 청구 범위에서, 용어 "포함한다"는 해당 청구항에서 열거된 구성요소 이외의 구성요소가 포함될 수 있음을 의미한다. 또한, 용어 "제 1", "제 2", "제 3"...은 단지 표시부 역할을 할 뿐 해당 대상에 대해서 수치적 요구 사항을 부여하지 않는다.
상술된 바들은 개시된 아키텍처의 실례들을 포함한다. 물론, 구성요소 및/또는 방법들의 모든 가능한 조합들을 기술할 수는 없다. 하지만, 본 기술 분야의 당업자는 수많은 다른 조합 및 결합이 가능함을 이해할 것이다. 따라서, 새로운 아키텍처는 첨부된 청구 범위의 사상 및 범위 내에 포함되는 모든 변경 사항, 수정 사항 및 균등 사항들을 포함한다.

Claims (20)

  1. 제 1 프로세서 회로와,
    상기 제 1 프로세서 회로에 결합된 제 2 프로세서 회로와,
    상기 제 1 프로세서 회로 및 상기 제 2 프로세서 회로에 결합되고 복수의 가상 머신을 위한 비공유형(private) 메모리 페이지 및 공유형(shared) 메모리 페이지를 저장하는 메모리 유닛과,
    상기 제 1 프로세서 회로 및 상기 제 2 프로세서 회로 상에서 동작하며 상기 메모리 유닛 내에 저장된 상기 비공유형 메모리 페이지에 대해서 메모리 중복 제거(memory de-duplication) 동작을 수행하여서 공유형 메모리 페이지를 형성하는 메모리 관리 애플리케이션을 포함하고,
    상기 메모리 관리 애플리케이션은 순차적 프로세서 구조를 갖는 상기 제 1 프로세서 회로 상에서 순차적 메모리 중복 제거 동작을 수행하고 병렬적 프로세서 구조를 갖는 상기 제 2 프로세서 회로 상에서 병렬적 메모리 중복 제거 동작을 수행하는
    장치.
  2. 제 1 항에 있어서,
    상기 메모리 관리 애플리케이션은,
    상기 제 1 프로세서 회로 상에서 순차적 메모리 중복 제거 동작을 수행하도록 동작하는 제 1 메모리 관리 구성요소 세트와,
    상기 제 2 프로세서 회로 상에서 병렬적 메모리 중복 제거 동작을 수행하도록 동작하는 제 2 메모리 관리 구성요소 세트를 포함하는
    장치.
  3. 제 1 항에 있어서,
    상기 메모리 관리 애플리케이션은,
    상기 제 1 프로세서 회로 상에서 동작하며 중복 내용의 표시자를 검색하기 위한 선택 기준 세트에 기초하여서 공유형 메모리 페이지에 적합한 후보 메모리 페이지 세트를 지정하는 페이지 지정 구성요소와,
    상기 제 2 프로세서 회로 상에서 동작하며 상기 후보 메모리 페이지 세트 내의 하나 이상의 후보 메모리 페이지에 대한 하나 이상의 페이지 해시 값을 생성하는 페이지 해시 구성요소와,
    상기 제 2 프로세서 회로 상에서 동작하며 상기 페이지 해시 값을 비교하여서 동일한 메모리 페이지를 나타내는 일치하는 페이지 해시 값을 식별하는 페이지 비교 구성요소와,
    상기 제 1 프로세서 회로 상에서 동작하며 상기 동일한 메모리 페이지를 상기 공유형 메모리 페이지에 병합시키는 페이지 병합 구성요소를 포함하는
    장치.
  4. 제 1 항에 있어서,
    상기 메모리 관리 애플리케이션은,
    상기 제 1 프로세서 회로 상에서 동작하며 중복 내용의 표시자를 검색하기 위한 선택 기준 세트에 기초하여서 공유형 메모리 페이지에 적합한 후보 메모리 페이지 세트를 지정하는 페이지 지정 구성요소와,
    상기 제 1 프로세서 회로 상에서 동작하며 각 후보 메모리 페이지의 페이지 크기에 기초하여서 상기 후보 메모리 페이지를 분류하는 페이지 분류 구성요소와,
    상기 제 2 프로세서 회로 상에서 동작하며 인접하는 후보 메모리 페이지의 페이지 크기를 비교하여서 동일한 메모리 페이지를 나타내는 일치하는 페이지 크기를 식별하는 페이지 비교 구성요소와,
    상기 제 1 프로세서 회로 상에서 동작하며 상기 동일한 메모리 페이지를 상기 공유형 메모리 페이지에 병합시키는 페이지 병합 구성요소를 포함하는
    장치.
  5. 제 1 항에 있어서,
    상기 제 1 프로세서 회로는 컴퓨팅 플랫폼의 중앙 프로세싱 유닛(CPU)을 포함하며,
    상기 제 2 프로세서 회로는 상기 컴퓨팅 플랫폼의 그래픽 프로세싱 유닛(GPU)을 포함하는
    장치.
  6. 제 1 항에 있어서,
    상기 제 1 프로세서 회로 및 상기 제 2 프로세서 회로에 결합된 최종 레벨 캐시(last level cache)를 포함하는
    장치.
  7. 제 1 항에 있어서,
    상기 제 1 프로세서 회로 및 상기 제 2 프로세서 회로에 결합된 3 레벨 캐시를 포함하는
    장치.
  8. 제 1 항에 있어서,
    상기 제 1 프로세서 회로 상에서 동작하며 상기 복수의 가상 머신을 관리하는 가상화 애플리케이션을 포함하는
    장치.
  9. 제 1 항에 있어서,
    상기 제 1 프로세서 회로 및 상기 제 2 프로세서 회로에 결합되며 상기 메모리 유닛 내에 저장된 정보를 나타내도록 동작하는 디지털 디스플레이를 포함하는
    장치.
  10. 컴퓨터 구현형 방법으로서,
    순차적 프로세서 구조를 갖는 제 1 프로세서 회로에 의해, 순차적 메모리 중복 제거 명령어 세트를 실행시켜서 비공유형 메모리 페이지 세트를 복수의 가상 머신을 위한 공유형 메모리 페이지로 변환하는 단계와,
    병렬적 프로세서 구조를 갖는 제 2 프로세서 회로에 의해, 병렬적 메모리 중복 제거 명령어 세트를 실행시켜서 상기 비공유형 메모리 페이지 세트를 상기 복수의 가상 머신을 위한 상기 공유형 메모리 페이지로 변환하는 단계를 포함하는
    컴퓨터 구현형 방법.
  11. 제 10 항에 있어서,
    각 비공유형 메모리 페이지가 단일 가상 머신에 의해서 액세스 가능한 대응하는 비공유형 메모리 세그먼트 내에 저장되어 있는 상기 비공유형 메모리 페이지 세트를 검색하는 단계를 포함하는
    컴퓨터 구현형 방법.
  12. 제 10 항에 있어서,
    상기 공유형 메모리 페이지를 상기 복수의 가상 머신에 의해서 액세스 가능한 공유형 메모리 세그먼트 내에 저장하는 단계를 포함하는
    컴퓨터 구현형 방법.
  13. 제 10 항에 있어서,
    상기 제 1 프로세서 회로에 의해, 중복 내용의 표시자를 검색하기 위한 선택 기준 세트에 기초하여서 상기 공유형 메모리 페이지에 적합한 후보 메모리 페이지 세트를 지정하는 단계와,
    상기 제 2 프로세서 회로에 의해, 상기 후보 메모리 페이지 세트 내의 하나 이상의 후보 메모리 페이지에 대한 하나 이상의 페이지 해시 값을 생성하는 단계와,
    상기 제 2 프로세서 회로에 의해, 상기 페이지 해시 값을 비교하여서 동일한 메모리 페이지를 나타내는 일치하는 페이지 해시 값을 식별하는 단계와,
    상기 제 1 프로세서 회로에 의해, 상기 동일한 메모리 페이지를 상기 공유형 메모리 페이지에 병합시키는 단계를 포함하는
    컴퓨터 구현형 방법.
  14. 제 10 항에 있어서,
    상기 제 1 프로세서 회로에 의해, 중복 내용의 표시자를 검색하기 위한 선택 기준 세트에 기초하여서 상기 공유형 메모리 페이지에 적합한 후보 메모리 페이지 세트를 지정하는 단계와,
    상기 제 1 프로세서 회로에 의해, 각 후보 메모리 페이지의 페이지 크기에 기초하여서 후보 메모리 페이지를 분류하는 단계와,
    상기 제 2 프로세서 회로에 의해, 인접하는 후보 메모리 페이지의 페이지 크기를 비교하여서 동일한 메모리 페이지를 나타내는 일치하는 페이지 크기를 식별하는 단계와,
    상기 제 1 프로세서 회로에 의해, 상기 동일한 메모리 페이지를 상기 공유형 메모리 페이지에 병합시키는 단계를 포함하는
    컴퓨터 구현형 방법.
  15. 제 10 항에 있어서,
    공유형 3 레벨 캐시를 사용하여서 상기 제 1 프로세서 회로와 상기 제 2 프로세서 회로 간에서 정보를 주고 받는 단계를 포함하는
    컴퓨터 구현형 방법.
  16. 명령어들을 포함하는 적어도 하나의 컴퓨터 판독 가능한 저장 매체로서,
    상기 명령어들은 실행시에 시스템으로 하여금,
    순차적 프로세서 구조를 갖는 제 1 프로세서 회로에 의해, 순차적 메모리 중복 제거 동작 세트를 실행시켜서 복수의 가상 머신을 위한 복수의 비공유형 메모리 페이지를 상기 복수의 가상 머신을 위한 공유형 메모리 페이지로 변환하는 동작과,
    병렬적 프로세서 구조를 갖는 제 2 프로세서 회로에 의해, 병렬적 메모리 중복 제거 동작 세트를 실행시켜서 상기 복수의 가상 머신을 위한 상기 복수의 비공유형 메모리 페이지를 상기 복수의 가상 머신을 위한 공유형 메모리 페이지로 변환하는 동작을 수행하게 하는
    컴퓨터 판독 가능한 저장 매체.
  17. 제 16 항에 있어서,
    실행시에 상기 시스템으로 하여금,
    각 가상 머신에 의해서 액세스 가능한 대응하는 비공유형 메모리 세그먼트로부터 상기 복수의 비공유형 메모리 페이지를 검색하는 동작과,
    상기 공유형 메모리 페이지를 상기 복수의 가상 머신에 의해서 액세스 가능한 공유형 메모리 세그먼트 내에 저장하는 동작을 수행하게 하는 명령어들을 포함하는
    컴퓨터 판독 가능한 저장 매체.
  18. 제 16 항에 있어서,
    실행시에 상기 시스템으로 하여금,
    상기 제 1 프로세서 회로에 의해, 중복 내용의 표시자를 검색하기 위한 선택 기준 세트에 기초하여서 상기 공유형 메모리 페이지에 적합한 후보 메모리 페이지 세트를 지정하는 동작과,
    상기 제 2 프로세서 회로에 의해, 상기 후보 메모리 페이지 세트 내의 하나 이상의 후보 메모리 페이지에 대한 하나 이상의 페이지 해시 값을 생성하는 동작과,
    상기 제 2 프로세서 회로에 의해, 상기 페이지 해시 값을 비교하여서 동일한 메모리 페이지를 나타내는 일치하는 페이지 해시 값을 식별하는 동작과,
    상기 제 1 프로세서 회로에 의해, 상기 동일한 메모리 페이지를 상기 공유형 메모리 페이지에 병합시키는 동작을 수행하게 하는 명령어들을 포함하는
    컴퓨터 판독 가능한 저장 매체.
  19. 제 16 항에 있어서,
    실행시에 상기 시스템으로 하여금,
    상기 제 1 프로세서 회로에 의해, 중복 내용의 표시자를 검색하기 위한 선택 기준 세트에 기초하여서 상기 공유형 메모리 페이지에 적합한 후보 메모리 페이지 세트를 지정하는 동작과,
    상기 제 1 프로세서 회로에 의해, 각 후보 메모리 페이지의 페이지 크기에 기초하여서 후보 메모리 페이지를 분류하는 동작과,
    상기 제 2 프로세서 회로에 의해, 인접하는 후보 메모리 페이지의 페이지 크기를 비교하여서 동일한 메모리 페이지를 나타내는 일치하는 페이지 크기를 식별하는 동작과,
    상기 제 1 프로세서 회로에 의해, 상기 동일한 메모리 페이지를 상기 공유형 메모리 페이지에 병합시키는 동작을 수행하게 하는 명령어들을 포함하는
    컴퓨터 판독 가능한 저장 매체.
  20. 제 16 항에 있어서,
    실행시에 상기 시스템으로 하여금,
    공유형 3 레벨 캐시를 사용하여서 상기 제 1 프로세서 회로와 상기 제 2 프로세서 회로 간에서 정보를 주고 받는 동작을 수행하게 하는 명령어들을 포함하는
    컴퓨터 판독 가능한 저장 매체.
KR1020120082699A 2011-12-19 2012-07-27 가상 시스템에서 메모리 중복 제거를 위한 기술 KR101441188B1 (ko)

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US13/330,398 US9311250B2 (en) 2011-12-19 2011-12-19 Techniques for memory de-duplication in a virtual system
US13/330,398 2011-12-19

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