KR101438733B1 - 수직형 진공 전자 소자, 그 제조방법 및 집적 소자 - Google Patents

수직형 진공 전자 소자, 그 제조방법 및 집적 소자 Download PDF

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KR101438733B1
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신동훈
윤기남
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고려대학교 산학협력단
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Abstract

본 발명은, 수직형 진공 전자 소자, 집적 소자 및 수직형 진공 전자 소자의 제조방법에 대해 개시한다. 특히, 본 발명의 일 실시예에 따른 수직형 진공 전자 소자는, 기판; 상기 기판의 표면 중 소정의 영역이 노출되도록 상기 기판의 표면 상에 형성된 캐소드; 상기 캐소드와 전기적으로 연결되고, 상기 캐소드 상에 형성된 에미터; 상기 에미터보다 작은 면적을 가지고 상기 에미터 상에 형성된 절연 물질; 상기 절연 물질 상에 형성된 애노드; 및 상기 절연 물질 내에 삽입되고, 상기 소정의 영역과 가까운 일부 면이 노출되며, 상기 소정의 영역을 에워싸는 형태로 배치된 게이트를 포함하고, 상기 소정의 영역은 상기 게이트의 패턴에 따라 결정된다.

Description

수직형 진공 전자 소자, 그 제조방법 및 집적 소자{VERTICAL VACCUM ELECTRONIC DEVICE, METHOD THEREOF AND INTEGRATED DEVICE}
본 발명은 수직형 진공 전자 소자, 그 제조방법 및 집적 소자에 관한 것이고, 보다 구체적으로 애노드, 캐소드 및 게이트를 포함하는 수직 구조의 진공 전자 소자, 이를 제조하는 방법 및 집적 소자에 관한 것이다.
1947년 트랜지스터가 발명된 이래 고체전자소자는 꾸준히 미세화를 추구함으로써 동작속도가 비약적으로 향상되어왔다. 그로 인해, 고체전자소자는 컴퓨터, 통신, 텔레비전, 우주항공, 자동차 등과 같은 전 분야에서 폭 넓게 이용되고 있다.
그러나, 게이트 전극 크기가 수십 nm 이하로 줄어들면서, 도핑 레벨 불균일에 의한 문턱전압 변화, 게이트 절연막 터널링에 의한 누설전류증가, 열 발산에 따른 열적진동 및 양자역학적 진동에 의한 오작동과 같은 문제점들로 인해 고체전자소자는 이론적이나 기술적으로 미세화의 한계에 다다르게 되었다. 따라서 이러한 기존 고체전자소자의 한계점을 극복할 수 있는 새로운 개념에 기반한 전자소자기술의 필요성이 대두되었다.
이에 따라, 고체전자소자보다 미세하게 제작이 가능하고, 높은 퍼포먼스를 보이는 진공 나노 소자가 개발되었다. 최근 다양한 구조를 가진 진공 나노 소자를 제작하기 위한 연구가 지속적으로 이루어지고 있다.
이와 관련하여, 동일 발명자에 의해 출원되어 등록된 한국등록특허 제10-1165809호(발명의 명칭 : 횡형 전계 방출 소자)는 기판에 나란한 방향으로 전자가 방출되는 횡형 전계 방출 소자에 대해 개시하고 있다.
아울러, 최근 Vanderbilt 대학의 Weng Poo Kang 그룹, 교토 대학의 Yasuhito Gotoh 그룹 등에서 수직형 어레이 구조의 진공 전자 소자를 제작했다는 논문을 각각 Diamond & Related Materials (DRM22(2012)142), Journal of Vacuum Science & Technology B (JVSTB29(2011)02B116)에 발표하기도 하였다.
다만, Kang 그룹의 진공 전자 소자는 에미터와 게이트의 간격이 약 0.9 ㎛로 제작되었기 때문에, 적절한 동작을 위해서 100V 이상의 전압을 애노드 측에 인가해야 한다는 문제점이 있었다. 또한, 해당 논문에서 주파수 특성까지는 다루지 않았다는 부족함이 있었다.
Gotoh 그룹의 진공 전자 소자는 Kang 그룹의 것과 마찬가지로 마이크로미터 수준으로 제작되었기 때문에, 100V 이상의 전압을 인가해야 한다는 문제점이 있었다. 또한, 최대 1 MHz의 주파수에서 전압 이득을 얻을 수 있다고 밝히고 있으나, 이는 기존에 사용되던 고체전자소자의 주파수 특성과 비교했을 경우 미비한 수준에 불과하다는 한계가 있었다.
본 발명의 일부 실시예는 단시간 내 전자들이 이동하기에 충분히 짧은 전극 간의 거리(100nm 이하)와, 고주파에서 충분히 작은 게이트 커패시턴스를 가진 수직형 진공 전자 소자 및 이들로 구성된 집적 소자를 제공하는 데에 그 목적이 있다.
또한, 본 발명의 일부 실시예는 에미터(또는 캐소드)와 애노드 간의 상호 구조를 다양화함에 따라 전자 이동 경로를 다르게 만들고, 그에 따라 소자 효율을 증대시킬 수 있는 수직형 진공 전자 소자의 제조방법을 제공하는 데에 다른 목적이 있다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 일 실시예에 따른 수직형 진공 전자 소자는, 기판; 상기 기판의 표면 중 소정의 영역이 노출되도록 상기 기판의 표면 상에 형성된 캐소드; 상기 캐소드와 전기적으로 연결되고, 상기 캐소드 상에 형성된 에미터; 상기 에미터보다 작은 면적을 가지고 상기 에미터 상에 형성된 절연 물질; 상기 절연 물질 상에 형성된 애노드; 및 상기 절연 물질 내에 삽입되고, 상기 소정의 영역과 가까운 일부 면이 노출되며, 상기 소정의 영역을 에워싸는 형태로 배치된 게이트를 포함하고, 상기 소정의 영역은 상기 게이트의 패턴에 따라 결정된다.
또한, 본 발명의 다른 실시예에 따른 수직형 진공 전자 소자는, 기판; 상기 기판의 표면 중 소정의 영역이 노출되도록 상기 기판의 표면 상에 형성된 캐소드; 상기 캐소드보다 작은 면적을 가지고 상기 캐소드 상에 형성된 절연 물질; 상기 절연 물질 상에 형성된 애노드; 및 상기 절연 물질 내에 삽입되고, 상기 소정의 영역과 가까운 일부 면이 노출되며, 상기 소정의 영역을 에워싸는 형태로 배치된 게이트를 포함하고, 상기 소정의 영역은 상기 게이트의 패턴에 따라 결정되고, 상기 캐소드는 전극이면서 전계가 가해짐에 따라 상기 애노드로 전자를 방출한다.
또한, 본 발명의 일 실시예에 따른 집적 소자는, 미리 설계된 배열로 배치된 복수 개의 수직형 진공 전자 소자; 및 상기 수직형 진공 전자 소자의 각 전극과 극성에 따라 연결되어 전원을 공급하는 전원공급 회로를 포함하고, 상기 수직형 진공 전자 소자는, 기판; 상기 기판의 표면 중 소정의 영역이 노출되도록 상기 기판의 표면 상에 형성된 캐소드; 상기 캐소드와 전기적으로 연결되고, 상기 캐소드 상에 형성된 에미터; 상기 에미터보다 작은 면적을 가지고 상기 에미터 상에 형성된 절연 물질; 상기 절연 물질 상에 형성된 애노드; 및 상기 절연 물질 내에 삽입되고, 상기 소정의 영역과 가까운 일부 면이 노출되며, 상기 소정의 영역을 에워싸는 형태로 배치된 게이트를 포함하고, 상기 소정의 영역은 상기 게이트의 패턴에 따라 결정된다.
아울러, 본 발명의 일 실시예에 따른 수직형 진공 전자 소자의 제조방법은, 기판의 표면 상에 캐소드, 에미터, 절연 물질 및 게이트를 차례로 형성하는 단계; 상기 게이트가 미리 설정된 형상으로 형성되도록 패터닝하는 단계; 상기 패터닝하는 단계 이후에 상기 게이트를 둘러싸도록 절연 물질을 형성하고, 상기 형성된 절연 물질 상에 애노드를 형성하는 단계; 및 상기 미리 설정된 형상을 기초로 상기 기판의 표면 중 소정의 영역과, 상기 소정의 영역과 가까운 상기 게이트의 일부 면이 노출되도록 상기 애노드, 상기 절연 물질, 상기 에미터 및 상기 캐소드를 차례로 에칭하는 단계를 포함한다.
전술한 본 발명의 과제 해결 수단 중 어느 하나인 수직형 진공 전자 소자는 전계가 가해짐에 따라 수직 방향으로 전자를 방출하는 냉음극 에미터를 포함함으로써, 종래의 고체전자소자와 달리 극한환경에서도 고주파 동작 및 고출력 동작을 수행할 수 있다는 장점이 있다.
또한, 수직형 진공 전자 소자는 종래의 열음극 진공 전자 소자와 달리 미세화, 고집적화가 가능하기 때문에, 이들로 이루어진 초소형 집적 회로를 설계할 수 있고, 소비전력을 감소시킬 수 있다는 장점도 있다.
또한, 종래 소개된 수직형 진공 전자 소자는 구조적인 문제(넓고 두꺼운 게이트) 로 인해 게이트 커패시턴스를 충분하게 낮출 수 없었고, Spindt 형 에미터를 사용함에 따라 미세 패턴 공정이 불가능했었지만, 본 발명의 경우 전도성이 매우 우수한 나노 소재의 게이트를 상술한 방법에 의해 형성하여 게이트 커패시턴스를 최소화하고, 박막형 에미터를 사용하여 종래 문제점을 해소하였다.
아울러, 전술한 본 발명의 과제 해결 수단 중 어느 하나인 수직형 진공 전자 소자의 제조방법은 게이트의 일부 면이 노출되면서 애노드와 에미터가 대향되도록 절연 물질을 에칭하거나, 게이트의 일부 면이 노출되면서 애노드와 절연 물질이 동일한 면적으로 형성되도록 애노드 및 절연 물질을 차례로 에칭하는 단계를 포함함으로써, 게이트의 폭과 두께를 최소화한 구조의 수직형 진공 전자 소자를 다양하게 제작할 수 있고, 에미터(또는 캐소드)와 애노드 간의 간격을 100nm 이하로 줄여 전자 이동 효율을 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 진공 전자 소자의 구조를 나타낸 도면,
도 2는 도 1의 애노드 층이 다른 형태로 형성된 것을 나타낸 도면,
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 수직형 진공 전자 소자의 제조방법을 설명하기 위한 각 과정을 도시한 도면,
도 4는 본 발명의 일 실시예에 따른 수직형 진공 전자 소자의 제조방법에 대한 순서도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 수직형 진공 전자 소자의 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 수직형 진공 전자 소자는 각기 다른 물질로 이루어진 복수의 층이 형성된 구조로서, 기판(Substrate, 10), 캐소드(Cathode, 20), 에미터(Emitter, 30), 절연 물질(40), 애노드(Anode, 50) 및 게이트(Gate, 60)를 포함한다. 이처럼 수직형 진공 전자 소자는 캐소드(20), 애노드(50), 게이트(60)를 포함하는 3극 구조이므로, 방출된 전자의 양과 에너지를 2극 구조보다 용이하게 제어할 수 있다.
기판(10)은 수직형 진공 전자 소자의 가장 아래에 배치되고, 실질적으로 평평한 면을 가진 2차원 타입으로 이루어지며, 실리콘, SOI(Silicon On Insulator) 등으로 제작될 수 있다.
캐소드(20)는 상술한 기판(10)의 표면 중 소정의 영역(A)이 노출되도록 기판(10)의 표면 상에 형성된다. 이때, 캐소드(20)는 음(-)의 전극으로 사용되고, 소정의 영역(A)은 후술할 게이트(60)의 패턴에 따라 결정된다.
예를 들어, 소정의 영역(A)은 도 1에 도시된 것처럼 'ㄷ' 자 형상일 수 있는데, 이는 게이트(60)의 패턴이 'ㄷ' 자 형상이기 때문이다. 게이트(60)의 패턴은 'ㄷ' 자 형상, 'ㅁ' 자 형상, 'ㅇ' 자 형상을 포함할 수 있고, 소정의 영역(A)은 기판(10)의 중심 부근을 포함할 수 있다.
에미터(30)는 캐소드(20)와 전기적으로 연결되고, 캐소드(20) 상에 형성된다. 이때, 에미터(30)는 스프레이 기법, 딥핑(Dipping) 기법, 전기영동 기법, 박막전사 기법 등에 의해 증착될 수 있다. 이렇게 형성된 에미터(30)에 충분한 전계를 인가하면 에미터(30)를 이루는 물질의 끝 부분에 전계가 집중되어 전자가 방출된다. 특히, 수직형 진공 전자 소자의 경우 복수의 층이 트랜치(Trench) 구조를 이루기 때문에, 에미터(30)에서 방출된 전자가 가장 위에 배치된 애노드(50)를 향해 이동할 수 있고, 전자 이동 경로는 에미터(30) 층의 표면에 대해 실질적으로 수직한 방향일 수 있다. 덧붙여, 에미터(30)는 나노 소재 또는 금속 소재로 이루어진 박막으로 제작될 수 있다. 이때, 나노 소재는 그래핀 또는 탄소나노튜브일 수 있고, 금속 소재는 금, 은 또는 구리일 수 있다. 또한, 에미터(30)는 종래 알려진 방식에 의해 침상 구조로 제작될 수 있다.
절연 물질(40)은 에미터(30)보다 작은 면적을 가지고 에미터(30) 상에 형성된다. 절연 물질(40)은 에미터(30)와 게이트(60)를 서로 절연시키고 간극을 유지시키기 때문에, 스페이서(Spacer)라고 불린다. 또한, 절연 물질(40)이 에미터(30)보다 작은 면적으로 에미터(30) 상에 형성되므로, 에미터(30)와 애노드(50) 간에 전자 이동 경로가 용이하게 형성될 수 있다. 이때, 절연 물질(40)은 일정 두께를 이루면서 알루미늄 옥사이드, 실리콘 다이 옥사이드 등과 같은 재료로 이루어질 수 있다.
애노드(50)는 절연 물질(40) 상에 형성된다. 이때, 애노드(50)는 양(+)의 전극으로 사용되고, 에미터(30)로부터 방출된 전자를 이끌 수 있다.
일 예로서, 애노드(50)는 도 1에 도시된 것처럼 절연 물질(40)과 동일한 면적으로 형성될 수 있다. 이때, 에미터(30)와 애노드(50) 간의 전자 진행 경로는 도 1의 화살표처럼 표시될 수 있고, 간격은 100nm 이하일 수 있다.
다른 예로서, 애노드(50)는 도 2에 도시된 것처럼 에미터(30)와 대향하게 형성될 수도 있다. 도 2는 도 1의 애노드 층이 다른 형태로 형성된 것을 나타낸 도면이다. 즉, 도 2에 도시된 애노드(50)의 경우 C 부분만큼 추가적인 형상이 존재함으로써, 에미터(30)와 애노드(50)는 서로 마주보는 상태일 수 있다. 이때, 에미터(30)와 애노드(50) 간의 전자 진행 경로는 도 2의 화살표처럼 표시될 수 있고, 간격은 100nm 이하일 수 있다.
게이트(60)는 상술한 절연 물질(40) 내에 삽입되고, 기판(10)의 표면 중 소정의 영역(A)과 가까운 일부 면(B)이 노출되며, 소정의 영역(A)을 에워싸는 형태로 배치된다. 즉, 상술한 에미터(30)와 애노드(50) 간의 전자 진행 경로는 게이트(60)의 일부 면(B) 상에 형성될 수 있고, 게이트(60)는 에미터(30)와 애노드(50) 사이에 배치될 수 있다.
구체적으로, 게이트(60)는 미리 설정된 형상으로 패터닝(Patterning)되어 형성되고, 절연 물질(40)이 게이트(60)의 일부 면(B)을 제외한 나머지 면을 둘러싸고 있을 수 있다. 이미 상술한 것과 같이 게이트(60)의 패턴은 'ㄷ' 자 형상, 'ㅁ' 자 형상, 'ㅇ' 자 형상을 포함할 수 있다. 또한, 게이트(60)의 두께 및 폭은 게이트(60)와 캐소드(20) 간의 커패시턴스(Capacitance) 또는 게이트(60)와 애노드(50) 간의 커패시턴스가 최소화되도록 미리 설정되거나 설계될 수 있다. 이때, 게이트(60)는 전도성이 우수한 소재들로 제작될 수 있는데, 예를 들어, 나노 소재 또는 금속 소재로 이루어진 박막으로 제작될 수 있다. 이때, 나노 소재는 그래핀 또는 탄소나노튜브일 수 있고, 금속 소재는 금, 은 또는 구리일 수 있다.
아울러, 이하에서는 지금까지 설명한 본 발명의 일 실시예에 따른 수직형 진공 전자 소자의 구조와 일부 차이를 가지는 다른 실시예에 따른 수직형 진공 전자 소자의 구조에 대하여 설명한다.
본 발명의 다른 실시예에 따른 수직형 진공 전자 소자는 기판(10), 캐소드(20), 절연 물질(40), 애노드(50) 및 게이트(60)를 포함한다. 즉, 이러한 형태의 수직형 진공 전자 소자는 에미터(30) 구성을 포함하지 않는다. 이미 상술한 내용에 기초하여, 위 구성들에 대한 중복되는 설명은 생략하기로 한다.
캐소드(20)는 기판(10)의 표면 중 소정의 영역(A)이 노출되도록 기판(10)의 표면 상에 형성되고, 소정의 영역(A)은 게이트(60)의 패턴에 따라 결정된다. 이때, 캐소드(20)는 전극 역할과 동시에 에미터(30)처럼 전자 방출 역할도 수행한다. 즉, 캐소드(20)는 전계가 가해짐에 따라 애노드(50)로 전자를 방출하는 물질로 제작될 수 있다.
절연 물질(40)은 캐소드(20)보다 작은 면적을 가지고 캐소드(20) 상에 형성되며, 일정 두께로 이루어진다.
애노드(50)는 절연 물질(40) 상에 형성되고, 전극 역할을 수행한다.
게이트(60)는 절연 물질(40) 내에 삽입되고, 기판(10)의 소정의 영역(A)과 가까운 일부 면(B)이 노출되며, 소정의 영역(A)을 에워싸는 형태로 배치된다.
지금까지 상술한 본 발명의 각 실시예에 따른 수직형 진공 전자 소자는 미세화, 고집적화가 가능하고, 소비전력을 감소시킬 수 있다. 또한, 외부 온도변화 및 외부 방사선에 의한 소자 동작 특성 변화에 영향이 적기 때문에, 설계자는 극한환경에서도 최초 의도대로 고주파 동작 및 고출력 동작을 수행할 수 있다.
한편, 본 발명의 일 실시예에 따른 수직형 진공 전자 소자를 제조하는 방법에 대하여 도 3a 내지 도 3f 및 도 4를 참고하여 설명하기로 한다. 도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 수직형 진공 전자 소자의 제조방법을 설명하기 위한 각 과정을 도시한 도면이고, 도 4는 본 발명의 일 실시예에 따른 수직형 진공 전자 소자의 제조방법에 대한 순서도이다.
우선, 기판(10)의 표면 상에 각 물질이 차례로 형성된다(S110). 즉, 기판(10)의 표면 상에 캐소드(20), 에미터(30), 절연 물질(40) 및 게이트(60)가 차례로 형성된다. 이때, 도 3a에 도시된 (1) 과정 내지 (5) 과정처럼 형성하는 단계(S110)가 이루어질 수 있다. 구체적으로, 클리닝 처리된 기판(10)의 표면 상에 캐소드(20) 층, 에미터(30) 층, 절연 물질(40) 층 및 게이트(60) 층을 이루는 각각의 재료가 차례로 증착(deposition)될 수 있다.
또한, 이미 상술한 것처럼 캐소드(20)가 에미터(30)의 역할을 함께 수행하는 경우, 에미터(30)를 형성시키는 과정은 생략될 수 있고, 후술할 에칭 과정에서도 에미터(30)를 에칭하는 과정은 생략될 수 있다.
이어서, 게이트(60)가 미리 설정된 형상으로 형성되도록 패터닝 단계(S120)가 수행된다. 도 3b에 도시된 (6) 과정처럼 위에서 내려다보았을 때 게이트(60)가 'ㄷ' 자 형상, 'ㅁ' 자 형상, 'ㅇ' 자 형상 중 어느 하나로 형성되도록 패터닝 단계(S120)가 수행될 수 있다. 이때, 미리 설정된 형상은 소정의 영역(A)을 에워싸는 형태일 수 있다.
이러한 패터닝 단계(S120) 이후에 게이트(60)를 둘러싸도록 절연 물질(40)이 형성되고, 그 형성된 절연 물질(40) 상에 애노드(50)가 형성된다(S130). 도 3c에 도시된 (7) 및 (8) 과정처럼 게이트(60)의 패턴 상에 일정 두께의 절연 물질(40) 층 및 애노드(50) 층을 이루는 각각의 재료가 차례로 증착될 수 있다.
계속해서, 게이트(60)의 미리 설정된 형상을 기초로 기판(10)의 표면 중 소정의 영역(A)과, 그 소정의 영역(A)과 가까운 게이트(60)의 일부 면(B)이 노출되도록 애노드(50), 절연 물질(40), 에미터(30) 및 캐소드(20)가 차례로 에칭(etching)된다(S140). 각 층이 에칭되는 순서는 증착되는 순서와 정반대일 수 있고, 형성 구조물의 가운데 영역은 각 층을 이루는 재료의 특성에 맞는 널리 알려진 방식에 의해 에칭될 수 있다. 이렇게 에칭됨에 따라 수직형 진공 전자 소자는 트렌치(Trench) 구조를 형성할 수 있다.
구체적으로, 일 실시예에 따른 에칭하는 단계(S140)는 도 3d 및 도 3e와 같이 이루어질 수 있다.
일단 도 3d에 도시된 (9) 과정 내지 (12) 과정처럼 미리 설정된 형상을 기초로 기판(10)의 소정의 영역(A)이 노출되도록 애노드(50), 절연 물질(40), 에미터(30) 및 캐소드(20)가 차례로 에칭될 수 있다. 이때, 에칭되는 영역은 게이트(60)의 미리 설정된 형상과 실질적으로 동일하지만 다소 작은 애노드(50)의 패턴을 따라 형성되고, 각 층이 에칭된 후에 게이트(60)가 외부로 드러나지 않을 정도의 크기로 형성될 수 있다.
이어서, 도 3e에 도시된 (13-1) 및 (14) 과정처럼 기판(10)의 소정의 영역과 가까운 게이트(60)의 일부 면(B)이 노출되면서 애노드(50)와 절연 물질(40)이 동일한 면적으로 형성되도록 애노드(50) 및 절연 물질(40)이 차례로 에칭될 수 있다(S152). 즉, 에칭된 후의 절연 물질(40)은 캐소드(20)보다 작은 면적을 가지게 된다. 이렇게 일부 면(B)이 노출된 게이트(60)는 에미터(30)에서 애노드(50)를 향하여 방출되는 전자의 양을 조절하는 데에 사용될 수 있다.
나아가, 다른 실시예에 따른 에칭하는 단계(S140)는 도 3d 및 도 3f와 같이 이루어질 수 있다.
일단 도 3d에 도시된 (9) 과정 내지 (12) 과정처럼 미리 설정된 형상을 기초로 기판(10)의 소정의 영역(A)이 노출되도록 애노드(50), 절연 물질(40), 에미터(30) 및 캐소드(20)가 차례로 에칭될 수 있다. 이때, 에칭되는 영역은 게이트(60)의 미리 설정된 형상과 실질적으로 동일하지만 다소 작은 애노드(50)의 패턴을 따라 형성되고, 각 층이 에칭된 후에 게이트(60)가 외부로 드러나지 않을 정도의 크기로 형성될 수 있다.
이어서, 도 3f에 도시된 (13-2) 과정처럼 기판(10)의 소정의 영역(A)과 가까운 게이트(60)의 일부 면(B)이 노출되면서 애노드(50)와 에미터(30)가 대향되도록 절연 물질(40)이 에칭될 수 있다(S154). 즉, 에칭된 후의 절연 물질(40)은 캐소드(20)보다 작은 면적을 가지게 되고, 서로 마주보는 애노드(50)와 에미터(30) 구조로 인해 전자 전달 효율이 향상될 수 있다. 이렇게 일부 면(B)이 노출된 게이트(60)는 에미터(30)에서 애노드(50)를 향하여 방출되는 전자의 양을 조절하는 데에 사용될 수 있다.
보다 구체적으로, 애노드(50)와 에미터(30) 사이에 위치한 절연 물질(40)만을 에칭하는 과정에서 초임계 공정이 이용될 수 있다. 초임계 공정은 다음과 같은 과정으로 이루어진다. 초기 상태에 수직형 진공 나노 소자가 희석된 불산에 담겨 있도록 처리하고, 최종 상태에 수직형 진공 나노 소자가 불산이 아닌 액체 이산화탄소에 담겨 있도록 처리한다. 이때, 액체 이산화탄소로 불산을 조금씩 치환시켜 불산을 모두 제거할 수 있다. 이후에, 온도와 압력 조절을 통해 액상과 기상의 경계를 없애고 액체 이산화탄소를 기체 상태로 변화시킴으로써, 이산화탄소를 모두 제거할 수 있다.
지금까지 상술한 본 발명의 일 실시예에 따른 수직형 진공 전자 소자의 제조방법에 따라 절연이 되면서 전자 이동 경로를 확보할 수 있는 고효율의 수직형 전공 전자 소자를 제조할 수 있다. 또한, 에미터(30)와 애노드(50) 간의 간격이 100nm 이하로 제작되어, 전자의 이동 시간을 최소화시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 집적 소자(미도시)는 복수 개의 수직형 진공 전자 소자 및 전원공급 회로를 포함한다. 이때, 수직형 진공 전자 소자는 도 1 또는 도 2에 대해 도시된 형태일 수 있으나, 특별히 제한되는 것은 아니다. 다만, 수직형 진공 전자 소자는 이미 상술한 것과 같이 기판(10), 캐소드(20), 에미터(30), 절연 물질(40), 애노드(50) 및 게이트(60)를 포함할 수 있고, 각 구성에 대한 설명은 생략하기로 한다. 덧붙여, 캐소드(20) 구성이 경우에 따라 에미터(30)의 역할까지 수행하는 경우도 포함할 수 있다.
복수 개의 수직형 진공 전자 소자는 미리 설계된 배열(array)로 배치되고, 배열은 설계자의 의도에 따라 달라질 수 있다.
전원공급 회로는 수직형 진공 전자 소자의 각 전극과 극성에 따라 연결되어 전원을 공급한다. 수직형 진공 전자 소자의 각 전극이란 (-) 전극 역할의 캐소드(20)와 (+) 전극 역할의 애노드(50)일 수 있다.
수직형 진공 전자 소자는 미세화 및 고집적화가 가능하므로, 이와 같이 집적 소자로 제작되기 적당하고, 그에 따라 소비전력도 줄일 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 기판 20: 캐소드
30: 에미터 40: 절연 물질
50: 애노드 60: 게이트

Claims (14)

  1. 수직형 진공 전자 소자에 있어서,
    기판;
    상기 기판의 표면 중 소정의 영역이 노출되도록 상기 기판의 표면 상에 형성된 캐소드;
    상기 캐소드와 전기적으로 연결되고, 상기 캐소드 상에 형성된 에미터;
    상기 에미터보다 작은 면적을 가지고 상기 에미터 상에 형성된 절연 물질;
    상기 절연 물질 상에 형성된 애노드; 및
    상기 절연 물질 내에 삽입되고, 상기 소정의 영역과 가까운 일부 면이 노출되며, 상기 소정의 영역을 에워싸는 형태로 배치된 게이트를 포함하고,
    상기 소정의 영역은 상기 게이트의 패턴에 따라 결정되는 수직형 진공 전자 소자.
  2. 제 1 항에 있어서,
    상기 애노드는 상기 에미터와 대향하게 형성된 수직형 진공 전자 소자.
  3. 제 1 항에 있어서,
    상기 애노드는 상기 절연 물질과 동일한 면적으로 형성된 수직형 진공 전자 소자.
  4. 제 1 항에 있어서,
    상기 게이트는 나노 소재 또는 금속 소재로 이루어진 박막으로 제작되고,
    상기 나노 소재는 그래핀 또는 탄소나노튜브이고, 상기 금속 소재는 금, 은 또는 구리인 수직형 진공 전자 소자.
  5. 제 1 항에 있어서,
    상기 게이트의 패턴은 'ㄷ' 형상, 'ㅁ' 자 형상, 'ㅇ' 자 형상을 포함하는 수직형 진공 전자 소자.
  6. 제 1 항에 있어서,
    상기 게이트의 두께 및 폭은 상기 게이트와 상기 캐소드 간의 커패시턴스 또는 상기 게이트와 상기 애노드 간의 커패시턴스가 최소화되도록 미리 설정된 수직형 진공 전자 소자.
  7. 제 1 항에 있어서,
    상기 에미터와 상기 애노드 간의 전자 진행 경로는 상기 게이트의 일부 면 상에 형성되는 수직형 진공 전자 소자.
  8. 수직형 진공 전자 소자에 있어서,
    기판;
    상기 기판의 표면 중 소정의 영역이 노출되도록 상기 기판의 표면 상에 형성된 캐소드;
    상기 캐소드보다 작은 면적을 가지고 상기 캐소드 상에 형성된 절연 물질;
    상기 절연 물질 상에 형성된 애노드; 및
    상기 절연 물질 내에 삽입되고, 상기 소정의 영역과 가까운 일부 면이 노출되며, 상기 소정의 영역을 에워싸는 형태로 배치된 게이트를 포함하고,
    상기 소정의 영역은 상기 게이트의 패턴에 따라 결정되고,
    상기 캐소드는 전극이면서 전계가 가해짐에 따라 상기 애노드로 전자를 방출하는 수직형 진공 전자 소자.
  9. 집적 소자에 있어서,
    미리 설계된 배열로 배치된 복수 개의 수직형 진공 전자 소자; 및
    상기 수직형 진공 전자 소자의 각 전극과 극성에 따라 연결되어 전원을 공급하는 전원공급 회로를 포함하고,
    상기 수직형 진공 전자 소자는,
    기판;
    상기 기판의 표면 중 소정의 영역이 노출되도록 상기 기판의 표면 상에 형성된 캐소드;
    상기 캐소드와 전기적으로 연결되고, 상기 캐소드 상에 형성된 에미터;
    상기 에미터보다 작은 면적을 가지고 상기 에미터 상에 형성된 절연 물질;
    상기 절연 물질 상에 형성된 애노드; 및
    상기 절연 물질 내에 삽입되고, 상기 소정의 영역과 가까운 일부 면이 노출되며, 상기 소정의 영역을 에워싸는 형태로 배치된 게이트를 포함하고,
    상기 소정의 영역은 상기 게이트의 패턴에 따라 결정되는 집적 소자.
  10. 수직형 진공 전자 소자를 제조하는 방법에 있어서,
    기판의 표면 상에 캐소드, 에미터, 절연 물질 및 게이트를 차례로 형성하는 단계;
    상기 게이트가 미리 설정된 형상으로 형성되도록 패터닝하는 단계;
    상기 패터닝하는 단계 이후에 상기 게이트를 둘러싸도록 절연 물질을 추가 형성하고, 상기 추가 형성된 절연 물질 상에 애노드를 형성하는 단계; 및
    상기 미리 설정된 형상을 기초로 상기 기판의 표면 중 소정의 영역과, 상기 소정의 영역과 가까운 상기 게이트의 일부 면이 노출되도록 상기 애노드, 상기 추가 형성된 절연 물질, 상기 절연 물질, 상기 에미터 및 상기 캐소드를 차례로 에칭하는 단계를 포함하는 수직형 진공 전자 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 패터닝하는 단계는 상기 게이트가 'ㄷ' 형상, 'ㅁ' 자 형상 및 'ㅇ' 자 형상 중 어느 하나로 형성되도록 패터닝하는 수직형 진공 전자 소자의 제조방법.
  12. 제 10 항에 있어서, 상기 미리 설정된 형상은 상기 소정의 영역을 에워싸는 형태인 것인, 수직형 진공 전자 소자의 제조방법.
  13. 제 10 항에 있어서, 상기 에칭하는 단계는
    상기 미리 설정된 형상을 기초로 상기 소정의 영역이 노출되도록 상기 애노드, 상기 추가 형성된 절연 물질, 상기 절연 물질, 상기 에미터 및 상기 캐소드를 차례로 에칭하는 단계; 및
    상기 소정의 영역과 가까운 상기 게이트의 일부 면이 노출되면서 상기 애노드와 상기 에미터가 대향되도록 상기 추가 형성된 절연 물질 및 상기 절연 물질을 에칭하는 단계를 포함하는 수직형 진공 전자 소자의 제조방법.
  14. 제 10 항에 있어서, 상기 에칭하는 단계는
    상기 미리 설정된 형상을 기초로 상기 소정의 영역이 노출되도록 상기 애노드, 상기 추가 형성된 절연 물질, 상기 절연 물질, 상기 에미터 및 상기 캐소드를 차례로 에칭하는 단계; 및
    상기 소정의 영역과 가까운 상기 게이트의 일부 면이 노출되면서 상기 애노드, 상기 추가 형성된 절연 물질, 상기 절연 물질이 동일한 면적으로 형성되도록 상기 애노드, 상기 추가 형성된 절연 물질, 및 상기 절연 물질을 차례로 에칭하는 단계를 포함하는 수직형 진공 전자 소자의 제조방법.
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