KR101433243B1 - Display device - Google Patents
Display device Download PDFInfo
- Publication number
- KR101433243B1 KR101433243B1 KR1020140066116A KR20140066116A KR101433243B1 KR 101433243 B1 KR101433243 B1 KR 101433243B1 KR 1020140066116 A KR1020140066116 A KR 1020140066116A KR 20140066116 A KR20140066116 A KR 20140066116A KR 101433243 B1 KR101433243 B1 KR 101433243B1
- Authority
- KR
- South Korea
- Prior art keywords
- pixel
- line
- charge control
- gate
- unit pixel
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
매트릭스 형태로 배치된 복수의 단위 화소와, 행 방향으로 연장되고 각기 화소에 연결된 복수의 게이트 라인과, 열 방향으로 연장되고 각기 화소에 연결된 복수의 제 1 및 제 2 데이터 라인과, 상기 행 방향으로 연장되고 각기 화소에 연결된 복수의 차지 제어 라인과, 인접한 적어도 2개의 게이트 라인을 각기 연결하는 복수의 게이트 연결 라인 및 인접한 적어도 2개의 차지 제어 라인을 각기 연결하는 복수의 차지 연결 라인을 포함하는 표시 장치를 제공한다. 이를 통해 본 발명은 표시 장치의 잔상 및 시인성을 개선할 수 있다. A plurality of unit pixels arranged in a matrix form, a plurality of gate lines extending in the row direction and connected to the respective pixels, a plurality of first and second data lines extending in the column direction and connected to the pixels, A display device comprising a plurality of charge control lines extended and connected to respective pixels, a plurality of gate connection lines each connecting at least two gate lines adjacent thereto, and a plurality of charge connection lines each connecting at least two charge control lines Lt; / RTI > Thus, the present invention can improve afterimage and visibility of a display device.
Description
본 발명은 표시 장치에 관한 것으로, 잔상 및 시인성을 개선할 수 있는 액정 표시 장치에 관한 것이다.The present invention relates to a display device, and more particularly, to a liquid crystal display device capable of improving afterimage and visibility.
일반적으로, 액정 표시 장치(Liquid Crystal Display Device; LCD)는 종래의 표시 장치인 CRT(Cathode Ray Tube)와 비교하여 소형, 경량화 및 대화면화의 장점을 갖고 있어, 이의 개발이 활발히 이루어지고 있다. 액정 표시 장치는 박막 트랜지스터와 화소 커패시터를 포함하는 복수의 단위 화소를 이용하여 화상을 표시한다.2. Description of the Related Art Generally, a liquid crystal display device (LCD) has advantages of miniaturization, light weight, and large screen size compared to a conventional CRT (Cathode Ray Tube), and its development has been vigorously developed. A liquid crystal display device displays an image using a plurality of unit pixels including a thin film transistor and a pixel capacitor.
화소 커패시터는 화소 전극과 공통 전극 그리고, 화소 전극과 공통 전극 사이에 마련된 액정을 구비한다. 액정 표시 장치는 외부 전하(즉, 계조 신호)를 박막 트랜지스터를 통해 화소 전극에 제공하여, 화소 전극과 공통 전극 사이의 전계를 변화시킨다. 상기 전계의 변화를 통해 액정 분자들의 움직임이 변화하게 되고, 이를 통해 액정 분자를 투과하는 광량이 변화되어 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정의 고유 특성으로 인해 시인성(visiblility)이 낮고, 잔상이 발생하는 문제가 있다. The pixel capacitor includes a pixel electrode, a common electrode, and a liquid crystal provided between the pixel electrode and the common electrode. The liquid crystal display device supplies an external charge (that is, a gradation signal) to the pixel electrode through the thin film transistor, thereby changing the electric field between the pixel electrode and the common electrode. The movement of the liquid crystal molecules is changed through the change of the electric field, and the amount of light transmitted through the liquid crystal molecules is changed by the movement of the liquid crystal molecules. Such a liquid crystal display device has a problem that visibility is low due to inherent characteristics of a liquid crystal, and after-image is generated.
또한, 액정 표시 장치의 해상도는 단위 면적 내에 형성된 단위 화소의 개수에 비례한다. 즉, 단위 면적 내에 형성된 단위 화소의 개수가 증가할수록 해상도는 증가하게 된다. 그러나, 해상도가 증대될수록 주사선(즉, 게이트 라인)의 개수가 증가하게 되고, 일 화소 전극에 외부 전하(즉, 계조 신호)를 충전하는 시간은 줄어들게 된다. 이로 인해 표시 장치는 원활한 화상 표현을 하지 못하는 문제가 발생한다. The resolution of the liquid crystal display device is proportional to the number of unit pixels formed in the unit area. That is, as the number of unit pixels formed in the unit area increases, the resolution increases. However, as the resolution increases, the number of scanning lines (i.e., gate lines) increases, and the time to charge external charges (i.e., gray scale signals) to one pixel electrode is reduced. This causes a problem that the display device can not perform smooth image display.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 도출된 것으로서, 복수의 게이트 라인 쌍을 복수의 외부 게이트 라인으로 연결하여 동시에 두개의 화소열에 전하를 충진시킬 수 있어 해상도(Full HD; 1920*1080 이상)를 향상시키면서도 전하 충진을 위한 충분한 시간을 확보할 수 있는 표시 장치를 제공한다. SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above problems, and it is an object of the present invention to provide a liquid crystal display device capable of simultaneously charging two pixel lines by connecting a plurality of gate line pairs to a plurality of external gate lines, And a sufficient time for charge filling can be ensured.
또한, 본 발명은 단위 화소를 복수의 서브 화소로 분리하고, 서브 화소들에 차징되는 전하량을 다르게 하여 시인성을 향상시킬 수 있는 표시 장치를 제공 한다.In addition, the present invention provides a display device capable of improving the visibility by separating a unit pixel into a plurality of sub-pixels and making different amounts of charges charged in the sub-pixels.
본 발명에 따른 매트릭스 형태로 배치된 복수의 단위 화소와, 행 방향으로 연장되고 각기 화소에 연결된 복수의 게이트 라인과, 열 방향으로 연장되고 각기 화소에 연결된 복수의 제 1 및 제 2 데이터 라인과, 상기 행 방향으로 연장되고 각기 화소에 연결된 복수의 차지 제어 라인과, 인접한 적어도 2개의 게이트 라인을 각기 연결하는 복수의 게이트 연결 라인 및 인접한 적어도 2개의 차지 제어 라인을 각기 연결하는 복수의 차지 연결 라인을 포함하는 표시 장치를 제공한다. A plurality of unit pixels arranged in a matrix form according to the present invention; a plurality of gate lines extending in the row direction and connected to the respective pixels; a plurality of first and second data lines extending in the column direction and connected to the pixels; A plurality of charge control lines extending in the row direction and connected to the respective pixels, a plurality of gate connection lines each connecting at least two gate lines, and a plurality of charge connection lines connecting each of the at least two charge control lines And a display device including the display device.
상기 복수의 게이트 라인, 상기 복수의 차지 제어 라인 및 상기 복수의 게이트 연결 라인 상에 절연막이 마련되고, 상기 복수의 차지 연결 라인은 상기 절연막 상에 위치하는 것이 바람직하다. It is preferable that an insulating film is provided on the plurality of gate lines, the plurality of charge control lines and the plurality of gate connecting lines, and the plurality of charge connecting lines are located on the insulating film.
상기 복수의 차지 연결 라인은 상기 단위 화소 내의 화소 전극과 동일 물질로 제작되고, 콘택홀을 통해 차지 제어 라인과 연결되는 것이 효과적이다. It is effective that the plurality of charge connection lines are made of the same material as the pixel electrodes in the unit pixel, and are connected to the charge control lines through the contact holes.
상기 복수의 게이트 라인, 상기 복수의 차지 제어 라인 및 상기 복수의 차지 연결 라인 상에 절연막이 마련되고, 상기 복수의 게이트 연결 라인은 상기 절연막 상에 위치하는 것이 가능하다. An insulating film is provided on the plurality of gate lines, the plurality of charge control lines, and the plurality of charge connection lines, and the plurality of gate connection lines can be located on the insulating film.
상기 복수의 게이트 라인은 상기 단위 화소 영역을 관통하는 것이 바람직하다. The plurality of gate lines may pass through the unit pixel region.
상기 제 1 및 제 2 데이터 라인은 상기 단위 화소 영역과 그 일부가 중첩되고, 일 단위 화소 영역 내에서 상기 제 1 및 제 2 데이터 라인 중 일 단위 화소와 연결된 데이터 라인의 라인 폭이 상기 일 단위 화소와 연결되지 않은 데이터 라인의 라인 폭보다 작은 것이 바람직하다. Wherein the first and second data lines overlap a part of the unit pixel region and a line width of a data line connected to a unit pixel of the first and second data lines in the unit pixel region is greater than a line width of the unit pixel Is smaller than the line width of the data line not connected to the data line.
상기 단위 화소는 상기 제 1 및 제 2 데이터 라인 중 하나의 데이터 라인과 상기 게이트 라인에 접속된 박막 트랜지스터와, 상기 박막 트랜지스터 상측 영역에 마련된 화소 전극을 구비하고, 상기 박막 트랜지스터 상부의 상기 화소 전극이 제거되는 것이 바람직하다. Wherein the unit pixel includes a thin film transistor connected to one of the first and second data lines and the gate line, and a pixel electrode provided in a region above the thin film transistor, wherein the pixel electrode above the thin film transistor Is preferably removed.
상기 단위 화소는 게이트 전극과, 상기 게이트 전극 상에 마련된 게이트 절연막 및 활성층과, 상기 활성층 상에 마련된 소스 및 드레인 전극을 포함하는 박막 트랜지스터를 구비하고, 상기 데이터 라인 하부에 상기 활성층이 존재하며 상기 데이터 라인들과 상기 활성층은 동일 평면 모양을 가지는 것이 가능하다. Wherein the unit pixel includes a gate electrode, a gate insulating film and an active layer provided on the gate electrode, and a thin film transistor including source and drain electrodes provided on the active layer, wherein the active layer exists under the data line, It is possible for the lines and the active layer to have the same planar shape.
상기 단위 화소는 제 1 및 제 2 서브 화소를 구비하고, 상기 게이트 라인은 상기 제 1 및 제 2 서브 화소에 전기적으로 연결되고, 상기 차지 제어 라인은 상기 제 1 및 제 2 서브 화소 중 적어도 하나의 서브 화소에 전기적으로 연결되는 것이 바람직하다. Wherein the unit pixel includes first and second sub-pixels, the gate line is electrically connected to the first and second sub-pixels, and the charge control line is connected to at least one of the first and second sub- Pixel is preferably electrically connected to the sub-pixel.
상기 제 1 및 제 2 서브 화소에 서로 다른 전압이 충전되는 것이 효과적이다.It is effective that the first and second sub-pixels are charged with different voltages.
상기 화소 열 방향으로 배치된 복수의 단위 화소 중 홀수 번째 단위 화소는 상기 제 1 및 제 2 데이터 라인 중 하나의 데이터 라인에 연결되고, 짝수 번째 단위 화소는 상기 홀수 번째 단위 화소가 연결되지 않은 데이터 라인에 연결되는 것이 바람직하다.The odd-numbered unit pixels of the plurality of unit pixels arranged in the pixel column direction are connected to one of the first and second data lines, and the even-numbered unit pixels are connected to the data lines .
상기 제 1 서브 화소는 제 1 화소 전극을 포함하며, 상기 게이트 라인의 게이트 턴온 전압에 따라 상기 제 1 또는 제 2 데이터 라인의 신호를 상기 제 1 화소 전극에 인가하는 제 1 박막 트랜지스터를 포함하는 것이 효과적이다. The first sub-pixel includes a first pixel electrode and a first thin film transistor for applying a signal of the first or second data line to the first pixel electrode according to a gate turn-on voltage of the gate line effective.
상기 제 2 서브 화소는, 제 2 화소 전극과, 상기 게이트 라인의 게이트 턴온 전압에 따라 상기 제 1 또는 제 2 데이터 라인의 신호를 상기 제 2 화소 전극에 인가하는 제 2 박막 트랜지스터와, 차지 제어 전극 및 상기 차지 제어 라인의 게이트 턴온 전압에 따라 상기 제 2 화소 전극과 상기 차지 제어 전극 간을 도통시키는 차지 제어 트랜지스터를 포함하는 것이 바람직하다. The second sub-pixel includes a second thin film transistor for applying a signal of the first or second data line to the second pixel electrode according to a gate turn-on voltage of the gate line, And a charge control transistor for conducting the second pixel electrode and the charge control electrode in accordance with a gate turn-on voltage of the charge control line.
상기 차지 연결 라인은 적어도 하나의 게이트 라인 또는 적어도 하나의 게이트 연결 라인과 일부가 중첩되고, 중첩된 상기 적어도 하나의 게이트 라인 또는 상기 적어도 하나의 게이트 연결 라인에 게이트 턴온 전압이 인가된 이후 상기 차지 연결 라인에 게이트 턴온 전압이 인가되는 것이 바람직하다. Wherein the charge connection line is partially overlapped with at least one gate line or at least one gate connection line, and after the gate turn-on voltage is applied to the at least one gate line or the at least one gate connection line, It is preferable that a gate turn-on voltage is applied to the line.
상기 복수의 차지 제어 라인과 상기 복수의 게이트 라인은 교번으로 배치되고, 상기 차지 연결 라인은 연결된 상기 적어도 2개의 차지 제어 라인 다음에 배치된 게이트 라인과 연결되는 것이 효과적이다. It is effective that the plurality of charge control lines and the plurality of gate lines are alternately arranged and the charge connection line is connected to a gate line disposed after the at least two charge control lines connected.
상기 복수의 제 1 및 제 2 데이터 라인 사이 영역에 상기 화소 열 방향으로 연장된 복수의 유지 라인을 더 포함하는 것이 바람직하다. And a plurality of sustain lines extending in the pixel column direction in an area between the plurality of first and second data lines.
상기 단위 화소는 제 1 및 제 2 화소 전극과 차지 제어 전극을 구비하고, 상기 제 1 화소 전극을 관통하여 상기 화소 행 방향으로 연장된 제 1 유지 라인과, 상기 제 2 화소 전극을 관통하여 상기 화소 행 방향으로 연장된 제 2 유지 라인과, 상기 차지 제어 전극을 관통하여 상기 화소 행 방향으로 연장된 제 3 유지 라인을 더 포함하는 것이 효과적이다.Wherein the unit pixel includes a first holding line extending through the first pixel electrode and extending in the pixel row direction, first and second holding lines extending through the first pixel electrode, A second sustaining line extending in the row direction, and a third sustaining line extending in the pixel row direction through the charge control electrode.
상기 제 1 및 제 2 화소 전극은 굴곡을 가진 다수의 도메인을 포함하는 것이 바람직하다. The first and second pixel electrodes may include a plurality of domains having curvature.
상기 단위 화소는 상기 게이트 라인에 연결된 복수의 화소 전극과, 상기 차지 제어 라인에 연결된 차지 제어 전극을 구비하고, 상기 차지 제어 전극이 상기 유지 라인과 그 일부가 중첩되는 것이 바람직하다. The unit pixel includes a plurality of pixel electrodes connected to the gate line, and a charge control electrode connected to the charge control line, and the charge control electrode overlaps part of the sustain line.
상기 복수의 차지 제어 라인의 일단부가 상기 화소 매트릭스 외측으로 연장되고, 상기 일단부가 상기 차지 연결 라인에 접속되는 것이 효과적이다. It is effective that one end of the plurality of charge control lines extends outside the pixel matrix and the one end is connected to the charge connection line.
또한, 본 발명에 따른 매트릭스 형태로 배치된 복수의 단위 화소와, 행 방향으로 연장되고 화소에 연결된 복수의 게이트 라인과, 열 방향으로 연장되고 화소에 연결된 복수의 제 1 및 제 2 데이터 라인과, 인접한 적어도 2개의 게이트 라인을 연결하는 복수의 게이트 연결 라인과, 상기 단위 화소와 중첩하는 유지 라인 및 두 개의 화소 행 사이에서 행 방향으로 연장된 복수의 차지 제어용 라인을 포함하는 표시 장치를 제공한다. A plurality of gate lines extending in the row direction and connected to the pixels; a plurality of first and second data lines extending in the column direction and connected to the pixels; A plurality of gate connection lines connecting at least two adjacent gate lines and a plurality of charge control lines extending in the row direction between a sustain line overlapping the unit pixels and two pixel rows.
상기 복수의 게이트 라인은 상기 단위 화소 영역을 관통하는 것이 바람직하다. The plurality of gate lines may pass through the unit pixel region.
상기 단위 화소는 화소 전극을 포함하며, 상기 제 1 및 제 2 데이터 라인은 상기 화소 전극과 그 일부가 중첩되고, 일 단위 화소 영역 내에서 상기 제 1 및 제 2 데이터 라인 중 일 단위 화소와 연결된 데이터 라인의 라인 폭이 상기 일 단위 화소와 연결되지 않은 데이터 라인의 라인 폭보다 작은 것이 효과적이다. The unit pixel includes a pixel electrode, and the first and second data lines are overlapped with the pixel electrode, and the data connected to one unit pixel of the first and second data lines in the unit pixel region It is effective that the line width of the line is smaller than the line width of the data line not connected to the one unit pixel.
상기 단위 화소는 상기 제 1 및 제 2 데이터 라인 중 하나의 데이터 라인과 상기 게이트 라인에 접속된 박막 트랜지스터와, 상기 박막 트랜지스터 상측 영역에 마련된 화소 전극을 구비하고, 상기 박막 트랜지스터 상부의 상기 화소 전극이 제거되는 것이 바람직하다. Wherein the unit pixel includes a thin film transistor connected to one of the first and second data lines and the gate line, and a pixel electrode provided in a region above the thin film transistor, wherein the pixel electrode above the thin film transistor Is preferably removed.
상기 차지 제어용 라인은 상기 게이트 라인과 동일 물질로 제작되는 것이 효과적이다. 상기 차지 제어용 라인은 상기 유지 라인에 접속되는 것이 바람직하다. It is effective that the charge control line is made of the same material as the gate line. And the charge control line is connected to the sustain line.
상기 단위 화소는 상기 제 1 및 제 2 데이터 라인 중 하나의 데이터 라인과 상기 게이트 라인에 접속된 적어도 하나의 박막 트랜지스터를 포함하는 것이 바람직하다. The unit pixel preferably includes at least one thin film transistor connected to one of the first and second data lines and the gate line.
상기 박막 트랜지스터는 게이트 전극과, 상기 게이트 전극 상에 마련된 게이트 절연막 및 활성층과, 상기 활성층 상에 마련된 소스 및 드레인 전극을 포함하고, 상기 데이터 라인 하부에 상기 활성층이 존재하며 상기 데이터 라인들과 상기 활성층은 동일 평면 모양을 가진 것이 가능하다. Wherein the thin film transistor includes a gate electrode, a gate insulating film and an active layer provided on the gate electrode, and a source and a drain electrode provided on the active layer, wherein the active layer exists under the data line, It is possible to have the same planar shape.
홀수행 화소는 상기 제 1 데이터 라인에 연결되고, 짝수행 화소는 상기 제 2 데이터 라인에 연결되는 것이 바람직하다. It is preferable that an even-performing pixel is connected to the first data line and a even-performing pixel is connected to the second data line.
상기 단위 화소는 다수의 서브 화소와, 상기 다수의 서브 화소에 접속된 제 1 박막 트랜지스터와, 상기 다수의 서브 화소 중 적어도 하나의 서브 화소에 접속되고, 접속된 서브 화소에 충전된 전압을 변화시키는 제 2 박막 트랜지스터를 포함하는 것이 효과적이다. The unit pixel includes a plurality of sub-pixels, a first thin film transistor connected to the plurality of sub-pixels, and a second thin film transistor connected to at least one of the plurality of sub-pixels, It is effective to include the second thin film transistor.
상기 다수의 서브 화소는 각기 화소 전극을 구비하고, 상기 화소 전극은 굴곡을 가진 다수의 도메인을 포함하는 것이 가능하다. The plurality of sub-pixels each include a pixel electrode, and the pixel electrode may include a plurality of domains having a curvature.
또한, 본 발명에 따른 다수의 서브화소를 포함하는 단위 화소와, 상기 단위 화소에 연결된 게이트 라인과, 적어도 두 개 이상의 게이트 라인에 연결되어 하나의 게이트 턴온 신호를 인가하여 계조 신호를 인가하는 구동 방법에 있어서, 일 게이트 턴온 전압을 인가하여 상기 다수의 서브 화소에 계조 신호를 인가하고, 다음 게이트 턴온 전압이 인가될 때, 상기 다수의 서브 화소 중 적어도 하나의 서브 화소의 계조 신호가 변화되는 표시 장치의 구동 방법을 제공한다. In addition, a driving method of applying a gray-scale signal by applying a gate turn-on signal connected to at least two gate lines, a unit pixel including a plurality of sub-pixels according to the present invention, a gate line connected to the unit pixel, In which a gray-scale signal is applied to the plurality of sub-pixels by applying a gate turn-on voltage and a gray-scale signal of at least one of the plurality of sub-pixels is changed when a next gate turn- As shown in FIG.
다음 게이트 턴온 전압이 인가될 때, 상기 다수의 서브 화소 중 적어도 하나의 서브 화소의 계조 신호를 상승시키는 것이 바람직하다. When the next gate turn-on voltage is applied, it is preferable to raise the gray level signal of at least one sub-pixel among the plurality of sub-pixels.
다음 게이트 턴온 전압이 인가될 때, 상기 다수의 서브 화소 중 적어도 하나의 서브 화소의 계조 신호를 하강시키는 것이 바람직하다. When the next gate turn-on voltage is applied, it is preferable to lower the gray level signals of at least one sub-pixel among the plurality of sub-pixels.
상술한 바와 같이, 본 발명은 해상도 증가를 위해 적어도 2개의 게이트 라인을 게이트 연결 라인으로 연결하여 게이트 라인 개수가 증가하더라도, 게이트 턴온 전압이 게이트 라인에 인가되는 충분한 시간을 확보할 수 있다. As described above, according to the present invention, at least two gate lines are connected to the gate connection line to increase the resolution, so that sufficient time can be secured for the gate turn-on voltage to be applied to the gate line even if the number of gate lines is increased.
또한, 본 발명은 두개의 차지 제어 라인을 차지 연결 라인으로 연결하고, 차지 연결 라인을 다음 단의 게이트 연결 라인에 연결하여 단위 화소의 제 1 및 제 2 서브 화소간에 차징된 전하량을 조절하여 시인성을 향상시킬 수 있다. Further, according to the present invention, two charge control lines are connected by a charge connection line, and a charge connection line is connected to a gate connection line of a next stage to control the amount of charge charged between the first and second sub- Can be improved.
또한, 본 발명은 차지 연결 라인을 브리지 형태로 제작하여 게이트 라인과 차지 연결 라인이 단락되는 현상을 방지할 수 있다. In addition, the present invention can prevent the gate line and the charge connection line from being short-circuited by fabricating the charge connection line in the form of a bridge.
또한, 본 발명은 복수의 게이트 라인을 단위 화소의 중심 영역을 관통하도록 하여 복수의 게이트 라인과 화소 전극 사이에서 발생되는 기생 커패시턴스 값을 균일하게 할 수 있다. Further, according to the present invention, a plurality of gate lines can pass through the central region of the unit pixel, and the parasitic capacitance values generated between the plurality of gate lines and the pixel electrodes can be made uniform.
또한, 본 발명은 단위 화소 각각의 양측에 위치한 데이터 라인들의 라인 폭을 가변하거나, 박막 트랜지스터와 화소 전극이 중첩되지 않도록 하여 데이터 라인들과 화소 전극 사이의 기생 커패시턴스 값을 균일하게 할 수 있다. In addition, the present invention can change the line width of the data lines located on both sides of each unit pixel, or make the parasitic capacitance value between the data lines and the pixel electrode uniform by preventing the thin film transistor and the pixel electrode from overlapping each other.
또한, 본 발명은 인접한 단위 화소 영역에 차지 제어용 라인을 형성하여 인접한 화소 전극 간의 기생 커패시턴스 값을 줄일 수 있다. In addition, the present invention can reduce the parasitic capacitance value between adjacent pixel electrodes by forming charge control lines in adjacent unit pixel regions.
도 1은 본 발명의 제 1 실시예에 따른 표시 장치의 개념도.
도 2는 제 1 실시예에 따른 표시 장치의 회로도.
도 3은 제 1 실시예에 따른 표시 장치의 평면 개념도.
도 4는 도 3의 A-A선에 대해 자른 단면도.
도 5는 도 3의 B-B선에 대해 자른 단면도.
도 6 내지 도 8은 제 1 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 설명하기 위한 도면들.
도 9는 도 6의 A-A선에 대해 자른 단면도.
도 10은 도 6의 B-B 선에 대해 자른 단면도.
도 11은 도 7의 A-A선에 대해 자른 단면도.
도 12는 도 7의 B-B 선에 대해 자른 단면도.
도 13은 도 8의 A-A선에 대해 자른 단면도.
도 14는 도 8의 B-B 선에 대해 자른 단면도.
도 15는 본 발명이 제 2 실시예에 따른 표시 장치의 평면도.
도 16은 도 15의 C-C선에 대해 자른 단면도.
도 17는 본 발명이 제 3 실시예에 따른 표시 장치의 평면도.
도 18은 도 17의 C-C선에 대해 자른 단면도. 1 is a conceptual view of a display device according to a first embodiment of the present invention;
2 is a circuit diagram of a display device according to the first embodiment;
3 is a schematic plan view of a display device according to the first embodiment;
4 is a cross-sectional view taken along the line AA in Fig.
5 is a cross-sectional view taken along the line BB in Fig.
6 to 8 are views for explaining a manufacturing process of the thin film transistor substrate according to the first embodiment.
9 is a cross-sectional view taken along the line AA in Fig.
10 is a cross-sectional view taken along line BB in Fig.
11 is a sectional view taken along the line AA in Fig.
12 is a sectional view taken along line BB in Fig.
13 is a cross-sectional view taken along the line AA in Fig.
Fig. 14 is a cross-sectional view taken along the line BB in Fig. 8; Fig.
15 is a plan view of a display device according to the second embodiment of the present invention.
FIG. 16 is a cross-sectional view taken along line CC in FIG. 15; FIG.
17 is a plan view of a display device according to a third embodiment of the present invention.
18 is a cross-sectional view taken along line CC of Fig.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings. It will be apparent to those skilled in the art that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know.
도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
In the drawings, the thickness is enlarged to clearly illustrate the various layers and regions, and the same reference numerals denote the same elements in the drawings. Further, when a portion such as a layer, a film, an area, a plate, or the like is expressed as being on or over another portion, it is not only the case where each portion is directly on or above the other portion, And the like.
도 1은 본 발명의 제 1 실시예에 따른 표시 장치의 개념도이고, 도 2는 제 1 실시예에 따른 표시 장치의 회로도이다. FIG. 1 is a conceptual diagram of a display device according to a first embodiment of the present invention, and FIG. 2 is a circuit diagram of a display device according to the first embodiment.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 장치는 화소 매트릭스와, 복수의 게이트 연결 라인(110-1, 110-2, 110-3), 복수의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b), 복수의 제 1 및 제 2 데이터 라인(200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a, 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b), 복수의 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b) 및 복수의 차지 연결 라인(310-1, 310-2)을 포함한다. 1 and 2, a display device according to the present embodiment includes a pixel matrix, a plurality of gate connection lines 110-1, 110-2 and 110-3, a plurality of gate lines 100-1a and 100-3 A plurality of first and second data lines 200-1a, 200-2a, 200-3a, 200-4a, 200-5a, and 100-3a, 200-6a, 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b, a plurality of charge control lines 300-1a, 300-2a, 300-1b, 300-2b And a plurality of charge connection lines 310-1 and 310-2.
화소 매트릭스는 매트릭스 형태로 배치된 복수의 단위 화소(500)를 구비한다. 화소 매트릭스는 복수의 화소 열과 복수의 화소 행을 구비한다. 본 실시예에서는 화소 행 방향으로 적색, 녹색 및 청색을 발광하는 단위 화소(500)가 순차적으로 배치된다. 물론 이에 한정되지 않고, 화소 열 방향으로 적색, 녹색 및 청색을 발광하는 단위 화소(500)가 순차적으로 배치될 수도 있다. 각 단위 화소(500)는 제 1 서브 화소(501)와 제 2 서브 화소(502)를 구비한다. 물론 이에 한정되지 않고, 단위 화소(500) 내에는 이보다 많은 수의 서브 화소가 마련될 수 있다.The pixel matrix includes a plurality of
제 1 서브 화소(501)는 제 1 박막 트랜지스터(601)와, 제 1 액정 커패시터(Clc1) 및 제 1 유지 커패시터(Cst1)를 구비한다. 제 1 박막 트랜지스터(601)의 게이트 단자는 게이트 라인(100-Ga; 100-1a, 100-2a, 100-3a, 100-Gb; 100-1b, 100-2b, 100-3b)에 접속되고, 소스 단자는 제 1 데이터 라인(200-Da; 200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a) 또는 제 2 데이터 라인(200-Db; 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b)에 접속되고, 드레인 단자는 제 1 액정 커패시터(Clc1) 및 제 1 유지 커패시터(Cst1)에 접속된다. 제 2 서브 화소(502)는 제 2 박막 트랜지스터(602)와, 차지 제어 트랜지스터(701), 제 2 액정 커패시터(Clc2), 제 2 유지 커패시터(Cst2) 및 차지다운 커패시터(Cdown)를 구비한다. 제 2 박막 트랜지스터(602)의 게이트 단자는 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)에 접속되고, 소스 단자는 제 1 또는 제 2 데이터 라인(200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a, 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b)에 접속되며, 드레인 단자는 제 2 액정 커패시터(Clc2) 및 제 2 유지 커패시터(Cst2)에 접속된다. 차지 제어 트랜지스터(701)의 게이트 단자는 차지 제어 라인(300-Ca; 300-1a, 300-2a, 300-Cb; 300-1b, 300-2b)에 접속되고, 소스 단자는 제 2 액정 커패시터(Ccl2)에 연결되고, 드레인 단자는 차지다운 커패시터(Cdown)에 접속된다. 그리고, 도시되지 않았지만, 단위 화소(500)는 차지업 커패시터(Cup)를 더 구비할 수 있다. 이때, 차지 제어 트랜지스터(701)의 드레인 단자는 차지업 커패시터(Cup)의 일 전극에 접속될 수도 있다. 이때, 차지업 커패시터(Cup)의 타 전극은 제 1 박막 트랜지스터(601)의 드레인 단자에 접속되는 것이 바람직하다.The
복수의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)은 화소 매트리스의 행 방향으로 연장된다. 복수의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b) 각각은 화소 매트릭스의 복수의 화소 행에 각기 연결된다. 즉, 하나의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)은 하나의 화소 행에 연결된다. 복수의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b) 각각은 도 1에 도시된 바와 같이 단위 화소 영역을 가로질러 관통한다. 즉, 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)은 단위 화소 영역과 그 일부가 중첩된다. 물론 이에 한정되지 않고, 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)은 단위 화소 영역 외측으로 연장될 수 있다. The plurality of gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b extend in the row direction of the pixel mattress. Each of the plurality of gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b is connected to a plurality of pixel rows of the pixel matrix. That is, one gate line 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b is connected to one pixel row. Each of the plurality of gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b penetrates the unit pixel region as shown in FIG. That is, the gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b overlap a unit pixel region and a part thereof. Of course, the present invention is not limited thereto, and the gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b may extend outside the unit pixel region.
복수의 제 1 및 제 2 데이터 라인(200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a, 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b)은 화소 매트릭스의 열 방향으로 연장된다. 복수의 제 1 및 제 2 데이터 라인(200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a, 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b) 각각은 화소 매트릭스의 화소 열에 각기 연결된다. 하나의 화소열에 2개의 데이터 라인이 연결된다. 즉, 하나의 제 1 데이터 라인(200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a)이 하나의 화소 열에 접속되고, 하나의 제 2 데이터 라인(200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b)이 상기 하나의 화소 열에 접속된다. 도 1에 도시된 바와 같이 하나의 제 1 데이터 라인(200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a)이 하나의 화소 열의 좌측에 위치하고, 하나의 제 2 데이터 라인(200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b)이 하나의 화소 열의 우측에 위치한다. 이때, 화소 열 중 홀수번째에 위치하는 단위 화소들은 제 1 데이터 라인(200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a) 또는 제 2 데이터 라인(200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b)에 연결된다. 화소 열 중 짝수번째에 위치하는 단위 화소들은 홀수번째에 위치하는 단위 화소가 접속하지 않은 나머지 하나의 데이터 라인에 연결된다. A plurality of first and second data lines 200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a, 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, and 200-6b extend in the column direction of the pixel matrix. A plurality of first and second data lines 200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a, 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, and 200-6b are connected to pixel columns of the pixel matrix, respectively. Two data lines are connected to one pixel column. That is, one of the first data lines 200-1a, 200-2a, 200-3a, 200-4a, 200-5a, and 200-6a is connected to one pixel column, and one of the second data lines 200- 1b, 200-2b, 200-3b, 200-4b, 200-5b, and 200-6b are connected to the one pixel column. As shown in FIG. 1, one of the first data lines 200-1a, 200-2a, 200-3a, 200-4a, 200-5a, and 200-6a is located on the left side of one pixel column, 2 data lines 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, and 200-6b are located on the right side of one pixel column. At this time, the odd-numbered unit pixels among the pixel columns are connected to the first data lines 200-1a, 200-2a, 200-3a, 200-4a, 200-5a, and 200-6a or the second data lines 200- 1b, 200-2b, 200-3b, 200-4b, 200-5b, and 200-6b. Unit pixels located at even-numbered positions among the pixel columns are connected to one remaining data line to which odd-numbered unit pixels are not connected.
복수의 게이트 연결 라인(110-1, 110-2, 110-3)은 인접하는 적어도 2개의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)간을 연결한다. 본 실시예에서는 도 1에 도시된 바와 같이 제 1 및 제 2 게이트 라인(100-1a 및 100-1b, 100-2a 및 100-2b)이 하나의 게이트 연결 라인(110-1, 110-2)에 접속된다. 물론 이보다 많은 개수의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)이 하나의 게이트 연결 라인(110-1, 110-2, 110-3)에 접속될 수 있다. 이와 같이 본 실시예에서는 2개의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)을 게이트 연결 라인(110-1, 110-2, 110-3)으로 연결시켜 제 1 및 제 2 게이트 라인(100-1a 및 100-1b, 100-2a 및 100-2b) 에 동시에 게이트 턴온 전압을 제공할 수 있다.
The plurality of gate connection lines 110-1, 110-2, and 110-3 includes at least two adjacent gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b ). In this embodiment, the first and second gate lines 100-1a and 100-1b, 100-2a and 100-2b are connected to one gate connection line 110-1 and 110-2, Respectively. Of course, a larger number of gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b are connected to one gate connection line 110-1, 110-2, . Thus, in this embodiment, the two gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b are connected to the gate connection lines 110-1, 110-2, 3) to simultaneously provide the gate turn-on voltage to the first and second gate lines 100-1a and 100-1b, 100-2a and 100-2b.
*이를 통해 해상도 증가를 위해 게이트 라인수가 증대되는 경우, 하나의 게이트 라인에 게이트 턴온 전압이 인가되는 시간을 늘릴 수 있다. 예를 들어 1920*1080의 해상도에서 4096*2160의 해상도로 증대된 경우를 생각하면 다음과 같다. 1920*1080의 해상도에서는 1080개의 게이트 라인이 존재하고, 4096*2160의 해상도에서는 2160개의 게이트 라인이 존재한다. 그리고 두 해상도를 갖는 표시 장치들이 하나의 영상 프레임을 표현하기 위한 시간은 동일하다. 즉, 만일 하나의 영상 프레임을 표현하기 위한 시간이 1초라고 가정하면 다음과 같다. 1080개의 게이트 라인을 갖는 경우 1초 동안 1080개의 게이트 라인에 모두 게이트 턴온 전압을 인가하여야 한다. 따라서, 하나의 게이트 라인에 게이트 턴온 전압이 인가되는 시간은 1/1080초가 된다. 그러나 2160개의 게이트 라인을 갖는 경우 1초 동안 2160개의 게이트 라인에 모두 게이트 턴온 전압을 인가하여야 한다. 따라서, 하나의 게이트 라인에 게이트 턴온 전압이 인가되는 시간은 1/2160초가 된다. 이와 같이 해상도가 2배가 되면 하나의 게이트 라인에 게이트 턴온 전압이 인가되는 시간은 1/2배가 된다. * If this increases the number of gate lines to increase the resolution, the time during which the gate turn-on voltage is applied to one gate line can be increased. For example, consider a case where the resolution is increased from 1920 * 1080 to 4096 * 2160 as follows. There are 1080 gate lines at a resolution of 1920 * 1080 and 2160 gate lines at a resolution of 4096 * 2160. And the time for display devices having two resolutions to represent one video frame is the same. That is, if it is assumed that the time for expressing one image frame is 1 second, it is as follows. In the case of 1080 gate lines, gate turn-on voltage should be applied to all 1080 gate lines for 1 second. Therefore, the time for applying the gate turn-on voltage to one gate line is 1/1080 second. However, in the case of 2160 gate lines, the gate turn-on voltage must be applied to 2160 gate lines for 1 second. Therefore, the time when the gate turn-on voltage is applied to one gate line becomes 1/2160 seconds. When the resolution is doubled, the time for applying the gate turn-on voltage to one gate line is halved.
하지만, 본 실시예에서와 같이 인접하는 2개의 게이트 라인(100-1a 및 100-1b, 100-2a 및 100-2b)을 하나의 게이트 연결 라인(110-1, 110-2)으로 연결한 경우, 게이트 연결 라인(110-1, 110-2)의 개수는 1080개가 된다. 따라서, 하나의 영상 프레임을 표현하기 위해 1080개의 게이트 연결 라인에 게이트 턴온 전압을 인가하면 된다. 즉, 2개의 게이트 라인(100-1a 및 100-1b, 100-2a 및 100-2b)에 동시에 게이트 턴온 전압을 인가하여 하나의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)에 게이트 턴온 전압 인가되는 시간이 줄어드는 것을 방지할 수 있다. However, when two adjacent gate lines 100-1a and 100-1b, 100-2a and 100-2b are connected by one gate connection line 110-1 and 110-2 as in the present embodiment , And the number of the gate connection lines 110-1 and 110-2 is 1080. Therefore, a gate turn-on voltage may be applied to 1080 gate connection lines to represent one image frame. That is, a gate turn-on voltage is simultaneously applied to the two gate lines 100-1a and 100-1b, 100-2a and 100-2b to form one gate line 100-1a, 100-2a, 100-3a, 100- 1b, 100-2b, and 100-3b can be prevented from being reduced.
이때, 인접한 2개의 게이트 라인(100-1a 및 100-1b, 100-2a 및 100-2b)에 게이트 턴온 전압을 동시에 제공되기 때문에 2개의 게이트 라인(100-1a 및 100-1b, 100-2a 및 100-2b)에 각기 연결된 두개의 화소 행이 동시에 동작한다. 즉, 상하로 위치된 2개의 단위 화소 내의 제 1 및 제 2 박막 트랜지스터(601, 602)가 동시에 턴온된다. 이 경우 상하에 위치된 제 1 및 제 2 박막 트랜지스터(601, 602)가 동일한 데이터 라인에 접속될 경우, 상하에 위치한 2개의 단위 화소가 동일한 화상을 표현함으로 인해 해상도를 증대시킬 수 없게 된다. 따라서, 본 실시예에서는 상부에 위치한 제 1 및 제 2 박막 트랜지스터(601, 602)를 제 1 데이터 라인(200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a)에 접속시키고, 하부에 위치한 제 1 및 제 2 박막 트랜지스터(601, 602)를 제 2 데이터 라인(200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b)에 접속시킨다. 제 1 및 제 2 데이터 라인(200-1a, 200-2a, 200-3a, 200-4a, 200-5a, 200-6a, 200-1b, 200-2b, 200-3b, 200-4b, 200-5b, 200-6b)에 각기 다른 계조 신호(즉, 차지)를 제공하여 상하에 위치한 2개의 단위 화소(500)가 각기 독립된 화상을 표현하도록 할 수 있다.At this time, since the gate turn-on voltage is simultaneously supplied to the two adjacent gate lines 100-1a and 100-1b, 100-2a and 100-2b, the two gate lines 100-1a and 100-1b, 100-2a, Two pixel rows connected to each other operate simultaneously. That is, the first and second
그리고, 본 실시예에서는 단위 화소(500) 내의 제 1 및 제 2 서브 화소(501, 502) 간의 전하 차징량을 제어하기 위한 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)을 포함한다. 복수의 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)은 화소 매트릭스의 행 방향으로 연장되고, 복수의 화소 행에 각기 연결된다. 복수의 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)은 복수의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)과 전기적으로 절연되어 있다. In this embodiment, the charge control lines 300-1a, 300-2a, 300-1b, and 300-b for controlling the charge amount between the first and second sub-pixels 501 and 502 in the
즉, 복수의 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)은 자신이 연결된 화소 행에 연결된 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)과 전기적으로 절연되고, 복수의 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)은 다음 번 화소 행에 연결된 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)과 전기적으로 연결된다. 이를 통해 표시 장치의 시인성을 향상시킬 수 있다. 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)에 게이트 턴온 전압을 제공하여 단위 화소의 제 1 및 제 2 서브 화소(501, 502)에 전하를 자칭시킨다. 이어서, 다음번 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)에 게이트 턴온 전압이 제공되는 경우, 복수의 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)에도 게이트 턴온 전압이 제공되어 제 1 또는 제 2 서브 화소(501, 502) 중 적어도 어느 하나의 서브 화소의 전하량을 변화시킨다. 본 실시예에서는 제 2 서브 화소(502)의 전하 차징 량을 감소시켜 시인성을 향상시킨다. That is, the plurality of charge control lines 300-1a, 300-2a, 300-1b, and 300-2b are connected to the gate lines 100-1a, 100-2a, 100-3a, and 100-1b And the plurality of charge control lines 300-1a, 300-2a, 300-1b, and 300-2b are electrically insulated from the gate lines 100-1a, 100-2b, and 100-3b , 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b. This makes it possible to improve the visibility of the display device. A gate turn-on voltage is applied to the gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b and 100-3b so that the first and second sub-pixels 501 and 502 of the unit pixel Charge the self. Then, when the gate turn-on voltage is provided to the next gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b, a plurality of charge control lines 300-1a, 300 -2a, 300-1b, and 300-2b are also provided with a gate turn-on voltage to change the amount of charge of at least one of the first and second sub-pixels 501 and 502. In the present embodiment, the charge amount of the
앞서 설명에서는 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)이 뒷단의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)에 접속되어 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)에 인가되는 게이트 턴온 전압을 동시에 인가 받았다. 즉, 복수의 게이트 연결 라인(110-1, 110-2, 110-3)에 각기 접속된 복수의 스테이지부를 통해 2개의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)에 게이트 턴온 전압을 제공하고, 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)에도 게이트 턴온 전압을 제공하였다. 그러나, 이에 한정되지 않고, 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)은 뒷단의 게이트 라인(100-1a, 100-2a, 100-3a, 100-1b, 100-2b, 100-3b)과 분리되고, 별도의 게이트 턴온 전압 공급 수단을 통해 게이트 턴온 전압을 제공 받아 서브 화소의 전하량을 변화시킬 수 있다. 즉, 별도의 스테이지부를 이용하여 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)에 게이트 턴온 전압을 제공할 수 있다. In the above description, the charge control lines 300-1a, 300-2a, 300-1b, and 300-2b are connected to the gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, The gate turn-on voltage applied to the gate lines 100-1a, 100-2a, 100-3a, 100-1b, 100-2b, and 100-3b is simultaneously applied. That is, the two gate lines 100-1a, 100-2a, 100-3a, 100-1b, and 100-3b are connected to the gate lines 100-1a, 100-2a, 100-3a, and 100-1b through a plurality of stages connected to the plurality of gate connection lines 110-1, 110-2, 100-2b, 100-3b, and the gate turn-on voltage is also provided to the charge control lines 300-1a, 300-2a, 300-1b, and 300-2b. However, the charge control lines 300-1a, 300-2a, 300-1b, and 300-2b are not limited to the gate lines 100-1a, 100-2a, 100-3a, 100-1b, -2b, and 100-3b, and the gate turn-on voltage is supplied through the separate gate turn-on voltage supply means to change the charge amount of the sub-pixel. That is, it is possible to provide a gate turn-on voltage to the charge control lines 300-1a, 300-2a, 300-1b, and 300-2b using a separate stage unit.
본 실시예에서는 2개의 게이트 라인(100-1a 및 100-1b, 100-2a 및 100-2b)이 하나의 게이트 연결 라인(110-1, 110-2)을 통해 연결되었다. 따라서, 상술한 복수의 차지 제어 라인(300-1a, 300-2a, 300-1b, 300-2b)도 2개의 차지 제어 라인(300-1a 및 300-1b, 300-2a 및 300-2b)이 하나의 차지 연결 라인(310-1, 310-2)에 의해 연결된다. 그리고, 차지 연결 라인(310-1, 310-2)은 뒷단의 게이트 연결 라인(110-2, 110-3)에 접속된다. 이 경우 도 1의 K 영역에서와 같이 게이트 연결 라인(110-1)과 차지 연결 라인(310-1)간이 중첩되는 영역이 발생한다. 따라서, 상기 게이트 연결 라인(110-1, 110-2, 110-3) 또는 상기 차지 연결 라인(310-1, 310-2) 중 하나를 브리지 배선 형태로 제작할 수 있다. 이는 게이트 연결 라인(110-1, 110-2, 110-3)과 차지 제어 라인(310-1, 310-2)은 모두 게이트 라인과 접속되어 있기 때문에 이들을 모두 게이트 라인 제작시 함께 제작할 경우 쇼트될 수 있기 때문이다. 이에 본 실시예에서는 차지 연결 라인(310-1, 310-2)을 게이트 라인과 함께 제작하지 않고, 브리지 배선 형태로 제작한다. In this embodiment, two gate lines 100-1a and 100-1b, 100-2a and 100-2b are connected through one gate connection line 110-1 and 110-2. Therefore, the plurality of charge control lines 300-1a, 300-2a, 300-1b, and 300-2b are also connected to the two charge control lines 300-1a and 300-1b, 300-2a, and 300-2b And are connected by one charge connection line 310-1 and 310-2. The charge connection lines 310-1 and 310-2 are connected to the rear gate connection lines 110-2 and 110-3. In this case, an area where the gate connection line 110-1 and the charge connection line 310-1 overlap is generated as in the K area of FIG. Therefore, one of the gate connection lines 110-1, 110-2, and 110-3 or the charge connection lines 310-1 and 310-2 may be fabricated in the form of a bridge wiring. Since the gate connection lines 110-1, 110-2 and 110-3 and the charge control lines 310-1 and 310-2 are both connected to the gate lines, It is because. Thus, in this embodiment, the charge connection lines 310-1 and 310-2 are not fabricated together with the gate lines, but are formed in the form of a bridge wiring.
하기에서는 도면을 참조하여 본 실시예에 따른 표시 장치에 관해 구체적으로 설명한다. Hereinafter, the display device according to the present embodiment will be described in detail with reference to the drawings.
도 3은 제 1 실시예에 따른 표시 장치의 평면 개념도이고, 도 4는 도 3의 A-A선에 대해 자른 단면도이고, 도 5는 도 3의 B-B선에 대해 자른 단면도이다. Fig. 3 is a plan view of a plan view of the display device according to the first embodiment. Fig. 4 is a sectional view taken along line A-A of Fig. 3, and Fig. 5 is a sectional view taken along line B-B of Fig.
도 3 내지 도 5를 참조하면, 본 실시예에 따른 표시 장치는 하부 기판인 박막 트랜지스터 기판(1000)과, 이와 대향하여 배치되는 상부 기판인 공통 전극 기판(2000)과, 이들 두 기판 사이에 마련된 액정(30)을 포함한다. 3 to 5, the display device according to the present embodiment includes a thin
상하부 기판들의 표면은 액정(30)의 배향을 위해 배향막(미도시)을 설치하여 액정 분자를 배향시킬 수 있다. 이때 액정(30)의 분자 배향은 각 기판에 대하여 수직이 되도록 하는 수직 배향 모드일 수도 있다. 또한 수직 배향이 아닐 수도 있어 특별히 한정되지 않는다.The surfaces of the upper and lower substrates may be provided with an alignment film (not shown) for aligning the liquid crystal molecules. Here, the molecular orientation of the
박막 트랜지스터 기판(1000)은 투광성 절연 기판(10)을 구비한다. 투광성 절연 기판(10)으로 유리 또는 투광성 플라스틱을 사용하는 것이 바람직하다. The thin
박막 트랜지스터 기판(1000)은 절연 기판(10) 상에 행 방향으로 연장된 복수의 게이트 라인(100-Ga, 100-Gb)을 구비한다. 복수의 게이트 라인(100-Ga, 100-Gb)의 일부가 상부 및/또는 하부로 돌출되어 제 1 및 제 2 박막 트랜지스터(601, 602)의 제 1 및 제 2 게이트 단자를 이룬다. 게이트 라인(100-Ga, 100-Gb)은 단일층으로 형성할 수 있고, 이중층 이상의 다중층으로 형성할 수도 있다. 이중층 이상으로 형성하는 경우에 한 층은 저항이 작은 물질로 형성하고 다른 층은 기타 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다. 그 예로는 Cr/Al(또는 Al 합금)의 이중층 또는 Al(또는 Al 합금)/Mo의 이중층을 들 수 있으나, 이외에도 다양한 금속 또는 도전체로서 게이트 라인(100-Ga, 100-Gb)을 형성할 수 있다.The thin
도 3에 도시된 바와 같이 복수의 게이트 라인(100-Ga, 100-Gb) 중 인접하는 두개의 게이트 라인(100-Ga, 100-Gb)들은 각기 복수의 연결 게이트 라인(110-G)에 의해 연결된다. 복수의 연결 게이트 라인(110-G)는 게이트 라인(100-Ga, 100-Gb)과 동일 평면상에 동일 물질로 제작된다. 복수의 연결 게이트 라인(110-G)과 제 1 게이트 라인(100-Ga)의 연결 영역에는 차지 연결 라인(310-C)과 접속할 차지 패드(120)가 마련된다. 복수의 연결 게이트 라인(110-G)의 끝단에는 외부 회로와의 연결을 위한 게이트 콘택 패드(미도시)가 형성된다. As shown in FIG. 3, two adjacent gate lines 100-Ga and 100-Gb among the plurality of gate lines 100-Ga and 100-Gb are connected to each other by a plurality of connection gate lines 110- . The plurality of connection gate lines 110-G are made of the same material on the same plane as the gate lines 100-Ga and 100-Gb. A
박막 트랜지스터 기판(1000)은 복수의 게이트 라인(100-Ga, 100-Gb)과 동일 방향으로 연장된 복수의 차지 제어 라인(300-Ca, 300-Cb)을 구비한다. 차지 제어 라인(300-Ca, 300-Cb)의 일부가 상부 및/또는 하부로 돌출되어 차지 제어 트랜지스터(701)의 게이트 단자(711)를 이룬다. 차지 제어 라인(300-Ca, 300-Cb)은 게이트 라인(100-Ga, 100-Gb)과 동일 평면상에 동일 물질로 제작된다. 도 3에 도시된 바와 같이 복수의 차지 제어 라인(300-Ca, 300-Cb) 중 인접하는 두개의 차지 제어 라인(300-Ca, 300-Cb)은 각기 복수의 차지 연결 라인(310-C)에 의해 연결된다. 차지 연결 라인(310-C)과 두개의 차지 제어 라인(300-Ca, 300-Cb)사이에는 절연성 보호막이 위치한다. 따라서, 차지 연결 라인(310-C)과 두개의 차지 제어 라인(300-Ca, 300-Cb)는 제 1 및 제 2 차지 콘택홀(321, 322)를 통해 연결된다. 그리고, 차지 연결 라인(310-C)은 상기의 차지 패드(120)에 접속된다. The thin
여기서, 박막 트랜지스터 기판(1000)은 복수의 단위 화소가 마련되는 화상 표시 영역과 주변 영역으로 구분된다. 이때, 상기 차지 연결 라인(310-C)는 상기 주변 영역에 위치하는 것이 바람직하다. 이를 통해 차지 연결 라인(310-C) 형성을 위한 충분한 공정 마진을 확보할 수 있고, 화상 표시 영역의 화소 전극과 단락되는 현상을 방지할 수 있다. 물론 앞서 설명한 게이트 라인(100-Ga, 100-Gb)은 상기 화상 표시 영역에 마련된다. 물론 게이트 라인(100-Ga, 100-Gb)의 일부가 주변 영역으로 연장될 수도 있다. 그리고, 상기 게이트 연결 라인(110-G)은 주변 영역에 마련된다. 물론 게이트 연결 라인(110-G)의 일부가 화상 표시 영역으로 연장될 수도 있다. Here, the thin
박막 트랜지스터 기판(1000)은 복수의 게이트 라인(100-Ga, 100-Gb)과 교차하는 복수의 제 1 및 제 2 데이터 라인(200-Da, 200-Db)을 구비한다. 제 1 및 제 2 데이터 라인(200-Da, 200-Db)는 일 화소 열의 좌측과 우측에 인접하여 위치된다. 제 1 및 제 2 데이터 라인(200-Da, 200-Db) 일부가 돌출하여 제 1 및 제 2 박막 트랜지스터(601, 602)의 제 1 및 제 2 소스 단자(631, 641)를 이룬다. 제 1 및 제 2 데이터 라인(200-Da, 200-Db)은 단일층으로 형성할 수 있고, 물질적 성질이 다른 이중층 이상의 다중층으로 형성할 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 저항이 작은 물질로 형성하고 다른 층은 기타 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다. 도면에서는 직선형의 제 1 및 제 2 데이터 라인(200-Da, 200-Db)을 도시하였으나, 이에 한정되지 않고, 절곡된 직선 또는 곡선 형으로 제작될 수 있다. The thin
박막 트랜지스터 기판(1000)은 제 1 및 제 2 데이터 라인(200-Da, 200-Db) 사이 영역으로 연장된 복수의 유지 라인(400)을 구비한다. 즉, 복수의 유지 라인(400)은 제 1 및 제 2 데이터 라인(200-Da, 200-Db)와 평행하게 연장된다. 유지 라인(400)은 제 1 및 제 2 데이터 라인(200-Da, 200-Db)과 동일 면상에 동일 물질로 제작되는 것이 바람직하다. 유지 라인(400)은 제 1 및 제 2 유지 커패시터(Cst1, Cst2)의 일 전극 단자로 사용된다. 그리고, 도 3에 도시된 바와 같이 유지 라인(400)의 일부는 돌출되어 돌출부(410)를 형성한다. 이때, 돌출부(410) 영역은 차지다운 커패시터(Cdown)의 일 전극 단자로 사용된다. 유지 라인(400)은 단위 화소의 중심 영역을 열 방향으로 관통할 수 있다. 열 방향으로 배치된 복수의 단위 화소 내의 제 1 및 제 2 박막 트랜지스터(601, 602)는 유지 라인(400)을 기준으로 유지 라인(400)의 좌측과 우측에 각기 교번으로 배치된다. 즉, 도 3에서와 같이 일 화소 열 중 2개의 단위 화소를 살펴보면, 위쪽 단위 화소의 제 1 및 제 2 박막 트랜지스터(601, 602)는 유지 라인(400)의 우측에 위치하고, 아래쪽 단위 화소의 제 1 및 제 2 박막 트랜지스터(601, 602)는 유지 라인(400)의 좌측에 위치한다. 이는 단위 화소 열의 좌측과 우측에 각기 제 1 및 제 2 데이터 라인(200-Da, 200-Db)이 위치하고, 두개의 단위 화소 중 하나의 단위 화소는 좌측의 제 1 데이터 라인(200-Da)에 접속되고, 나머지 단위 화소는 우측의 제 2 데이터 라인(200-Db)에 연결되기 때문이다. The thin
박막 트랜지스터 기판(1000)은 제 1 및 제 2 화소 커패시터(Clc1, Clc2)와 제 1 및 제 2 유지 커패시터(Cst1, Cst2)의 일 전극 단자로 사용되는 제 1 및 제 2 화소 전극(510, 520)을 구비한다. 제 1 및 제 2 화소 전극(510, 520)은 ITO 또는 IZO 등과 같이 투명한 도전 물질로 제작된다. 제 1 및 제 2 화소 전극(510, 520)은 단위 화소 영역 내에 형성된다. 제 1 및 제 2 화소 전극(510, 520)은 절개부에 의해 이격된다. 도 3에 도시된 바와 같이 절개부의 형상은 뒤집힌 V자 형상을 갖는다. 제 1 화소 전극(510)은 단위 화소 영역의 상측에 위치하고, 제 2 화소 전극(520)은 단위 화소 영역의 하측에 위치한다. 제 1 및 제 2 화소 전극(510, 520)은 다수의 도메인을 포함한다. 도메인 분할 수단은 절개패턴이나 돌기 등이 사용된다. 제 1 및 제 2 화소 전극(510, 520)은 유지 라인(400)을 기준으로 좌우가 거울상 대칭을 이룰 수 있다. 상기 제 1 및 제 2 화소 전극(510, 520)과 하부 구조물(예를 들어, 제 1 및 제 2 박막 트랜지스터(601, 602), 게이트 라인(100-Ga, 100-Gb), 제 1 및 제 2 소스 라인(200-Da, 200-Db) 및 유지 라인(400)) 사이에 절연을 위한 절연막이 마련된다. 절연막으로는 유기막 및/또는 무기막을 사용할 수 있다. 본 실시예에서는 절연막으로 유기 보호막(530)을 사용한다. 물론 유기 보호막(530) 하부에 실리콘 질화막이 더 형성될 수 있다. The thin
본 실시예에서는 도 3에 도시된 바와 같이 게이트 라인(100-Ga, 100-Gb)이 제 1 및 제 2 화소 전극(510, 520)의 사이 영역(즉, 절개부 영역)을 행 방향으로 관통한다. 이와 같이 게이트 라인(100-Ga, 100-Gb)을 단위 화소 영역의 내부에 배치시켜 게이트 라인(100-Ga, 100-Gb)과 제 1 및 제 2 화소 전극(510, 520)간의 중첩 면적을 균일하게 한다. 이를 통해 중첩 영역에서 발생된 기생 커패시턴스에 의한 문제를 해결할 수 있다. 3, the gate lines 100-Ga and 100-Gb penetrate the region between the first and
박막 트랜지스터 기판(1000)은 제 1 및 제 2 데이터 라인(200-Da, 200-Db) 중 하나의 데이터 라인과 일 게이트 라인(100-Ga, 100-Gb)에 접속된 제 1 및 제 2 박막 트랜지스터(601, 602)를 구비한다. The thin
제 1 및 제 2 박막 트랜지스터(601, 602)는 제 1 및 제 2 게이트 단자(611, 621), 제 1 및 제 2 소스 단자(631, 641) 그리고, 제 1 및 제 2 드레인 단자(651, 661)를 구비한다. 또한, 제 1 및 제 2 박막 트랜지스터(601, 602)는 제 1 및 제 2 게이트 단자(611, 621) 상에 마련된 게이트 절연막(612, 622), 게이트 절연막(612, 622) 상에 마련된 활성층(613, 623) 및 오믹 접촉층(614, 624)을 더 구비한다. 도 3 및 도 4에 도시된 바와 같이 제 1 및 제 2 게이트 단자(611, 621)는 단일 몸체를 갖는다. 게이트 절연막(612, 622)은 실리콘 질화막 또는 실리콘 산화막을 사용할 수 있다. 활성층(613, 623)은 제 1 및 제 2 게이트 단자(611, 621) 상부에 위치한다. 제 1 및 제 2 소스 단자(631, 641)는 상기 활성층(613, 623) 상에 절곡된 직선 형상으로 제작된다. 즉, 도 3에서와 같이 제 1 및 제 2 소스 단자(631, 641)는 제 1 내지 제 3 연장 직선과, 게이트 라인(100-Ga, 100-Gb) 하측에 위치하여 제 1 및 제 2 연장 직선 라인을 연결하는 제 1 연결 라인과, 게이트 라인(100-Ga, 100-Gb) 상측에 위치하여 제 2 및 제 3 연장 직선 라인을 연결하는 제 2 연결라인을 구비한다. 상기 제 1 연결 라인은 제 1 또는 제 2 데이터 라인(200-Da, 200-Db)에 접속된다. 제 1 및 제 2 드레인 단자(651, 661)는 각기 제 1 및 제 2 화소 전극(510, 520)의 하측 영역에서 활성층(613, 623) 상측 영역으로 연장된다. 제 1 드레인 단자(651)는 제 1 및 제 2 연장 직선 라인의 사이 공간으로 연장되고, 제 2 드레인 단자(661)는 제 2 및 제 3 연장 직선 라인의 사이 공간으로 연장된다. 그리고, 상기 제 1 드레인 단자(651)는 제 1 화소 콘택홀(652)을 통해 제 1 화소 전극(510)과 연결된다. 제 2 드레인 단자(661)는 제 2 화소 콘택홀(662)을 통해 제 2 화소 전극(520)과 연결된다. The first and second
여기서, 도시되지 않았지만, 상기 활성층(613, 623)이 제 1 및 제 2 게이트 단자(611, 621) 상부에만 위치하지 않고, 연장된 제 1 및 제 2 드레인 단자(651, 661)의 하측 영역에 위치할 수 있고, 제 1 및 제 2 데이터 라인(200-Da, 200-Db)의 하측 영역에도 위치할 수도 있다. 즉, 제 1 및 제 2 데이터 라인(200-Da, 200-Db)의 하부에 상기 활성층(613, 623)이 존재하며 제 1 및 제 2 데이터 라인(200-Da, 200-Db)과 활성층(613, 623)은 동일 평면 모양을 갖는다.Here, although not shown, the active layers 613 and 623 are not located only above the first and
박막 트랜지스터 기판(1000)은 차지 연결 라인(310)에 접속된 차지 제어 트랜지스터(701)를 구비한다. 차지 제어 트랜지스터(701)는 차지 연결 라인(310) 및 차지 제어 라인(300-Ca, 300-Cb)에 접속된 게이트 단자(711)와, 게이트 단자(711) 상에 형성된 게이트 절연막(712)과, 게이트 단자(712) 상부 영역의 게이트 절연막(712) 상에 형성된 활성층(713)와, 활성층(713) 상에 형성된 소스 단자(721)와 드레인 단자(731)를 구비한다. 소스 단자(721)는 소스 콘택홀(722)을 통해 제 2 화소 전극(520)에 연결된다. 드레인 단자(731)는 드레인 콘택홀(732)을 통해 차지 제어 전극(800)에 접속된다. 차지 제어 전극(800)은 차지다운 커패시터(Cdown)의 일 전극 단자로 사용된다. 즉, 차지 제어 전극(800)의 일부가 유지 라인(400)의 돌출부(410)와 중첩된다. 차지 제어 트랜지스터(701)가 턴온되는 경우, 차지 제어 트랜지스터(701)에 의해 제 2 화소 전극(520)에 충전된 차지 중 일부가 차지 제어 전극(800)으로 이동한다. 여기서, 차지 제어 전극(800)은 제 1 및 제 2 화소 전극(510, 520)과 동시에 제작된다. 상기 차지 제어 전극(800)을 제 2 화소 전극(520) 하측의 절개 영역에 위치시키고, 제 2 화소 전극(520)의 절개 영역과 인접한 영역에 차지 제어 트랜지스터를 위치시켜 콘택 연결을 위한 배선의 길이를 최소화할 수 있다. 이를 통해 개구율 감소를 줄일 수 있다.The thin
다음으로, 공통 전극 기판(2000)은 투광성 절연 기판(20)과, 빛샘과 인접한 단위 화소 영역들 간의 광 간섭을 방지하기 위한 차광 패턴(910)과, 적색, 녹색 및 청색의 컬러 필터(920)와, 차광 패턴(910)과, 컬러 필터(920) 상에 마련된 오버코트막(930)과, 오버코트막(930) 상에 마련된 공통 전극(940)을 포함한다. 차광 패턴(910)으로 블랙 매트릭스를 사용한다. 오버코트막(930)으로 유기물질을 사용한다. 공통 전극(940)으로 ITO 또는 IZO 등의 투명한 도전 물질을 사용한다. 그리고, 공통 전극(940)에는 도메인 제어를 위한 복수의 절개 패턴(941)이 마련된다. 또한, 이에 한정되지 않고, 도메인 제어를 위해 돌기 등의 다른 수단이 사용될 수 있다. Next, the
여기서, 공통 전극(940)은 제 1 및 제 2 화소 커패시터(Clc1, Clc2)의 일 전극 단자로 사용된다. 즉, 제 1 화소 커패시터(Clc1)는 제 1 화소 전극(510)과 공통 전극(940)을 각기 상하부 전극으로 사용하고, 유전체로 액정(30)을 사용한다. 제 2 화소 커패시터(Clc2)는 제 2 화소 전극(520)과 공통 전극(940)을 각기 상하부 전극으로 사용하고, 유전체로 액정을 사용한다. Here, the
상술한 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000)을 결합하고 그 사이에 액정(30)을 개재하여 본 발명의 일 실시예에 따른 표시 장치의 기본 패널이 마련된다. 표시 장치는 이러한 기본 패널 양측에 도시되지 않은 편광판, 백라이트, 광학 판/시트 등의 요소들을 배치할 수 있다.The basic panel of the display device according to an embodiment of the present invention is provided by combining the thin
이와 같이 본 실시예에서는 두개의 게이트 라인(100-Ga, 100-Gb)을 하나의 게이트 연결 라인(110-G)으로 연결하고, 게이트 연결 라인(100-G)에 게이트 턴온 전압을 인가하여 해상도를 향상시킬 경우 발생할 수 있는 충전 시간(즉, 박막 트랜지스터의 게이트 턴온 시간)의 저하를 방지할 수 있다. 그리고, 단위 화소 영역 내에 제 1 및 제 2 서브 화소와, 다음번 게이트 턴온 전압 신호에 따라 구동하여 제 2 서브 화소의 전하량을 제어하는 전하량 제어부를 갖는 단위 화소를 제작할 수 있게 된다. 이때, 제 1 서브 화소는 높은 계조를 표현하는 메인 화소이고, 제 2 서브 화소는 낮은 계조를 표현하는 서브 화소이다. 이를 통해 표시 장치의 시인성을 향상시킬 수 있다. In this embodiment, two gate lines 100-Ga and 100-Gb are connected to one gate connection line 110-G and a gate turn-on voltage is applied to the gate connection line 100-G, (That is, the gate turn-on time of the thin film transistor) that may occur when the gate voltage is increased. A unit pixel having first and second sub-pixels in the unit pixel region and a charge amount control portion for controlling the charge amount of the second sub-pixel by driving in accordance with the next gate turn-on voltage signal can be manufactured. At this time, the first sub-pixel is a main pixel expressing a high gradation, and the second sub-pixel is a sub-pixel expressing a low gradation. This makes it possible to improve the visibility of the display device.
이하에서는 상술한 구조를 갖는 표시 장치의 제작 방법을 박막 트랜지스터 기판을 중심으로 설명한다. Hereinafter, a method of manufacturing a display device having the above structure will be described with reference to a thin film transistor substrate.
도 6 내지 도 8은 제 1 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 설명하기 위한 도면들이다. 도 9는 도 6의 A-A선에 대해 자른 단면도이고, 도 10은 도 6의 B-B 선에 대해 자른 단면도이다. 도 11은 도 7의 A-A선에 대해 자른 단면도이고, 도 12는 도 7의 B-B 선에 대해 자른 단면도이다. 도 13은 도 8의 A-A선에 대해 자른 단면도이고, 도 14는 도 8의 B-B 선에 대해 자른 단면도이다.6 to 8 are views for explaining a manufacturing process of the thin film transistor substrate according to the first embodiment. Fig. 9 is a sectional view taken along the line A-A of Fig. 6, and Fig. 10 is a sectional view taken along line B-B of Fig. Fig. 11 is a sectional view cut along the line A-A in Fig. 7, and Fig. 12 is a sectional view taken along line B-B in Fig. Fig. 13 is a sectional view cut along the line A-A in Fig. 8, and Fig. 14 is a sectional view taken along line B-B in Fig.
도 6, 도 9 및 도 10을 참조하면, 기판(10) 상에 제 1 도전성막을 형성한다. 제 1 도전성막을 패터닝 하여 복수의 게이트 라인(100-Ga, 100-Gb)과, 복수의 게이트 연결 라인(110-G)과, 차지 제어 라인(300-Ca, 300-Cb)을 형성한다. 이때, 제 1 및 제 2 박막 트랜지스터용 게이트 단자(611, 621)와 차지 제어 트랜지스터용 게이트 단자(711)도 함께 형성된다. 6, 9, and 10, a first conductive film is formed on the
상기 제 1 도전성막으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 및 Mo/Al/Mo 중 적어도 어느 하나를 사용하는 것이 바람직하다. 물론 이에 한정되지 않고 앞서 설명한 바와 같이 제 1 도전성막으로 Al, Nd, Ag, Cr, Ti, Ta 및 Mo 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성하되, 단일층 및 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 Cr, Ti, Ta, Mo 등의 금속층과 비저항이 작은 Al 계열 또는 Ag 계열의 금속층을 포함하는 이중층 또는 삼중층으로 형성할 수도 있다. 상술한 제 1 도전성막을 전체 기판 상에 형성한 후, 감광막을 도포한 다음, 마스크를 이용한 리소그라피 공정을 실시하여 감광막 마스크 패턴을 형성한다. 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시한다. 이를 통해 도 6, 도 9 및 도 10에 도시된 바와 같이 제 1 및 제 2 게이트 라인(100-Ga, 100-Gb)를 형성하고, 제 1 및 제 2 게이트 라인(100Ga, 100-Gb)를 연결하는 연결 게이트 라인(110-G)을 형성한다. 제 1 및 제 2 게이트 라인(100-Ga, 100-Gb)에 복수의 게이트 단자(611, 621)를 형성한다. 또한, 제 1 및 제 2 차지 제어 라인(300-Ca, 300-Cb)을 형성하고, 제 1 및 제 2 차지 제어 라인(300-Ca, 300-Cb)에 게이트 단자(711)를 형성한다. Wherein at least one of Cr, MoW, Cr / Al, Cu, Al (Nd), Mo / Al, Mo / Al (Nd), Cr / Al (Nd), and Mo / Al / Mo is used as the first conductive film Is preferably used. However, the present invention is not limited thereto. As described above, the first conductive film may be formed of a metal or an alloy containing at least one of Al, Nd, Ag, Cr, Ti, Ta, . In other words, it may be formed of a double layer or a triple layer including a metal layer of Cr, Ti, Ta, Mo or the like having excellent physical and chemical properties and an Al or Ag series metal layer having a small specific resistance. After the above-described first conductive film is formed on the entire substrate, a photosensitive film is applied, and then a lithography process using a mask is performed to form a photoresist mask pattern. An etching process is performed using the photoresist mask pattern as an etching mask. As a result, the first and second gate lines 100-Ga and 100-Gb are formed as shown in FIGS. 6, 9 and 10, and the first and second gate lines 100Ga and 100- Thereby forming connection gate lines 110-G to be connected. A plurality of
도 7, 도 11 및 도 12를 참조하면, 게이트 라인(100-Ga, 100-Gb)이 마련된 기판(10) 상에 게이트 절연막(612, 622), 활성층용 박막 및 오믹 접촉층용 박막을 순차적으로 형성한 다음, 활성층용 박막 및 오믹 접촉층용 박막을 패터닝 하여 활성층(613, 623, 713)과 오믹 접촉층(614, 624)을 형성한다. 7, 11 and 12, gate insulating films 612 and 622, a thin film for an active layer and a thin film for an ohmic contact layer are sequentially formed on a
게이트 절연막(612, 622)으로는 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 활성층용 박막으로는 비정질 실리콘층을 사용하고, 오믹 접촉층용 박막으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용한다. As the gate insulating films 612 and 622, it is preferable to use an inorganic insulating material containing silicon oxide or silicon nitride. An amorphous silicon layer is used as the thin film for the active layer and an amorphous silicon layer doped with a high concentration of the silicide or the N type impurity is used as the thin film for the ohmic contact layer.
이어서, 전체 구조상에 제 2 도전성막을 형성한 다음, 이를 패터닝 하여 제 1 및 제 2 데이터 라인(200-Da, 200-Db), 소스 단자(631, 641, 721), 드레인 단자(651, 661, 731) 및 유지 라인(400)을 형성한다. 제 2 도전성막으로는 Mo, Al, Cr, Ti 중 적어도 하나의 금속 단일층 또는 다중층을 사용하는 것이 바람직하다. 물론 제 2 도전성막은 제 1 도전성막과 동일한 물질을 사용할 수도 있다. 이를 통해 게이트 단자(611, 612), 소스 단자(631, 641) 및 드레인 단자(651, 661)을 구비하는 제 1 및 제 2 박막 트랜지스터(601, 602)를 제작한다. 게이트 단자(711), 소스 단자(721) 및 드레인 단자(731)를 구비하는 차지 제어 트랜지스터(701)를 제작한다.The first and second data lines 200 -Da and 200 -Db, the
도 8, 도 13 및 도 14를 참조하면, 제 1 및 제 2 박막 트랜지스터(601, 602)와 차지 제어 트랜지스터(701)가 마련된 기판(10) 상에 보호막(530)을 형성하고, 감광막 마스크 패턴를 이용한 식각공정을 통해 보호막(530)의 일부를 제거하여 제 1 및 제 2 박막 트랜지스터(601, 602)의 드레인 단자(651, 661)의 일부를 노출하는 제 1 및 제 2 화소 콘택홀(652, 662)을 형성한다. 그리고, 차지 제어 트랜지스터(701)의 소스 단자(721)의 일부를 노출하는 소스 콘택홀(722)과 드레인 단자(731)의 일부를 노출하는 드레인 콘택홀(732)를 형성한다. 차지 제어 라인(300-Ca, 300-Cb)의 일 끝단 영역을 노출하는 차지 콘택홀(321, 322)을 형성한다. 그리고, 차지 패드(120)의 일부를 노출하는 콘택홀을 형성한다. 8, 13 and 14, a
상술한 콘택홀들이 마련된 보호막(530) 상에 제 3 도전성막을 형성한다. 감광막 마스크 패턴(미도시)을 이용하여 제 3 도전성막을 패터닝하여 절개 패턴이 마련된 제 1 및 제 2 화소 전극(510, 520)을 형성하고, 차지 제어 전극(800)을 형성한다. 그리고, 차지 연결 라인(310-C)를 형성한다.A third conductive film is formed on the
여기서, 제 3 도전성막은 인듐 주석 산화물(Indium Tin Oxide: ITO)이나 인듐 아연 산화물(Indium Zinc Oxide: IZO)을 포함하는 투명 도전막을 사용하는 것이 바람직하다. 제 1 화소 전극(510)은 제 1 화소 콘택홀(652)을 통해 제 1 박막 트랜지스터(601)의 드레인 단자(651)에 접속된다. 제 2 화소 전극(520)은 제 2 화소 콘택홀(662)을 통해 제 2 박막 트랜지스터(602)의 드레인 단자(661)에 접속되고, 소스 콘택홀(722)를 통해 차지 제어 트랜지스터(700)의 소스 단자(721)에 접속된다. 차지 제어 전극(800)은 드레인 콘택홀(732)을 통해 차지 제어 트랜지스터(700)의 드레인 단자(731)에 접속된다. Here, it is preferable to use a transparent conductive film containing indium tin oxide (ITO) or indium zinc oxide (IZO) as the third conductive film. The
게이트 연결 라인(110-G)에 의해 연결된 두개의 게이트 라인(100-Ga, 100-Gb) 사이에 마련된 차지 제어 라인(300-Ca)의 제 1 차지 콘택홀(321)과, 상기 차지 제어 라인(300-Ca) 하측의 차지 제어 라인(300-Cb)의 제 2 차지 콘택홀(322)은 차지 연결 라인(310-C)에 의해 연결된다. 그리고, 상기 차지 연결 라인(310)은 다음번 화소 행에 연결된 게이트 연결 라인(110-G) 및/또는 게이트 라인(100-Ga, 100-Gb)의 차지 패드(120)와 연결된다. A first
이와 같이 제 3 도전성막으로 형성된 차지 연결 라인(310)이 제 1 및 제 2 차지 콘택홀(321, 322)을 통해 차지 연결 라인(310) 하부의 차지 제어라인들(300-Ca, 300-Cb)을 연결하는 구조를 브리지 배선 형태라 한다. The
상술한 공정을 통해 제 1 및 제 2 서브 화소를 갖고, 제 1 및 제 2 서브 화소 내의 차징량을 조절할 수 있는 단위 화소를 제작할 수 있고, 상측과 하측에 위치한 단위 화소를 동시에 구동시킬 수 있다. A unit pixel having first and second sub-pixels and capable of controlling a charging amount in the first and second sub-pixels can be manufactured through the above-described process, and unit pixels located on the upper and lower sides can be simultaneously driven.
상기와 같이 제 1 및 제 2 화소 전극(510, 520)을 형성한 다음 전체 구조 상에 제 1 배향막(미도시)을 형성한다. 이로써, 하부 기판 즉, 박막 트랜지스터 기판이 제작된다. After the first and
한편, 도시되지 않았지만, 공통 전극 기판은 투명 절연기판 상에 블랙 매트릭스, 컬러 필터, 오버코트막, 돌기 패턴, 투명 공통 전극 및 제 2 배향막(미도시)을 순차적으로 형성하여 제작한다. 이후 상기와 같이 제조된 박막 트랜지스터 기판과 공통 전극 기판 사이에 스페이서(미도시)를 개재하여 이들 기판을 서로 접합한다. 이어서, 진공 주입 방법을 이용하여 스페이서에 의해 형성된 소정의 공간에 액정물질을 주입하여 액정층을 형성함으로써 본 실시예에 따른 액정 표시 장치를 제작한다.Although not shown, the common electrode substrate is manufactured by sequentially forming a black matrix, a color filter, an overcoat film, a projection pattern, a transparent common electrode, and a second alignment film (not shown) sequentially on a transparent insulating substrate. Subsequently, these substrates are bonded to each other via spacers (not shown) between the thin film transistor substrate and the common electrode substrate manufactured as described above. Subsequently, a liquid crystal material is injected into a predetermined space formed by spacers using a vacuum injection method to form a liquid crystal layer, thereby manufacturing a liquid crystal display device according to this embodiment.
상술한 실시예의 박막 트랜지스터 기판은 5매 마스크 공정으로 형성되었지만, 이에 한정되지 않고, 5매 이상의 마스크 공정 또는 5매 이하의 마스크 공정을 통해서도 형성될 수 있다.Though the thin film transistor substrate of the above-described embodiment is formed by the five-mask process, it is not limited to this, and may be formed by five or more mask processes or five or less mask processes.
본 발명은 상술한 설명에 한정되지 않고, 유지 라인이 게이트 라인과 평행하게 연장될 수 있고, 단위 화소의 양측에 위치한 제 1 및 제 2 데이터 라인의 라인 폭이 서로 다를 수 있다. 하기에서는 도면을 참조하여 본 발명의 제 2 실시예에 따른 표시 장치에 관해 설명한다. 후술되는 설명 중 상술한 제 1 실시예의 설명과 중복되는 설명은 생략한다. 후술되는 제 2 실시예의 기술은 상술한 제 1 실시예에 적용될 수 있다. The present invention is not limited to the above description, and the sustain lines may extend parallel to the gate lines, and the line widths of the first and second data lines located on both sides of the unit pixel may be different from each other. Hereinafter, a display device according to a second embodiment of the present invention will be described with reference to the drawings. Description of the following description of the first embodiment will be omitted. The technique of the second embodiment described later can be applied to the first embodiment described above.
도 15는 본 발명이 제 2 실시예에 따른 표시 장치의 평면도이다. 도 16은 도 15의 C-C선에 대해 자른 단면도이다. 15 is a plan view of a display device according to a second embodiment of the present invention. 16 is a cross-sectional view taken along the line C-C in Fig.
도 15 및 도 16을 참조하면, 본 실시예에 따른 표시 장치는 게이트 라인(100-Ga, 100-Gb)과 평행하게 연장된 제 1 내지제 3 유지 라인(401, 402, 403)을 구비한다. 제 1 유지 라인(401)은 제 1 서브 화소 영역을 관통하고, 제 2 및 제 3 유지 라인(402, 403)은 제 2 서브 화소 영역을 관통한다. 제 1 유지 라인(401)은 제 1 화소 전극(510)과 중첩되는 제 1 돌출부를 구비한다. 제 2 유지 라인(402)는 제 2 화소 전극(520)과 중첩되는 제 2 돌출부를 구비한다. 제 3 유지 라인(403)은 차지 제어 전극(800)과 일부가 중첩되는 제 3 돌출부를 구비한다. 제 1 돌출부 상에는 제 1 화소 전극(510)과 제 1 화소 콘택홀을 통해 연결되는 제 1 박막 트랜지스터(601)의 드레인 단자(651)가 위치한다. 따라서, 제 1 유지 커패시터(Cst1)의 커패시턴스는 상기 제 1 돌출부와 제 1 박막 트랜지스터(601)의 드레인 단자(651)간의 중첩 면적에 따라 변화된다. 제 2 돌출부 상에는 제 2 화소 전극(520)과 제 2 화소 콘택홀을 통해 연결되는 제 2 박막 트랜지스터(602)의 드레인 단자(661)가 위치한다. 제 2 유지 커패시터(Cst)의 커패시턴스는 제 2 돌출부와 제 2 박막 트랜지스터(602)의 드레인 단자(661)간의 중첩 면적에 따라 변화된다. 그리고, 제 3 돌출부 상에는 차지 제어 전극(800)과 콘택홀을 통해 연결되는 차지 제어 트랜지스터(700)의 드레인 단자(731)가 위치한다. 차지 다운 커패시터(Cdown)은 상기 드레인 단자(731)와 제 3 돌출부간의 중첩 면적에 따라 변화된다. 본 실시예의 제 1 내지 제 3 유지 라인(401, 402, 403)은 게이트 라인(100-Ga, 100-Gb)과 함께 형성된다. 그리고, 제 1 내지 제 3 유지 라인(401, 402, 403)은 기판(10)의 일측 영역에서 모두 연결된다. 15 and 16, the display device according to the present embodiment includes first to third sustaining
본 실시예의 제 1 및 제 2 데이터 라인(200-Da, 200-Db)은 제 1 및 제 2 화소 전극(510, 520)과 중첩된다. 이때, 하나의 단위 화소에서 제 1 또는 제 2 데이터 라인(200-Da, 200-Db) 중 어느 하나의 데이터 라인은 제 1 및 제 2 박막 트랜지스터(601, 602)의 소스 단자(631, 641)와 연결된다. 단위 화소 영역에서 제 1 및 제 2 박막 트랜지스터(601, 602)의 소스 단자(631, 634)와 연결되는 데이터 라인의 선폭을 연결되지 않는 데이터 라인의 선폭보다 작게하여 데이터 신호를 제공하는 선들과 화소 전극간의 기생 커패시턴스를 동일하게 유지할 수 있다. 즉, 본 실시예에서는 단위 화소 영역 내에서 화소 전극과 데이터 신호를 제공하는 선들의 중첩 면적을 동일하게 하여 기생 커패시턴스를 동일하게 유지한다. 도 15에 도시된 바와 같이 상측 단위 화소 영역의 좌측 가장자리에 위치한 제 1 데이터 라인(200-Da)은 연장된 소스 단자가 없기 때문에 제 1 데이터 라인(200-Da)와 제 1 및 제 2 화소 전극(510, 520) 사이의 중첩된 면적에 해당하는 기생 커패시턴스를 갖게 된다. 상측 단위 화소 영역의 우측 가장자리에 위치한 제 2 데이터 라인(200-Db)은 그 일부가 연장되어 소스 단자(631, 634)를 형성한다. 따라서, 제 2 데이터 라인(200-Db)과 제 1 및 제 2 화소 전극(510, 520)의 중첩 면적뿐만 아니라 소스 단자(631, 634)와 제 1 및 제 2 화소 전극(510, 520)간의 중첩 면적이 더해진 값만큼의 기생 커패시턴스를 갖게 된다. 이에 제 2 데이터 라인(200-Db)의 라인 폭(T2)을 제 1 데이터 라인(200-Da)의 라인 폭(T1) 보다 작게 제작한다. 이때, 소스 단자(631, 634)와 화소 전극(510, 520) 간의 중첩 면적만큼 차감될 수 있도록 제 2 데이터 라인(200-Db)의 라인 폭(T2)를 제 1 데이터 라인(200-Da)의 라인 폭(T1) 보다 작게하는 것이 바람직하다. 물론 이와 반대로 상기 제 1 데이터 라인(200-Da)의 라인 폭(T1)을 더 크게 할 수도 있다. The first and second data lines 200-Da and 200-Db of the present embodiment are overlapped with the first and
또한, 도 15에 도시된 바와 같이 하측 단위 화소 영역의 우측 가장자리에 위치한 제 2 데이터 라인(200-Db)은 연장된 소스 단자가 없기 때문에 제 2 데이터 라인(200-Db)와 제 1 및 제 2 화소 전극(510, 520) 사이에 중첩된 면적에 해당하는 기생 커패시턴스를 갖는다. 하지만, 하측 단위 화소 영역의 좌측 가장자리에 위치한 제 1 데이터 라인(200-Da)는 그 일부가 연장되어 소스 단자(631, 634)를 형성한다. 따라서, 제 1 데이터 라인(200-Da)과 제 1 및 제 2 화소 전극(510, 520)의 중첩 면적뿐만 아니라 소스 단자(631, 634)와 제 1 및 제 2 화소 전극 간의 중첩 면적이 더해진 값만큼의 기생 커패시턴스를 갖게 된다. 이에 제 1 데이터 라인(200-Da)의 라인 폭을 제 2 데이터 라인(200-Da)의 라인 폭보다 작게 제작한다. 15, since the second data line 200-Db located at the right edge of the lower unit pixel region has no extended source terminal, the second data line 200-Db and the first and second And has a parasitic capacitance corresponding to the area superimposed between the
이는 화소 열 내의 제 1 및 제 2 박막 트랜지스터(601, 602)가 좌우측에 배치된 제 1 및 제 2 데이터 라인(200-Da, 200-Db)에 번갈아 접속되기 때문에 제 1 및 제 2 데이터 라인(200-Da, 200-Db)의 선폭도 번갈아 가며 좁아진다. This is because the first and second
또한, 본 발명은 상술한 설명에 한정되지 않고, 단위 화소 영역 내에 단일의 화소 전극이 마련되고, 박막 트랜지스터 상측 영역의 화소 전극이 절개될 수도 있고, 일 화소 행과 인접한 일 화소 행 사이에 차지 제어용 라인이 형성될 수도 있다. 하기에서는 도면을 참조하여 본 발명의 제 3 실시예에 따른 표시 장치에 관해 설명한다. 후술되는 설명 중 상술한 제 1 및 제 2 실시예의 설명과 중복되는 설명은 생략한다. 후술되는 제 3 실시예의 기술은 상술한 제 1 및 제 2 실시예에 적용될 수 있다. In addition, the present invention is not limited to the above description, and a single pixel electrode may be provided in a unit pixel region, a pixel electrode in a region above the thin film transistor may be cut off, Lines may be formed. Hereinafter, a display device according to a third embodiment of the present invention will be described with reference to the drawings. The description overlapping with the description of the first and second embodiments described above will be omitted. The technique of the third embodiment described later can be applied to the first and second embodiments described above.
도 17는 본 발명이 제 3 실시예에 따른 표시 장치의 평면도이다. 도 18은 도 17의 C-C선에 대해 자른 단면도이다. 17 is a plan view of a display device according to a third embodiment of the present invention. 18 is a cross-sectional view taken along the line C-C of Fig.
도 17 및 도 18을 참조하면, 본 실시예에 따른 표시 장치는 제 1 또는 제 2 데이터 라인(200-Da, 200-Db)중 어느 하나의 데이터 라인과 게이트 라인(100-Ga, 100-Gb)에 연결된 박막 트랜지스터(603)와, 박막 트랜지스터(603)의 드레인 단자(681)에 접속된 화소 전극(550)을 포함한다. 화소 전극(550)은 박막 트랜지스터(603)의 상부 영역을 개방하는 절개홈(551)을 구비한다. 절개홈(551)은 도 17에 도시된 바와 같이 박막 트랜지스터(603)와 동일한 사각형 형상으로 제작된다. 물론 이에 한정되지 않고, 절개홈(551)은 박막 트랜지스터(603)의 소스 단자(671) 상측에 위치하는 화소 전극(550)을 제거하여 형성될 수도 있다. 이는 앞서 언급한 바와 같이 화소 전극과 데이터 신호를 전송하는 선들과의 중첩 면적의 차에 따라 기생 커패시턴스의 차가 발생한다. 이에 본 실시예에서는 박막 트랜지스터(603)의 상측에 화소 전극(550)이 절개된 절개홈(551)을 형성하여 박막 트랜지스터(603)의 소스 단자(671)와 화소 전극(550)간이 중첩되지 않도록 한다. 이를 통해 화소 전극(550)과 제 1 및 제 2 데이터 라인(200-Da, 200-Db) 간의 중첩 면적을 동일하게 할 수 있다. 이를 통해 화소 전극(550)과 제 1 및 제 2 데이터 라인(200-Da, 200-Db)간의 기생 커패시턴스를 동일하게 할 수 있다. Referring to FIGS. 17 and 18, the display device according to the present embodiment includes one of the first and second data lines 200-Da and 200-Db and the gate lines 100-Ga and 100-Gb
또한, 본 실시예에서는 화소 열 방향 즉, 상하로 인접한 화소 전극(550)들 사이 영역에 차지 제어용 라인(450)을 형성한다. 차지 제어용 라인(450)을 상하로 인접한 화소 전극(550)들과 그 일부가 중첩되도록 형성한다. 이를 통해 상하 화소 열 방향으로 인접한 화소 전극(550) 간의 커플링을 방지하고, 화소 열 방향으로 인접한 화소 전극(550)들간에 형성된 기생 커패시턴스를 줄일 수 있다. 차지 제어용 라인(450)은 게이트 라인(100-Ga, 100-Gb) 그리고 유지 라인(400)과 함께 형성된다. 그리고, 차지 제어용 라인(450)은 기판(10)의 일측 가장자리 영역에서 유지 라인(400)에 접속된다. 이를 통해 차지 제어용 라인(450)은 유지 라인(400)의 전위인 접지 전위를 유지한다. 두개의 화소 전극(550) 사이에 접지 전위를 갖는 별도의 차지 제어용 라인(450)을 배치시킬 경우 차지 제어용 라인(450)이 전계를 차폐하는 역할을 한다. 따라서, 인접한 화소 전극(550) 간의 기생 커패시턴스를 줄일 수 있다. In addition, in this embodiment,
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.Although the present invention has been described with reference to the accompanying drawings and the preferred embodiments described above, the present invention is not limited thereto but is limited by the following claims. Accordingly, those skilled in the art will appreciate that various modifications and changes may be made thereto without departing from the spirit of the following claims.
100-Ga, 100-Gb : 게이트 라인
10, 20 : 기판 110-G : 게이트 연결 라인
200-Da : 제 1 데이터 라인 200-Db : 제 2 데이터 라인
300-Ca, 300-Cb : 차지 제어 라인 310-C : 차지 연결 라인
400, 401, 402, 403 : 유지 라인 450 : 차지 제어용 라인
500 : 단위 화소, 501, 502 : 서브 화소
510, 520, 550 : 화소 전극 800 : 차지 제어 전극
601, 602, 603, 701 : 박막 트랜지스터100-Ga, 100-Gb: gate line
10, 20: substrate 110-G: gate connection line
200-Da: first data line 200-Db: second data line
300-Ca, 300-Cb: charge control line 310-C: charge connection line
400, 401, 402, 403: maintain line 450: charge control line
500: unit pixel, 501, 502: sub pixel
510, 520, 550: pixel electrode 800: charge control electrode
601, 602, 603, 701: thin film transistors
Claims (13)
상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 단위 화소 및 상기 제2 단위 화소와 각각 전기적으로 연결되는 제1 게이트 라인 및 제2 게이트 라인;
상기 제1 방향으로 연장되고, 상기 제1 단위 화소 및 상기 제2 단위 화소와 각각 전기적으로 연결되는 제1 데이터 라인 및 제2 데이터 라인;
상기 제2 방향으로 연장되고, 상기 제1 단위 화소 및 상기 제2 단위 화소와 각각 전기적으로 연결되는 제1 차지 제어 라인 및 제2 차지 제어 라인; 및
공통 전압을 인가받는 유지 라인을 포함하되,
상기 제1 단위 화소 및 상기 제2 단위 화소는 각각 제1 서브 화소 및 제2 서브 화소를 포함하고,
상기 제1 차지 제어 라인 및 상기 제2 차지 제어 라인은 상기 제1 단위 화소의 상기 제2 서브 화소 및 상기 제2 단위 화소의 상기 제2 서브 화소와 각각 연결되며,
상기 제1 게이트 라인 및 상기 제2 게이트 라인은 제1 전압을 동시에 인가받고,
상기 제1 차지 제어 라인은 상기 제1 전압이 상기 제1 게이트 라인 및 상기 제2 게이트 라인에 인가된 후에 제2 전압을 인가받는 표시 장치.A first unit pixel and a second unit pixel adjacent to the first unit pixel in a first direction;
A first gate line and a second gate line extending in a second direction intersecting with the first direction and electrically connected to the first unit pixel and the second unit pixel, respectively;
A first data line and a second data line extending in the first direction and electrically connected to the first unit pixel and the second unit pixel, respectively;
A first charge control line and a second charge control line extending in the second direction and electrically connected to the first unit pixel and the second unit pixel, respectively; And
And a sustain line to which a common voltage is applied,
Wherein the first unit pixel and the second unit pixel each include a first sub-pixel and a second sub-pixel,
The first charge control line and the second charge control line are connected to the second sub-pixel of the first unit pixel and the second sub-pixel of the second unit pixel, respectively,
Wherein the first gate line and the second gate line are simultaneously applied with a first voltage,
Wherein the first charge control line is applied with a second voltage after the first voltage is applied to the first gate line and the second gate line.
상기 제1 차지 제어 라인 및 상기 제2 차지 제어 라인은 상기 제2 전압을 동시에 인가받는 표시 장치.The method according to claim 1,
Wherein the first charge control line and the second charge control line are simultaneously receiving the second voltage.
상기 제2 전압이 상기 제1 차지 제어 라인에 인가될 때, 상기 제1 단위 화소의 상기 제2 서브 화소에 충전된 전압이 변화되는 표시 장치.The method according to claim 1,
And the voltage charged in the second sub-pixel of the first unit pixel is changed when the second voltage is applied to the first charge control line.
상기 제1 단위 화소의 상기 제1 서브 화소에 충전된 전압 및 상기 제1 단위 화소의 상기 제2 서브 화소에 충전된 전압은 서로 상이한 표시 장치.The method of claim 3,
Wherein a voltage charged in the first sub-pixel of the first unit pixel and a voltage charged in the second sub-pixel of the first unit pixel are different from each other.
상기 제1 단위 화소의 상기 제1 서브 화소는,
제1 화소 전극; 및
상기 제1 전압에 따라 상기 제1 화소 전극에 데이터 신호를 인가하는 제1 박막 트랜지스터를 포함하는 표시 장치.The method according to claim 1,
The first sub-pixel of the first unit pixel includes:
A first pixel electrode; And
And a first thin film transistor for applying a data signal to the first pixel electrode according to the first voltage.
상기 제1 단위 화소의 상기 제2 서브 화소는,
제2 화소 전극;
상기 제1 전압에 따라 상기 제2 화소 전극에 데이터 신호를 인가하는 제2 박막 트랜지스터; 및
상기 제2 전압에 따라 상기 제1 차지 제어 라인 및 상기 제2 화소 전극과 전기적으로 연결되는 차지 제어 트랜지스터를 포함하는 표시 장치.The method according to claim 1,
And the second sub-pixel of the first unit pixel,
A second pixel electrode;
A second thin film transistor for applying a data signal to the second pixel electrode according to the first voltage; And
And a charge control transistor electrically connected to the first charge control line and the second pixel electrode according to the second voltage.
상기 차지 제어 트랜지스터와 전기적으로 연결되는 차지 제어 전극을 더 포함하되,
상기 차지 제어 전극은 상기 유지 라인의 일부와 중첩하는 표시 장치.The method according to claim 6,
And a charge control electrode electrically connected to the charge control transistor,
And the charge control electrode overlaps with a part of the sustain line.
상기 제1 차지 제어 라인은 상기 차지 제어 트랜지스터의 게이트 단자와 연결되는 표시 장치.The method according to claim 6,
And the first charge control line is connected to the gate terminal of the charge control transistor.
상기 제2 게이트 라인과 인접하는 제3 게이트 라인을 더 포함하되,
상기 제3 게이트 라인은 제3 전압을 인가받고,
상기 제2 전압 및 상기 제3 전압은 상기 제1 차지 제어 라인 및 상기 제3 게이트 라인에 각각 동시에 인가되는 표시 장치.The method according to claim 1,
And a third gate line adjacent to the second gate line,
The third gate line receives a third voltage,
And the second voltage and the third voltage are simultaneously applied to the first charge control line and the third gate line, respectively.
상기 제1 전압은 제1 전압 공급 유닛을 통하여 상기 제1 게이트 라인 및 상기 제2 게이트 라인에 인가되고,
상기 제2 전압은 상기 제1 전압 공급 유닛과 분리된 제2 전압 공급 유닛을 통하여 상기 제1 차지 제어 라인에 인가되는 표시 장치.The method according to claim 1,
The first voltage is applied to the first gate line and the second gate line through the first voltage supply unit,
And the second voltage is applied to the first charge control line through a second voltage supply unit separated from the first voltage supply unit.
상기 제1 전압이 상기 제1 게이트 라인 및 상기 제2 게이트 라인에 인가될 때, 상기 제2 전압은 상기 제1 차지 제어 라인에 인가되지 않는 표시 장치.The method according to claim 1,
Wherein when the first voltage is applied to the first gate line and the second gate line, the second voltage is not applied to the first charge control line.
상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 단위 화소 및 상기 제2 단위 화소와 각각 전기적으로 연결되는 제1 게이트 라인 및 제2 게이트 라인;
상기 제1 방향으로 연장되고, 상기 제1 단위 화소 및 상기 제2 단위 화소와 각각 전기적으로 연결되는 제1 데이터 라인 및 제2 데이터 라인;
상기 제2 방향으로 연장되고, 상기 제1 단위 화소 및 상기 제2 단위 화소와 각각 전기적으로 연결되는 제1 차지 제어 라인 및 제2 차지 제어 라인; 및
공통 전압을 인가받는 유지 라인을 포함하되,
상기 제1 단위 화소 및 상기 제2 단위 화소는 각각 제1 서브 화소 및 제2 서브 화소를 포함하고,
상기 제1 차지 제어 라인 및 상기 제2 차지 제어 라인은 상기 제1 단위 화소의 상기 제2 서브 화소 및 상기 제2 단위 화소의 상기 제2 서브 화소와 각각 연결되며,
상기 제1 게이트 라인 및 상기 제2 게이트 라인은 제1 전압을 동시에 인가받고,
상기 제1 차지 제어 라인은 상기 제1 전압이 상기 제1 게이트 라인 및 상기 제2 게이트 라인에 인가된 후에 제2 전압을 인가받으며,
상기 제1 차지 제어 라인 및 상기 제2 차지 제어 라인은 상기 제2 전압을 동시에 인가받는 표시 장치.A first unit pixel and a second unit pixel adjacent to the first unit pixel in a first direction;
A first gate line and a second gate line extending in a second direction intersecting with the first direction and electrically connected to the first unit pixel and the second unit pixel, respectively;
A first data line and a second data line extending in the first direction and electrically connected to the first unit pixel and the second unit pixel, respectively;
A first charge control line and a second charge control line extending in the second direction and electrically connected to the first unit pixel and the second unit pixel, respectively; And
And a sustain line to which a common voltage is applied,
Wherein the first unit pixel and the second unit pixel each include a first sub-pixel and a second sub-pixel,
The first charge control line and the second charge control line are connected to the second sub-pixel of the first unit pixel and the second sub-pixel of the second unit pixel, respectively,
Wherein the first gate line and the second gate line are simultaneously applied with a first voltage,
Wherein the first charge control line is applied with a second voltage after the first voltage is applied to the first gate line and the second gate line,
Wherein the first charge control line and the second charge control line are simultaneously receiving the second voltage.
상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 단위 화소 및 상기 제2 단위 화소와 각각 전기적으로 연결되는 제1 게이트 라인 및 제2 게이트 라인;
상기 제1 방향으로 연장되고, 상기 제1 단위 화소 및 상기 제2 단위 화소와 각각 전기적으로 연결되는 제1 데이터 라인 및 제2 데이터 라인;
상기 제2 방향으로 연장되고, 상기 제1 단위 화소 및 상기 제2 단위 화소와 각각 전기적으로 연결되는 제1 차지 제어 라인 및 제2 차지 제어 라인; 및
공통 전압을 인가받는 유지 라인을 포함하되,
상기 제1 단위 화소 및 상기 제2 단위 화소는 각각 제1 서브 화소 및 제2 서브 화소를 포함하고,
상기 제1 차지 제어 라인 및 상기 제2 차지 제어 라인은 상기 제1 단위 화소의 상기 제2 서브 화소 및 상기 제2 단위 화소의 상기 제2 서브 화소와 각각 연결되며,
상기 제1 게이트 라인 및 상기 제2 게이트 라인은 제1 전압을 동시에 인가받고,
상기 제1 차지 제어 라인은 상기 제1 전압이 상기 제1 게이트 라인 및 상기 제2 게이트 라인에 인가된 후에 제2 전압을 인가받으며,
상기 제1 전압은 제1 전압 공급 유닛을 통하여 상기 제1 게이트 라인 및 상기 제2 게이트 라인에 인가되고,
상기 제2 전압은 상기 제1 전압 공급 유닛과 분리된 제2 전압 공급 유닛을 통하여 상기 제1 차지 제어 라인에 인가되는 표시 장치.
A first unit pixel and a second unit pixel adjacent to the first unit pixel in a first direction;
A first gate line and a second gate line extending in a second direction intersecting with the first direction and electrically connected to the first unit pixel and the second unit pixel, respectively;
A first data line and a second data line extending in the first direction and electrically connected to the first unit pixel and the second unit pixel, respectively;
A first charge control line and a second charge control line extending in the second direction and electrically connected to the first unit pixel and the second unit pixel, respectively; And
And a sustain line to which a common voltage is applied,
Wherein the first unit pixel and the second unit pixel each include a first sub-pixel and a second sub-pixel,
The first charge control line and the second charge control line are connected to the second sub-pixel of the first unit pixel and the second sub-pixel of the second unit pixel, respectively,
Wherein the first gate line and the second gate line are simultaneously applied with a first voltage,
Wherein the first charge control line is applied with a second voltage after the first voltage is applied to the first gate line and the second gate line,
The first voltage is applied to the first gate line and the second gate line through the first voltage supply unit,
And the second voltage is applied to the first charge control line through a second voltage supply unit separated from the first voltage supply unit.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140066116A KR101433243B1 (en) | 2014-05-30 | 2014-05-30 | Display device |
US14/566,578 US9529237B2 (en) | 2007-07-25 | 2014-12-10 | Display device and driving method thereof |
US15/389,902 US9905191B2 (en) | 2007-07-25 | 2016-12-23 | Display device and driving method thereof |
US15/868,879 US10217434B2 (en) | 2007-07-25 | 2018-01-11 | Display device and driving method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140066116A KR101433243B1 (en) | 2014-05-30 | 2014-05-30 | Display device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070074466A Division KR101435527B1 (en) | 2007-07-25 | 2007-07-25 | Display device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140083948A KR20140083948A (en) | 2014-07-04 |
KR101433243B1 true KR101433243B1 (en) | 2014-08-25 |
Family
ID=51734236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020140066116A KR101433243B1 (en) | 2007-07-25 | 2014-05-30 | Display device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101433243B1 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020009900A (en) * | 2000-07-27 | 2002-02-02 | 윤종용 | Liquid Crystal Display apparatus using a swing common voltage and driving method therefor the same |
US20030218586A1 (en) | 2002-05-21 | 2003-11-27 | Cheng-I Wu | Simultaneous scan line driving method for a TFT LCD display |
US20050036091A1 (en) | 2003-08-13 | 2005-02-17 | Song Jang-Kun | Liquid crystal display and panel therefor |
-
2014
- 2014-05-30 KR KR1020140066116A patent/KR101433243B1/en active IP Right Grant
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020009900A (en) * | 2000-07-27 | 2002-02-02 | 윤종용 | Liquid Crystal Display apparatus using a swing common voltage and driving method therefor the same |
US20030218586A1 (en) | 2002-05-21 | 2003-11-27 | Cheng-I Wu | Simultaneous scan line driving method for a TFT LCD display |
US20050036091A1 (en) | 2003-08-13 | 2005-02-17 | Song Jang-Kun | Liquid crystal display and panel therefor |
Also Published As
Publication number | Publication date |
---|---|
KR20140083948A (en) | 2014-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101435527B1 (en) | Display device | |
KR101469028B1 (en) | Display device | |
KR101348754B1 (en) | Liquid crystal display | |
KR101309777B1 (en) | Thin film transistor substrate and display device having the same | |
KR101982167B1 (en) | Liquid crystal display | |
KR101410503B1 (en) | Display substrate and display device having the same | |
US10598993B2 (en) | Liquid crystal display device | |
US9524989B2 (en) | Array substrate and method of manufacturing the same, and liquid crystal display screen | |
US10775676B2 (en) | Display device | |
KR101433243B1 (en) | Display device | |
KR100522024B1 (en) | An array Substrate for liquid Crystal Display Device and Manufacturing Method Thereof | |
KR101233729B1 (en) | Liquid crystal display device and method of fabricating the same | |
KR101435523B1 (en) | Display panel and method of manufactuing the same | |
KR101502358B1 (en) | Liquid crystal display | |
KR102000053B1 (en) | Thin film transistor substrate and method for fabricating the same | |
CN111108432A (en) | Display screen and terminal equipment | |
KR20070076903A (en) | Thin film transistor substrate and method for producing the same and liquid crystal display having the thin film transistor substrate | |
KR20140082202A (en) | Array Substrate for Liquid Crystal Display and Method for Fabricating The Same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A107 | Divisional application of patent | ||
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20180802 Year of fee payment: 5 |