KR101432495B1 - 전류소오스 회로 - Google Patents

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Abstract

본 발명의 바람직한 실시예의 전류소오스 회로에 따르면, 우수한 부하 레귤레이션 특성 및 전류 미러링 비율 오차를 최소화할 수 있을 뿐만 아니라, 정상동작 가능한 최소 출력 전압(VO)이 증가되는 것을 방지할 수 있다. 또한, 본 발명에 따르면, 사용되는 트랜지스터의 면적을 더욱 작게 구현할 수 있다.
본 발명의 바람직한 실시예의 전류소오스 회로는, 기준전류를 생성하는 기준전류생성부; 상기 기준전류생성부의 기준전류를 일정 배수로 복사하여 구동전류를 생성하는 하나 이상의 전류미러부; 기준전압과 상기 전류미러부로부터 출력되는 전압을 입력받아 상기 전류미러부로 출력하는 하나 이상의 제1 연산증폭기; 및 상기 기준전압과 상기 기준전류생성부로부터 출력되는 전압을 입력받아 상기 기준전류생성부로 출력하는 제2 연산증폭기;를 포함한다.

Description

전류소오스 회로{CURRENT SOURCE CIRCUIT}
본 발명은 전류소오스 회로에 관한 것으로, 더욱 상세하게는 기준전압의 설정에 따라 정상동작하는 최소 출력 전압을 조정 가능한 전류소오스 회로에 관한 것이다.
먼저, 도 1은 종래의 제1 실시예에 따른 전류소오스 회로(100)의 회로도이다. 도 1은 가장 단순한 전류 미러(Current Mirror) 회로를 이용한 전류소오스 회로로, 출력 전압(VO)의 변동에 따라, VX와 VO의 차이가 발생하여, 전류 미러링 비율에 오차가 발생할 뿐 아니라, 출력 저항이 ro2(제2 트랜지스터(M2)의 드레인과 소오스 사이의 저항값)으로 부하 레귤레이션(Load Regulation) 특성이 나쁜 문제점이 있다.
다음으로, 도 2는 종래의 제2 실시예에 따른 전류소오스 회로(200)의 회로도이다. 도 2는 일종의 하이 컴플라언스 전류 미러(High Compliance Current Mirror)로, 출력 전류를 높이기 위해서, 정전류원(isrc)의 전류값을 증가시키면, VX와 VY의 차이가 발생하여 전류 미러링 비율 오차가 발생된다. 또한 도 2의 종래의 제2 실시예의 경우, 출력 저항은 ro2×ro4(제4 트랜지스터의 드레인과 소오스 사이의 저항값)으로 부하 레귤레이션 특성은 보통이다.
도 3은 종래의 제3 실시예에 따른 전류소오스 회로(300)의 회로도이다. 도 3은 레귤레이티드 캐스코드 전류 미러(Regulated Cascode Current Mirror)로, 부궤환(Negative Feedback)에 의해 VY 전압을 고정시켜, 정상동작 가능한 최소 출력 전압(VO)이 증가되는 것을 방지할 수 있다. 또한, 도 3의 제3 실시예에 따르면, 출력 저항은 ro2×ro4×A1(제1 연산증폭기(OP1)의 이득)으로 우수한 부하 레귤레이션 특성을 갖는다. 다만, 도 3의 제3 실시예의 전류소오스 회로(300)의 경우에도, 출력 전류를 높이기 위하여 정전류원(isrc)의 전류값을 증가시키면, VX와 VY의 차이가 발생하여 전류 미러링 비율 오차가 발생된다.
도 4는 종래의 제4 실시예에 따른 전류소오스 회로(400)의 회로도이다. 도 4의 경우에도, 하이 컴플라이언스 전류 미러의 일종으로 부궤환을 이용하여 VY 전압이 VX 전압과 동일하게 되어, 전류 미러링 비율 오차를 축소할 수 있을 뿐만 아니라, 출력 저항은 ro2×ro4×A1으로 우수한 부하 레귤레이션 특성을 갖는다. 그러나, 도 4의 종래의 제4 실시예에 따른 전류소오스 회로(400)는, 출력 전류를 높이기 위하여 정전류원(isrc)의 전류값을 증가시키면, 정전류원(isrc)과 연동되어 있는 VB 전압이 증가하게 되고, VX 전압(VB-VGSm3)이 증가함에 따라, 부궤환에 의해 VY 전압이 증가하게 되어, 정상동작 가능한 최소 출력 전압(VO)이 증가하게 되며, 이는 IC(Integrated Circuit) 내부의 발열 문제의 원인이 된다.
본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 우수한 부하 레귤레이션 특성 및 전류 미러링 비율 오차를 최소화할 수 있을 뿐만 아니라, 정상동작 가능한 최소 출력 전압(VO)이 증가되는 것을 방지할 수 있는 전류소오스 회로를 제공하는 것에 그 목적이 있다.
또한, 본 발명의 다른 목적은 사용되는 트랜지스터의 면적을 더욱 작게 구현할 수 있는 전류소오스 회로를 제공하는 것에도 그 목적이 있다.
본 발명의 바람직한 실시예의 전류소오스 회로는, 기준전류를 생성하는 기준전류생성부; 상기 기준전류생성부의 기준전류를 일정 배수로 복사하여 구동전류를 생성하는 하나 이상의 전류미러부; 기준전압과 상기 전류미러부로부터 출력되는 전압을 입력받아 상기 전류미러부로 출력하는 하나 이상의 제1 연산증폭기; 및 상기 기준전압과 상기 기준전류생성부로부터 출력되는 전압을 입력받아 상기 기준전류생성부로 출력하는 제2 연산증폭기;를 포함한다.
구체적으로, 상기 기준전류생성부는, 제1-1 단자, 제1-2 단자 및 제1-3 단자를 포함하는 제1 트랜지스터; 및 제3-1 단자, 제3-2 단자 및 제3-3 단자를 포함하는 제3 트랜지스터;를 포함하되, 상기 제3-3 단자 및 상기 제1-1 단자는 제1 노드로 연결되고, 상기 제1 노드는, 상기 제2 연산증폭기의 입력 중 하나와 연결되는 것을 특징으로 한다. 또한, 상기 제3-2 단자는, 상기 제3 트랜지스터의 게이트 단자이고, 상기 제2 연산증폭기의 출력과 연결되는 것이 바람직하다. 아울러, 상기 제1-2 단자는, 상기 제1 트랜지스터의 게이트 단자이고, 상기 제3-1 단자와 연결되는 것을 특징으로 한다.
또한, 상기 제2 연산증폭기는, 상기 기준전류생성부로부터 출력되는 전압을 입력받아, 상기 기준전류생성부의 입력으로 출력하는 부궤환 루프를 형성한다.
바람직하게는 상기 전류미러부는, 제2-1 단자, 제2-2 단자 및 제2-3 단자를 포함하는 제2 트랜지스터; 및 제4-1 단자, 제4-2 단자 및 제4-3 단자를 포함하는 제4 트랜지스터;를 포함하되, 상기 제4-3 단자 및 상기 2-1 단자는 제2 노드로 연결되고, 상기 제2 노드는, 상기 제1 연산증폭기의 입력 중 하나와 연결된다.
또한, 상기 제4-2 단자는, 상기 제4 트랜지스터의 게이트 단자이고, 상기 제1 연산증폭기의 출력과 연결되는 것을 특징으로 한다. 아울러, 상기 제2 연산증폭기의 입력 중 다른 하나와 상기 제1 연산증폭기의 입력 중 다른 하나는, 상기 기준전압 단자와 연결되는 것이 바람직하다.
또한, 상기 기준전압은, 상기 제2 연산증폭기의 양의 입력 단자 및 상기 제1 연산증폭기의 양의 입력 단자와 연결된다. 아울러, 상기 제1 트랜지스터의 게이트 단자와 상기 제2 트랜지스터의 게이트 단자는 서로 연결된 것을 특징으로 한다.
본 발명의 바람직한 실시예의 전류소오스 회로에 따르면, 우수한 부하 레귤레이션 특성 및 전류 미러링 비율 오차를 최소화할 수 있을 뿐만 아니라, 정상동작 가능한 최소 출력 전압(VO)이 증가되는 것을 방지할 수 있다. 또한, 본 발명에 따르면, 사용되는 트랜지스터의 면적을 더욱 작게 구현할 수 있다.
도 1은 종래의 제1 실시예에 따른 전류소오스 회로의 회로도.
도 2는 종래의 제2 실시예에 따른 전류소오스 회로의 회로도.
도 3은 종래의 제3 실시예에 따른 전류소오스 회로의 회로도.
도 4는 종래의 제4 실시예에 따른 전류소오스 회로의 회로도.
도 5는 본 발명의 바람직한 제1 실시예에 따른 전류소오스 회로의 회로도.
도 6은 본 발명의 바람직한 제2 실시예에 따른 전류소오스 회로의 회로도.
도 7은 본 발명의 바람직한 제3 실시예에 따른 전류소오스 회로의 회로도.
도 8는 종래의 제4 실시예의 출력 전류 및 출력 전압의 특성 곡선.
도 9는 본 발명의 제1 실시예의 출력 전류 및 출력 전압의 특성 곡선.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예들에 따른 전류소오스 회로에 대해 상세히 설명하기로 한다.
본 발명의 하기의 실시예는 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
먼저, 도 5는 본 발명의 바람직한 제1 실시예에 따른 전류소오스 회로(500)의 회로도이다. 도 5의 본 발명의 바람직한 제1 실시예에 따른 전류소오스 회로(500)는 엔모스(NMOS) 트랜지스터에 의해 전류소오스 회로가 구성된 것을 특징으로 한다.
도 5로부터 알 수 있는 바와 같이, 본 발명의 바람직한 제1 실시예에 따른 전류소오스(500) 회로는, 기준전류생성부(510), 전류미러부(520), 제1 연산증폭기(OP1) 및 제2 연산증폭기(OP2)를 포함한다.
기준전류생성부(510)는 정전류원(isrc)에 의해 기준전류를 생성하는 역할을 하며, 전류미러부(520)는 기준전류생성부(510)의 기준전류를 일정 배수로 복사하여 구동전류를 생성하는 역할을 한다. 비록 도 5에서는 전류미러부(520)를 하나만 표현했을 지라도, 다수의 전류미러부(520)가 병렬로 연결될 수 있음은 물론이다.
또한, 제2 연산증폭기(OP2)는 기준전압(VREF)과 기준전류생성부(510)로부터 출력되는 전압을 각각 입력받아 기준전류생성부(510)로 출력하고, 제1 연산증폭기(OP1)는 기준전압(VREF)과 전류미러부(520)로부터 출력되는 전압을 각각 입력받아 전류미러부(520)로 출력한다. 즉, 제2 연산증폭기(OP2)는 기준전류생성부(510)와 부궤환(Negative Feedback) 루프를 형성하며, 제1 연산증폭기(OP1)는 전류미러부(520)와 부궤환 루프를 형성한다. 제1 연산증폭기(OP1)는, 전류미러부(520)의 개수에 따라 하나 이상 포함될 수 있다.
구체적으로 기준전류생성부(510)는, 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)를 포함한다. 또한, 제1 트랜지스터(M1)는 제1-1 단자, 제1-2 단자 및 제1-3 단자를 포함하고, 제3 트랜지스터(M3)는 제3-1 단자, 제3-2 단자 및 제3-3 단자를 포함한다.
도 5와 같이 엔모스(NMOS) 트랜지스터에 의해 본 발명의 전류소오스 회로를 구성할 경우, 제1-1 단자, 제1-2 단자 및 제1-3 단자는 각각 드레인(Drain), 게이트(Gate), 소오스(Source) 단자에 해당하고, 제3-1 단자, 제3-2 단자 및 제3-3 단자도 각각 드레인, 게이트, 소오스 단자에 해당하게 된다.
또한, 제3-3 단자 및 제1-1 단자는 제1 노드(N1)로 연결되고, 제1 노드(N1)는 제2 연산증폭기(OP2)의 입력 중 하나와 연결되게 된다. 아울러, 제3-2 단자는, 제2 연산증폭기(OP2)의 출력과 연결된다. 그리고, 제1-2 단자는, 제3-1 단자와 연결되는 것이 바람직하다.
상술한 바와 같이, 제2 연산증폭기(OP2)는, 기준전류생성부(510)로부터 출력되는 전압을 입력받아, 기준전류생성부(510)의 입력으로 출력하는 부궤환 루프를 형성하게 되는 것이다.
아울러, 전류미러부(520)는 제2 트랜지스터(M2) 및 제4 트랜지스터(M4)를 포함한다. 구체적으로, 제2 트랜지스터(M2)는 제2-1 단자, 제2-2 단자 및 제2-3 단자를 포함하고, 제4 트랜지스터(M4)는 제4-1 단자, 제4-2 단자 및 제4-3 단자를 포함한다.
도 5와 같이 엔모스(NMOS) 트랜지스터에 의해 본 발명의 전류소오스 회로를 구성할 경우, 제2-1 단자, 제2-2 단자 및 제2-3 단자는 각각 드레인, 게이트, 소오스 단자에 해당하고, 제4-1 단자, 제4-2 단자 및 제4-3 단자도 각각 드레인, 게이트, 소오스 단자에 해당하게 된다. 아울러, 제4-3 단자 및 제2-1 단자는 제2 노드(N2)로 연결되고, 제2 노드(N2)는, 제1 연산증폭기(OP1)의 입력 중 하나와 연결되는 것을 특징으로 한다. 또한, 제4-2 단자는, 제1 연산증폭기(OP1)의 출력과 연결되는 것이 바람직하다.
상술한 바와 같이, 제1 연산증폭기(OP1)는, 전류미러부(520)로부터 출력되는 전압을 입력받아, 전류미러부(520)의 입력으로 출력하는 부궤환 루프를 형성하게 되는 것이다.
아울러, 제2 연산증폭기(OP2)의 입력 중 다른 하나와 제1 연산증폭기(OP2)의 입력 중 다른 하나는, 기준전압(VREF) 단자와 연결되는 것을 특징으로 한다.
즉, 기준전압(VREF)은, 제2 연산증폭기(OP2)의 양의 입력 단자 및 제1 연산증폭기(OP1)의 양의 입력 단자와 연결되는 것을 특징으로 한다. 그리고, 제2 연산증폭기(OP2)의 음의 입력 단자 및 제1 연산증폭기(OP1)의 음의 입력 단자는 각각, 제1 노드(N1)와 제2 노드(N2)와 연결되는 구조가 된다.
또한, 제1 트랜지스터(M1)의 게이트 단자인 제1-2 단자와 제2 트랜지스터(M2)의 게이트 단자인 제2-2 단자는 서로 연결되는 것이 바람직하다.
도 6은 본 발명의 바람직한 제2 실시예에 따른 전류소오스 회로(600)의 회로도이다. 도 6의 본 발명의 바람직한 제2 실시예에 따른 전류소오스 회로(600)는 피모스(PMOS) 트랜지스터에 의해 전류소오스 회로가 구성된 것을 특징으로 한다.
또한, 도 7은 본 발명의 바람직한 제3 실시예에 따른 전류소오스 회로(700)의 회로도이다. 도 7의 본 발명의 바람직한 제3실시예에 따른 전류소오스 회로(700)는 엔모스(NMOS) 트랜지스터에 의해 전류소오스 회로가 구성되되, 제1 연산 증폭기(OP1) 및 전류미러부(720)가 다수로 다채널인 것을 특징으로 한다.
상술한 바와 같이 본 발명의 제1 내지 제3 실시예로부터 알 수 있는 바와 같이, 본 발명의 전류소오스 회로는 다음과 같은 효과를 갖는다.
(1) 출력 전류를 높이기 위해 정전류원(isrc)의 기준전류를 증가 시, 제1 노드(N1)의 전압인 VX와 제2 노드(N2)의 전압인 VY의 차이가 없어서 전류 미러링 비율 오차가 발생하지 않는다.
(2) 부궤환에 의해 VX와 VY를 동시에 고정시켜서, 정상동작 가능한 최소 VO 전압을 증가를 방지한다.
(3) 출력 저항은 도 3의 종래의 제3 실시예 및 도 4의 종래의 제4 실시예와 동일하여, 우수한 부하 레귤레이션 특성을 갖는다.
(4) 기준전압(VREF)의 설정에 따라 정상동작 가능한 최소 VO 전압을 조정가능하다.
(5) 고출력 전류 설정 시, 동일 성능을 보이면서 소면적으로 구현 가능하다.
(6) 본 발명을 확장하여 다채널, 대전류 구동이 필요한 발광 다이오드(LED) 구동 회로 또는 디스플레이 백라이트유닛(Back Light Unit, BLU)(WLED) 구동 분야에 응용 가능하다.
도 8 및 도 9는 각각 종래의 제4 실시예 및 본 발명의 제1 실시예의 전류 소오스 회로의 출력 전류(IO) 및 출력 전압(VO)의 특성 곡선이다. 도 8 및 도 9에 의해, 본 발명에서 소면적으로 구현가능한 이유에 대해 상세히 설명하기로 한다.
본 발명의 바람직한 실시예들에 따르면, 저출력 전류 설정 시에는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 포화(saturation) 영역에서 동작하므로 도 9의 특성 곡선과 같이 선형영역에서 완만한 상승(Slow Rise) 특성이 나타나는 반면, 고출력 전류 설정 시에는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 선형(linear) 영역에서 동작하여, 도 9의 특성 곡선과 같이 선형영역에서 가파른 상승(Sharp Rise) 특성이 나타난다. 이것은 고출력 전류 설정 시, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 포화(saturation) 영역에서 동작하는 도 4의 종래의 제4 실시예의 특성 곡선인 도 8의 경우와 비교할 때, 정상동작 가능한 최소 VO 전압, 즉 무릎 전압(Knee Voltage)이 낮아지는 것이다. 따라서, 고정된 무릎 전압 측면에서 볼 때, 본 발명에 따르면, 출력 트랜지스터인 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 크기를 대폭 줄일 수 있다.
즉, 도 5의 본 발명의 제1 실시예 및 도 4의 종래의 제4 실시예의 출력 트랜지스터인 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 크기는, 도 5가 도 4 크기의 1/3배임에도 불구하고, 도 8의 특성 곡선과 같이 도 9의 특성 곡선에서도, 고출력 전류 설정 시 무릎 전압은 약 0.65V로 동일하다.
정리하자면, 본 발명에 따르면, 고출력 전류 설정 시, 2개의 부궤환 루프에 의해 VX 전압과 VY 전압을 기준전압(VREF)로 고정시키는 것에 의해, VX와 VY가 동일해져서 전류 미러링 비율의 오차가 발생하지 않는 것을 특징으로 하는 구조이다. 또한, VX 전압과 VY 전압을 기준전압(VREF)으로 고정시켜서 무릎 전압의 증가를 방지할 수 있으며, 기준전압(VREF)을 변경함으로써, 정상동작 가능한 최소 전압인 무릎 전압을 설정 가능하다. 아울러, 저출력 전류 설정 시에는 미러링 트랜지스터들이 포화 영역에서 동작하고, 고출력 전류 설정시에는 미러링 트랜지스터들이 선형 영역에서 동작시켜 무릎 전압을 줄이거나, 목표하는 낮은 무릎 전압을 만족하면서 출력 트랜지스터들의 면적을 대폭 줄일 수 있다.
100 : 종래의 제1 실시예에 따른 전류소오스 회로
200 : 종래의 제2 실시예에 따른 전류소오스 회로
300 : 종래의 제3 실시예에 따른 전류소오스 회로
400 : 종래의 제4 실시예에 따른 전류소오스 회로
500 : 본 발명의 바람직한 제1 실시예에 따른 전류소오스 회로
600 : 본 발명의 바람직한 제2 실시예에 따른 전류소오스 회로
700 : 본 발명의 바람직한 제3 실시예에 따른 전류소오스 회로
110, 210, 310, 410, 510, 610, 710 : 기준전류생성부
120, 220. 320, 420, 520, 620, 720 : 전류미러부
OP1 : 제1 연산증폭기 OP2 : 제2 연산증폭기
M1 : 제1 트랜지스터 M2 : 제2 트랜지스터
M3 : 제3 트랜지스터 M4 : 제4 트랜지스터
N1 : 제1 노드 N2 : 제2 노드

Claims (10)

  1. 기준전류를 생성하는 기준전류생성부;
    상기 기준전류생성부의 기준전류를 일정 배수로 복사하여 구동전류를 생성하는 하나 이상의 전류미러부;
    기준전압과 상기 전류미러부로부터 출력되는 전압을 입력받아 상기 전류미러부로 출력하는 하나 이상의 제1 연산증폭기; 및
    상기 기준전압과 상기 기준전류생성부로부터 출력되는 전압을 입력받아 상기 기준전류생성부로 출력하는 제2 연산증폭기;를 포함하되,
    상기 기준전류생성부는,
    제1-1 단자, 제1-2 단자 및 제1-3 단자를 포함하는 제1 트랜지스터; 및
    제3-1 단자, 제3-2 단자 및 제3-3 단자를 포함하는 제3 트랜지스터;를 포함하고,
    상기 제3-3 단자 및 상기 제1-1 단자는 제1 노드로 연결되고, 상기 제1 노드는, 상기 제2 연산증폭기의 입력 중 하나와 연결되는 것을 특징으로 하는 전류소오스 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제3-2 단자는,
    상기 제3 트랜지스터의 게이트 단자이고, 상기 제2 연산증폭기의 출력과 연결되는 것을 특징으로 하는 전류소오스 회로.
  4. 제3항에 있어서,
    상기 제1-2 단자는,
    상기 제1 트랜지스터의 게이트 단자이고, 상기 제3-1 단자와 연결되는 것을 특징으로 하는 전류소오스 회로.
  5. 제1항에 있어서,
    상기 제2 연산증폭기는,
    상기 기준전류생성부로부터 출력되는 전압을 입력받아, 상기 기준전류생성부의 입력으로 출력하는 부궤환 루프를 형성하는 것을 특징으로 하는 전류소오스 회로.
  6. 제1항, 제3항, 제4항 또는 제5항 중 어느 한 항에 있어서,
    상기 전류미러부는,
    제2-1 단자, 제2-2 단자 및 제2-3 단자를 포함하는 제2 트랜지스터; 및
    제4-1 단자, 제4-2 단자 및 제4-3 단자를 포함하는 제4 트랜지스터;를 포함하되,
    상기 제4-3 단자 및 상기 2-1 단자는 제2 노드로 연결되고, 상기 제2 노드는, 상기 제1 연산증폭기의 입력 중 하나와 연결되는 것을 특징으로 하는 전류소오스 회로.
  7. 제6항에 있어서,
    상기 제4-2 단자는,
    상기 제4 트랜지스터의 게이트 단자이고, 상기 제1 연산증폭기의 출력과 연결되는 것을 특징으로 하는 전류소오스 회로.
  8. 제6항에 있어서,
    상기 제2 연산증폭기의 입력 중 다른 하나와 상기 제1 연산증폭기의 입력 중 다른 하나는, 상기 기준전압 단자와 연결되는 것을 특징으로 하는 전류소오스 회로.
  9. 제6항에 있어서,
    상기 기준전압은,
    상기 제2 연산증폭기의 양의 입력 단자 및 상기 제1 연산증폭기의 양의 입력 단자와 연결되는 것을 특징으로 하는 전류소오스 회로.
  10. 제6항에 있어서,
    상기 제1 트랜지스터의 게이트 단자와 상기 제2 트랜지스터의 게이트 단자는 서로 연결된 것을 특징으로 하는 전류소오스 회로.
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* Cited by examiner, † Cited by third party
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US7504814B2 (en) 2006-09-18 2009-03-17 Analog Integrations Corporation Current generating apparatus and feedback-controlled system utilizing the current generating apparatus
KR100930443B1 (ko) 2007-02-09 2009-12-08 리치테크 테크놀로지 코포레이션 전류 채널을 매칭시키기 위한 회로 및 방법
US8040168B2 (en) 2004-11-05 2011-10-18 Panasonic Corporation Charge pump circuit
KR20120045875A (ko) * 2010-11-01 2012-05-09 삼성전기주식회사 가변 램프 전류 생성 회로 및 이를 이용한 가변 램프 보상 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8040168B2 (en) 2004-11-05 2011-10-18 Panasonic Corporation Charge pump circuit
US7504814B2 (en) 2006-09-18 2009-03-17 Analog Integrations Corporation Current generating apparatus and feedback-controlled system utilizing the current generating apparatus
KR100930443B1 (ko) 2007-02-09 2009-12-08 리치테크 테크놀로지 코포레이션 전류 채널을 매칭시키기 위한 회로 및 방법
KR20120045875A (ko) * 2010-11-01 2012-05-09 삼성전기주식회사 가변 램프 전류 생성 회로 및 이를 이용한 가변 램프 보상 회로

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