KR101423019B1 - Micro pattern forming method - Google Patents

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Abstract

본 발명의 과제는 측벽부의 형성의 기초가 되는 패턴을 레지스트에 의해 형성하는 경우라도, 측벽부의 기울어짐을 억제할 수 있는 미세 패턴의 형성 방법을 제공하는 것이다.
기판 상에 형성된 에칭 대상층 상에 유기막을 형성하는 유기막 형성 스텝과, 유기막 상에 레지스트막을 형성하여, 이 레지스트막을 패터닝하는 패터닝 스텝과, 패터닝된 레지스트막으로부터 노출되는 유기막과, 패터닝된 레지스트막을 덮도록 산화실리콘막을 상온에서 퇴적하는 퇴적 스텝과, 기판을 가열하여 산화실리콘막에 인장 응력을 발생시키는 가열 스텝과, 처리 스텝 후에, 패터닝된 레지스트막의 측벽에 산화실리콘막이 남도록 당해 산화실리콘막을 에칭하는 제1 에칭 스텝과, 패터닝된 레지스트막을 제거하는 제거 스텝을 포함하는 미세 패턴의 형성 방법이 개시된다.A problem to be solved by the present invention is to provide a method of forming a fine pattern capable of suppressing tilting of a side wall portion even when a pattern serving as a basis for forming the side wall portion is formed by a resist.
An organic film forming step of forming an organic film on an etching target layer formed on a substrate; a patterning step of forming a resist film on the organic film and patterning the resist film; an organic film exposed from the patterned resist film; A heating step of heating the substrate to generate a tensile stress in the silicon oxide film; a step of etching the silicon oxide film so that the silicon oxide film remains on the sidewall of the patterned resist film; And a removing step of removing the patterned resist film are disclosed.

Description

미세 패턴의 형성 방법 {MICRO PATTERN FORMING METHOD}[0002] MICRO PATTERN FORMING METHOD [0003]

본 발명은 반도체 제조 프로세스에 사용되는 미세 패턴의 형성 방법에 관한 것이다.The present invention relates to a method of forming a fine pattern used in a semiconductor manufacturing process.

반도체 집적 회로의 미세화가 더욱 진행되고, 파장 193㎚의 노광광에 의해 노광 가능한 치수(한계 치수)보다도 더욱 작은 치수를 실현하는 기술이 실용화되고 있다. 그 중 하나로, 소위 측벽부 트랜스퍼(SWT) 기술이 있다.The miniaturization of the semiconductor integrated circuit further progresses and a technique for realizing a dimension smaller than a dimension (limit dimension) that can be exposed by exposure light having a wavelength of 193 nm is put to practical use. One such technique is so-called side wall transfer (SWT) technology.

SWT 기술에 있어서는, 한계 치수 상당의 폭을 갖는 라인 또한/또는 스페이스를 포함하는 레지스트 패턴이 형성된다. 다음에, 이 레지스트 패턴을 트리밍함으로써, 한계 치수보다도 좁은 라인 또한/또는 스페이스가 형성된다. 계속해서, 트리밍된 레지스트 패턴을 덮도록 산화실리콘막이 퇴적된다. 이 산화실리콘막이 에치백되면, 레지스트 패턴의 측면에만 산화실리콘(측벽부)이 남는다. 그 후, 레지스트 패턴을 제거하면, 측벽부만이 남게 된다. 측벽부의 폭은 산화실리콘막의 두께로 결정되므로, 한계 치수보다도 작은 폭으로 할 수 있고, 측벽부의 간격은 트리밍된 레지스트 패턴의 라인 폭으로 결정되므로, 한계 치수보다도 작은 간격으로 할 수 있다.In the SWT technique, a resist pattern including lines and / or spaces having a width corresponding to a critical dimension is formed. Next, by trimming the resist pattern, lines and / or spaces that are narrower than the limit dimension are formed. Subsequently, a silicon oxide film is deposited so as to cover the trimmed resist pattern. When this silicon oxide film is etched back, silicon oxide (side wall portion) remains only on the side surface of the resist pattern. Thereafter, when the resist pattern is removed, only the side wall portion remains. Since the width of the side wall portion is determined by the thickness of the silicon oxide film, the width can be made smaller than the limit dimension, and the interval between the side wall portions is determined by the line width of the trimmed resist pattern.

이와 같이 SWT 기술을 사용함으로써, 노광 가능한 한계 치수보다도 작은 치수를 포함하는 패턴을 형성할 수 있고, 또한 이 패턴을 에칭 마스크 패턴으로서 사용함으로써, 한계 치수보다도 작은 치수를 갖는 반도체 집적 회로를 실현하는 것이 가능해진다.By using the SWT technique as described above, it is possible to form a pattern including a dimension smaller than the allowable limit dimension, and to realize a semiconductor integrated circuit having a dimension smaller than the limit dimension by using this pattern as an etching mask pattern It becomes possible.

또한, 레지스트와는 다른 재료로 소정의 패턴(라인ㆍ스페이스)을 형성하고, 이 패턴을 한계 치수보다도 작은 폭으로 트리밍하고, 트리밍 후의 패턴(라인ㆍ스페이스)을 이용하여 측벽부를 형성하는 경우도 있다(특허 문헌 1).There is also a case where a predetermined pattern (line space) is formed of a material different from that of the resist, the pattern is trimmed to a width smaller than the limit dimension, and the side wall portion is formed using a pattern (line space) after trimming (Patent Document 1).

일본 특허 출원 공개 제2009-88085호 공보Japanese Patent Application Laid-Open No. 2009-88085

SWT는 노광 한계 치수보다도 작은 치수를 갖는 반도체 집적 회로를 제조하기 위해 없어서는 안되는 기술로 되어 있지만, 치수가 더 작아짐에 따라서, 측벽부의 형성의 기초로 된 레지스트 패턴을 제거했을 때에, 측벽부가 기울어져 버려, 원하는 패턴을 갖는 에칭 마스크로서 사용할 수 없는 경우가 있다. 특히, 측벽부의 어스펙트비가 소정의 값을 초과하면, 측벽부가 무너져 버린다고 하는 사태로도 된다.SWT is an indispensable technique for manufacturing a semiconductor integrated circuit having a dimension smaller than the exposure limit dimension. However, as the dimension becomes smaller, the side wall portion is inclined when the resist pattern as a base for forming the side wall portion is removed , It may not be used as an etching mask having a desired pattern. Particularly, when the aspect ratio of the side wall portion exceeds a predetermined value, the side wall portion may collapse.

이에 대처하기 위해, 레지스트 패턴보다도 물리적 강도가 높은 막 재료로 패턴(라인ㆍ스페이스)을 제작하여 측벽부를 형성하는 경우에는, 그 막 재료에 의한 막과, 이 막을 패터닝하기 위한 레지스트막을 적층할 필요가 발생하므로, 프로세스 스텝수의 증가에 수반하는 처리량의 저하, 수율의 저하, 제조 비용의 증가 등의 문제가 발생해 버린다.In order to cope with this, in the case of forming a side wall by forming a pattern (line or space) with a film material having a higher physical strength than a resist pattern, it is necessary to laminate a film made of the film material and a resist film for patterning the film There arises problems such as a decrease in the throughput, a decrease in the yield and an increase in the manufacturing cost accompanying the increase in the number of process steps.

본 발명은 상기한 사정을 감안하여, 측벽부 형성의 기초로 되는 패턴을 레지스트에 의해 형성하는 경우라도, 측벽부가 기울어지는 것을 억제할 수 있는 미세 패턴의 형성 방법을 제공하려고 하는 것이다.SUMMARY OF THE INVENTION In view of the above circumstances, it is an object of the present invention to provide a method of forming a fine pattern capable of suppressing inclination of a sidewall portion even when a pattern serving as a basis for forming a sidewall portion is formed by a resist.

본 발명의 제1 형태에 따르면, 기판 상에 형성된 에칭 대상층 상에 유기막을 형성하는 유기막 형성 스텝과, 상기 유기막 상에 레지스트막을 형성하여, 상기 레지스트막을 패터닝하는 패터닝 스텝과, 상기 패터닝된 레지스트막으로부터 노출되는 상기 유기막과, 상기 패터닝된 레지스트막을 덮도록 산화실리콘막을 상온에서 퇴적하는 제1 퇴적 스텝과, 상기 산화실리콘이 퇴적된 상기 기판을 가열하여 상기 산화실리콘막에 인장 응력을 발생시키는 처리 스텝과, 상기 패터닝된 레지스트막의 측벽에 상기 산화실리콘막이 남도록 당해 산화실리콘막을 에칭하는 제1 에칭 스텝과, 상기 패터닝된 레지스트막을 제거하는 제거 스텝을 포함하는 미세 패턴의 형성 방법이 제공된다.According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: an organic film forming step of forming an organic film on an etching target layer formed on a substrate; a patterning step of forming a resist film on the organic film to pattern the resist film; A first deposition step of depositing a silicon oxide film at room temperature so as to cover the patterned resist film; and a second deposition step of heating the substrate on which the silicon oxide is deposited to generate a tensile stress in the silicon oxide film A first etching step of etching the silicon oxide film to leave the silicon oxide film on the sidewall of the patterned resist film; and a removing step of removing the patterned resist film.

본 발명의 실시 형태에 따르면, 측벽부 형성의 기초가 되는 패턴을 레지스트에 의해 형성하는 경우라도, 측벽부가 기울어지는 것을 억제할 수 있는 미세 패턴의 형성 방법이 제공된다.According to the embodiment of the present invention, there is provided a method of forming a fine pattern capable of suppressing inclination of the side wall portion even when a pattern serving as a basis for forming the side wall portion is formed by a resist.

도 1은 본 발명의 제1 실시 형태에 의한 미세 패턴 형성 방법에 있어서의 각 공정의 수순을 설명하기 위한 흐름도.
도 2는 본 발명의 제1 실시 형태에 의한 미세 패턴 형성 방법을 설명하는 도면.
도 3은 도 1에 이어서 본 발명의 제1 실시 형태에 의한 미세 패턴 형성 방법을 설명하는 도면.
도 4는 본 발명의 제1 실시 형태에 의한 미세 패턴 형성 방법의 가열 처리 공정에 의해 웨이퍼가 휘는 모습을 모식적으로 도시하는 도면.
도 5는 본 발명의 제1 실시 형태에 의한 미세 패턴 형성 방법에 적합한 분자층 퇴적 장치를 모식적으로 도시하는 단면도.
도 6은 도 5의 분자층 퇴적 장치의 다른 단면도.
도 7은 도 5 및 도 6에 도시하는 분자층 퇴적 장치를 사용하여 행해지는, 본 발명의 제1 실시 형태에 의한 미세 패턴 형성 방법의 공정을 도시하는 타임차트.
도 8은 본 발명의 제2 실시 형태에 의한 미세 패턴 형성 방법에 있어서의 각 공정의 수순을 설명하기 위한 흐름도.
도 9는 본 발명의 제2 실시 형태에 의한 미세 패턴 형성 방법을 설명하는 도면.
도 10은 도 9에 이어서 본 발명의 제2 실시 형태에 의한 미세 패턴 형성 방법을 설명하는 도면.
도 11은 본 발명의 제1 실시 형태에 의한 미세 패턴 형성 방법의 가열 처리 공정에 의해 발생한 인장 응력의 가열 온도 의존성을 검토할 때에 사용한 응력 측정 장치 및 그 측정 원리를 설명하는 설명도.
도 12는 본 발명의 제1 실시 형태에 의한 미세 패턴 형성 방법의 가열 처리 공정에 의해 발생한 인장 응력의 가열 온도 의존성을 나타내는 그래프.
도 13은 제1 실시 형태 및 제2 실시 형태에 의한 미세 패턴 형성 방법의 효과를 확인하기 위해 행한 실험의 결과를 도시하는 모식도.
도 14는 질화실리콘막에 발생하는 인장 응력의 퇴적 온도 의존성의 일례를 나타내는 그래프.
도 15는 제1 실시 형태 및 제2 실시 형태에 의한 미세 패턴 형성 방법의 효과를 확인하기 위해 다시 행한 실험의 결과를 나타내는 그래프.
도 16은 제1 실시 형태 및 제2 실시 형태에 의한 미세 패턴 형성 방법의 효과를 확인하기 위해 다시 행한 실험의 결과를 나타내는 표.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a flow chart for explaining the procedure of each step in the method for forming a fine pattern according to the first embodiment of the present invention; Fig.
2 is a view for explaining a method for forming a fine pattern according to the first embodiment of the present invention.
Fig. 3 is a view for explaining a method of forming a fine pattern according to the first embodiment of the present invention, following Fig. 1;
4 is a diagram schematically showing a state in which a wafer is bent by a heat treatment process in the method for forming a fine pattern according to the first embodiment of the present invention.
5 is a cross-sectional view schematically showing a molecular layer deposition apparatus suitable for the fine pattern formation method according to the first embodiment of the present invention.
6 is another cross-sectional view of the molecular layer deposition apparatus of FIG.
Fig. 7 is a time chart showing the process of the fine pattern forming method according to the first embodiment of the present invention, which is performed using the molecular layer deposition apparatus shown in Figs. 5 and 6. Fig.
8 is a flowchart for explaining the procedure of each step in the method for forming a fine pattern according to the second embodiment of the present invention.
9 is a view for explaining a method of forming a fine pattern according to a second embodiment of the present invention.
Fig. 10 is a view for explaining a method for forming a fine pattern according to a second embodiment of the present invention, subsequent to Fig. 9;
11 is an explanatory diagram for explaining a stress measuring apparatus and a measuring principle thereof used for examining a heating temperature dependency of a tensile stress generated by a heat treatment process in the method for forming a fine pattern according to the first embodiment of the present invention.
12 is a graph showing the dependency of the tensile stress on the heating temperature caused by the heat treatment process in the fine pattern forming method according to the first embodiment of the present invention.
13 is a schematic diagram showing the results of an experiment conducted to confirm the effects of the method for forming fine patterns according to the first and second embodiments;
14 is a graph showing an example of deposition temperature dependency of a tensile stress generated in a silicon nitride film.
15 is a graph showing the results of an experiment conducted again to confirm the effects of the method for forming fine patterns according to the first and second embodiments.
16 is a table showing the results of an experiment conducted again to confirm the effects of the method for forming fine patterns according to the first and second embodiments.

이하, 본 발명의 실시 형태에 대해 첨부 도면을 참조하면서 설명한다. 이하의 설명에 있어서, 동일 또는 대응하는 부재(층, 막 등)는 동일 또는 대응하는 참조 번호를 부여하여, 중복되는 설명을 생략한다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In the following description, the same or corresponding members (layers, films, etc.) are denoted by the same or corresponding reference numerals, and redundant description is omitted.

(제1 실시 형태)(First Embodiment)

처음에, 도 1 내지 도 4를 참조하면서, 본 발명의 제1 실시 형태에 관한 미세 패턴의 형성 방법을 설명한다.First, a method of forming a fine pattern according to the first embodiment of the present invention will be described with reference to Figs. 1 to 4. Fig.

본 실시 형태에 의한 미세 패턴 형성 방법은, 도 1에 도시한 바와 같이 스텝 S101로부터 S110까지를 포함한다.The method for forming a fine pattern according to the present embodiment includes steps S101 to S110 as shown in Fig.

도 2의 (a)에 도시한 바와 같이, 우선 박막(102)이 웨이퍼(W) 상에 형성되고(도 1의 S101), 박막(102) 상에 유기막(103)이 형성된다(S102). 박막(102)은, 예를 들어 아몰퍼스 실리콘, 폴리 실리콘 등에 의해 형성되고, 본 실시 형태에 있어서는, 나중에 패턴화되는 패턴화 대상막이다. 또한, 다른 실시 형태에서는, 박막(102)은 패턴화된 후에, 웨이퍼(W)를 에칭하는 마스크로서 이용되어도 좋다. 박막(102)의 두께는 특별히 한정되는 것은 아니고, 예를 들어 20 내지 200㎚로 할 수 있다.The thin film 102 is first formed on the wafer W (S101 in Fig. 1), and the organic film 103 is formed on the thin film 102 (S102), as shown in Fig. 2 (a) . The thin film 102 is formed of, for example, amorphous silicon, polysilicon or the like, and in the present embodiment, it is a film to be patterned to be patterned later. Further, in another embodiment, the thin film 102 may be used as a mask for etching the wafer W after being patterned. The thickness of the thin film 102 is not particularly limited, and may be 20 to 200 nm, for example.

유기막(103)은 나중에 패턴화되어, 박막(102)을 패턴화하기 위한 마스크로서 이용된다. 유기막(103)은, 본 실시 형태에 있어서는 유기막(103) 상에 형성되는 레지스트막(104)을 노광할 때에 레지스트막(104) 내에서 발생하는 노광광의 다중 반사를 방지하는 반사 방지막(BARC:Bottom Anti-Reflecting Coating)이다. 유기막(103)의 두께는 특별히 한정되는 것은 아니고, 예를 들어 150 내지 300㎚이면 좋다.The organic film 103 is later patterned and used as a mask for patterning the thin film 102. [ The organic film 103 is an antireflection film (BARC) for preventing multiple reflection of exposure light generated in the resist film 104 when the resist film 104 formed on the organic film 103 is exposed in the present embodiment, : Bottom Anti-Reflecting Coating). The thickness of the organic film 103 is not particularly limited, and may be, for example, 150 to 300 nm.

도 2의 (b)를 참조하면, 유기막(103) 상에 레지스트막(104)이 형성되어 있다(스텝 S103). 레지스트막(104)은, 본 실시 형태에 있어서는 ArF 레지스트로 형성되어 있다. 레지스트막(104)의 두께는 특별히 한정되는 것은 아니고, 예를 들어 50 내지 200㎚이면 좋다.Referring to FIG. 2B, a resist film 104 is formed on the organic film 103 (step S103). In the present embodiment, the resist film 104 is formed of an ArF resist. The thickness of the resist film 104 is not particularly limited, and may be, for example, 50 to 200 nm.

다음에, 레지스트막(104)은 소정의 포토마스크를 사용한 포토리소그래피에 의해 패턴화되고, 도 2의 (c)에 도시한 바와 같이 레지스트 패턴(104a)이 형성된다(스텝 S104). 레지스트 패턴(104a)의 라인 폭(LL4) 및 스페이스 폭(SS4)은, 본 실시 형태에서는 모두, 예를 들어 60㎚이다.Next, the resist film 104 is patterned by photolithography using a predetermined photomask, and a resist pattern 104a is formed as shown in Fig. 2C (step S104). The line width LL4 and the space width SS4 of the resist pattern 104a are all, for example, 60 nm in this embodiment.

계속해서, 도 2의 (d)에 도시한 바와 같이, 레지스트 패턴(104a)이 트리밍(또는 슬리밍)되어, 트리밍된 레지스트 패턴(104b)이 얻어진다(스텝 S105). 트리밍의 결과, 레지스트 패턴(104b)의 라인 폭(LL1)은 레지스트 패턴(104a)의 라인 폭(LL4)(예를 들어, 60㎚)보다 좁은, 예를 들어 30㎚이고, 레지스트 패턴(104b)의 스페이스 폭(SS1)은 레지스트 패턴(104a)의 스페이스 폭(SS4)(예를 들어, 60㎚)보다 넓은, 예를 들어 90㎚이다. 트리밍은 특별히 한정되는 것은 아니지만, 레지스트 패턴(104a)이 형성된 웨이퍼(W)를 오존 가스에 노출시키거나, 산소 함유 가스를 여기함으로써 얻어지는 산소 라디칼에 노출시킴으로써 행해진다. 이때의 웨이퍼(W)의 온도는 실온 내지 100℃이면 좋다.2 (d), the resist pattern 104a is trimmed (or slimming), and the trimmed resist pattern 104b is obtained (step S105). As a result of the trimming, the line width LL1 of the resist pattern 104b is 30 nm, for example, narrower than the line width LL4 (for example, 60 nm) of the resist pattern 104a, The space width SS1 of the resist pattern 104a is wider than the space width SS4 (for example, 60 nm) of the resist pattern 104a, for example, 90 nm. The trimming is not particularly limited, but is performed by exposing the wafer W on which the resist pattern 104a is formed to oxygen gas obtained by exposing the wafer W to ozone gas or exciting an oxygen-containing gas. The temperature of the wafer W may be from room temperature to 100 占 폚.

도 3의 (e)를 참조하면, 레지스트 패턴(104b)의 스페이스에 노출되는 유기막(103) 상에 레지스트 패턴(104b)을 덮도록 산화실리콘막(105)이 퇴적되어 있다(스텝 S106). 산화실리콘막(105)의 퇴적은 상온 분위기 하에 있어서, 바람직하게는 분자층 퇴적(MLD)법에 의해 행해진다. MLD법에 따르면, 하지층의 형상을 반영한(컨포멀한) 퇴적이 가능하다. 이로 인해, 레지스트 패턴(104b)의 측면에는 이 측면과 대략 평행한 퇴적면을 갖는 산화실리콘막(105)을 퇴적시킬 수 있고, 또한 유기막(103) 상에 있어서의 두께를 D로 하면, 레지스트 패턴(104b)의 상면 및 측면에 있어서의 두께도 대략 D로 된다. 여기서, 두께(D)는 특별히 한정되는 것은 아니고, 예를 들어 30㎚로 할 수 있다. 또한, 산화실리콘막(105)의 퇴적은, 예를 들어 5℃로부터 35℃까지의 온도 범위의 소정의 온도가 아니라, 5℃로부터 100℃ 정도까지의 온도 범위의 소정의 온도에서 행하면 좋다.Referring to FIG. 3E, a silicon oxide film 105 is deposited on the organic film 103 exposed to the space of the resist pattern 104b so as to cover the resist pattern 104b (step S106). Deposition of the silicon oxide film 105 is performed under a room temperature atmosphere, preferably by a molecular layer deposition (MLD) method. According to the MLD method, it is possible to deposit (conformal) reflecting the shape of the foundation layer. Therefore, a silicon oxide film 105 having a deposition surface substantially parallel to the side surface can be deposited on the side surface of the resist pattern 104b. When the thickness of the silicon oxide film 105 on the organic film 103 is D, The thickness of the upper surface and the side surface of the pattern 104b is also substantially D. Here, the thickness D is not particularly limited, and may be 30 nm, for example. The deposition of the silicon oxide film 105 may be performed at a predetermined temperature in a temperature range of, for example, 5 占 폚 to 100 占 폚, instead of a predetermined temperature in a temperature range of 5 占 폚 to 35 占 폚.

다음에, 상온에서 퇴적된 산화실리콘막(105)을 포함하는 웨이퍼(W)가[레지스트 패턴(104b)을 남긴 채] 예를 들어, 150℃로부터 630℃까지의 범위의 소정의 온도까지 가열된다(스텝 S107). 상온에서 퇴적된 산화실리콘막(105)은 수분이나 불순물 등을 포함하여, 비교적 낮은 밀도를 갖고 있지만, 가열에 의해 수분이나 불순물 등이 방출되면, 고밀도화되어 수축한다. 그렇게 하면, 도 3의 (f)에 도시한 바와 같이, 산화실리콘막(105)이 퇴적된 웨이퍼(W)는 상향으로 오목 형상으로 휘게 된다.Next, the wafer W including the silicon oxide film 105 deposited at room temperature is heated to a predetermined temperature in the range of, for example, 150 캜 to 630 캜 (leaving the resist pattern 104 b) (Step S107). The silicon oxide film 105 deposited at room temperature has a relatively low density including moisture, impurities and the like. However, when water or impurities are released by heating, the silicon oxide film 105 becomes dense and shrinks. 3 (f), the wafer W on which the silicon oxide film 105 is deposited is bent in a concave shape upward.

오목 형상으로 휜 막 표면에는, 도 4에 화살표로 나타낸 바와 같이, 인장 응력이 발생하고 있다. 도 4는 산화막 실리콘을 성막하고, 계속해서 가열 처리를 한 후의 상태, 즉 측벽부가 형성되기 전의 상태를 모식적으로 도시하고 있다. 이와 같이 가열 처리 후의 막에 발생하고 있는 인장 응력은 가열의 전후에 있어서, 예를 들어 레이저광을 이용하여 웨이퍼(W)의 휨을 측정함으로써 구할 수 있다. 이 측정에 대해서는 나중에 설명한다.Tensile stress is generated on the surface of the concavely curved film as indicated by arrows in Fig. 4 schematically shows a state after the silicon oxide film is formed and after the heat treatment is performed, that is, a state before the side wall portion is formed. The tensile stress generated in the film after the heating treatment can be obtained by measuring the warpage of the wafer W using, for example, laser light before and after the heating. This measurement will be described later.

또한, 상술한 온도 범위에서 웨이퍼(W)를 가열할 수 있는 한, 이 가열에 사용하는 가열 장치는 한정되지 않지만, 적합한 장치의 일례(도 5 및 도 6)에 대해서도 후술한다. The heating apparatus used for this heating is not limited as long as the wafer W can be heated in the temperature range described above, but an example of a suitable apparatus (Figs. 5 and 6) will also be described later.

계속해서, 도 3의 (g)에 도시한 바와 같이 산화실리콘막(105)을 에치백하여, 유기막(103) 및 레지스트 패턴(104b)의 상면의 산화실리콘막(105)을 제거하면, 레지스트 패턴(104b)의 측면에 산화실리콘의 측벽부(105a)가 남는다(스텝 S108). 이 에치백에 의해, 웨이퍼(W)의 표면을 덮는 산화실리콘막(105)이 제거되므로, 막 표면에 가해지는 인장 응력이 감소하고, 웨이퍼(W)의 휨이 감소한다. 또한, 레지스트 패턴(104b)의 측면에 남은 산화실리콘의 측벽부(105a)에는 외측으로 개방되는 힘이 작용한다.3 (g), the silicon oxide film 105 is etched back to remove the silicon oxide film 105 on the organic film 103 and the upper surface of the resist pattern 104b, The side wall portion 105a of silicon oxide remains on the side surface of the pattern 104b (step S108). By this etch-back, the silicon oxide film 105 covering the surface of the wafer W is removed, so that the tensile stress applied to the film surface is reduced, and the warpage of the wafer W is reduced. Further, a force that opens to the outside acts on the side wall portion 105a of the silicon oxide remaining on the side surface of the resist pattern 104b.

또한, 이 에치백은 특별히 한정되는 것은 아니고, 예를 들어 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 불활성 가스의 혼합 가스, 또는 이 혼합 가스에 필요에 따라서 산소를 첨가한 가스 등을 사용하여 행할 수 있다. 여기서, 설명의 편의상, 레지스트 패턴(104b)과 측벽부(105a)를 포함하는 패턴을 제3 패턴(106)이라고 한다. 제3 패턴(106)의 라인 폭을 LL3으로 하고, 스페이스 폭을 SS3으로 하면,The etch-back is not particularly limited. For example, a mixed gas of a CF-based gas such as CF 4 , C 4 F 8 , CHF 3 , CH 3 F and CH 2 F 2 and an inert gas such as Ar gas Or a gas in which oxygen is added to the mixed gas as required, or the like. Here, for convenience of explanation, a pattern including the resist pattern 104b and the side wall portion 105a is referred to as a third pattern 106. [ When the line width of the third pattern 106 is LL3 and the space width is SS3,

ㆍ LL3＝LL1＋D×2LL3 = LL1 + D2

ㆍ SS3＝SS1－D×2SS3 = SS1-Dx2

라고 하는 관계가 성립된다. 본 실시 형태에 있어서는,Is established. In the present embodiment,

ㆍ 레지스트 패턴(104b)의 라인 폭(LL1)＝30㎚,The line width LL1 of the resist pattern 104b is 30 nm,

ㆍ 레지스트 패턴(104b)의 스페이스 폭(SS1)＝90㎚,The space width SS1 of the resist pattern 104b is 90 nm,

ㆍ 측벽부(105a)의 두께(폭)(D)＝30㎚Thickness (width) (D) of the side wall portion 105a = 30 nm

이므로,Because of,

ㆍ 제3 패턴(106)의 라인 폭(LL3)＝90㎚,The line width LL3 of the third pattern 106 is 90 nm,

ㆍ 제3 패턴(106)의 스페이스 폭(SS3)＝30㎚The space width SS3 of the third pattern 106 = 30 nm

로 된다..

다음에, 산소, 질소, 수소, 암모니아 등의 플라즈마를 사용한 에칭을 행하여, 측벽부(105a)를 남긴 채, 레지스트막(104)으로부터 형성된 레지스트 패턴(104b)을 제거한다.Next, etching is performed using a plasma such as oxygen, nitrogen, hydrogen, or ammonia to remove the resist pattern 104b formed from the resist film 104 while leaving the side wall portion 105a.

계속해서, 남은 측벽부(105a)를 마스크로 하여 유기막(103)을 에칭하면, 도 3의 (h)에 도시한 바와 같이, 측벽부(105a) 및 유기막(103)으로 구성되는 에칭 마스크(107)가 형성된다(스텝 S109). 에칭 마스크(107)에 있어서는, 폭(LL2)을 갖는 라인과, 폭(SS2)을 갖는 스페이스가 교대로 배치된다. 여기서,3 (h), when the organic film 103 is etched using the remaining side wall portion 105a as a mask, an etching mask composed of the side wall portion 105a and the organic film 103 (Step S109). In the etching mask 107, a line having a width LL2 and a space having a width SS2 are alternately arranged. here,

ㆍ 라인 폭(LL2)＝측벽부(105a)의 폭(D)(＝30㎚),The line width LL2 = the width D (= 30 nm) of the side wall portion 105a,

ㆍ 스페이스 폭(SS2)＝레지스트 패턴(104b)의 라인 폭(LL1)＝제3 패턴(106)의 스페이스 폭(SS3)(＝30㎚)Space width SS2 = line width LL1 of the resist pattern 104b = space width SS3 of the third pattern 106 (= 30 nm)

이라고 하는 관계가 성립된다. 즉, 에칭 마스크(107)에 있어서는, 30㎚의 폭(LL2)을 갖는 라인과, 30㎚의 폭(SS2)을 갖는 스페이스가 교대로 배열되어 있다.Is established. That is, in the etching mask 107, a line having a width LL2 of 30 nm and a space having a width SS2 of 30 nm are alternately arranged.

이와 같은 에칭 마스크(107)를 마스크로 하여 박막(102)을 에칭하면, 원하는 에칭 마스크가 얻어진다(스텝 S110). 예를 들어, 아몰퍼스 실리콘 또는 폴리 실리콘으로 이루어지는 박막(102)의 에칭은 Cl2, Cl2＋HBr, Cl2＋O2, CF4＋O2, SF6, Cl2＋N2, Cl2＋HCl, HBr＋Cl2＋SF6 등의 가스 등의 플라즈마를 사용하여 행할 수 있다.When the thin film 102 is etched using the etching mask 107 as a mask, a desired etching mask is obtained (step S110). For example, the etching of the thin film 102 made of amorphous silicon or polysilicon, Cl 2, Cl 2 + HBr, Cl 2 + O 2, CF 4 + O 2, SF 6, Cl 2 + N 2, Cl 2 + HCl, HBr + Cl 2 + SF 6 or the like can be used.

본 실시 형태에 의한 미세 패턴 형성 방법에 있어서는, 에칭 마스크로서 사용되는 측벽부(105a)를 형성하기 위해, 레지스트 패턴(104b)을 덮도록 산화실리콘막(105)이 상온에서 퇴적된다. 산화실리콘막(105)의 퇴적 후, 산화실리콘막(105)이 형성된 웨이퍼(W)가 고온(약 150℃ 내지 약 630℃)으로 가열되므로, 산화실리콘막(105)에는 이차원적인 인장 응력이 가해지게 된다. 이에 의해, 레지스트 패턴(104b)을 제거한 후라도, 측벽부(105a)는 기울어지지 않는다. 즉, 측벽부(105a)를 형성하기 위해 퇴적되는 산화실리콘막(105)의 기초(토대)로서 레지스트 패턴(104b)을 사용해도, 측벽부(105a)가 기울어지는 것을 억제할 수 있다.In the method for forming a fine pattern according to the present embodiment, the silicon oxide film 105 is deposited at normal temperature so as to cover the resist pattern 104b in order to form the sidewall portion 105a used as an etching mask. After deposition of the silicon oxide film 105, the wafer W on which the silicon oxide film 105 is formed is heated to a high temperature (about 150 캜 to about 630 캜), so that the silicon oxide film 105 is subjected to two- . Thus, even after the resist pattern 104b is removed, the side wall portion 105a is not inclined. That is, even if the resist pattern 104b is used as the foundation (base) of the silicon oxide film 105 to be deposited to form the side wall portion 105a, the sidewall portion 105a can be prevented from tilting.

또한, 레지스트 패턴(104b)의 측벽은 하지층인 유기막(103)의 표면에 대해, 90° 이상의 각도로 기울어지는 경우가 있다. 환언하면, 예를 들어 도 2의 (d)에 있어서, 레지스트 패턴(104b)이 사다리꼴 형상으로 되는 경우가 있다. 또한, 레지스트 패턴(104b)의 측벽이 유기막(103)의 표면 근방에 있어서 기울어지는 경우(하단부를 당긴 형상으로 되는 경우)도 있다. 이들의 경우에는 측벽부(105a)가 보다 기울어지기 쉽다고 생각되지만, 본 실시 형태에 의한 미세 패턴 형성 방법에 따르면, 이 경우라도 기울기를 억제하는 것이 가능하다.The side wall of the resist pattern 104b may be inclined at an angle of 90 degrees or more with respect to the surface of the organic film 103 which is the base layer. In other words, for example, in FIG. 2 (d), the resist pattern 104b may have a trapezoidal shape. Further, the side wall of the resist pattern 104b may be inclined in the vicinity of the surface of the organic film 103 (in the case of a shape in which the lower end portion is pulled). In these cases, it is considered that the side wall portion 105a tends to be more inclined. However, according to the method for forming a fine pattern according to the present embodiment, it is possible to suppress the inclination even in this case.

또한, 상술한 산화실리콘막(105)의 퇴적을 상온 CVD 장치에 있어서 행하고, 산화실리콘막(105)이 퇴적된 웨이퍼(W)의 가열을 어닐로에 있어서 행하고, 산화실리콘막(105)의 에칭을 에칭 장치에 있어서 행해도 좋지만(즉, 각각의 공정을 별개의 장치에서 행하면 좋지만), 산화실리콘막(105)의(상온에서의) 퇴적과 그 후의 가열을 동일한 CVD 장치에 있어서 행하고, 에칭을 에칭 장치에 있어서 행할 수도 있다. 또한, 산화실리콘막(105)의 퇴적을 상온 CVD 장치에 있어서 행한 후, 그 후의 가열과 에칭을 동일한 에칭 장치에 있어서 행해도 좋다.The above-described deposition of the silicon oxide film 105 is performed in a room-temperature CVD apparatus, the wafer W on which the silicon oxide film 105 is deposited is heated in the annealing furnace, and the etching of the silicon oxide film 105 The deposition of the silicon oxide film 105 (at room temperature) and the subsequent heating are performed in the same CVD apparatus, and the etching is carried out in the same manner as in the etching apparatus It may be performed in an etching apparatus. Further, the deposition of the silicon oxide film 105 may be performed in a room-temperature CVD apparatus, and the subsequent heating and etching may be performed in the same etching apparatus.

또한, 레지스트 패턴(104a)의 트리밍[레지스트 패턴(104b)의 형성]과, 산화실리콘막(105)의 퇴적과, 산화실리콘막(105)이 퇴적된 웨이퍼(W)의 가열을 동일한 MLD 장치에 있어서 행해도 좋다. 이하, 이와 같은 처리가 가능한 MLD 장치에 대해 설명한다.In addition, the trimming of the resist pattern 104a (formation of the resist pattern 104b), the deposition of the silicon oxide film 105, and the heating of the wafer W on which the silicon oxide film 105 is deposited are performed in the same MLD apparatus . Hereinafter, an MLD device capable of such processing will be described.

도 5는 본 실시 형태에 관한 미세 패턴의 형성 방법에 적합한 MLD 장치를 모식적으로 도시하는 종단면도이고, 도 6은 도 5의 MLD 장치의 횡단면도이다.Fig. 5 is a longitudinal sectional view schematically showing an MLD device suitable for the method of forming a fine pattern according to the present embodiment, and Fig. 6 is a cross-sectional view of the MLD device of Fig.

도 4에 도시한 바와 같이, MLD 장치(80)는 하단부가 개방된 천장이 있는 원통체 형상을 갖는, 예를 들어 석영에 의해 형성되는 처리 용기(1)를 갖고 있다. 처리 용기(1) 내의 상방에는 천장에 석영제의 천장판(2)이 설치되어 있다. 또한, 처리 용기(1)의 하단부 개구부에는, 예를 들어 스테인리스 스틸에 의해 원통체 형상으로 성형된 매니폴드(3)가 O링 등의 시일 부재(4)를 통해 연결되어 있다.As shown in Fig. 4, the MLD device 80 has a processing vessel 1 formed of, for example, quartz, having a cylindrical shape with a ceiling with a lower end opened. A ceiling plate 2 made of quartz is provided on the ceiling above the processing vessel 1. A manifold 3 formed into a cylindrical shape by stainless steel, for example, is connected to the lower end opening of the processing vessel 1 through a seal member 4 such as an O-ring.

매니폴드(3)는 처리 용기(1)의 하단부를 지지하는 지지 부재로서 작용하는 동시에, 측면에 형성된 복수의 관통 구멍에 각각 접속되는 배관으로부터 소정의 가스를 처리 용기(1) 내로 공급한다. 매니폴드(3)의 하부에는 매니폴드(3)의 하단부 개구부를 개폐하는, 예를 들어 스테인리스 스틸제의 덮개부(9)가, 예를 들어 O링으로 이루어지는 시일 부재(12)를 통해 연결되어 있다. 덮개부(9)는 중앙에 개구를 갖고 있고, 이 개구를 회전 샤프트(10)가 관통하고 있다. 회전 샤프트(10)의 상단부에는 테이블(8)이 설치되고, 테이블(8) 상에는 석영제의 보온통(7)을 통해 웨이퍼 보트(5)가 설치되어 있다. 웨이퍼 보트(5)는 3개의 지주(6)를 갖고(도 6 참조), 지주(6)에 형성된 홈에 의해 다수매의 웨이퍼(W)가 지지된다. 회전 샤프트(10)가 도시하지 않은 회전 기구에 의해 중심축의 주위로 회전함으로써, 웨이퍼 보트(5)도 또한 회전시킬 수 있다.The manifold 3 functions as a support member for supporting the lower end portion of the processing vessel 1 and also supplies a predetermined gas into the processing vessel 1 from a pipe connected to each of a plurality of through holes formed in the side surface. A lid portion 9 made of stainless steel for opening and closing the lower end opening of the manifold 3 is connected to the lower portion of the manifold 3 through a seal member 12 made of, for example, an O-ring have. The lid portion 9 has an opening at the center, and the rotary shaft 10 penetrates the opening. A table 8 is provided at the upper end of the rotary shaft 10 and a wafer boat 5 is installed on the table 8 through a quartz insulating box 7. The wafer boat 5 has three columns 6 (see Fig. 6), and a plurality of wafers W are supported by grooves formed in the column 6. The rotary shaft 10 rotates around the central axis by a rotation mechanism (not shown), so that the wafer boat 5 can also be rotated.

회전 샤프트(10)의 하단부는 도시하지 않은 승강 기구에 의해 상하 이동 가능하게 지시되는 아암(13)에 설치되어 있다. 아암(13)의 상하 이동에 의해, 웨이퍼 보트(5)가 처리 용기(1) 내로 반입되고, 반출된다. 또한, 회전 샤프트(10)와 덮개부(9)의 개구 사이에는 자성 유체 시일(11)이 설치되고, 이에 의해 처리 용기(1)가 밀폐된다.The lower end of the rotating shaft 10 is provided on the arm 13 which is vertically movable by a not-shown lifting mechanism. The wafer boat 5 is carried into and out of the processing vessel 1 by the upward and downward movement of the arm 13. A magnetic fluid seal 11 is provided between the rotary shaft 10 and the opening of the lid 9 so that the processing vessel 1 is sealed.

또한, MLD 장치(80)는 처리 용기(1) 내로 산소 함유 가스, 예를 들어 O2 가스를 공급하는 산소 함유 가스 공급 기구(14)와, 처리 용기(1) 내에 Si 소스 가스를 공급하는 Si 소스 가스 공급 기구(15)와, 처리 용기(1) 내로 퍼지 가스로서 불활성 가스, 예를 들어 N2 가스를 공급하는 퍼지 가스 공급 기구(16)를 갖고 있다.The MLD device 80 further includes an oxygen-containing gas supply mechanism 14 for supplying an oxygen-containing gas, for example, O 2 gas into the processing vessel 1, an Si A source gas supply mechanism 15 and a purge gas supply mechanism 16 for supplying an inert gas such as N 2 gas as a purge gas into the processing vessel 1.

산소 함유 가스 공급 기구(14)는 산소 함유 가스 공급원(17)과, 산소 함유 가스 공급원(17)으로부터 산소 함유 가스를 유도하는 산소 함유 가스 배관(18)과, 산소 함유 가스 배관(18)에 접속되어, 매니폴드(3)의 측벽을 내측으로 관통하고 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 산소 함유 가스 분산 노즐(19)을 갖고 있다. 산소 함유 가스 분산 노즐(19)의 수직 부분에는 복수의 가스 토출 구멍(19a)이 소정의 간격을 두고 형성되어 있고, 각 가스 토출 구멍(19a)으로부터 수평 방향으로 처리 용기(1)를 향해 대략 균일하게 산소 함유 가스를 토출할 수 있다.The oxygen-containing gas supply mechanism 14 includes an oxygen-containing gas supply source 17, an oxygen-containing gas pipe 18 for introducing an oxygen-containing gas from the oxygen-containing gas supply source 17, And an oxygen-containing gas dispersion nozzle 19 made of a quartz tube that passes through the sidewall of the manifold 3 inwardly and is vertically bent and extends vertically. A plurality of gas discharge holes 19a are formed at regular intervals in the vertical portion of the oxygen-containing gas dispersion nozzle 19, and are uniformly distributed from the respective gas discharge holes 19a toward the processing vessel 1 in the horizontal direction The oxygen-containing gas can be discharged.

또한, Si 소스 가스 공급 기구(15)는 Si 소스 가스 공급원(20)과, Si 소스 가스 공급원(20)으로부터 Si 소스 가스를 유도하는 Si 소스 가스 배관(21)과, Si 소스 가스 배관(21)에 접속되어, 매니폴드(3)의 측벽을 내측으로 관통하고 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 Si 소스 가스 분산 노즐(22)을 갖고 있다. 도시한 예에서는, 2개의 Si 소스 가스 분산 노즐(22)이 설치되어 있고(도 6 참조), 각 Si 소스 가스 분산 노즐(22)에는 그 길이 방향을 따라서 복수의 가스 토출 구멍(22a)이 소정의 간격을 두고 형성되어 있다. 이에 의해, 각 가스 토출 구멍(22a)으로부터 수평 방향으로 처리 용기(1) 내에 대략 균일하게 유기 실리콘을 포함하는 Si 소스 가스를 토출할 수 있다. 또한, Si 소스 가스 분산 노즐(22)은 1개만이라도 좋다.The Si source gas supply mechanism 15 includes a Si source gas supply source 20, a Si source gas pipe 21 for introducing a Si source gas from the Si source gas supply source 20, a Si source gas pipe 21, And a Si source gas dispersion nozzle 22 connected to the manifold 3 through the sidewall of the manifold 3 inwardly and bent upward and extending vertically. In the illustrated example, two Si source gas distribution nozzles 22 are provided (see Fig. 6), and each Si source gas dispersion nozzle 22 is provided with a plurality of gas discharge holes 22a As shown in Fig. As a result, the Si source gas containing the organic silicon can be discharged substantially uniformly from the respective gas discharge holes 22a into the processing container 1 in the horizontal direction. Further, only one Si source gas dispersion nozzle 22 may be used.

또한, 퍼지 가스 공급 기구(16)는 퍼지 가스 공급원(23)과, 퍼지 가스 공급원(23)으로부터 퍼지 가스를 유도하는 퍼지 가스 배관(24)과, 퍼지 가스 배관(24)에 접속되어, 매니폴드(3)의 측벽을 관통하여 설치된 퍼지 가스 노즐(25)을 갖고 있다. 퍼지 가스로서는 불활성 가스나 N2 가스를 적절하게 사용할 수 있다.The purge gas supply mechanism 16 is connected to the purge gas supply source 23, the purge gas pipe 24 for leading the purge gas from the purge gas supply source 23 and the purge gas pipe 24, And a purge gas nozzle 25 provided so as to penetrate the sidewall of the chamber 3. As the purge gas, an inert gas or N 2 gas can be suitably used.

산소 함유 가스 배관(18), Si 소스 가스 배관(21), 퍼지 가스 배관(24)에는 각각 개폐 밸브(18a, 21a, 24a) 및 매스 플로우 컨트롤러와 같은 유량 제어기(18b, 21b, 24b)가 설치되어 있다. 이들에 의해, 산소 함유 가스, Si 소스 가스 및 퍼지 가스를 각각 유량 제어하면서 공급할 수 있다.Flow controllers 18b, 21b and 24b such as open / close valves 18a, 21a and 24a and mass flow controllers are installed in the oxygen-containing gas pipe 18, the Si source gas pipe 21 and the purge gas pipe 24, . Thus, the oxygen-containing gas, the Si source gas, and the purge gas can be supplied while controlling the flow rate.

처리 용기(1)의 측벽의 일부에는 산소 함유 가스의 플라즈마를 형성하는 플라즈마 생성 기구(30)가 형성되어 있다. 이 플라즈마 생성 기구(30)는 처리 용기(1)의 측벽에 상하에 가늘고 길게 형성된 개구(31)와, 개구(31)를 외측으로부터 덮도록 처리 용기(1)의 외벽에 기밀하게 용접된 플라즈마 구획벽(32)을 갖고 있다. 플라즈마 구획벽(32)은 단면 오목부 형상을 이루고 상하로 가늘고 길게 형성되고, 예를 들어 석영으로 형성되어 있다. 또한, 플라즈마 생성 기구(30)는 이 플라즈마 구획벽(32)의 양 측벽의 외면에 상하 방향을 따라서 서로 대향하도록 하여 배치된 가늘고 긴 한 쌍의 플라즈마 전극(33)과, 플라즈마 전극(33)에 급전 라인(34)을 통해 접속되어 플라즈마 전극(33)으로 고주파 전력을 공급하는 고주파 전원(35)을 갖고 있다. 그리고, 플라즈마 전극(33)에 고주파 전원(35)으로부터 플라즈마 전극(33)으로, 예를 들어 13.56㎒의 고주파 전압을 인가함으로써 산소 함유 가스의 플라즈마를 발생시킬 수 있다. 또한, 이 고주파 전압의 주파수는 13.56㎒로 한정되지 않고, 다른 주파수, 예를 들어 400㎑ 등이라도 좋다.A plasma generating mechanism (30) for forming a plasma of an oxygen-containing gas is formed in a part of the side wall of the processing vessel (1). The plasma generating mechanism 30 includes an opening 31 formed in the upper and lower sides of the side wall of the processing vessel 1 so as to be elongated in the vertical direction and a plasma section 30 airtightly welded to the outer wall of the processing vessel 1 to cover the opening 31 from the outside. And has a wall 32. The plasma partition wall 32 has a cross-sectional concave shape and is formed in an elongated shape, for example, quartz. The plasma generating mechanism 30 includes a pair of elongated pairs of plasma electrodes 33 disposed on the outer surfaces of both side walls of the plasma partition wall 32 so as to face each other along the vertical direction, And a high-frequency power source 35 connected to the plasma electrode 33 through a feed line 34 to supply high-frequency power to the plasma electrode 33. The plasma of the oxygen-containing gas can be generated by applying a high-frequency voltage of, for example, 13.56 MHz to the plasma electrode 33 from the high-frequency power source 35 to the plasma electrode 33. The frequency of the high-frequency voltage is not limited to 13.56 MHz but may be another frequency, for example, 400 kHz.

상기와 같은 플라즈마 구획벽(32)을 형성함으로써, 처리 용기(1)의 측벽의 일부가 오목부 형상으로 외측으로 오목하게 한 상태로 되고, 플라즈마 구획벽(32)의 내부 공간은 처리 용기(1)의 내부 공간에 연통된다. 또한, 개구(31)는 웨이퍼 보트(5)에 보유 지지되어 있는 모든 웨이퍼(W)를 높이 방향에 있어서 커버할 수 있도록 상하 방향으로 충분히 길게 형성되어 있다.By forming the plasma partition wall 32 as described above, a part of the side wall of the processing vessel 1 is concaved outwardly in a concave shape, and the inner space of the plasma partition wall 32 is filled with the processing vessel 1 As shown in Fig. The opening 31 is formed to be sufficiently long in the vertical direction so as to cover all of the wafers W held by the wafer boat 5 in the height direction.

산소 함유 가스 분산 노즐(19)은 처리 용기(1) 내를 상방향으로 연장하는 도중에 처리 용기(1)의 반경 방향 외측으로 굴곡되고, 플라즈마 구획벽(32)의 직립면을 따라서 상방을 향해 신장되어 있다. 이로 인해, 고주파 전원(35)으로부터 플라즈마 전극(33)으로 고주파 전압이 인가되고, 양 전극(33) 사이에 고주파 전계가 형성되면, 산소 함유 가스 분산 노즐(19)의 가스 토출 구멍(19a)으로부터 토출된 산소 가스가 플라즈마화되어 처리 용기(1)의 중심을 향해 흐른다.The oxygen-containing gas dispersion nozzle 19 is bent outward in the radial direction of the processing container 1 in the upward direction in the processing container 1 and is extended upward along the upright surface of the plasma partition wall 32 have. When a high frequency voltage is applied from the high frequency power source 35 to the plasma electrode 33 and a high frequency electric field is formed between the electrodes 33, the gas is discharged from the gas discharge holes 19a of the oxygen- The discharged oxygen gas is converted into plasma and flows toward the center of the processing vessel 1. [

플라즈마 구획벽(32)의 외측에는 이것을 덮도록 하여, 예를 들어 석영으로 이루어지는 절연 보호 커버(36)가 설치되어 있다. 또한, 이 절연 보호 커버(36)의 내측 부분에는 도시하지 않은 냉매 통로가 설치되어 있고, 예를 들어 냉각된 질소 가스를 흘림으로써 플라즈마 전극(33)을 냉각할 수 있도록 되어 있다.On the outer side of the plasma partition wall 32, an insulating protective cover 36 made of, for example, quartz is provided so as to cover it. Further, a coolant passage (not shown) is provided in the inside of the insulating protection cover 36 so that the plasma electrode 33 can be cooled by, for example, flowing cooled nitrogen gas.

2개의 Si 소스 가스 분산 노즐(22)은 처리 용기(1)의 측벽의 개구(31)를 사이에 두는 위치에 기립하여 설치되어 있고, Si 소스 가스 분산 노즐(22)에 형성된 복수의 가스 토출 구멍(22a)으로부터 처리 용기(1)의 중심 방향을 향해 Si 소스 가스를 토출할 수 있다. Si 소스 가스로서는, 1분자 내에 1개 또는 2개의 아미노기를 갖는 아미노실란 가스이면 좋다.The two Si source gas dispersion nozzles 22 are provided so as to stand in a position where the openings 31 of the sidewalls of the processing vessel 1 are sandwiched therebetween. The Si source gas can be discharged from the discharge port 22a toward the center of the processing vessel 1. [ The Si source gas may be an aminosilane gas having one or two amino groups in one molecule.

한편, 처리 용기(1)의 개구(31)에 대향하는 부분에는 처리 용기(1) 내를 배기하기 위한 배기구(37)가 형성되어 있다. 이 배기구(37)는 처리 용기(1)의 측벽을 상하 방향으로 깎아냄으로써 가늘고 길게 형성되어 있다. 처리 용기(1)의 외측에는 배기구(37)를 덮도록 단면 오목부 형상으로 성형된 배기구 커버 부재(38)가 용접에 의해 설치되어 있다. 배기구 커버 부재(38)는 처리 용기(1)의 측벽을 따라서 상방으로 연장되어 있고, 처리 용기(1)의 상방에 가스 출구(39)를 획정하고 있다. 그리고, 가스 출구(39)를 통해, 도시하지 않은 진공 펌프 등을 포함하는 진공 배기 기구에 의해 처리 용기(1) 내가 배기된다.On the other hand, an exhaust port 37 for exhausting the inside of the processing container 1 is formed in a portion of the processing container 1 opposite to the opening 31. The exhaust port 37 is slenderly formed by cutting the side wall of the processing container 1 in the vertical direction. Outside the processing vessel 1, an exhaust port cover member 38 formed to have an end concave shape is provided by welding so as to cover the exhaust port 37. [ The exhaust cover member 38 extends upward along the side wall of the processing vessel 1 and defines a gas outlet 39 above the processing vessel 1. Then, the processing container 1 is evacuated through the gas outlet 39 by a vacuum exhaust mechanism including a vacuum pump or the like (not shown).

또한, 처리 용기(1)의 외주를 둘러싸도록, 처리 용기(1) 및 그 내부의 웨이퍼(W)를 가열하는 하우징 형상의 가열 유닛(40)이 설치되어 있다. 또한, 도 6에 있어서는, 가열 유닛(40)을 생략하고 있다.A heating unit 40 in the form of a housing for heating the processing vessel 1 and the wafer W therein is provided so as to surround the outer periphery of the processing vessel 1. [ In Fig. 6, the heating unit 40 is omitted.

MLD 장치(80)의 각 구성부의 제어, 예를 들어 밸브(18a, 21a, 24a)의 개폐에 의한 각 가스의 공급ㆍ정지, 매스 플로우 컨트롤러(18b, 21b, 24b)에 의한 가스 유량의 제어 및 고주파 전원(35)의 온ㆍ오프 제어, 가열 유닛(40)의 제어 등은, 예를 들어 마이크로프로세서(컴퓨터)로 이루어지는 컨트롤러(50)에 의해 행해진다. 컨트롤러(50)에는 공정 관리자가 MLD 장치(80)를 관리하기 위해 코맨드의 입력 조작 등을 행하는 키보드나, MLD 장치(80)의 가동 상황을 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(51)가 접속되어 있다.Control of each component of the MLD device 80 such as supply and stop of each gas by opening and closing of the valves 18a, 21a and 24a, control of the gas flow rate by the mass flow controllers 18b, 21b and 24b, The on / off control of the high frequency power supply 35, the control of the heating unit 40, and the like are performed by the controller 50 made of, for example, a microprocessor (computer). The controller 50 is connected to a user interface 51 composed of a keyboard for performing a command input operation or the like to manage the MLD device 80 or a display for indicating the operating status of the MLD device 80 have.

또한, 컨트롤러(50)에는 MLD 장치(80)에서 실행되는 각종 처리를 컨트롤러(50)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건에 따라서 MLD 장치(80)의 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 레시피가 저장된 기억부(52)가 접속되어 있다. 레시피는 기억부(52) 중의 기억 매체에 기억되어 있다. 기억 매체는 하드 디스크나 반도체 메모리라도 좋고, CD-ROM, DVD, 플래시 메모리 등의 가반성의 것이라도 좋다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 통해 레시피를 적절하게 전송시키도록 해도 좋다.The controller 50 is also provided with a control program for realizing various processes to be executed by the MLD device 80 under the control of the controller 50 and a control program for causing the respective components of the MLD device 80 to execute processing That is, a recipe storage unit 52 is connected. The recipe is stored in the storage medium in the storage unit 52. [ The storage medium may be a hard disk, a semiconductor memory, a CD-ROM, a DVD, or a flash memory. Further, the recipe may be appropriately transmitted from another apparatus, for example, through a dedicated line.

그리고, 필요에 따라서 유저 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 호출하여 컨트롤러(50)에 실행시킴으로써, 컨트롤러(50)의 제어 하에서, MLD 장치(80)에서의 원하는 처리가 행해진다.Then, an arbitrary recipe is called from the storage unit 52 by an instruction from the user interface 51 or the like and is executed by the controller 50 as needed, so that under the control of the controller 50, Desired processing is performed.

다음에, 도 5 내지 도 7을 참조하면서, MLD 장치(80)에 있어서, 상술한 레지스트 패턴(104a)의 트리밍, 산화실리콘막(105)의 퇴적 및 웨이퍼(W)의 가열을 행하는 수순에 대해 설명한다.Next, referring to Figs. 5 to 7, a procedure of trimming the resist pattern 104a, depositing the silicon oxide film 105, and heating the wafer W in the MLD device 80 will be described Explain.

(트리밍)(Trimming)

예를 들어, 50 내지 100매의 웨이퍼(W)(예를 들어, 직경 300㎜를 갖는 실리콘 웨이퍼)가 탑재된 웨이퍼 보트(5)를 처리 용기(1) 내에 하단부 개구부로부터 반입한 후, 이 하단부 개구부를 덮개부(9)로 봉한다. 처리 용기(1) 내를 N2 가스로 퍼지한 후, 산소 함유 가스 공급 기구(14)로부터 산소 함유 가스 분산 노즐(19)을 통해 처리 용기(1) 내로, 예를 들어 O2 가스를 공급하는 동시에, 가스 출구(39)를 통해 도시하지 않은 진공 배기 기구에 의해 처리 용기(1) 내를 배기하여, 처리 용기(1) 내를 소정의 프로세스 압력으로 유지한다(도 7의 시점 T1). 또한, 필요에 따라서, 웨이퍼 보트(5)를 회전시킨다.For example, after the wafer boat 5 on which 50 to 100 wafers W (for example, a silicon wafer having a diameter of 300 mm) is mounted is brought into the processing vessel 1 from the lower end opening portion, And the opening is sealed with the lid part (9). The inside of the processing vessel 1 is purged with N 2 gas and then the O 2 gas is supplied into the processing vessel 1 from the oxygen-containing gas supply mechanism 14 through the oxygen-containing gas dispersion nozzle 19 At the same time, the interior of the processing vessel 1 is evacuated by a vacuum exhaust mechanism (not shown) through the gas outlet 39 to keep the inside of the processing vessel 1 at a predetermined process pressure (time point T1 in FIG. 7). Further, if necessary, the wafer boat 5 is rotated.

계속해서, 플라즈마 생성 기구(30)의 고주파 전원(35)으로부터 플라즈마 전극(33)으로 고주파 전력을 공급하여, 웨이퍼(W) 상에 형성되는 레지스트 패턴(104a)의 트리밍을 개시한다(도 7의 시점 T2). 고주파 전력의 공급에 의해, 플라즈마 구획벽(32) 내에 있어서 산소 플라즈마가 착화된다. 산소 플라즈마 중에서 여기되는 산소 라디칼 등은 웨이퍼 보트(5)를 향해 흐르고, 이에 의해, 웨이퍼 보트(5)에 보유 지지되는 웨이퍼(W)가 산소 라디칼에 노출된다. 그렇게 하면, 이때 웨이퍼(W)의 표면에 노출되어 있는 레지스트 패턴(104a)이 산소 라디칼에 의해 탄화되고, 레지스트 패턴(104a)이 트리밍되어, 레지스트 패턴(104b)이 얻어진다.Subsequently, high-frequency power is supplied from the high-frequency power supply 35 of the plasma generating mechanism 30 to the plasma electrode 33 to start trimming of the resist pattern 104a formed on the wafer W Time T2). By the supply of the high-frequency electric power, the oxygen plasma is ignited in the plasma partition wall 32. The oxygen radicals and the like excited in the oxygen plasma flow toward the wafer boat 5, whereby the wafer W held by the wafer boat 5 is exposed to oxygen radicals. At this time, the resist pattern 104a exposed on the surface of the wafer W is carbonized by oxygen radicals, and the resist pattern 104a is trimmed to obtain the resist pattern 104b.

이 트리밍의 조건을 예시하면, 산소 함유 가스(O2 가스)의 유량은 웨이퍼 보트(5)에 탑재되는 웨이퍼(W)의 매수에 따라서도 다르지만 100 내지 20000mL/min(sccm)이고, 처리 용기(1) 내의 압력은 13.3 내지 665㎩이고, 고주파 전원(35)의 주파수는 13.56㎒이고, 고주파 전력은 5 내지 1000W이고, 트리밍 시간은 1 내지 7200초이다. 또한, 산소 함유 가스로서는, O2 가스 외에, NO 가스, N2O 가스, H2O 가스, O3 가스를 사용하면 좋다. 또한, 트리밍 중의 웨이퍼(W)의 온도는 실온 내지 300℃이면 좋지만, 이하에 설명하는 바와 같이, 계속해서 행해지는 산화실리콘막(105)이 상온에서 퇴적되므로, 상온이면 바람직하다. 온도 조정에 필요로 하는 시간을 생략할 수 있어, 처리량을 높게 할 수 있기 때문이다.The flow rate of the oxygen-containing gas (O 2 gas) is 100 to 20,000 mL / min (sccm), which is different depending on the number of wafers W mounted on the wafer boat 5, 1 is 13.3 to 665 Pa, the frequency of the high frequency power source 35 is 13.56 MHz, the high frequency power is 5 to 1000 W, and the trimming time is 1 to 7200 seconds. In addition to O 2 gas, NO gas, N 2 O gas, H 2 O gas, and O 3 gas may be used as the oxygen-containing gas. The temperature of the wafer W during the trimming may be from room temperature to 300 占 폚. However, as described below, since the silicon oxide film 105 to be subsequently performed is deposited at room temperature, it is preferable that the wafer W is room temperature. The time required for the temperature adjustment can be omitted, and the throughput can be increased.

[산화실리콘막(105)의 퇴적][Deposition of silicon oxide film 105]

다음에, 레지스트 패턴(104a)의 트리밍에 이어서 MLD 장치(80)에 있어서 행해지는 산화실리콘막(105)의 퇴적에 대해 도 5로부터 도 7까지를 참조하면서 설명한다.Next, the deposition of the silicon oxide film 105 performed in the MLD device 80 following the trimming of the resist pattern 104a will be described with reference to FIGS. 5 to 7. FIG.

우선, 플라즈마 전극(33)(도 5 및 도 6)으로의 고주파 전력의 공급을 정지한 후(시점 T3), 퍼지 가스 공급 기구(16)의 퍼지 가스 공급원(23)으로부터 퍼지 가스 배관(24) 및 퍼지 가스 노즐(25)을 통해 퍼지 가스(N2 가스)를 공급함으로써, 트리밍에 이용한 O2 가스를 처리 용기(1)로부터 퍼지한다. 이때의 퍼지 가스 유량은, 예를 들어 0.1 내지 10000mL/min(sccm)이면 좋고, 퍼지 시간은 1 내지 7200초이면 좋다.First, after the supply of the high-frequency power to the plasma electrode 33 (FIGS. 5 and 6) is stopped (time T3), the purge gas supply source 23 of the purge gas supply mechanism 16 supplies the high- And purge gas (N 2 gas) through the purge gas nozzle 25 to purge O 2 gas used for trimming from the processing container 1. The purge gas flow rate at this time may be, for example, 0.1 to 10,000 mL / min (sccm), and the purge time may be 1 to 7200 seconds.

이어서 처리 용기(1) 내를 소정의 프로세스 압력으로 유지하는 동시에, 웨이퍼(W)의 온도를 상온으로 유지하고, 웨이퍼 보트(5)를 회전시켜, 성막 처리를 개시한다(시점 T4).Subsequently, the inside of the processing vessel 1 is maintained at a predetermined process pressure, the temperature of the wafer W is maintained at room temperature, and the wafer boat 5 is rotated to start the film forming process (time point T4).

도 7에 도시한 바와 같이, 본 실시 형태에 있어서는 유기 실리콘을 포함하는 Si 소스 가스를 처리 용기(1) 내에 흘려 Si 소스를 웨이퍼(W)에 흡착시키는 공정(SSi)와, 처리 용기(1) 내의 Si 소스 가스를 N2 가스로 퍼지하는 공정(PSi)과, 산소 함유 가스를 여기시킴으로써 생성된 산소 라디칼에 웨이퍼(W)를 노출시킴으로써, 웨이퍼(W)에 흡착한 Si 소스 가스를 산화시키는 공정(So)과, 처리 용기(1) 내의 산소 라디칼이나 산소 가스를 N2 가스로 퍼지하는 공정(Po)을 갖는 사이클이 반복된다. 이에 의해, Si 소스 가스와 산소 라디칼이 처리 용기(1) 내의 기상 중에 있어서 반응하지 않고, 웨이퍼(W) 상에 분자층 레벨에서 흡착한 Si 소스 가스가 산소 라디칼에 의해(웨이퍼 온도가 상온이라도) 산화되고, 산화실리콘막(105)이 웨이퍼(W) 상에 형성된다. 또한, 1사이클마다 1분자층(또는 수분자층)의 산화실리콘층이 퇴적될 수 있으므로, 사이클수에 따라서 산화실리콘막(105)의 두께(D)를 제어할 수 있다.As shown in Fig. 7, in this embodiment, a step (SSi) of flowing a Si source gas containing organic silicon into the processing vessel 1 to adsorb a Si source onto the wafer W, (PSi) of purging the Si source gas in the wafer W with N 2 gas and a step of oxidizing the Si source gas adsorbed to the wafer W by exposing the wafer W to oxygen radicals generated by exciting the oxygen- (So) and a step (Po) of purging oxygen radicals and oxygen gas in the processing vessel 1 with N 2 gas are repeated. As a result, the Si source gas and the oxygen radical do not react in the gas phase in the processing vessel 1, and the Si source gas adsorbed on the molecular layer level on the wafer W is oxidized by the oxygen radicals (even if the wafer temperature is room temperature) And a silicon oxide film 105 is formed on the wafer W. Further, since the silicon oxide layer of one molecular layer (or water molecule layer) can be deposited in each cycle, the thickness D of the silicon oxide film 105 can be controlled in accordance with the number of cycles.

본 실시 형태에 있어서는, 구체적으로는, Si 소스 가스는 BTBAS 가스이고, 그 유량은 10 내지 500mL/min(sccm), BTBAS를 공급하는 공정(SSi)의 소요 시간은 1 내지 600초이면 좋다. 또한, 산소 라디칼을 생성하기 위한 O2 가스의 유량은 100 내지 20000mL/min(sccm), 산소 라디칼에 의해 웨이퍼(W)에 흡착하는 BTBAS 가스를 산화하는 공정(So)의 소요 시간은 1 내지 600초이면 좋다. 또한, 공정(So)에 있어서, 고주파 전원(35)으로부터 플라즈마 전극(33)으로 공급되는 고주파 전력의 주파수는 13.56㎒, 전력은 5 내지 1000W이면 좋다. 또한, 공정(SSi)과 공정(So)에 있어서의 처리 용기(1) 내의 압력은 13.3 내지 665㎩이면 좋다.Specifically, in the present embodiment, the Si source gas is a BTBAS gas, the flow rate thereof is 10 to 500 mL / min (sccm), and the time required for the step (SSi) to supply BTBAS is 1 to 600 seconds. The time required for the step (So) for oxidizing the BTBAS gas adsorbed on the wafer W by the oxygen radical is from 1 to 600 (sccm), the flow rate of the O 2 gas for generating the oxygen radical is 100 to 20000 ml / Seconds. In the process (So), the frequency of the high-frequency power supplied from the high-frequency power supply 35 to the plasma electrode 33 may be 13.56 MHz and the power may be 5 to 1000 W. The pressure in the processing vessel 1 in the steps SSi and So may be 13.3 to 665 Pa.

또한, 퍼지의 공정(PSi 및 Po)에 있어서는, 퍼지 가스로서의 N2 가스의 유량은 0.1 내지 5000mL/min(sccm), 소요 시간은 1 내지 60초, 처리 용기(1) 내의 압력은 0.133 내지 665㎩이면 좋다.The flow rate of the N 2 gas as the purge gas is 0.1 to 5000 mL / min (sccm), the required time is 1 to 60 seconds, the pressure in the processing vessel 1 is 0.133 to 665 Pa.

산화실리콘막(105)의 두께(D)를 실현하는 사이클수에 도달한 시점에서, 산화실리콘막(105)의 퇴적을 종료시킨다.The deposition of the silicon oxide film 105 is terminated when the number of cycles for realizing the thickness D of the silicon oxide film 105 is reached.

[산화실리콘막(105)의 가열][Heating of silicon oxide film 105]

다음에, 산화실리콘막(105)의 퇴적에 이어서 MLD 장치(80)에 있어서 행해지는 산화실리콘막(105)의 가열에 대해 설명한다.Next, heating of the silicon oxide film 105 performed in the MLD device 80 following deposition of the silicon oxide film 105 will be described.

산화실리콘막(105)의 퇴적의 종료 후, 웨이퍼(W)[웨이퍼 보트(5)]를 처리 장치(1) 내에 남긴 채, 퍼지 가스 공급 기구로부터 퍼지 가스 노즐(25)을 통해 N2 가스를 공급함으로써, 처리 용기(1) 내를 퍼지하는 동시에, 처리 용기(1) 내의 압력을, 예를 들어 13.3 내지 10.1×104㎩까지의 압력으로 유지한다. 다음에, 가열 유닛(40)으로의 공급 전력을 개시하여(시점 T5), 웨이퍼 온도를, 예를 들어 150℃로부터 630℃까지의 범위의 소정의 온도로 유지한다. 소정의 온도로 유지한 후, 예를 들어 1 내지 3600초까지의 범위의 소정의 기간 웨이퍼(W)를 가열하면, 웨이퍼(W) 상의 산화실리콘막(105)이 고밀도화된다.After the deposition of the silicon oxide film 105 is completed, N 2 gas is supplied from the purge gas supply mechanism through the purge gas nozzle 25 while leaving the wafer W (wafer boat 5) in the processing apparatus 1 The inside of the processing vessel 1 is purged and the pressure in the processing vessel 1 is maintained at a pressure of, for example, 13.3 to 10.1 x 10 4 Pa. Next, the supply power to the heating unit 40 is started (time T5), and the wafer temperature is maintained at a predetermined temperature ranging from, for example, 150 캜 to 630 캜. After the wafer W is maintained at the predetermined temperature and the wafer W is heated for a predetermined period of time ranging from 1 to 3600 seconds, for example, the silicon oxide film 105 on the wafer W becomes denser.

이 후, 가열 유닛(40)으로의 전력 공급을 정지하여 산화실리콘막(105)의 가열을 종료하고(시점 T6), 웨이퍼 보트(5)를 처리 용기(1)로부터 반출함으로써 웨이퍼(W)를 취출한다.Thereafter, the power supply to the heating unit 40 is stopped to finish the heating of the silicon oxide film 105 (at time T6), and the wafer boat 5 is taken out of the processing vessel 1, Take out.

이상과 같이, MLD 장치(80)에 따르면, 레지스트 패턴(104a)의 트리밍[레지스트 패턴(104b)의 형성], 산화실리콘막(105)의 퇴적 및 산화실리콘막(105)의 가열을 연속해서 행할 수 있으므로, 각 처리 장치 사이에서의 웨이퍼(W)의 반입출에 수반하는 웨이퍼의 오염의 우려가 없다. 또한, 웨이퍼(W)의 반입출에 필요로 하는 시간을 절약할 수 있으므로, 처리량을 높게 할 수 있다.As described above, according to the MLD device 80, the trimming of the resist pattern 104a (formation of the resist pattern 104b), the deposition of the silicon oxide film 105, and the heating of the silicon oxide film 105 are successively performed There is no possibility of contamination of the wafer due to the transfer of the wafer W between the processing apparatuses. In addition, since the time required for the wafer W to be carried in and out can be saved, the throughput can be increased.

(제2 실시 형태)(Second Embodiment)

다음에, 도 8로부터 도 10까지를 참조하면서, 본 발명의 제2 실시 형태에 의한 미세 패턴 형성 방법에 대해 설명한다. 본 실시 형태에 의한 미세 패턴 형성 방법은, 도 8에 도시한 바와 같이 스텝 S801로부터 S810까지를 포함한다.Next, a method of forming a fine pattern according to a second embodiment of the present invention will be described with reference to FIGS. 8 to 10. FIG. The method for forming a fine pattern according to the present embodiment includes steps S801 to S810 as shown in Fig.

도 9의 (a)에 도시한 바와 같이, 우선 박막(102)이 웨이퍼(W) 상에 형성되고(도 8의 S801), 박막(102) 상에 유기막(103)이 형성된다(S802). 박막(102)은, 예를 들어 아몰퍼스 실리콘, 폴리 실리콘 등에 의해 형성되고, 본 실시 형태에 있어서는, 나중에 패턴화되는 패턴화 대상막이다. 또한, 다른 실시 형태에서는, 박막(102)은 패턴화된 후에, 웨이퍼(W)를 에칭하는 마스크로서 이용되어도 좋다. 박막(102)의 두께는 특별히 한정되는 것은 아니고, 예를 들어 20 내지 200㎚로 할 수 있다.The thin film 102 is first formed on the wafer W (S801 in Fig. 8) and the organic film 103 is formed on the thin film 102 (S802), as shown in Fig. 9 (a) . The thin film 102 is formed of, for example, amorphous silicon, polysilicon or the like, and in the present embodiment, it is a film to be patterned to be patterned later. Further, in another embodiment, the thin film 102 may be used as a mask for etching the wafer W after being patterned. The thickness of the thin film 102 is not particularly limited, and may be 20 to 200 nm, for example.

유기막(103)은 나중에 패턴화되어, 박막(102)을 패턴화하기 위한 마스크로서 이용된다. 유기막(103)은, 본 실시 형태에 있어서는 유기막(103) 상에 형성되는 레지스트막(104)을 노광할 때에 레지스트막(104) 내에서 발생하는 노광광의 다중 반사를 방지하는 반사 방지막(BARC:Bottom Anti-Reflecting Coating)이다. 유기막(103)의 두께는 특별히 한정되는 것은 아니고, 예를 들어 150 내지 300㎚이면 좋다.The organic film 103 is later patterned and used as a mask for patterning the thin film 102. [ The organic film 103 is an antireflection film (BARC) for preventing multiple reflection of exposure light generated in the resist film 104 when the resist film 104 formed on the organic film 103 is exposed in the present embodiment, : Bottom Anti-Reflecting Coating). The thickness of the organic film 103 is not particularly limited, and may be, for example, 150 to 300 nm.

도 9의 (b)를 참조하면, 유기막(103) 상에 레지스트막(104)이 형성되어 있다(스텝 S803). 레지스트막(104)은, 본 실시 형태에 있어서는 ArF 레지스트로 형성되어 있다. 레지스트막(104)의 두께는 특별히 한정되는 것은 아니고, 예를 들어 50 내지 200㎚이면 좋다.Referring to FIG. 9 (b), a resist film 104 is formed on the organic film 103 (step S803). In the present embodiment, the resist film 104 is formed of an ArF resist. The thickness of the resist film 104 is not particularly limited, and may be, for example, 50 to 200 nm.

다음에, 레지스트막(104)은 소정의 포토마스크를 사용한 포토리소그래피에 의해 패턴화되고, 도 9의 (c)에 도시한 바와 같이 레지스트 패턴(104a)이 형성된다(스텝 S804). 레지스트 패턴(104a)의 라인 폭(LL4) 및 스페이스 폭(SS4)은, 본 실시 형태에서는 모두, 예를 들어 60㎚이다.Next, the resist film 104 is patterned by photolithography using a predetermined photomask, and a resist pattern 104a is formed as shown in Fig. 9C (step S804). The line width LL4 and the space width SS4 of the resist pattern 104a are all, for example, 60 nm in this embodiment.

계속해서, 도 9의 (d)에 도시한 바와 같이, 레지스트 패턴(104a)이 트리밍(또는 슬리밍)되고, 트리밍된 레지스트 패턴(104b)이 얻어진다(스텝 S805). 트리밍의 결과, 레지스트 패턴(104b)의 라인 폭(LL1)은 레지스트 패턴(104a)의 라인 폭(LL4)(예를 들어, 60㎚)보다 좁은, 예를 들어 30㎚이고, 레지스트 패턴(104b)의 스페이스 폭(SS1)은 레지스트 패턴(104a)의 스페이스 폭(SS4)(예를 들어, 60㎚)보다 넓은, 예를 들어 90㎚이다. 트리밍은 특별히 한정되는 것은 아니지만, 레지스트 패턴(104a)이 형성된 웨이퍼(W)를 오존 가스에 노출시키거나, 산소 함유 가스를 여기함으로써 얻어지는 산소 라디칼에 노출시킴으로써 행해진다. 이때의 웨이퍼(W)의 온도는 실온 내지 100℃이면 좋다.Subsequently, as shown in Fig. 9D, the resist pattern 104a is trimmed (or slimming), and a trimmed resist pattern 104b is obtained (step S805). As a result of the trimming, the line width LL1 of the resist pattern 104b is 30 nm, for example, narrower than the line width LL4 (for example, 60 nm) of the resist pattern 104a, The space width SS1 of the resist pattern 104a is wider than the space width SS4 (for example, 60 nm) of the resist pattern 104a, for example, 90 nm. The trimming is not particularly limited, but is performed by exposing the wafer W on which the resist pattern 104a is formed to oxygen gas obtained by exposing the wafer W to ozone gas or exciting an oxygen-containing gas. The temperature of the wafer W may be from room temperature to 100 占 폚.

도 10의 (e)를 참조하면, 레지스트 패턴(104b)의 스페이스에 노출되는 유기막(103) 상에 레지스트 패턴(104b)을 덮도록 산화실리콘막(105)이 퇴적되어 있다(스텝 S806). 산화실리콘막(105)의 퇴적은 상온 분위기 하에 있어서, 바람직하게는 분자층 퇴적(MLD)법에 의해 행해진다. MLD법에 따르면, 하지층의 형상을 반영한(컨포멀한) 퇴적이 가능하다. 이로 인해, 레지스트 패턴(104b)의 측면에는 이 측면과 대략 평행한 퇴적면을 갖는 산화실리콘막(105)을 퇴적시킬 수 있고, 또한 유기막(103) 상에 있어서의 두께를 D1로 하면, 레지스트 패턴(104b)의 상면 및 측면에 있어서의 두께도 대략 D1로 된다. 여기서, 두께(D1)는 특별히 한정되는 것은 아니고, 예를 들어 15㎚로 할 수 있다.10E, a silicon oxide film 105 is deposited on the organic film 103 exposed in the space of the resist pattern 104b so as to cover the resist pattern 104b (step S806). Deposition of the silicon oxide film 105 is performed under a room temperature atmosphere, preferably by a molecular layer deposition (MLD) method. According to the MLD method, it is possible to deposit (conformal) reflecting the shape of the foundation layer. The silicon oxide film 105 having a deposition surface substantially parallel to the side surface can be deposited on the side surface of the resist pattern 104b and the thickness of the silicon oxide film 105 on the organic film 103 is D1, The thickness of the upper surface and the side surface of the pattern 104b also becomes approximately D1. Here, the thickness D1 is not particularly limited, and may be 15 nm, for example.

다음에, 도 10의 (f)에 도시한 바와 같이, 산화실리콘막(105) 상에 질화실리콘막(110)이 퇴적된다. 이때의 웨이퍼(W)의 온도는, 예를 들어 300 내지 630℃의 범위의 온도이면 좋고, 바람직하게는 300 내지 400℃까지의 범위의 온도이면 좋고, 예를 들어 약 300℃이면 더욱 바람직하다. 또한, 본 실시 형태에서는, 질화실리콘(110)의 두께는 하지층의 산화실리콘막(105)의 두께(D1)와의 합계가 두께(D)(30㎚)로 되도록 조정된다. 즉, 본 실시 형태에 있어서는, 산화실리콘막(105)의 두께와 질화실리콘막(110)의 두께의 비는 1:1이다.10 (f), a silicon nitride film 110 is deposited on the silicon oxide film 105. Then, as shown in FIG. The temperature of the wafer W may be in the range of, for example, 300 to 630 占 폚, preferably 300 to 400 占 폚, and more preferably about 300 占 폚. In this embodiment, the thickness of the silicon nitride film 110 is adjusted so that the sum of the thickness of the silicon nitride film 110 and the thickness D1 of the underlying silicon oxide film 105 becomes the thickness D (30 nm). That is, in this embodiment, the ratio of the thickness of the silicon oxide film 105 to the thickness of the silicon nitride film 110 is 1: 1.

또한, 질화실리콘막(110)의 퇴적에도 MLD 장치(80)를 이용할 수 있다. 이에 따르면, 질화실리콘막(110)도 분자층 성장에 의해 컨포멀한 형상을 가질 수 있고, 나중의 에치백에 의해 형성되는 측벽부(105a)의 측면을 유기막(103)의 상면에 대해 직립시킬 수 있다. 또한, 상온에서의 산화실리콘막(105)의 퇴적 후, 웨이퍼(W)[웨이퍼 보트(5)]를 반출하는 일 없이, 웨이퍼(W)의 온도를 조정하고, 계속해서 질화실리콘막(110)을 퇴적할 수 있다. 이 경우, 질화실리콘의 퇴적을 위한 Si 소스 가스로서, 산화실리콘막(105)의 퇴적에 사용한 BTBAS 가스를 사용할 수 있고, 웨이퍼(W) 상의 산화실리콘막(105)에 흡착한 BTBAS 가스를 질화하는 질화 가스로서, 암모니아(NH3)나 히드라진(N2H2) 등을 사용할 수 있다. 또한, 도 5 및 도 6에 도시하는 MLD 장치(80)를 사용하는 경우에는, 산소 함유 가스 공급 기구(14)와 동일한 구성을 갖는 질화 가스 공급 기구를 추가할 필요가 있는 것은 물론이다.Also, the MLD device 80 can be used for depositing the silicon nitride film 110 as well. According to this, the silicon nitride film 110 can also have a conformal shape due to the growth of the molecular layer, and the side surface of the side wall portion 105a formed by the later etchback can be made to stand upright on the upper surface of the organic film 103 . After the deposition of the silicon oxide film 105 at room temperature, the temperature of the wafer W is adjusted without carrying out the wafer W (the wafer boat 5), and subsequently the silicon nitride film 110 is removed, Can be deposited. In this case, the BTBAS gas used for depositing the silicon oxide film 105 can be used as the Si source gas for depositing the silicon nitride, and the BTBAS gas adsorbed on the silicon oxide film 105 on the wafer W is nitrided As the nitriding gas, ammonia (NH 3 ), hydrazine (N 2 H 2 ) and the like can be used. When using the MLD device 80 shown in Figs. 5 and 6, it goes without saying that it is necessary to add a nitrifying gas supply mechanism having the same configuration as that of the oxygen-containing gas supply mechanism 14.

다음에, 도 10의 (g)에 도시한 바와 같이, 산화실리콘막(105)과 질화실리콘막(110)의 2층 막을 에치백하고, 레지스트 패턴(104b) 및 유기막(103) 상의 2층 막을 제거하면, 레지스트 패턴(104b)과, 산화실리콘막(105)에 유래되는 측벽부(105a) 및 질화실리콘막(110)에 유래되는 측벽부(110a)를 포함하는 제3 패턴(106)이 얻어진다. 상술한 바와 같이, 산화실리콘막(105) 및 질화실리콘막(110)의 합계의 두께가 D이므로, 제3 패턴(106)의 라인 폭(LL3)(또는 스페이스 폭SS3)은 제1 실시 형태에 있어서의 제3 패턴(106)의 라인 폭(LL3)[또는 스페이스 폭(SS3)]과 동등해진다.10 (g), a two-layer film of a silicon oxide film 105 and a silicon nitride film 110 is etched back to form a resist pattern 104b and a two-layer film on the organic film 103 The resist pattern 104b and the third pattern 106 including the sidewall portion 105a derived from the silicon oxide film 105 and the sidewall portion 110a derived from the silicon nitride film 110 . Since the total thickness of the silicon oxide film 105 and the silicon nitride film 110 is D as described above, the line width LL3 (or the space width SS3) of the third pattern 106 is Is equal to the line width LL3 (or the space width SS3) of the third pattern 106 in the second pattern.

계속해서, 제1 실시 형태에 있어서 설명한 방법과 동일한 방법으로 레지스트 패턴(104b)을 제거하고, 이에 의해 유기막(103) 상에 남은 측벽부(105a, 110a)에 의해 유기막(103)을 에칭하면, 도 10의 (h)에 도시한 바와 같이, 에칭 마스크(107)가 얻어진다. 또한, 설명의 편의상, 이하의 설명에 있어서는, 측벽부(105a, 110a)를 구별하는 일 없이 측벽부(115)라고 칭한다.Subsequently, the resist pattern 104b is removed in the same manner as the method described in the first embodiment, whereby the organic film 103 is etched by the side wall portions 105a and 110a remaining on the organic film 103 , An etching mask 107 is obtained as shown in FIG. 10 (h). For convenience of explanation, in the following description, the side wall portions 105a and 110a are referred to as the side wall portions 115 without distinguishing them.

본 실시 형태에 의한 미세 패턴 형성 방법에 있어서는, 에칭 마스크로서 이용되는 측벽부(115)가, 레지스트 패턴(104)을 덮도록 퇴적되는 산화실리콘막(105)과, 이 위에 퇴적되는 질화실리콘막(110)으로 형성된다. 레지스트 패턴(104) 상에 상온에서 퇴적되는 산화실리콘막(105)의 상에 질화실리콘막(110)이 퇴적되므로, 산화실리콘과 질화실리콘의 열팽창 계수의 차이에 따라서, 산화실리콘막(105)에는 이차원적인 인장 응력이 가해지게 된다. 이로 인해, 측벽부(115)가 기울어지는 것을 억제할 수 있다. 즉, 측벽부(115)의 형성을 위한 기초(토대)로서 레지스트 패턴(105a)을 사용하는 것이 가능해진다.In the method for forming a fine pattern according to the present embodiment, the sidewall portion 115 used as an etching mask includes a silicon oxide film 105 deposited so as to cover the resist pattern 104 and a silicon nitride film 110). The silicon nitride film 110 is deposited on the silicon oxide film 105 deposited at room temperature on the resist pattern 104. Therefore, depending on the difference in thermal expansion coefficient between silicon oxide and silicon nitride, A two-dimensional tensile stress is applied. As a result, the sidewall portion 115 can be prevented from tilting. That is, it becomes possible to use the resist pattern 105a as a base for forming the sidewall portion 115.

또한, 상온에서 퇴적된 산화실리콘막(105) 상에 고온에서 질화실리콘막(110)을 퇴적하므로, 산화실리콘막(105)에 대해 실질적으로 가열 처리가 행해지게 된다. 이로 인해, 가열 처리에 의한 고밀도화에 수반하는 인장 응력에 추가하여, 질화실리콘막(110)에 의한 인장 응력이 산화실리콘막(105)에 가해지게 된다. 따라서, 에치백에 의해 측벽부(115)를 형성한 후, 레지스트 패턴(104b)을 제거해도, 측벽부(115)가 기울어지는 것을 보다 확실하게 억제할 수 있다.Further, since the silicon nitride film 110 is deposited on the silicon oxide film 105 deposited at room temperature at a high temperature, the silicon oxide film 105 is substantially subjected to heat treatment. Thus, tensile stress due to the silicon nitride film 110 is applied to the silicon oxide film 105 in addition to tensile stress accompanied by high density due to the heat treatment. Therefore, even if the resist pattern 104b is removed after the sidewall portion 115 is formed by the etch-back, the inclination of the sidewall portion 115 can be suppressed more reliably.

계속해서, 본 발명의 실시 형태의 효과를 확인하기 위해 행한 실험과 그 결과에 대해 설명한다. 이 실험에 있어서는, 범용되고 있는 박막 스트레스 측정 장치를 사용하여 산화실리콘막에 가해지는 인장 응력을 측정하였다. 처음에, 이 측정에 사용한 측정 장치의 개략 및 측정 원리에 대해 설명한다.Next, the experiments performed to confirm the effects of the embodiment of the present invention and the results thereof will be described. In this experiment, the tensile stress applied to the silicon oxide film was measured using a general thin film stress measuring apparatus. First, the outline of the measurement apparatus used in this measurement and the measurement principle will be described.

도 11은 응력의 측정에 사용한 측정 장치의 개략도이다. 도시한 바와 같이, 측정 장치(70)는 웨이퍼(W)가 적재되는 스테이지(S)와, 스테이지(S) 상에 적재되는 웨이퍼(W)에 레이저광(L)을 조사하는 레이저 소자(LD)와, 레이저 소자(LD)로부터의 레이저광(L)을 반사하여 웨이퍼(W)의 표면에 조사하는 미러(M)와, 웨이퍼(W)의 표면에서 반사된 레이저광(L)을 검출하는 검출기(PD)를 포함하고 있다. 또한, 측정 장치(70)에는 레이저 소자(LD), 미러(M) 및 검출기(PD) 등을 제어하는 동시에, 미러(M) 및 검출기(PD)의 웨이퍼(W)에 대한 위치로부터 하기의 반사각(θ)을 구하는 제어부(도시하지 않음)가 포함된다. 미러(M)는 제어부로부터의 지시 신호에 의해, 웨이퍼(W)의 표면의 대략 전체면에 대해 수직 방향으로부터 레이저광(L)을 조사할 수 있도록 이동할 수 있고, 또한 웨이퍼(W)에 대한 각도가 조정되도록 구성되어 있다. 또한, 검출기(PD)는 미러(M)의 이동과 더불어 이동할 수 있고, 이에 의해, 웨이퍼(W)로부터의 반사 레이저광(L)을 검출할 수 있다.11 is a schematic view of a measuring apparatus used for measurement of stress. As shown in the figure, the measuring device 70 includes a stage S on which a wafer W is placed, a laser device LD for irradiating the wafer W mounted on the stage S with laser light L, A mirror M for reflecting the laser beam L from the laser element LD and irradiating the surface of the wafer W with a laser beam L reflected by the surface of the wafer W, (PD). The position of the mirror M and the detector PD with respect to the wafer W is detected from the position of the reflection angle? (not shown) for obtaining the angle? The mirror M can be moved so as to irradiate the laser light L from the vertical direction with respect to substantially the entire surface of the surface of the wafer W by an instruction signal from the control unit, Is adjusted. The detector PD can move with the movement of the mirror M and thereby can detect the reflected laser light L from the wafer W. [

미러(M)를 이동시키면서 웨이퍼(W)로부터의 반사 레이저광(L)을 검출기(PD)에 의해 검출하면, 각 측정점에 있어서의 레이저광(L)의 반사각(θ)을 구할 수 있다. 이에 의해, 웨이퍼(W)의 평균 곡률(R)이 구해진다. 이와 같이 하여, 산화실리콘막(105)의 퇴적 후의 웨이퍼(W)의 평균 곡률(Rb)과, 산화실리콘막(105)의 가열 후[또는 질화실리콘막(110)의 퇴적 후]의 웨이퍼(W)의 평균 곡률(Ra)을 구하면, 이하의 관계식 1로부터 산화실리콘막(105)에 가해지는 응력(σ)을 계산할 수 있다.When the reflected laser light L from the wafer W is detected by the detector PD while moving the mirror M, the reflection angle? Of the laser light L at each measurement point can be obtained. Thereby, the average curvature R of the wafer W is obtained. In this way, the average curvature Rb of the wafer W after the deposition of the silicon oxide film 105 and the average curvature Rb of the wafer W (after deposition of the silicon nitride film 110) The stress (?) To be applied to the silicon oxide film 105 can be calculated from the following relational expression (1).

Figure 112014007208185-pat00001
Figure 112014007208185-pat00001

여기서,here,

Ew:웨이퍼(W)의 탄성률E w : the elastic modulus of the wafer W

νw:웨이퍼(W)의 포와송비v w : Poisson's ratio of the wafer (W)

tw:웨이퍼(W)의 두께t w : thickness of wafer W

tf:산화실리콘막(105)의 두께t f : thickness of the silicon oxide film 105

다음에, 도 12를 참조하면서, 가열 처리 공정[도 1의 스텝 S107, 도 3의 (f)]에 의해, 상온에서 퇴적된 산화실리콘막(105)에 가해지게 된 인장 응력의 열처리 온도 의존성에 대해 설명한다.Next, referring to Fig. 12, the heat treatment step (step S107 in Fig. 3, Fig. 3 (f)) in Fig. 1 shows the dependency of the tensile stress applied to the silicon oxide film 105 deposited at room temperature on the heat treatment temperature .

우선, 직경 300㎜를 갖는 베어 웨이퍼를 3매 준비하고, 이들 위에 상온에서 17.5㎚의 막 두께를 갖는 산화실리콘막을 퇴적하였다. 이때, 실리콘 원료 가스의 공급량 등의 퇴적 조건은 3매의 웨이퍼에 대해 동일하게 하였다. 다음에, 이들 3매 중 1매의 웨이퍼를 약 300℃에서 가열 처리하고, 다른 1매의 웨이퍼를 약 450℃에서 가열 처리하고, 나머지 1매의 웨이퍼를 약 630℃에서 가열 처리하였다. 또한, 가열 처리의 전후에서, 상술한 바와 같이 웨이퍼의 휨을 측정하고, 상기한 수학식 1에 기초하여, 산화실리콘막에 가해지게 된 인장 응력을 산출하였다. 또한, 산화실리콘막의 상온에서의 퇴적의 전후에 있어서, 웨이퍼의 휨을 측정하여, 산화실리콘막의 퇴적에 의해 웨이퍼에 발생한 인장 응력을 구하였다.First, three bare wafers each having a diameter of 300 mm were prepared, and a silicon oxide film having a thickness of 17.5 nm was deposited thereon at room temperature. At this time, deposition conditions such as the supply amount of the silicon raw material gas were the same for the three wafers. Next, one of the three wafers was heat-treated at about 300 DEG C, the other one wafer was heat-treated at about 450 DEG C, and the remaining one wafer was heat-treated at about 630 DEG C. [ Before and after the heat treatment, the warpage of the wafer was measured as described above, and the tensile stress applied to the silicon oxide film was calculated based on the formula (1). Before and after deposition of the silicon oxide film at room temperature, warpage of the wafer was measured, and the tensile stress generated in the wafer by deposition of the silicon oxide film was determined.

도 12를 참조하면, 산화실리콘막의 퇴적 후에는 인장 응력은 거의 가해져 있지 않았지만(좌측 단부란 참조), 가열 처리 후에는 비교적 큰 인장 응력이 가해지는 것을 알 수 있다. 또한, 가열 처리 온도를 약 300℃, 약 450℃ 및 약 630℃로 높게 하는 것에 따라서, 산화실리콘막에 가해지는 인장 응력이 커지는 것을 알 수 있다. 이는, 가열 처리의 온도가 높아지는 동시에, 상온에서 퇴적된 산화실리콘막 중의 수분이나 불순물 등이 방출되어, 보다 치밀화되기 때문이라고 생각할 수 있다.Referring to FIG. 12, although tensile stress is hardly applied after deposition of the silicon oxide film (refer to the left end section), it can be seen that a relatively large tensile stress is applied after the heat treatment. Further, it can be seen that the tensile stress applied to the silicon oxide film is increased by increasing the heat treatment temperature to about 300 캜, about 450 캜 and about 630 캜. It can be considered that this is because the temperature of the heat treatment is increased, and moisture, impurities and the like in the silicon oxide film deposited at room temperature are released and are made more densified.

다음에, 도 13을 참조하면서, 본 발명의 제1 실시 형태 및 제2 실시 형태의 효과를 확인하기 위해 행한 실험의 결과에 대해 설명한다. 도 13은 실험에 의해 얻은 시료를 주사형 현미경(SEM)에 의해 관찰한 관찰 결과를 모식적으로 도시하고 있다.Next, the results of experiments performed to confirm the effects of the first embodiment and the second embodiment of the present invention will be described with reference to FIG. FIG. 13 schematically shows the observation result of a sample obtained by an experiment by a scanning microscope (SEM).

도 13에 있어서, 「가열 처리 없음」으로 나타내는 상부의 행은 좌측으로부터, 레지스트 패턴(104b)을 덮도록 상온에서 산화실리콘막(105)(두께 17.5㎚)을 퇴적한 후의 단면, 가열 처리를 행하지 않고 산화실리콘막(105)을 에치백한 후의 단면 및 레지스트 패턴(104b)을 제거한 후의 단면을 모식적으로 도시하고 있다. 즉, 도 1에 있어서의 스텝 S106, S108 및 S109를 순차적으로 행하였을 때의 각 스텝의 나중의 단면을 도시하고 있고, 가열 처리(스텝 S107)를 행하지 않은 비교예에 상당한다.13, the upper row denoted by "No heat treatment" is a cross section after the silicon oxide film 105 (thickness 17.5 nm) is deposited at room temperature so as to cover the resist pattern 104b from the left side, Sectional view after the oxide silicon film 105 is etched back and after the resist pattern 104b is removed. That is, a later section of each step when steps S106, S108, and S109 in Fig. 1 are sequentially performed is shown, which corresponds to a comparative example in which no heating processing (step S107) is performed.

「가열 처리 있음」으로 나타내는 중앙의 행은 좌측으로부터, 레지스트 패턴(104b)을 덮도록 상온에서 산화실리콘막(105)을 퇴적하고, 가열 처리를 행한 후의 단면, 가열 처리 후에 산화실리콘막(105)을 에치백한 후의 단면 및 레지스트 패턴(104b)을 제거한 후의 단면을 모식적으로 도시하고 있다. 즉, 도 1에 있어서의 스텝 S106, S107, S108 및 S109를 순차적으로 행하였을 때의 스텝 S107, S108 및 S109의 각 스텝 후의 단면을 도시하고 있고, 제1 실시 형태에 상당한다.The center row denoted by " With heat treatment " shows the cross section after depositing the silicon oxide film 105 at room temperature so as to cover the resist pattern 104b from the left side and the heat treatment, the silicon oxide film 105 after the heat treatment, Sectional view after removing the resist pattern 104b and the cross-section after etching back the resist pattern 104b. That is, the sectional views after steps S107, S108, and S109 when the steps S106, S107, S108, and S109 in FIG. 1 are sequentially performed are shown and correspond to the first embodiment.

「SiN막 퇴적」으로 나타내는 하부의 행은, 좌측으로부터, 레지스트 패턴(104b)을 덮도록 상온에서 산화실리콘막(105)을 퇴적하고, 이 산화실리콘막(105) 상에 질화실리콘막(110)을 퇴적한 후의 단면, 질화실리콘막(110) 및 산화실리콘막(105)을 에치백한 후의 단면 및 레지스트 패턴(104b)을 제거한 후의 단면을 모식적으로 도시하고 있다. 즉, 도 8에 있어서의 스텝 S807, S808 및 S809를 순차적으로 행하였을 때의 각 스텝 후의 단면을 도시하고 있고, 제2 실시 형태에 상당한다.A silicon nitride film 105 is deposited on the silicon oxide film 105 at a room temperature so as to cover the resist pattern 104b from the left side and a silicon nitride film 110 is formed on the silicon oxide film 105. [ A cross section after the silicon nitride film 110 and the silicon oxide film 105 are etched back and a cross section after the resist pattern 104b is removed are schematically shown. That is, it shows a cross section after each step when steps S807, S808 and S809 in Fig. 8 are sequentially performed, and corresponds to the second embodiment.

도 13을 참조하면, 가열 처리를 행하지 않은 경우에는, 에치백 후에, 하나의 레지스트 패턴(104b)의 양측의 측벽부(105a)가 서로 기울어져, 레지스트 패턴(104b)과 양측의 측벽부(105a)가 전체적으로 사다리꼴 형상의 단면을 갖고 있다.13, when the heat treatment is not performed, the sidewall portions 105a on both sides of one resist pattern 104b are tilted with respect to each other, and the resist pattern 104b and the sidewall portions 105a Have a trapezoidal cross section as a whole.

한편, 「가열 처리 있음」의 경우에는, 에치백 후에 있어서 2개의 측벽부(105a)의 기울기가 억제되어 있고, 그로 인해, 이들 사이의 레지스트 패턴(104b)을 제거한 후에 있어서, 측벽부(105a)의 선단부가 약간 내측으로 만곡되어 있지만, 2개의 측벽부(105a)의 간격은 「가열 처리 없음」의 경우에 있어서의 간격에 비해 넓게 되어 있다. 즉, 본 발명의 제1 실시 형태에 따르면, 레지스트 패턴(104b)을 기초(토대)로 하여 측벽부(105a)를 형성한 경우라도, 측벽부(105a)의 기울기가 억제되는 것을 알 수 있다. 따라서, 균일한 라인 폭과 스페이스 폭을 갖는 패턴을 형성하는 것이 가능해진다.On the other hand, in the case of "with heat treatment", the inclination of the two side wall portions 105a is suppressed after the etch-back, so that after removing the resist pattern 104b therebetween, The interval between the two side wall portions 105a is wider than the interval in the case of " no heat treatment ". That is, according to the first embodiment of the present invention, it is understood that the inclination of the side wall portion 105a is suppressed even when the side wall portion 105a is formed with the resist pattern 104b as a base. Therefore, it becomes possible to form a pattern having a uniform line width and a space width.

또한, 「SiN막 퇴적」의 경우에는, 2개의 측벽부(105a)는 거의 직립하고, 선단부에 있어서의 만곡도 보이지 않는다. 이것으로부터 제2 실시 형태의 효과가 이해된다.Further, in the case of "SiN film deposition", the two side wall portions 105a are almost uprighted, and the curvature at the tip end portion is not seen. From this, the effects of the second embodiment are understood.

다음에, 본 발명의 실시 형태의 효과를 다시 확인하기 위해 다시 행한 실험의 결과에 대해 설명한다.Next, the results of the experiment conducted again to confirm the effect of the embodiment of the present invention will be described.

도 14는 질화실리콘막에 가해지는 인장 응력의 퇴적 온도 의존성을 나타내는 그래프이다. 이 실험에서는 상술한 측정 장치(70)(도 11)를 사용하여, 베어 웨이퍼 상에 질화실리콘막을 퇴적하는 전후에 있어서 웨이퍼의 휨을 측정하고, 수학식 1에 기초하여, 퇴적된 질화실리콘막 중에 작용하는 인장 응력을 구하였다. 또한, 질화실리콘막의 막 두께는 약 5㎚로 하였다.14 is a graph showing the deposition temperature dependency of the tensile stress applied to the silicon nitride film. In this experiment, the warpage of the wafer was measured before and after depositing a silicon nitride film on the bare wafer by using the above-described measuring apparatus 70 (Fig. 11), and based on Equation (1) Tensile stress was obtained. The thickness of the silicon nitride film was set to about 5 nm.

이 그래프에 나타낸 바와 같이, 약 450℃ 내지 약 520℃까지의 범위의 퇴적 온도에서 질화실리콘막을 퇴적한 경우, 그 질화실리콘막에는 약 1.5㎬이라고 하는 비교적 큰 인장 응력이 작용하고 있는 것을 알 수 있다. 또한, 퇴적 온도가 400℃ 및 550℃ 정도라도 약 1.2㎬이라고 하는 인장 응력이 작용하고 있다. 즉, 이와 같은 온도 범위에서 질화실리콘막을 퇴적함으로써, 측벽부(115)의 기울기가 보다 억제되는 것이 기대된다.As shown in this graph, when a silicon nitride film is deposited at a deposition temperature ranging from about 450 ° C to about 520 ° C, it can be seen that a relatively large tensile stress is applied to the silicon nitride film . Further, a tensile stress of about 1.2 kPa acts even at a deposition temperature of about 400 캜 and 550 캜. That is, it is expected that the inclination of the sidewall portion 115 is further suppressed by depositing the silicon nitride film in such a temperature range.

도 15는 레지스트 패턴(104b)[도 10의 (g)]을 제거한 후의 측벽부(115)의 개구 폭(CD)의 측정 결과를 나타낸다. 여기서, Top CD는 측벽부(115)의 개구의 상단부에 있어서의 개구 폭을 나타내고, Bottom CD는 측벽부(115)의 개구의 하단부에 있어서의 개구 폭(하지층에 따른 폭)을 나타내고 있다. 또한, 도 3의 (g)에 있어서의 레지스트 패턴(104b)을 제거한 후의 측벽부(105b)의 개구 폭도 더불어 도시하였다(도 15의 「산화실리콘막＋가열 처리」를 참조). 또한, 상온에서 퇴적된 산화실리콘막(105)[도 10의 (e)]의 막 두께는 약 10㎚이고, 질화실리콘막(110)[도 10의 (f)]의 막 두께는 약 5㎚이다.15 shows the measurement result of the opening width (CD) of the side wall portion 115 after the resist pattern 104b (Fig. 10 (g)) is removed. Here, Top CD represents the opening width at the upper end of the opening of the side wall portion 115, and Bottom CD represents the opening width (width along the lower layer) at the lower end of the opening of the side wall portion 115. The opening width of the side wall portion 105b after the removal of the resist pattern 104b in FIG. 3 (g) is also illustrated (see "silicon oxide film + heat treatment" in FIG. 15). The film thickness of the silicon oxide film 105 (FIG. 10 (e)) deposited at room temperature is about 10 nm, and the film thickness of the silicon nitride film 110 (FIG. 10 (f) to be.

도 15를 참조하면, 상온에서 퇴적된 산화실리콘막(105) 상에 퇴적 온도 400℃에서 질화실리콘막(110)을 퇴적한 경우에는, 측벽부(115)의 개구는 상단부에 있어서도 하단부에 있어서도 약 23㎚와 대략 동등한 값으로 되었다. 이 결과는, 측벽부(115)가 기울어지는 일 없이 대략 직립되어 있는 것을 나타내고 있다고 할 수 있다. 한편, 퇴적 온도 630℃에서 질화실리콘막(110)을 퇴적한 경우에는, 측벽부(115)의 개구는 상단부에 있어서 약 22㎚이고, 하단부에 있어서 약 16㎚였다. 퇴적 온도 630℃의 경우라도, 측벽부(115)의 기울기는 충분히 저감되어 있지만, 퇴적 온도 400℃의 경우의 쪽이 보다 바람직한 결과로 되었다. 이는, 도 14에 도시한 바와 같이 퇴적 온도 400℃에서 퇴적된 질화실리콘막에 작용하는 인장 응력이, 퇴적 온도 630℃에서 퇴적된 질화실리콘막에 작용하는 인장 응력보다도 크기 때문이라고 생각할 수 있다.15, when the silicon nitride film 110 is deposited at a deposition temperature of 400 占 폚 on the silicon oxide film 105 deposited at room temperature, the opening of the side wall portion 115 is formed at the upper end portion 23 nm. This result indicates that the side wall portion 115 is substantially upright without being inclined. On the other hand, when the silicon nitride film 110 was deposited at a deposition temperature of 630 占 폚, the opening of the side wall portion 115 was about 22 nm at the upper end portion and about 16 nm at the lower end portion. Even when the deposition temperature was 630 DEG C, the inclination of the side wall portion 115 was sufficiently reduced, but the deposition temperature of 400 DEG C was more preferable. It can be considered that the tensile stress acting on the silicon nitride film deposited at the deposition temperature of 400 占 폚 is larger than the tensile stress acting on the silicon nitride film deposited at the deposition temperature of 630 占 폚 as shown in Fig.

또한, 질화실리콘막(110)을 퇴적시키지 않고, 산화실리콘막(105)을 상온에서 퇴적시켜, 가열 처리만을 행한 경우에도, 측벽부(105a)[도 3의 (h)]의 기울기는 충분히 억제되어 있다. 또한, 질화실리콘막(110)을 퇴적했을 때에는 퇴적 온도까지 승온하는 동안에, 산화실리콘막(105)은 실질적으로 가열 처리되어 있다.3 (h)) is sufficiently suppressed even when the silicon oxide film 105 is deposited at room temperature and only the heat treatment is performed without depositing the silicon nitride film 110. In this case, . Further, when the silicon nitride film 110 is deposited, the silicon oxide film 105 is substantially heat-treated while the temperature is raised to the deposition temperature.

또한, 산화실리콘막(105)의 막 두께와, 질화실리콘막(110)의 막 두께의 비에 관한 검토를 행하였으므로, 그 결과를 도 16에 나타낸다. 산화실리콘막(105)의 상온 퇴적과 가열 처리를 행한 경우, 산화실리콘막(105)의 막 두께에 관계없이, 측벽부(105a)의 개구 폭은 상단부에 있어서 좁다고 하는 결과로 되었다. 한편, 질화실리콘막(110)을 퇴적한 경우(퇴적 온도 400℃)에는, 측벽부(115)의 개구 폭은 질화실리콘막(110)의 산화실리콘막(105)에 대한 상대 막 두께에 의존하는 것을 알 수 있었다. 실험의 결과에서는, 질화실리콘막(110)의 막 두께가 5㎚인 경우에 있어서, 산화실리콘막(105)의 막 두께가 20㎚일 때에는 측벽부(115)의 개구 폭은 상단부에 있어서 좁게 되어 있지만, 질화실리콘막(110)의 막 두께가 5㎚일 때에는[질화실리콘막(110)이 상대적으로 두꺼울 때에는], 상단부에 있어서도 하단부에 있어서도 대략 등등하게, 측벽부(115)가 직립되어 있다고 할 수 있다.Further, the ratio of the thickness of the silicon oxide film 105 to the film thickness of the silicon nitride film 110 was examined. The results are shown in Fig. When the silicon oxide film 105 was subjected to the room temperature deposition and the heat treatment, the opening width of the sidewall portion 105a was narrow at the top portion, regardless of the film thickness of the silicon oxide film 105. [ On the other hand, when the silicon nitride film 110 is deposited (the deposition temperature is 400 ° C), the opening width of the sidewall portion 115 depends on the relative film thickness of the silicon nitride film 110 with respect to the silicon oxide film 105 . As a result of the experiment, when the thickness of the silicon nitride film 110 is 5 nm and the thickness of the silicon oxide film 105 is 20 nm, the opening width of the side wall part 115 becomes narrow at the top end However, when the thickness of the silicon nitride film 110 is 5 nm (when the silicon nitride film 110 is relatively thick), it is supposed that the side wall portion 115 is upright in the upper end portion and the lower end portion .

이상, 몇 개의 실시 형태 및 실험 결과를 참조하면서 본 발명을 설명하였지만, 본 발명은 상술한 실시 형태 등으로 한정되지 않고, 첨부한 특허청구의 범위의 기재에 비추어, 다양하게 변형 및 변경이 가능하다.While the present invention has been described with reference to several embodiments and experimental results, it is to be understood that the present invention is not limited to the above-described embodiments, and various changes and modifications may be made in light of the description of the appended claims .

예를 들어, Si 소스 가스로서는, 1분자 내에 2개의 아미노기를 갖는 아미노실란 가스를 사용할 수 있다. 이와 같은 아미노실란 가스에는 BTBAS 가스, 비스디에틸아미노실란(BDBAS), 비스디메틸아미노실란(BDMAS) 가스가 있다. 또한, Si 소스 가스로서, 1분자 내에 3개 이상의 아미노기를 갖는 아미노실란 가스[예를 들어, 트리스디메틸아미노실란(3DMAS)]나, 1분자 내에 1개의 아미노기를 갖는 아미노실란 가스를 사용하는 것도 가능하다.For example, as the Si source gas, an aminosilane gas having two amino groups in one molecule can be used. Such aminosilane gases include BTBAS gas, bisdiethylaminosilane (BDBAS), and bisdimethylaminosilane (BDMAS) gas. As the Si source gas, it is also possible to use an aminosilane gas having three or more amino groups in one molecule (for example, trisdimethylaminosilane (3DMAS)) or an aminosilane gas having one amino group in one molecule Do.

또한, 산화실리콘막이나 질화실리콘막의 분자층 성막을 위한 원료 가스로서, 디클로로실란(DCS), 헥사클로로디실란(HCD), 테트라에톡시실란(TEOS) 등을 이용해도 좋다.Further, dichlorosilane (DCS), hexachlorodisilane (HCD), tetraethoxysilane (TEOS), or the like may be used as a raw material gas for forming a molecular layer of a silicon oxide film or a silicon nitride film.

또한, 웨이퍼(W)는 반도체의 베어 웨이퍼만을 나타내는 것은 아니고, 반도체 소자나 집적 회로 패턴을 제조하는 과정에 있어서, 다양한 도전 패턴 및 절연층 등이 형성된 반도체 웨이퍼라도 좋다.The wafer W does not only represent a bare wafer of semiconductor but may be a semiconductor wafer in which various conductive patterns and insulating layers are formed in the course of manufacturing semiconductor elements and integrated circuit patterns.

또한, 상기한 라인 폭이나 스페이스 폭은 일례에 지나지 않고, 본 발명의 실시 형태에 의한 미세 패턴 형성 방법에 의해 웨이퍼(W) 내부 또는 상부에 제조하는 반도체 디바이스나 집적 회로에 더불어 적절하게 결정해도 되고, 또한 패턴도 적절하게 결정해도 되는 것은 물론이다.The above-described line width and space width are merely examples, and may be suitably determined in addition to the semiconductor device or the integrated circuit fabricated in the wafer W or in the upper portion thereof by the fine pattern forming method according to the embodiment of the present invention It goes without saying that the pattern may also be appropriately determined.

W : 웨이퍼
102 : 박막
103 : 유기막(반사 방지막)
104 : 레지스트막
104a, 104b : 레지스트 패턴
105 : 산화실리콘막
105a : 측벽부
107 : 에칭 마스크
110 : 질화실리콘막
80 : MLD 장치W: Wafer
102: Thin film
103: organic film (antireflection film)
104: resist film
104a and 104b: resist pattern
105: silicon oxide film
105a:
107: Etching mask
110: silicon nitride film
80: MLD device

Claims (4)

기판 상에 형성된 에칭 대상층 상에 유기막을 형성하는 유기막 형성 스텝과,
상기 유기막 상에 레지스트막을 형성하여, 상기 레지스트막을 패터닝하는 패터닝 스텝과,
상기 패터닝된 레지스트막으로부터 노출되는 상기 유기막과, 상기 패터닝된 레지스트막을 덮도록 산화실리콘막을 상온에서 퇴적하는 제1 퇴적 스텝과,
상기 산화실리콘이 퇴적된 상기 기판을 가열하여 상기 산화실리콘막에 인장 응력을 발생시키는 처리 스텝과,
상기 패터닝된 레지스트막의 측벽에 상기 산화실리콘막이 남도록, 상기 유기막과 상기 패터닝된 레지스트막의 상부의 당해 산화실리콘막을 에칭하는 제1 에칭 스텝과,
상기 패터닝된 레지스트막을 제거하는 제거 스텝을 포함하고,
상기 제거 스텝 후에, 상기 유기막 상에 남은 상기 산화실리콘막을 사용하여 상기 에칭 대상층을 에칭하는 제2 에칭 스텝과,
상기 제2 에칭 스텝에 있어서 에칭된 상기 에칭 대상층을 에칭 마스크로 하여 상기 기판을 에칭하는 제1 기판 에칭 스텝을 더 포함하는, 미세 패턴의 형성 방법.An organic film forming step of forming an organic film on an etching target layer formed on a substrate;
A patterning step of forming a resist film on the organic film and patterning the resist film,
A first deposition step of depositing a silicon oxide film at normal temperature so as to cover the patterned resist film, the organic film exposed from the patterned resist film,
A processing step of heating the substrate on which the silicon oxide is deposited to generate a tensile stress in the silicon oxide film;
A first etching step of etching the organic film and the silicon oxide film on the top of the patterned resist film so that the silicon oxide film remains on the sidewall of the patterned resist film;
And a removing step of removing the patterned resist film,
A second etching step of etching the etching target layer using the silicon oxide film remaining on the organic film after the removing step,
And a first substrate etching step of etching the substrate using the etching target layer as an etching mask in the second etching step. 기판 상에 형성된 에칭 대상층 상에 유기막을 형성하는 유기막 형성 스텝과,
상기 유기막 상에 레지스트막을 형성하여, 상기 레지스트막을 패터닝하는 패터닝 스텝과,
상기 패터닝된 레지스트막으로부터 노출되는 상기 유기막과, 상기 패터닝된 레지스트막을 덮도록 산화실리콘막을 상온에서 퇴적하는 제1 퇴적 스텝과,
상기 산화실리콘이 퇴적된 상기 기판을 가열하여 상기 산화실리콘막에 인장 응력을 발생시키는 처리 스텝과,
상기 패터닝된 레지스트막의 측벽에 상기 산화실리콘막이 남도록 당해 산화실리콘막을 에칭하는 제1 에칭 스텝과,
상기 패터닝된 레지스트막을 제거하는 제거 스텝을 포함하고,
상기 처리 스텝에 있어서 가열된 상기 산화실리콘막 상에 질화실리콘막을 퇴적하는 제2 퇴적 스텝을 더 포함하는, 미세 패턴의 형성 방법.An organic film forming step of forming an organic film on an etching target layer formed on a substrate;
A patterning step of forming a resist film on the organic film and patterning the resist film,
A first deposition step of depositing a silicon oxide film at normal temperature so as to cover the patterned resist film, the organic film exposed from the patterned resist film,
A processing step of heating the substrate on which the silicon oxide is deposited to generate a tensile stress in the silicon oxide film;
A first etching step of etching the silicon oxide film so that the silicon oxide film remains on the sidewall of the patterned resist film;
And a removing step of removing the patterned resist film,
And a second deposition step of depositing a silicon nitride film on the heated silicon oxide film in the processing step. 제2항에 있어서, 상기 제거 스텝 후에, 상기 유기막 상에 남은 상기 산화실리콘막 및 상기 질화실리콘막을 사용하여 상기 에칭 대상층을 에칭하는 제3 에칭 스텝을 더 포함하는, 미세 패턴의 형성 방법.The method of forming a fine pattern according to claim 2, further comprising a third etching step of etching the etching target layer using the silicon oxide film and the silicon nitride film remaining on the organic film after the removing step. 제3항에 있어서, 상기 제3 에칭 스텝에 있어서 에칭된 상기 에칭 대상층을 에칭 마스크로 하여 상기 기판을 에칭하는 제2 기판 에칭 스텝을 더 포함하는, 미세 패턴의 형성 방법.The method of forming a fine pattern according to claim 3, further comprising a second substrate etching step of etching the substrate with the etching target layer etched in the third etching step as an etching mask.
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