KR101422403B1 - 처리실 할당 설정 장치 및 기록 매체 - Google Patents

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Abstract

처리실이 연결되어 있는 반송 기구부에, 복수의 반송 로봇이 배치되고, 복수의 반송 로봇간에서 피처리체의 전달이 행해지는 선형 툴의 반도체 처리 장치에서, 복수 종류의 웨이퍼에 대하여 병행하여 처리를 실시하는 경우에, 생산성이 높은 각 처리실에의 웨이퍼 종류의 할당을 신속 또한 간편하게 선택할 수 있는 방법을 제공한다. 선형 툴의 반도체 처리 장치의 처리실 배치와 입력된 처리 대상의 웨이퍼 종류의 정보로부터, 처리실 할당의 후보를 망라적으로 생성하고, 각 처리실 할당 후보에 대하여 모든 처리 대상을 제조하는 시뮬레이션을 실행하여 생산성을 산출하고, 생산성이 높은 순으로 후보를 표시하여, 유저의 채용을 지원한다.

Description

처리실 할당 설정 장치 및 기록 매체{DEVICE FOR SETTING PROCESSING CHAMBER ASSIGNMENT AND RECORDING MEDIUM}
본 발명은, 복수의 처리실을 갖는 반도체 처리 장치에서, 각 처리실에서 실시하는 처리의 종류를 평가ㆍ설정하는 처리실 할당 설정 장치 및 처리실 할당 설정 프로그램에 관한 것이다.
반도체 처리 장치, 특히, 감압된 장치 내에서 처리 대상을 처리하는 장치에서는, 처리의 미세화, 정밀화와 함께, 처리 대상인 반도체 피처리체(이하, 「웨이퍼」라고 함)의 처리의 생산성 향상이 요구되어 왔다. 이 때문에, 최근에는, 하나의 장치에 복수의 처리실이 접속되어 구비된 멀티 챔버 장치가 개발되어, 클린룸의 설치 면적당의 생산성을 향상시키는 것이 행해져 왔다. 이와 같은 복수의 처리실을 구비하여 처리를 행하는 장치에서는, 각각의 처리실이, 내부의 가스나 그 압력이 감압 가능하게 조절되고, 또한, 웨이퍼를 반송하기 위한 로봇 등이 구비된 반송실에 접속되어 있다.
이와 같은 멀티 챔버 장치에서는, 반송실의 주위에 방사 형상으로 처리실이 접속된 클러스터 툴로 불리는 구조의 장치가 널리 보급되어 있다. 그러나, 이 클러스터 툴의 장치는, 큰 설치 면적을 필요로 하고, 특히, 최근의 웨이퍼의 대구경화에 수반하여, 점점 설치 면적이 커지는 문제를 안고 있다. 따라서, 이 문제를 해결하기 위해서, 선형 툴로 불리는 구조의 장치가 등장하였다(예를 들어, 특허 문헌 1을 참조). 선형 툴의 특징은, 복수의 반송실을 갖고, 각각의 반송실에 처리실이 접속되고, 또한, 반송실끼리도 직접 접속, 혹은, 중간에 전달 스페이스(이하, 「중간실」이라고 함)를 사이에 두고 접속되는 구조이다.
멀티 챔버 장치에서는, 복수의 처리실이 있기 때문에, 복수 종류의 웨이퍼에 대하여, 각각 상이한 처리를 각각의 처리실에서 병행하여 행하는 것이 가능하다. 이 병행 처리를 행하기 위해서는, 처리를 행하는 각 웨이퍼 종류에 대하여, 어느 처리실에서 처리를 행할 것인지, 사전에 설정해 둘 필요가 있다. 따라서, 웨이퍼 종류와 처리실의 할당(이하 「처리실 할당」이라고 함)의 설정을, 처리실 설정 장치에서 행하고 있다.
처리실 할당의 결정에는, 생산성이나 처리되는 웨이퍼 종류와 처리실의 상성 등을 평가하여 행해진다. 특히, 선형 툴은, 반송실이 복수 있고, 웨이퍼의 반송 경로나 반송 순서가 복잡하기 때문에, 처리실 할당이 바뀜으로써, 반송 경로나 반송 순서가 바뀌어, 생산성이 크게 변화될 수 있다. 따라서, 선형 툴에서의 처리실 할당의 결정에는, 생산성의 평가를 중시하여 행할 필요가 있다.
이 선형 툴의 생산성의 평가에 대하여, 몇 가지의 제안이 이루어져 있다(예를 들면, 비특허 문헌 1). 그들은, 선형 툴의 처리실 할당이나 웨이퍼의 반송 경로가 주어졌을 때에, 반송 동작에 걸리는 사이클 시간에 기초하여, 생산성을 산출하는 것이다.
일본 특허 출원 공표 제2007-511104호 공보
Van Der Meulen저: 「Linear semiconductor manufacturing logistics and the impact on cycle time」(Advanced Semiconductor Manufacturing Conference, 2007. ASMC 2007. IEEE/SEMI, page111-116) 11th-12th, June, 2007
상기 종래 기술에서는, 다음과 같은 점에 대하여 과제가 있었다.
처리실 할당에 복수의 후보가 생각되는 경우, 최량의 생산성을 실현할 수 있는 처리실 할당을 선택하고자 한다. 그러나, 종래 기술은, 주어진 처리실 할당에 대하여, 그 생산성을 산출할 뿐이고, 최량의 생산성을 실현할 수 있는 처리실 할당을 제시하는 일은 없다. 따라서, 처리실 할당의 결정자가, 시행 착오를 반복하여, 보다 생산성이 높은 처리실 할당을 유도해야만 한다. 그러나, 생산량의 증대에 맞추어, 많은 처리실수를 배치한 반도체 처리 장치에서는, 처리실 할당의 후보수가 방대하여, 시행 착오에 의해 최량의 처리실 할당을 유도하는 것은 곤란하다.
따라서, 본 발명에서는, 선형 툴에 있어서, 처리실 할당의 설정에 관하여, 신속 또한 간편하게 최량의 처리실 할당을 선택할 수 있는 방법을 제공한다.
상기 과제를 해결하기 위해서 본 발명에서는, 복수의 반송실을 갖고, 각각의 반송실에 처리실이 접속되고, 또한 상기 복수의 반송실끼리가 직접, 혹은 중간에 피처리체의 전달용의 중간실을 사이에 두고 접속되는 구조를 구비한 반도체 처리 장치에서의, 각 처리실과 피처리체 종류의 할당을 사전에 평가하는 처리실 할당 설정 장치를, 각 피처리체 종류에 대하여, 적어도 1 이상의 처리실을 할당하는 모든 처리실 할당수 후보를 산출하고, 각 처리실 할당수 후보에서, 각 처리실에 피처리체 종류를 할당하는 1개의 처리실 할당 후보를 작성하고, 상기 1개의 처리실 할당 후보에 대하여, 임의의 처리실의 페어의 할당 피처리체 종류를 교체하여 새로운 처리실 할당 후보를 탐색하여, 모든 조합의 처리실 할당 후보를 생성하는 처리실 할당 후보 생성부와, 상기 각 처리실 할당 후보에 따라서 유저가 지정한 처리 대상을 반도체 처리 장치의 해당 처리실에 반송하여 소정의 처리를 실시하는 일련의 제조 과정을 계산기 상에 가상적으로 재현하여, 처리 대상의 모든 피처리체의 최초의 처리 개시 시각부터 최후의 피처리체의 처리 완료 시각까지의 처리 완료 시간을, 상기 처리실 할당 후보마다 계산하는 처리 완료 시간 산출부를 구비하여 구성하였다.
또한, 상기 과제를 해결하기 위해서 본 발명에서는, 상기 처리실 할당 설정 장치에 있어서, 연산부와, 기억부와, 정보 입력부와, 표시부 및 통신부를 구비하고, 상기 연산부는, 상기 처리실 할당 후보 생성부와, 상기 처리 완료 시간 산출부를 갖고, 상기 처리 완료 시간 산출부는, 계산한 상기 처리실 할당 후보마다의 처리 완료 시간을 가장 빨리 종료하는 후보부터 내림차순으로 상기 표시부에 표시하고, 유저가 상기 정보 입력부에 의해 선택한 처리실 할당 후보를 접수하고, 상기 선택된 처리실 할당 후보에 따라서 처리 대상의 모든 피처리체의 일련의 제조 과정을 재차 시뮬레이션하여, 대상으로 하는 반도체 처리 장치의 동작 스케줄 정보를 작성하고, 상기 통신부를 통하여 상기 반도체 처리 장치에 상기 선택된 처리실 할당과, 상기 동작 스케줄 정보를 전송하도록 구성하였다.
또한, 상기 과제를 해결하기 위해서 본 발명에서는, 복수의 반송실을 갖고, 각각의 반송실에 처리실이 접속되고, 또한 상기 복수의 반송실끼리가 직접, 혹은 중간에 피처리체의 전달용의 중간실을 사이에 두고 접속되는 구조를 구비한 반도체 처리 장치에서의, 각 처리실과 피처리체 종류의 할당을 사전에 평가하기 위해서, 컴퓨터를, 유저가 입력한 처리 대상 정보와, 상기 반도체 처리 장치로부터 입수한 처리 가능한 처리실 정보에 기초하여, 각 피처리체 종류에 대하여, 적어도 1 이상의 처리실을 할당하는 모든 처리실 할당수 후보를 산출하는 수단, 각 처리실 할당수 후보에서, 각 처리실에 피처리체 종류를 할당하는 1개의 처리실 할당 후보를 작성하고, 상기 1개의 처리실 할당 후보에 대하여, 임의의 처리실의 페어의 할당 피처리체 종류를 교체하여 새로운 처리실 할당 후보를 탐색하여, 모든 조합의 처리실 할당 후보를 생성하는 수단, 및 상기 반도체 처리 장치로부터 입수한 동작 룰ㆍ동작 시간 정보를 사용하여, 상기 각 처리실 할당 후보에 따라서 유저가 지정한 처리 대상을 반도체 처리 장치의 해당 처리실에 반송하여 소정의 처리를 실시하는 일련의 제조 과정을 계산기 상에 가상적으로 재현하여, 처리 대상의 모든 피처리체의 최초의 처리 개시 시각부터 최후의 피처리체의 처리 완료 시각까지의 처리 완료 시간을, 상기 처리실 할당 후보마다 계산하는 수단으로서 기능시키기 위한 처리실 할당 설정 프로그램을 제안하였다.
또한, 상기 과제를 해결하기 위해서 본 발명에서는, 상기 처리실 할당 설정 프로그램이, 또한 컴퓨터를, 표시부에 상기 반도체 처리 장치의 처리실의 레이아웃도를 표시하고, 상기 처리실 할당 후보의 처리 완료 시간의 일람으로부터 유저의 선택을 접수한 결과, 각 처리실에 할당된 피처리체의 종류의 정보를 해당하는 처리실의 도면 상에 표시하는 수단, 및 유저에 의한 할당을 희망하는 피처리체의 종류의 정보를 처리실의 도면 상에 지정 입력하는 것을 가능하게 하여, 유저로부터 지정된 처리실과 피처리체의 종류의 할당으로 특정한 모든 처리실 할당 후보와 처리 완료 시간의 조합만을 선택하고, 가장 빠른 처리 완료 시간부터 내림차순으로 선택된 처리실 할당 후보를 배열하여 표시하는 수단으로서 기능시키는 것을 특징으로 한다.
본 발명에 따르면, 선형 툴의 반도체 처리 장치에서, 복수의 처리를 병행하여 행하는 경우에, 복수 있는 처리실 할당 중으로부터, 생산성이 높은 처리실 할당을 신속 또한 간편하게 선택할 수 있다.
도 1은 선형 툴의 반도체 처리 장치의 구성을 설명한 도면.
도 2는 선형 툴의 반도체 처리 장치의 구성의 다양한 예를 설명한 도면.
도 3은 처리실 할당 설정 장치와 반도체 처리 장치의 관계에 대하여 설명한 도면.
도 4는 처리실 할당 설정 장치의 구성을 설명한 도면.
도 5는 처리실 할당 설정 화면에 대하여 설명한 도면.
도 6은 처리실 할당 계산 처리의 플로우차트를 설명한 도면.
도 7은 처리실 할당 후보 생성 처리의 데이터의 입출력을 설명한 도면.
도 8은 처리 완료 시간 산출 처리의 데이터의 입출력을 설명한 도면.
도 9는 처리 완료 시간 산출 처리의 시뮬레이션의 수순을 설명한 도면.
도 10은 처리실 할당 설정 화면의 처리 할당 결과 표시에 대하여 설명한 도면.
도 11은 처리 대상 정보의 예를 도시한 도면.
도 12는 처리실 정보의 예를 도시한 도면.
도 13은 동작 룰ㆍ동작 시간 정보의 예를 도시한 도면.
도 14는 처리실 할당수 후보 정보의 예를 도시한 도면.
도 15는 처리실 할당 후보 정보의 예를 도시한 도면.
도 16은 처리실 할당 결과 정보의 예를 도시한 도면.
도 17은 처리실 할당 후보 정보를 산출하는 계산 수순을 설명하는 플로우차트.
도 18은 동작 스케줄 정보의 예를 도시한 도면.
이하에, 본 발명의 실시 형태에 대하여, 도면을 이용하여 설명한다.
본 발명에 의해, 처리실의 설정이 행해지는 선형 툴의 반도체 처리 장치의 구성에 대하여, 도 1을 이용하여 설명한다. 반도체 처리 장치의 구성은, 크게 나누면, 처리를 행하는 처리실과, 웨이퍼를 반송하는 반송 기구를 포함하는 기계부와, 제어를 행하는 제어부로 이루어져 있다.
기계부는, 처리실(107, 108, 111, 112)과, 로드 포트(101, 102, 103)와, 대기측 반송 로봇(이하, 「대기 로봇」이라고 함)(104)과, 로드 로크(105)와, 진공측 반송 로봇(이하, 「진공 로봇」이라고 함)(106, 110)과, 중간실(109)로 구성되어 있다.
로드 포트(101, 102, 103)는, 처리 대상의 웨이퍼를 수납한 카세트가 놓여지는 받침대이다.
대기 로봇(104)은, 신축 가능한 아암을 구비하고, 아암 끝에는, 웨이퍼를 유지할 수 있는 핸드가 구비되어 있다. 또한, 대기 로봇(104)은, 각 로드 포트 앞까지 수평 이동하거나, 선회하고 방향을 바꾸거나 하는 것이 가능하다. 이 대기 로봇(104)이 로드 포트(101, 102, 103)에 놓여진 카세트로부터 미처리의 웨이퍼를 반출하거나, 처리가 완료된 웨이퍼를 반입하거나 한다.
로드 로크(105)는, 웨이퍼를 내부에 유지하는 기구를 갖고 있으며, 또한, 웨이퍼의 반출 입구에는, 개폐 가능한 게이트 밸브를 구비하고 있다. 게이트 밸브를 닫음으로써 내부를 밀폐할 수 있어, 내부의 압력을 대기압과 진공압 사이에서 상하시킬 수 있다.
진공 로봇(106, 110)은, 밀폐된 용기(반송실) 내에 배치되어 있고, 그 용기 내는 감압된 상태로 유지되어 있다. 이 용기에는, 로드 로크(105)나 중간실(109)이나 처리실(107, 108, 111, 112)과 연결되는 웨이퍼의 반출 입구가 있고, 그 반출 입구에는 개폐 가능한 게이트 밸브가 구비되어 있다. 진공 로봇(106, 110)은, 신축 가능한 아암을 구비하고, 아암 끝에는, 웨이퍼를 유지할 수 있는 핸드가 구비되어 있다. 또한, 진공 로봇(106, 110)은, 선회하고, 방향을 바꾸는 것이 가능하다. 이 진공 로봇(106, 110)이 로드 로크(105)나 중간실(109)이나 처리실(107, 108, 111, 112)에 대하여, 웨이퍼의 반입이나 반출을 행한다.
중간실(109)은, 내부에 웨이퍼를 유지할 수 있는 기구를 갖고 있고, 내부는 감압된 상태로 유지되어 있다. 이 중간실(109)에 진공 로봇(106, 110)이 웨이퍼를 두거나, 취출하거나 함으로써, 진공 로봇간에서 웨이퍼를 전달할 수 있다. 처리실(107, 108, 111, 112)은, 처리실 내에 웨이퍼를 유지한 상태에서, 에칭이나 성막 등의 처리를 실시하는 기능을 갖고 있다.
또한, 제어부(113)는, 대기 로봇(104)이나 진공 로봇(106, 110)의 반송 동작이나 처리실(107, 108, 111, 112)에서의 처리 등의 실행을 제어하는 기능을 갖고 있다. 제어부(113)는, 연산 처리를 행하는 연산 처리부와 데이터를 기억하는 기억부로 구성되고, 제어의 수순 등을 기술한 프로그램이나 장치 내의 상태 등의 데이터가 유지되어 있다.
단, 도 1에서 도시한 반도체 처리 장치의 구성은 일례이며, 특히, 기계부에 있어서, 처리실의 수는 4개로 한정되는 것은 아니고, 또한, 로드 포트의 수는 3개로 한정되는 것도 아니고, 또한, 진공 로봇의 수는 2개로 한정되는 것도 아니다. 도 2에, 반도체 처리 장치의 기계부의 다른 예를 도시한다. 도 2에 도시한 바와 같이, 처리실이 6개, 진공 로봇이 3개 있어도 되고, 또한, 1개의 진공 로봇에 접속된 처리실의 수가 1개나 3개이어도 된다.
도 3은 본 발명인 처리실 할당 설정 장치와 반도체 처리 장치의 관계에 대하여 설명한 것이다. 처리실 할당 설정 장치(301)와 반도체 처리 장치(302)는 네트워크(303)를 통하여 접속되어 있어, 데이터의 수수가 가능하다. 처리실 할당 설정 장치(301)에서 시뮬레이션에 기초하여 산출한 가장 생산성이 높아지는 처리실 할당 후보 중으로부터 유저가 채용한 처리실 할당 정보와, 그 처리실 할당에 있어서의 반도체 처리 장치의 동작 스케줄 정보를 반도체 처리 장치(302)에 전송하고, 그 정보에 기초하여 반도체 처리 장치(302)가 웨이퍼 반송이나 처리를 실행한다. 한편, 반도체 처리 장치(302)로부터는, 처리실 할당에 필요로 되는 반도체 처리 장치(302)의 사용 가능한 처리실 정보, 및 반도체 처리 장치 고유의 동작 제어 룰 정보를 처리실 할당 설정 장치(301)에 전송하고, 그 정보에 기초하여 처리실 할당 설정 장치(301)에서는 처리실 할당을 결정하게 된다.
도 4는 본 발명인 처리실 할당 설정 장치(301)의 구성에 대하여 설명한 것이다. 처리실 할당 설정 장치(301)는, 크게 나누면, 연산부(401)와, 기억부(404)와, 정보 입력부(412)와, 처리실 할당 설정 화면(413)과, 통신부(414)를 구비한다. 연산부(401)와 기억부(404)와 통신부(414)는, 연산 처리나 데이터의 기억을 행할 수 있는 컴퓨터 상에 배치된다. 그 컴퓨터와, 키보드나 마우스 등의 정보 입력부(412), 디스플레이 등의 처리실 할당 설정 화면(413)은 접속되어 있고, 정보 입력부(412)로부터 입력된 정보 및 네트워크(303), 통신부(414)를 통하여 반도체 처리 장치(302)로부터 접수한 정보는 기억부(404)에 기억된다. 한편, 기억부(404)에 기억되어 있는 처리실 할당 결과에 관한 정보(410)를 처리실 할당 설정 화면(413)에 표시할 수 있다. 또한, 상기 처리실 할당 정보 및 상기 동작 스케줄 정보는, 통신부(414)를 통하여 반도체 처리 장치(302)에 출력한다.
연산부(401)에는, 처리실 할당의 후보를 생성하는 처리실 할당 후보 생성부(402)와, 각 처리실 할당의 후보에 대하여, 그 처리 완료 시간을 산출하는 처리 완료 시간 산출부(403)의 2개의 처리부가 포함되어 있다.
또한, 기억부(404)에는, 처리 대상 정보(405), 처리실 정보(406), 동작 룰ㆍ동작 시간 정보(407), 처리실 할당수 후보 정보(408), 처리실 할당 후보 정보(409), 처리실 할당 결과 정보(410)가 유지되어 있다.
도 5는 처리실 할당 설정 화면(413)에 대하여 설명한 도면이다. 처리실 할당 설정 화면(413)은, 처리 대상 입력부(501)와 처리실 할당 결과 표시부(502)와 처리실 할당 계산을 개시하기 위한 처리실 할당 계산 실행 버튼(503)과 처리실 할당의 설정을 결정할 때의 처리실 할당 설정 결정 버튼(504)으로 구성된다. 처리 대상 입력부(501)는, 이제부터 처리하는 웨이퍼 종류와 그 처리 시간과 처리 매수를 유저가 입력하는 영역이다. 도 5의 표시예는, WA라고 하는 웨이퍼 종류가 있고, 그 처리 시간은 30이고, 처리 매수는 500장이라고 하는 데이터와, WB라고 하는 웨이퍼 종류가 있고, 그 처리 시간은 100이고, 처리 매수는 200장이라고 하는 데이터가 입력되어 있는 예이다. 처리실 할당 결과 표시부(502)는, 처리실 할당 계산의 결과를 표시하는 부분이다. 도 5의 예에서는, 처리실 할당 계산을 실행하기 전의 상태이기 때문에, 처리실 할당 결과 표시부(502)는 공란으로 되어 있다. 처리실 할당 계산 실행 버튼(503)은, 처리실 할당의 결정자가, 처리 대상의 데이터를 입력한 후, 처리실 할당의 계산을 실행시키기 위해서 누르는 버튼이다. 이 버튼이 눌러지면, 처리실 할당 설정 장치(301)에서, 처리실 할당 계산이 개시된다.
처리 대상 정보(405)는, 처리실 할당 설정 화면(413)의 처리 대상 입력부(501)로부터 유저가 입력한 데이터를 접수하여, 기억부(404)에 저장된 것이다. 도 11에 도시한 바와 같이, 웨이퍼 종류, 처리 시간, 처리 매수의 데이터 항목을 갖는 데이터 테이블로 구성된다.
처리실 정보(406)는, 대상으로 하는 반도체 처리 장치(302)가 구비하는 처리실 정보를, 네트워크(303)를 통하여 접수하여, 기억부(404)에 저장된 것이다. 도 12에 도시한 바와 같이, 처리실 ID의 데이터 항목으로 이루어지는 데이터 테이블이다. 유저로부터 접수한 처리 대상 정보(405)에 있는 웨이퍼 종류 정보를 반도체 처리 장치(302)에 전달하고, 반도체 처리 장치(302)로부터, 그들의 웨이퍼 종류의 웨이퍼를 처리할 수 있는 처리실 및 메인터넌스 등을 위해서 정지 중이 아닌 처리실을 선택한 처리실 정보를 접수하여, 기억부(404)에 저장한다.
동작 룰ㆍ동작 시간 정보(407)는, 대상으로 하는 반도체 처리 장치(302)가 구비하는 대기 로봇이나 진공 로봇 등의 웨이퍼의 반송을 행하는 기구 및 로드 로크, 중간실 및 처리실 등의 게이트 밸브의 개폐 동작 등의 동작의 실행을 개시하기 위한 조건과 그 동작 시간을 나타낸 정보이다. 도 13에 도시한 바와 같이, 동작 부위, 동작 내용, 동작 실행 조건 및 동작 시간의 데이터 항목을 갖는 데이터 테이블로 구성된다. 예를 들면, 로봇이 파지해야 할 대상이 동시에 복수 존재하는 경우, 또는 웨이퍼를 처리하는 처리실이 복수 사용 가능한 상태에 있는 경우에 어느 쪽을 우선할지 등의 룰도, 대상으로 하는 반도체 처리 장치(302)마다 고유하게 동작 제어 룰로서 정해져 있는 것이며, 후술하는 시뮬레이션 처리에서 필요로 되므로, 대상으로 하는 반도체 처리 장치(302)로부터 미리 동작 룰ㆍ동작 시간 정보로서 접수하여, 기억부(404)에 저장해 둔다.
처리실 할당수 후보 정보(408)는, 처리실 할당 후보 생성부(402)에서 작성되며, 대상으로 하는 반도체 처리 장치가 구비하는 사용 가능한 처리실수를, 유저가 입력한 각 웨이퍼 종류마다 할당하는 처리실수의 모든 조합의 정보이다. 도 14에 도시한 바와 같이, 할당수 후보 No, 웨이퍼 종류, 할당 처리실수의 데이터 항목을 갖는 데이터 테이블로 구성된다.
처리실 할당 후보 정보(409)는, 처리실 할당 후보 생성부(402)에서 작성되며, 각각의 처리실과 할당되어 있는 웨이퍼 종류의 조합의 모든 가능한 후보를 유지하고 있다. 도 15의 (b)에 도시한 바와 같이, 처리실 할당 후보 No, 사용 가능한 각 처리 장치에 할당되는 웨이퍼 종류의 데이터 항목을 갖는 데이터 테이블로 구성된다.
처리실 할당 결과 정보(410)는, 처리 완료 시간 산출부(403)에서, 처리실 할당 후보마다 처리 대상의 처리를 시뮬레이션을 행한 결과인 처리 완료 시간을 기록하고 있다. 도 16에 도시한 바와 같이, 처리실 할당 후보 No, 처리 완료 시간의 데이터 항목을 갖는 데이터 테이블로 구성된다.
동작 스케줄 정보(411)는, 본 발명의 처리실 할당 설정 장치에서 가장 생산성이 높아진다고 평가된 1개 이상의 처리실 할당 후보를 내림차순으로 배열하여 표시한 것 중으로부터, 유저가 선택한 처리실 할당에 기초하여, 반도체 처리 장치의 대기 로봇, 진공 로봇, 로드 로크, 처리실의 동작 스케줄을 산출한 결과를 유지하고 있다. 도 18에 도시한 바와 같이, 부위, 동작, 개시 시각의 데이터 항목을 갖는 데이터 테이블로 구성된다.
도 6은 본 발명의 처리실 할당 설정 장치(301)에서 실시되는 처리실 할당 계산 처리의 플로우차트를 설명한 도면이다. 처리실 할당 계산 처리는, 처리실 할당 후보 생성 처리(601)와 처리 완료 시간 산출 처리(602)로 구성되고, 처리 완료 시간 산출 처리(602)에서는, 처리실 할당 후보 생성 처리(601)에서 생성한 복수의 처리실 할당 후보 모두에 대하여, 처리 완료 시간을 계산하기 위해서, 모든 후보에 대하여 계산이 완료될 때까지 반복한다. 모든 후보에 대하여, 처리 완료 시간이 계산되면 처리실 할당 계산은 종료된다. 그리고, 처리실 할당 계산의 결과를, 처리실 할당 설정 화면(413)의 처리실 할당 결과 표시부(502)에 표시한다.
도 7은 처리실 할당 후보 생성 처리(601)의 데이터의 입출력을 설명한 도면이다. 처리실 할당 후보 생성 처리(601)는, 처리 대상 정보(405)와 처리실 정보(406)가 입력되어, 처리실 할당 후보 정보(409)를 출력한다. 이 처리 대상 정보(405)는, 처리실 할당 설정 화면(413)의 처리 대상 입력부(501)에 대하여, 정보 입력부(412)를 이용하여, 처리실 할당의 결정자가 입력한 값이다. 또한, 처리실 정보(406)는, 반도체 처리 장치(302)에서 이용 가능한 처리실을 나타내고 있고, 반도체 처리 장치로부터 네트워크를 통하여, 전송되어 오는 정보이다.
처리 대상 정보(405)와 처리실 정보(406)로부터 처리실 할당 후보 정보(409)를 산출하는 계산 수순을 도 17의 플로우차트에 따라서 설명한다.
우선, 처리 대상 정보에 유지되어 있는 각 웨이퍼 종류의 각각에 대하여, 할당하는 처리실의 수의 후보를 산출한다. 여기서는, 유저가 입력한 처리 대상의 각 웨이퍼 종류의 웨이퍼를, 평가 대상으로 하는 반도체 처리 장치(302)에 있어서, 병행하여 처리하는 것을 전제로 하고 있다. 처리실 정보(406)로부터 할당 대상의 총 처리실수를 산출한다. 다음으로, 각 웨이퍼 종류에 대하여, 적어도 1개는 처리실을 할당할 필요가 있기 때문에, 웨이퍼 종류의 수를 총 처리실수로부터 뺀다. 그 나머지를 할당 잔수로 한다. 다음으로, 이 할당 잔수를, 각각의 웨이퍼 종류에 할당하는 조합을 모두 구한다. 이때, 할당 잔수로부터의 할당이 없는 웨이퍼 종류가 있어도 된다. 마지막으로, 구한 각 웨이퍼 종류의 할당 잔수의 할당수에 1을 더함으로써, 각 웨이퍼 종류의 처리실 할당수가 산출된다(S701).
도 11, 도 12에서 도시한 데이터의 예를 이용하여 설명한다. 우선, 총 처리실수는 4이다. 그리고, 웨이퍼 종류의 수는 WA와 WB의 2개이기 때문에, 총 처리실 4로부터 2를 빼어 할당 잔수는 2이다. 이 할당 잔수를 할당하는 웨이퍼 종류가 2개이기 때문에, 할당 잔수를 할당하는 조합은, (WA=2, WB=0), (WA=1, WB=1), (WA=0, WB=2)이다. 이 할당수에 1을 더하면, (WA=3, WB=1), (WA=2, WB=2), (WA=1, WB=3)으로 된다. 이들 조합 각각이, 처리실 할당수 후보이다. 도 14에 예시한 바와 같은 정보로서, 기억부(404)에 기억된다.
다음으로, 어떤 웨이퍼 종류를 어떤 처리실에 할당할지를 산출한다.
하나의 처리실 할당수 후보를 선택하고(S702),
그 중에서 하나의 웨이퍼 종류를 선택하고, 그 웨이퍼 종류의 할당수에 기초하여, 미할당의 처리실로부터, 그 웨이퍼 종류의 할당수가 만족될 때까지 처리실을 할당한다. 모든 웨이퍼 종류에 처리실의 할당이 정해질 때까지, 처리실의 할당을 반복한다. 이에 의해 선택한 처리실 할당수 후보에 대하여, 처리실 할당의 하나의 후보가 생성되어, 기억부에 등록한다(S703).
도 14의 예를 이용하여 설명한다. 우선, 처리실 할당수 후보 No.1을 선택한다. 그 중에서 웨이퍼 종류 WA를 선택하면, 처리실 할당수는 3이다. 미할당의 처리실은, 처리실(107, 108, 111, 112)이 있으므로, 예를 들면 처리실 ID의 순서대로 처리실(107, 108, 111)을 웨이퍼 종류 WA에 할당한다. 다음으로 웨이퍼 종류 WB에 대하여, 처리실 할당수가 1이므로, 미할당의 처리실(112)을 할당한다. 이에 의해, 웨이퍼 종류 WA에 처리실(107, 108, 111), 웨이퍼 종류 WB에 처리실(112)이 할당된 처리실 할당의 후보의 1개가 생성된 것으로 된다(S703).
다음으로, 생성된 하나의 처리실 할당의 후보에 대하여, 임의의 처리실의 페어(순차적으로 페어 번호를 부여함)를 선택하고, 첫번째의 처리실에 할당되어 있는 웨이퍼 종류와, 두번째의 처리실에 할당되어 있는 웨이퍼 종류가 상이한 경우는, 첫번째의 처리실에 할당되어 있는 웨이퍼 종류와, 두번째의 처리실에 할당되어 있는 웨이퍼 종류를 교체한다. 이에 의해, 또 하나의 처리실 할당 후보를 가정한다(S706).
만약, 전 스텝(S706)에서 새로운 처리실 할당 후보가 가정되어 있고, 그것이 이미 등록된 처리실 할당 후보 중 어느 것과도 일치하지 않는 경우에(S707), 새로운 처리실 할당 후보로서 기억부에 등록한다(S708).
이상의 조작(S706∼S708)을, 모든 처리실의 페어가 선택될 때까지 반복한다(S705∼S709).
또한, 새롭게 생성된 처리실 할당 후보가 있는 경우, 이들의 처리실 할당 후보에 대해서도 마찬가지의 조작을 반복한다(S704∼S710). 이에 의해, 선택된 처리실 할당수 후보에 대하여, 처리실 할당 후보가 생성된 것으로 되므로, 이상의 조작을 모든 처리실 할당수 후보에 대하여 행함으로써(S702∼S711), 모든 처리실 할당 후보를 망라적으로 생성할 수 있었던 것으로 된다.
도 14의 처리실 할당수 후보 No.1의 예를 이용하여 설명한다. 상기의 설명에서, 웨이퍼 종류 WA에 처리실(107, 108, 111), 웨이퍼 종류 WB에 처리실(112)이 할당된 처리실 할당의 후보의 하나가 생성된 부분부터 이어서 설명한다. 생성된 처리실 할당 후보 데이터를, 기억부(404)의 처리실 할당 후보 정보 테이블(409)에 등록한다(S703). 도 15의 (b)에 도시한 처리실 할당 후보 정보 테이블(409)의 제1 레코드(1501)로서 등록된다. 이 처리실 할당 후보 No.1-1에 대하여, 임의의 처리실의 페어에 할당된 웨이퍼 종류를 교체함으로써 다른 해가 있는지의 여부를 탐색한다. 우선, 임의의 처리실의 페어를 선택한다. 처리실(107), 처리실(108)을 선택한다. 처리실(107, 108)에는, 동일한 웨이퍼 종류 WA가 할당되어 있기 때문에, 새로운 처리실 할당 후보는 생성되지 않으므로, 다른 처리실의 페어를 재선택한다. 여기서, 처리실의 페어를 순차적으로 선택하는 순서는 미리 정해져 있고, 순차적으로, 처리실의 페어의 번호를 부여하여 모든 조합을 선택한다.
계속해서, 처리실(107, 112)의 페어가 선택된 것으로 한다. 처리실(107)은 웨이퍼 종류 WA가 할당되어 있고, 처리실(112)은 웨이퍼 종류 WB가 할당되어 있기 때문에, 이 처리실 할당을 교체한다. 즉, 처리실(107)에 웨이퍼 종류 WB, 처리실(112)에 웨이퍼 종류 WA를 할당한다. 이에 의해, 웨이퍼 종류 WA에 처리실(108, 111, 112), 웨이퍼 종류 WB에 처리실(107)을 할당한 처리실 할당 후보가 생성된다. 생성된 처리실 할당 후보 데이터는, 처리실 할당 후보 정보 테이블(409)의 제2 레코드(1502)로서 등록된다(S708).
이와 같이 하여 모든 처리실의 페어를 선택하고, 새로운 처리실 할당 후보를 생성하면, 웨이퍼 종류 WA에 처리실(107, 111, 112), 웨이퍼 종류 WB에 처리실(108)을 할당한 처리실 할당 후보(레코드(1503)), 웨이퍼 종류 WA에 처리실(107, 108, 112), 웨이퍼 종류 WB에 처리실(111)을 할당한 처리실 할당 후보(레코드(1504))가 생성된다.
또한, 새롭게 생성된 처리실 할당 후보(처리실 할당 후보 No.1-2, No.1-3, No.1-4)에 대해서도 마찬가지의 조작을 행한다(S704∼S710). 예를 들면, 웨이퍼 종류 WA에 처리실(108, 111, 112), 웨이퍼 종류 WB에 처리실(107)을 할당한 처리실 할당 후보(레코드(1502))에 대하여, 마찬가지의 조작을 행하면, 모두 이미 생성된 처리실 할당 후보와 동일해지므로(S707), 새로운 처리실 할당 후보는 생성되지 않는다. 마찬가지로, 웨이퍼 종류 WA에 처리실(107, 111, 112), 웨이퍼 종류 WB에 처리실(108)을 할당한 처리실 할당 후보(레코드(1503)), 웨이퍼 종류 WA에 처리실(107, 108, 112), 웨이퍼 종류 WB에 처리실(111)을 할당한 처리실 할당 후보(레코드(1504))에 대해서도 새로운 처리실 할당 후보는 생성되지 않는다. 따라서, 선택한 처리실 할당수 후보 No.1에 대한 처리실 할당 후보 생성은 종료된다. 그 후, 새로운 처리실 할당수 후보에 대하여 처리실 할당 후보를 생성하고, 모든 처리실 할당수 후보에 대하여 처리실 할당 후보 생성이 끝날 때까지 반복한다(S702∼S711).
예를 들면, 처리실 할당수 후보 No.2에 대하여 루프의 처리를 행하여(S702), 처리실 할당의 1개의 후보로서, 웨이퍼 종류 WA에 처리실(107, 108)을, 웨이퍼 종류 WB에 처리실(111, 112)을 할당한 처리실 할당 후보를 생성하고, 처리실 할당 후보 정보 테이블(409)에 등록한다(S703). 도 15의 (b)에 도시한 처리실 할당 후보 정보 테이블(409)의 레코드(1505)에 해당한다. 계속해서, 전 스텝 S703에서 등록한 처리실 할당 후보 No.2-1에 대하여 루프의 처리를 행하고(S704), 처리실의 페어를 순차적으로 선택하고, 할당 웨이퍼 종류를 교체한 처리실 할당 후보를 가정하고(S706), 이미 생성된 처리실 할당 후보 중 어느 것에도 일치하지 않는 것을 확인하고(S707), 순차적으로 등록(S708)한 것이, 도 15의 (b)에 도시한 처리실 할당 후보 정보 테이블(409)의 레코드(1506∼1509)에 해당한다.
상기의 처리실 할당 후보 생성 처리 S601에서, 도 15의 (b)에 예시한 바와 같은 처리실 할당 후보 정보(409)가 생성된다. 이 정보는, 각각의 처리실 할당 후보마다, 각각의 처리실과 할당되어 있는 웨이퍼 종류의 조합을 유지하고 있다.
도 8은 처리 완료 시간 산출 처리 S602의 데이터의 입출력을 설명한 도면이다. 처리 완료 시간 산출 처리 S602에는, 처리 대상 정보(405)와 처리실 할당 후보 정보(409)와 동작 룰ㆍ동작 시간 정보(407)가 입력되어, 처리실 할당 결과 정보(410)를 출력한다.
동작 룰ㆍ동작 시간 정보(407)란, 상기한 바와 같이 도 13에 예시한 정보이다. 이것은, 대기 로봇이나 진공 로봇 등의 웨이퍼의 반송을 행하는 기구가 동작의 실행을 개시하기 위한 조건과 그 동작 시간을 나타낸 정보이다. 예를 들면, 도 13의 데이터 테이블의 제1행째의 데이터 레코드에 기재되는 동작 내용 「로드 포트(101, 102, 103)로부터 로드 로크(105)에 웨이퍼를 반송」이라는 데이터는, 대기 로봇(104)의, 로드 포트로부터 미처리 웨이퍼를 반출하여, 로드 로크에 반입한다고 하는 하나의 동작을 정의한 것이며, 이 동작을 개시하는 조건으로서, 「로드 포트(101, 102, 103)에 할당된 처리실이 대기 중인 미처리 웨이퍼가 있다」 「로드 로크(105)에 빈 스페이스가 있고 대기압 상태이다」 「대기 로봇이 대기 상태이다」가 정의되어 있고, 이 동작의 개시부터 종료까지 필요로 하는 동작 시간이 5인 것을 의미하고 있다.
처리 완료 시간 산출 처리 S602의 처리 수순에 대하여 설명한다. 처리 완료 시간 산출 처리 S602는, 시뮬레이션이라 불리는, 반도체 처리 장치의 상태를 가상적으로 계산기 상에 데이터로서 유지하고, 계산기 내에서 시각을 진행시키면서 장치의 동작을 배열해 가는 계산 수순을 이용하여 행한다. 우선, 처리 대상 정보(405)에 기초하여, 각 웨이퍼 종류에 대하여, 생산 매수분의 미처리 웨이퍼가 로드 포트에 존재하는 상태로 세트된다. 도 11의 예에서는, 웨이퍼 종류 WA의 미처리 웨이퍼가 500장, 웨이퍼 종류 WB의 미처리 웨이퍼가 200장 로드 포트에 존재한다고 하는 상태로 한다. 실제로는, 하나의 로드 포트에 유지할 수 있는 웨이퍼의 매수에는 제한이 있지만, 가상적인 계산이므로, 본 실시예에서는, 시뮬레이션을 간편하게 하기 위해서 각 웨이퍼의 공급 방법ㆍ타이밍 등은 특별히 고려하지 않는 것으로 한다.
다음으로, 처리실 할당 후보 정보(409)로부터 후보 정보를 하나 선택한다. 그 후보 정보로부터, 각 웨이퍼 종류의 웨이퍼가 어떤 처리실로 반송될지가 결정된다. 예로서, 도 15의 (b)의 예로부터, 처리실 할당 후보 No.1-1을 선택하는 것으로 하면, 웨이퍼 종류 WA의 500장의 웨이퍼는 각각 처리실(107, 108, 111) 중 어느 하나에 반송되고, 웨이퍼 종류 WB의 200장의 웨이퍼는 각각 처리실(112)에 반송되게 된다. 이 초기 상태가 설정되면, 동작 룰ㆍ동작 시간 정보(407)에 기초하여, 대기 로봇, 진공 로봇 및 로드 로크 등의 동작 실행 조건과 대조하고, 조건이 만족되어 있는 동작이 있으면, 그 동작을 실행한다. 동작이 실행되면, 그 동작의 동작 시간 경과 후, 웨이퍼의 위치나 가동 중이나 대기 중과 같은 가동 상태가 변화된다. 따라서, 시각을 진행시켜, 변화 후의 상태에 대하여, 동작 실행 조건과 대조하고, 조건이 만족되어 있는 동작이 있으면, 동작을 실행한다. 이 수순을 반복하여 동작을 배열해 가면, 각 웨이퍼에 대하여, 미처리 상태에서 로드 포트로부터 반출되어, 처리실에서 처리가 실시되고, 처리가 끝난 상태에서 로드 포트로 되돌아 오는 일련의 동작이 완성된다. 이것을 모든 웨이퍼가 처리 완료되고, 로드 포트로 되돌아 올 때까지 반복한다.
이 시뮬레이션의 수순을 도 9를 이용하여 설명한다. 도 9에서 이용하고 있는 약호는 이하와 같다. 부위 명칭의 약호는, AR : 대기 로봇(104), LL : 로드 로크(105), VR1 : 진공 로봇(106), PU1 : 처리실(107), PU2 : 처리실(108), VR2 : 진공 로봇(110), PU3 : 처리실(111), PU4 : 처리실(112), LP : 로드 포트(101, 102, 103), BR : 중간실(109)이다. 또한, W1, …, W5는 웨이퍼의 ID를 의미한다. 각 부위의 동작의 표기는, 「부위 1→ 부위 2(웨이퍼 ID)」는, 그 웨이퍼 ID의 웨이퍼가 부위 1로부터 부위 2로 반송되는 동작을 의미하고 있다. 또한, Vac는 버큠, Vent는 벤트, Processing은 처리 중을 의미하고 있다.
시각 0의 초기 상태에서는, 모든 미처리 웨이퍼는 로드 포트(101)에 있고, 모든 처리실(107, 108, 111, 112), 대기 로봇(104), 진공 로봇(106, 110)은 대기 중이며, 로드 로크(105)는 대기압 상태이며 안은 비어 있는 것으로 한다. 또한, 웨이퍼 종류 WA의 웨이퍼는 각각 처리실(107, 108, 111) 중 어느 하나에 반송되고, 웨이퍼 종류 WB의 웨이퍼는 각각 처리실(112)에 반송된다고 하는 조건인 것으로 한다.
우선, 시각 0의 상태에서는, 「로드 포트(101, 102, 103)에 할당된 처리실이 대기 중인 미처리 웨이퍼가 있다」 「로드 로크(105)에 빈 스페이스가 있고 대기압 상태이다」 「대기 로봇(104)이 대기 중이다」라고 하는 조건이 성립하고 있기 때문에, 「로드 포트(101, 102, 103)로부터 로드 로크(105)에 웨이퍼를 반송」의 동작이 실행된다. 이 경우에서는, 모든 처리실이 대기 중이기 때문에, 웨이퍼 종류 WA의 웨이퍼를 처리실(107, 108, 111) 중 어느 것에 반송해도 되고, 웨이퍼 종류 WB의 웨이퍼를 처리실(112)에 반송해도 된다. 동일한 동작 부위에 대하여, 동작 실행 조건이 복수 성립한 경우, 어느 것을 우선할지는, 반도체 처리 장치의 동작 제어 룰로서 부여되어 있으므로, 그것에 따르는 것으로 한다. 즉, 반도체 처리 장치(302)로부터, 미리 그 반도체 처리 장치 고유의 동작 제어 룰에 기초하여, 동작 룰ㆍ동작 시간 정보(407)의 형식으로 룰이 작성된 것을 네트워크(303)를 통하여 입력하여, 기억부(404)에 기억해 둔다.
도 9에서 도시한 예에서는, 처리실(107)에 웨이퍼 ID가 W1인 웨이퍼를 반송하는 것으로 한다. 이 동작이 개시되면, 대기 로봇(104)은 가동 중인 상태로 변한다. 이 상태의 변화에 의해, 그 외에 동작 실행 가능한 조건이 없으므로, 시각을 진행시킨다. 시각을 1로 진행시키면, 동작 실행 가능한 조건이 없으므로, 더 시각을 진행시킨다. 시각 0으로부터 개시한, 대기 로봇(104)에 의한 로드 포트(101)로부터 로드 로크(105)로의 웨이퍼의 반송이 동작 시간이 5이므로, 시각이 5로 되었을 때에, 웨이퍼 W1은 로드 로크(105) 내에 반입된 상태로 되고, 대기 로봇(104)은 대기 중으로 변화된다.
여기서, 동작 실행 가능한 조건과 대조하면, 「로드 로크(105)에 미처리 웨이퍼가 있고, 대기압 상태이다」라고 하는 조건이 성립하여, 로드 로크(105)의 버큠이라고 하는 동작이 개시된다. 이에 의해, 로드 로크(105)는 버큠 중이라고 하는 상태로 변한다. 그 후, 시각을 더 진행시켜 가면, 시각 10의 시점에서, 로드 로크(105)의 버큠이 완료되어, 로드 로크(105)가 진공 상태로 변화한다. 이때, 동작 실행 가능한 조건과 대조하면, 「로드 로크(105)에 미처리 웨이퍼가 있고, 진공 상태이다」라고 하는 조건과, 「로드 로크(105)에 처리실(107, 108)에 할당된 미처리 웨이퍼가 있고, 진공 상태이다」 「처리실(107, 108)이 대기 상태이다」 「진공 로봇이 대기 상태이다」라고 하는 조건의 2개의 동작 실행 조건이 성립한다. 이 경우에서는, 전자는 로드 로크(105)의 동작 실행 조건이고, 후자는 진공 로봇(106)의 동작 실행 조건이므로, 동시에 실행하는 것이 가능하다. 따라서, 로드 로크(105)는 시각 10부터 벤트를 개시하고, 진공 로봇(106)은 웨이퍼 W1의 로드 로크(105)로부터 처리실(107)로의 반송을 개시한다. 그것에 의해, 로드 로크(105)는 벤트 중인 상태로 변하고, 진공 로봇(106)은 가동 중인 상태로 변한다.
그 후, 시각을 진행시켜 가면, 시각 15에서 로드 로크(105)의 벤트가 완료되고, 로드 로크(105)의 상태가 대기압 상태로 변한다. 그것에 의해, 대기 로봇(104)이 로드 포트(101)로부터 미처리 웨이퍼 W2를 로드 로크(105)로 반송을 개시한다. 웨이퍼 W2는 처리실(111)로 반송되는 것으로 한다. 그 후, 시각 20에서, 대기 로봇(104)이 웨이퍼 W2를 로드 로크(105)로 반송 완료하고, 또한, 진공 로봇(106)이 웨이퍼 W1을 처리실(107)로 반송을 완료한다. 이때의 상태 변화에 의해, 시각 20부터는, 로드 로크(105)가 버큠을 개시하고, 처리실(107)이 처리를 개시한다.
이상과 같은 수순을 반복하여, 모든 웨이퍼의 처리가 완료되고, 로드 포트로 되돌아 왔을 때의 시각을 구한다. 시각 0부터 상기 구한 시각까지의 동안의 시간이 선택한 처리실 할당 후보의 처리 완료 시간으로 된다. 이 수순을 모든 처리실 할당 후보에 대하여 실행하고, 모든 처리실 할당 후보의 처리 완료 시간을 산출하고, 그것을 처리실 할당 결과 정보(410)로서 기억한다. 이 처리실 할당 결과 정보(410)는, 도 16에 예시한 바와 같은 정보이며, 각 처리실 할당 후보에 대하여, 처리 완료 시간을 유지하고 있다.
처리실 할당 결과 정보(410)가 생성되면, 그것을 처리실 할당 설정 화면(413)의 처리실 할당 결과 표시부(502)에 표시한다. 도 10에 처리실 할당 결과 정보가 표시된 예를 도시한다. 처리실 할당 결과 표시부(502)는, 각 처리실 할당 후보와 그 처리 완료 시간의 리스트를 표시하는 결과 일람 표시부(1001)와, 결과 일람 표시부(1001)로부터 선택된 처리실 할당 후보의 웨이퍼 종류와 할당된 처리실의 배치를 표시하는 할당 배치 표시부(1002)로 이루어진다. 결과 일람 표시부(1001)에는, 처리 완료 시간이 빠른 쪽부터 내림차순으로 처리실 할당 후보를 배열하여 표시한다. 할당 배치 표시부(1002)에는, 반도체 처리 장치의 레이아웃을 표시하고, 각 처리실 상에 할당된 웨이퍼 종류를 표시한다. 또한, 각 처리실 상에 표시되어 있는 웨이퍼 종류를 처리실 할당의 결정자가 지정함으로써, 그 처리실에 할당되는 웨이퍼 종류가 지정된 웨이퍼 종류로 되어 있는 처리실 할당 후보만이 결과 일람 표시부(1001)에 표시되게 된다.
여기서, 유저가, 처리실 할당 후보로부터 채용하고자 하는 것을 선택하고, 처리실 할당 설정 결정 버튼(504)을 누른다. 처리실 할당 설정 결정 버튼(504)이 눌러지면, 선택된 처리실 할당을 입력으로 하여, 처리 완료 시간 산출 처리(602)가 실행된다. 이 처리에서는, 선택된 처리실 할당에 따라서, 처리 대상의 전체 웨이퍼를 해당하는 처리실에 반송하고, 소정의 처리를 실시하는 일련의 제조 과정을 재차 시뮬레이션한다. 그것에 의해, 도 9에 도시한 바와 같은 대기 로봇, 진공 로봇, 로드 로크, 처리실의 동작 스케줄이 산출되어, 도 18에 예시한 바와 같은 동작 스케줄 정보(413)가 생성된다. 이 동작 스케줄 정보(413)와 유저에게 선택된 처리실 할당이, 반도체 처리 장치에 전송된다. 반도체 처리 장치는, 수취한 동작 스케줄 정보(413)와 처리실 할당에 기초하여, 동작을 실행한다.
101, 102, 103 : 로드 포트
104 : 대기 로봇
105 : 로드 로크
106, 110 : 진공 로봇
107, 108, 111, 112 : 처리실
109 : 중간실
113 : 제어부
301 : 처리실 할당 설정 장치
302 : 반도체 처리 장치
303 : 네트워크
401 : 연산부
402 : 처리실 할당 후보 생성부
403 : 처리 완료 시간 산출부
404 : 기억부
405 : 처리 대상 정보
406 : 처리실 정보
407 : 동작 룰ㆍ동작 시간 정보
408 : 처리실 할당수 후보 정보
409 : 처리실 할당 후보 정보
410 : 처리실 할당 결과 정보
411 : 동작 스케줄 정보
412 : 정보 입력부
413 : 처리실 할당 설정 화면
414 : 통신부
501 : 처리 대상 입력부
502 : 처리실 할당 결과 표시부
503 : 처리실 할당 계산 실행 버튼
504 : 처리실 할당 설정 결정 버튼
S601 : 처리실 할당 후보 생성 처리
S602 : 처리 완료 시간 산출 처리
1001 : 결과 일람 표시부
1002 : 할당 배치 표시부
1501-1509 : 처리실 할당 후보 데이터 레코드

Claims (9)

  1. 복수의 반송실을 갖고, 각각의 반송실에 처리실이 접속되고, 또한 상기 복수의 반송실끼리가 직접, 혹은 중간에 피처리체의 전달용의 중간실을 사이에 두고 접속되는 구조를 구비한 반도체 처리 장치에서의, 각 처리실과 피처리체 종류의 할당을 사전에 평가하는 처리실 할당 설정 장치로서,
    각 피처리체 종류에 대하여, 적어도 1 이상의 처리실을 할당하는 모든 처리실 할당수 후보를 산출하고, 각 처리실 할당수 후보에서, 각 처리실에 피처리체 종류를 할당하는 1개의 처리실 할당 후보를 작성하고, 상기 1개의 처리실 할당 후보에 대하여, 임의의 처리실의 페어의 할당 피처리체 종류를 교체하여 새로운 처리실 할당 후보를 탐색하여, 모든 조합의 처리실 할당 후보를 생성하는 처리실 할당 후보 생성부와,
    상기 각 처리실 할당 후보에 따라서 유저가 지정한 처리 대상을 반도체 처리 장치의 해당 처리실에 반송하여 소정의 처리를 실시하는 일련의 제조 과정을 계산기 상에 가상적으로 재현하여, 처리 대상의 모든 피처리체의 최초의 처리 개시 시각부터 최후의 피처리체의 처리 완료 시각까지의 처리 완료 시간을, 상기 처리실 할당 후보마다 계산하는 처리 완료 시간 산출부를 갖는 것을 특징으로 하는 처리실 할당 설정 장치.
  2. 제1항에 있어서,
    연산부와, 기억부와, 정보 입력부와, 표시부 및 통신부를 구비하고,
    상기 연산부는, 상기 처리실 할당 후보 생성부와, 상기 처리 완료 시간 산출부를 갖고,
    상기 처리 완료 시간 산출부는, 계산한 상기 처리실 할당 후보마다의 처리 완료 시간을 가장 빨리 종료하는 후보부터 내림차순으로 상기 표시부에 표시하고, 유저가 상기 정보 입력부에 의해 선택한 처리실 할당 후보를 접수하고, 상기 선택된 처리실 할당 후보에 따라서 처리 대상의 모든 피처리체의 일련의 제조 과정을 재차 시뮬레이션하여, 대상으로 하는 반도체 처리 장치의 동작 스케줄 정보를 작성하고, 상기 통신부를 통하여 상기 반도체 처리 장치에 상기 선택된 처리실 할당과, 상기 동작 스케줄 정보를 전송하는 것을 특징으로 하는 처리실 할당 설정 장치.
  3. 제2항에 있어서,
    상기 기억부는,
    유저가 상기 정보 입력부로부터 입력한 처리 대상 정보와,
    대상으로 하는 반도체 처리 장치가, 자신이 구비하는 처리실 중에서 상기 처리 대상의 피처리체를 처리 가능한 처리실을 특정하는 정보를 통지해 온 처리실 정보와,
    상기 반도체 처리 장치가 구비하는 각 동작 부위의 동작을 실행 개시로 하는 조건, 그 동작 부위의 동작 시간 및 복수의 가능 동작에 대한 우선 순위를 부여하는 동작 제어 룰을 포함하여, 상기 반도체 처리 장치가 통지해 온 동작 룰ㆍ동작 시간 정보와,
    처리 대상의 피처리체 종류마다 할당하는 처리실수의 모든 조합 정보인 처리실 할당수 후보 정보와,
    각 처리실과 할당되어 있는 피처리체 종류의 조합의 모든 가능한 후보를 유지하는 처리실 할당 후보 정보와,
    처리실 할당 후보마다 처리 대상의 일련의 제조 과정을 시뮬레이션한 결과인 처리 완료 시간을 기록하는 처리실 할당 결과 정보와,
    유저가 선택한 처리실 할당에 기초하여, 반도체 처리 장치의 각 동작 부위의 동작 스케줄을 산출한 동작 스케줄 정보를 기억하는 것을 특징으로 하는 처리실 할당 설정 장치.
  4. 제1항에 있어서,
    상기 처리실 할당 후보 생성부는,
    유저가 입력한 처리 대상의 각 피처리체 종류에 대하여, 대상으로 하는 반도체 처리 장치의 적어도 1 이상의 처리실을 할당하는 모든 처리실 할당수 후보를 산출하고,
    각 처리실 할당수 후보에서, 각 처리실에 피처리체 종류를 할당하는 1개의 처리실 할당 후보를 작성하고, 상기 1개의 처리실 할당 후보에 대하여, 임의의 처리실의 페어의 할당 피처리체 종류를 교체하여 새로운 처리실 할당 후보를 탐색하고, 새로운 처리실 할당 후보가 발견된 경우에는 등록하고, 모든 처리실의 페어에 대하여 탐색을 반복하고, 및 모든 처리실 할당수 후보에 대하여 탐색을 반복하여, 모든 조합의 처리실 할당 후보를 생성하는 것을 특징으로 하는 처리실 할당 설정 장치.
  5. 제3항에 있어서,
    상기 기억부의 상기 동작 룰ㆍ동작 시간 정보는, 적어도, 동작 부위, 동작 내용, 동작 실행 조건 및 동작 시간의 데이터 항목을 갖는 데이터 테이블에 기억되고,
    상기 처리 완료 시간 산출부는,
    상기 각 처리실 할당 후보마다, 상기 처리 대상 정보의 모든 피처리체가 반도체 처리 장치의 로드 포트에 존재한다고 가정하고, 일련의 제조 과정의 시뮬레이션을 개시하고, 단위 시간씩 시각을 진행시켜, 반도체 처리 장치의 각 동작 부위가 동작 실행 조건을 만족시킨 시각에 동작을 개시하고, 각 피처리체를 해당 처리실에 반송하여 소정의 처리를 실시하고, 모든 피처리체를 로드 포트로 회수할 때까지의 처리 완료 시간을 산출하고, 상기 표시부에 각 처리실 할당 후보에서의 처리 완료 시간을, 가장 빠른 처리 완료 시간부터 내림차순으로 배열하여 표시하는 것을 특징으로 하는 처리실 할당 설정 장치.
  6. 제5항에 있어서,
    상기 처리 완료 시간 산출부는,
    상기 표시부에, 상기 반도체 처리 장치의 처리실의 레이아웃도를 표시하고, 상기 처리실 할당 후보의 처리 완료 시간의 일람으로부터 유저의 선택을 접수한 결과, 각 처리실에 할당된 피처리체의 종류의 정보를 해당하는 처리실의 도면 상에 표시하고, 및
    유저에 의한 할당을 희망하는 피처리체의 종류의 정보를 처리실의 도면 상에 지정 입력하는 것을 가능하게 하여, 유저로부터 지정된 처리실과 피처리체의 종류의 할당으로 특정한 모든 처리실 할당 후보와 처리 완료 시간의 조합만을 선택하고, 가장 빠른 처리 완료 시간부터 내림차순으로 선택된 처리실 할당 후보를 배열하여 표시하는 것을 특징으로 하는 처리실 할당 설정 장치.
  7. 복수의 반송실을 갖고, 각각의 반송실에 처리실이 접속되고, 또한 상기 복수의 반송실끼리가 직접, 혹은 중간에 피처리체의 전달용의 중간실을 사이에 두고 접속되는 구조를 구비한 반도체 처리 장치에서의, 각 처리실과 피처리체 종류의 할당을 사전에 평가하기 위해서, 컴퓨터를,
    유저가 입력한 처리 대상 정보와, 상기 반도체 처리 장치로부터 입수한 처리 가능한 처리실 정보에 기초하여, 각 피처리체 종류에 대하여, 적어도 1 이상의 처리실을 할당하는 모든 처리실 할당수 후보를 산출하는 수단,
    각 처리실 할당수 후보에서, 각 처리실에 피처리체 종류를 할당하는 1개의 처리실 할당 후보를 작성하고,
    상기 1개의 처리실 할당 후보에 대하여, 임의의 처리실의 페어의 할당 피처리체 종류를 교체하여 새로운 처리실 할당 후보를 탐색하여, 모든 조합의 처리실 할당 후보를 생성하는 수단, 및
    상기 반도체 처리 장치로부터 입수한 동작 룰ㆍ동작 시간 정보를 사용하여, 상기 각 처리실 할당 후보에 따라서 유저가 지정한 처리 대상을 반도체 처리 장치의 해당 처리실에 반송하여 소정의 처리를 실시하는 일련의 제조 과정을 계산기 상에 가상적으로 재현하여, 처리 대상의 모든 피처리체의 최초의 처리 개시 시각부터 최후의 피처리체의 처리 완료 시각까지의 처리 완료 시간을, 상기 처리실 할당 후보마다 계산하는 수단으로서 기능시키기 위한 처리실 할당 설정 프로그램을 기록한 컴퓨터 판독가능한 기록 매체.
  8. 제7항에 있어서,
    컴퓨터를,
    계산한 상기 처리실 할당 후보마다의 처리 완료 시간을 가장 빨리 종료하는 후보부터 내림차순으로 표시부에 표시하고, 유저가 정보 입력부에 의해 선택한 처리실 할당 후보를 접수하는 수단,
    상기 선택된 처리실 할당 후보에 따라서 처리 대상의 모든 피처리체의 일련의 제조 과정을 재차 시뮬레이션하여, 대상으로 하는 반도체 처리 장치의 동작 스케줄 정보를 작성하는 수단, 및
    통신부를 통하여 상기 반도체 처리 장치에 상기 선택된 처리실 할당과, 상기 동작 스케줄 정보를 전송하는 수단으로서 더 기능시키는 것을 특징으로 하는 처리실 할당 설정 프로그램을 기록한 컴퓨터 판독가능한 기록 매체.
  9. 제7항에 있어서,
    컴퓨터를,
    표시부에, 상기 반도체 처리 장치의 처리실의 레이아웃도를 표시하고, 상기 처리실 할당 후보의 처리 완료 시간의 일람으로부터 유저의 선택을 접수한 결과, 각 처리실에 할당된 피처리체의 종류의 정보를 해당하는 처리실의 도면 상에 표시하는 수단, 및
    유저에 의한 할당을 희망하는 피처리체의 종류의 정보를 처리실의 도면 상에 지정 입력하는 것을 가능하게 하여, 유저로부터 지정된 처리실과 피처리체의 종류의 할당으로 특정한 모든 처리실 할당 후보와 처리 완료 시간의 조합만을 선택하고, 가장 빠른 처리 완료 시간부터 내림차순으로 선택된 처리실 할당 후보를 배열하여 표시하는 수단으로서 더 기능시키는 것을 특징으로 하는 처리실 할당 설정 프로그램을 기록한 컴퓨터 판독가능한 기록 매체.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104656571B (zh) * 2013-11-18 2017-07-04 北京北方微电子基地设备工艺研究中心有限责任公司 一种支持同时加工多片物料的路由控制方法和装置
CN107275248B (zh) * 2016-04-07 2019-08-27 中芯国际集成电路制造(上海)有限公司 机台控制方法和机台控制系统
JP6629698B2 (ja) * 2016-08-22 2020-01-15 ファナック株式会社 セルコントロールシステム
JP6802722B2 (ja) * 2017-01-27 2020-12-16 株式会社ディスコ 加工装置
US10359769B2 (en) 2017-09-15 2019-07-23 Applied Materials, Inc. Substrate routing and throughput modeling
US10698392B2 (en) * 2018-06-22 2020-06-30 Applied Materials, Inc. Using graphics processing unit for substrate routing and throughput modeling
JP7170438B2 (ja) * 2018-07-03 2022-11-14 東京エレクトロン株式会社 基板処理装置及び判定方法
JP7311553B2 (ja) * 2021-03-29 2023-07-19 株式会社Kokusai Electric 基板処理装置、半導体装置の製造方法及びプログラム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110068905A (ko) * 2009-12-14 2011-06-22 가부시키가이샤 히다치 하이테크놀로지즈 반도체 처리 시스템 및 기록 매체
KR20110099629A (ko) * 2010-03-02 2011-09-08 가부시키가이샤 히다치 하이테크놀로지즈 진공 처리 장치 및 기록 매체
KR20110099628A (ko) * 2010-03-02 2011-09-08 가부시키가이샤 히다치 하이테크놀로지즈 진공 처리 장치 및 기록 매체

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2870117B2 (ja) * 1990-04-27 1999-03-10 株式会社日立製作所 最適計画作成方法
US5975740A (en) * 1996-05-28 1999-11-02 Applied Materials, Inc. Apparatus, method and medium for enhancing the throughput of a wafer processing facility using a multi-slot cool down chamber and a priority transfer scheme
US5928389A (en) * 1996-10-21 1999-07-27 Applied Materials, Inc. Method and apparatus for priority based scheduling of wafer processing within a multiple chamber semiconductor wafer processing tool
US5914879A (en) * 1997-03-04 1999-06-22 Advanced Micro Devices System and method for calculating cluster tool performance metrics using a weighted configuration matrix
US6201999B1 (en) * 1997-06-09 2001-03-13 Applied Materials, Inc. Method and apparatus for automatically generating schedules for wafer processing within a multichamber semiconductor wafer processing tool
US6519498B1 (en) * 2000-03-10 2003-02-11 Applied Materials, Inc. Method and apparatus for managing scheduling in a multiple cluster tool
US6418350B1 (en) * 2000-06-09 2002-07-09 Brooks Automation Inc. Periodic scheduler for dual-arm robots in cluster tools with process-module residency constraints
US20070282480A1 (en) * 2003-11-10 2007-12-06 Pannese Patrick D Methods and systems for controlling a semiconductor fabrication process
EP1684951B1 (en) 2003-11-10 2014-05-07 Brooks Automation, Inc. System for handling workpieces in a vacuum-based semiconductor handling system
JP4181522B2 (ja) * 2004-04-12 2008-11-19 沖電気工業株式会社 製造工程管理方法
US7085612B2 (en) * 2004-04-14 2006-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for identifying semiconductor process steps for queue-time control and abnormality detection
US7460920B1 (en) * 2006-02-22 2008-12-02 Advanced Micro Devices, Inc. Determining scheduling priority using fabrication simulation
KR100858890B1 (ko) * 2007-03-28 2008-09-17 세메스 주식회사 기판 처리 장치와 기판 처리 방법
JP5191880B2 (ja) * 2008-12-26 2013-05-08 東京エレクトロン株式会社 処理装置、処理方法、コンピュータプログラムおよび記憶媒体
US8483861B2 (en) * 2009-08-31 2013-07-09 Applied Materials, Inc. Scheduling modeling system for adaptive, automated data collection and performance analysis of manufacturing system for optimal scheduling

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110068905A (ko) * 2009-12-14 2011-06-22 가부시키가이샤 히다치 하이테크놀로지즈 반도체 처리 시스템 및 기록 매체
KR20110099629A (ko) * 2010-03-02 2011-09-08 가부시키가이샤 히다치 하이테크놀로지즈 진공 처리 장치 및 기록 매체
KR20110099628A (ko) * 2010-03-02 2011-09-08 가부시키가이샤 히다치 하이테크놀로지즈 진공 처리 장치 및 기록 매체

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Publication number Publication date
CN103377968B (zh) 2016-03-30
US9507328B2 (en) 2016-11-29
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