KR101402962B1 - Method of forming air-gap on the metal interconnect of semiconductor - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 기판 상에 질화막 및 제1 절연막을 순서대로 형성하는 단계; 상기 제1 절연막 상에 포토레지스트 물질을 도포한 후 패터닝하여 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 제1 절연막을 식각하여 트렌치를 형성하고, 상기 포토레지스트 패턴을 제거하는 단계; 상기 트렌치 내벽 및 제1 절연막 상에 배리어 막을 형성하는 단계; 상기 배리어 막 상에 제1 금속을 증착하여 금속막을 형성하는 단계; 상기 금속막을 평탄화하여 금속배선을 형성하는 단계; 상기 금속배선 상에 제2 금속을 도금하여 금속 피복층을 형성하는 단계; 상기 제1 절연막을 식각하는 단계; 및 제2 절연막을 증착하는 단계를 포함하는 반도체 소자 제조 방법에 관한 것이다. 이에 따라, 상기 제조방법으로 제조된 RC 지연을 최소화하여 속도를 극대화할 수 있는 반도체 소자를 제공한다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device, comprising: sequentially forming a nitride film and a first insulating film on a substrate; Forming a photoresist pattern by applying a photoresist material on the first insulating layer and patterning the photoresist material; Etching the first insulating layer using the photoresist pattern as a mask to form a trench, and removing the photoresist pattern; Forming a barrier film on the inner wall of the trench and the first insulating film; Depositing a first metal on the barrier film to form a metal film; Forming a metal wiring by planarizing the metal film; Forming a metal coating layer by plating a second metal on the metal wiring; Etching the first insulating film; And a step of depositing a second insulating film. Accordingly, a semiconductor device capable of maximizing the speed by minimizing the RC delay produced by the manufacturing method is provided.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 기판 상에 질화막 및 제1 절연막을 순서대로 형성하는 단계; 상기 제1 절연막 상에 포토레지스트 물질을 도포한 후 패터닝하여 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 제1 절연막을 식각하여 트렌치를 형성하고, 상기 포토레지스트 패턴을 제거하는 단계; 상기 트렌치 내벽 및 제1 절연막 상에 배리어 막을 형성하는 단계; 상기 배리어 막 상에 제1 금속을 증착하여 금속막을 형성하는 단계; 상기 금속막을 평탄화하여 금속배선을 형성하는 단계; 상기 금속배선 상에 제2 금속을 도금하여 금속 피복층을 형성하는 단계; 상기 제1 절연막을 식각하는 단계; 및 제2 절연막을 증착하는 단계를 포함하는 반도체 소자 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device, comprising: sequentially forming a nitride film and a first insulating film on a substrate; Forming a photoresist pattern by applying a photoresist material on the first insulating layer and patterning the photoresist material; Etching the first insulating layer using the photoresist pattern as a mask to form a trench, and removing the photoresist pattern; Forming a barrier film on the inner wall of the trench and the first insulating film; Depositing a first metal on the barrier film to form a metal film; Forming a metal wiring by planarizing the metal film; Forming a metal coating layer by plating a second metal on the metal wiring; Etching the first insulating film; And a step of depositing a second insulating film.
최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로, 신호전달 지연(signal propagation delay)을 줄이기 위하여 여러가지 연구가 진행중에 있다. 이는 고밀도 칩(high density chip)의 속도가 고밀도 칩상의 RC(resistance capacitance) 타임 지연(R: 배선저항, C: 절연막의 전기용량)에 의해 결정되기 때문이며, RC 신호 지연의 감소가 소자의 고속화를 이루는 것으로 알려져 있다. 이를 위해서는 저항이 작은 도체의 개발과, 낮은 유전상수(dielectric constant, k)를 갖는 물질의 개발이 필요하다.
In recent years, various researches are underway to reduce signal propagation delay, centering on logic devices requiring high integration and high performance among semiconductor devices. This is because the speed of the high density chip is determined by the RC (resistance capacitance) time delay (R: wiring resistance, C: capacitance of the insulating film) on the high-density chip. It is known to achieve. This requires the development of small conductors and the development of materials with low dielectric constants (k).
현재 미세 반도체 배선의 RC 타임 지연을 감소시키기 위하여, 구리배선 내 절연막의 유전율이 낮은 절연막을 개발하고 있다. 그러나, 현재 개발된 저유전율 절연막의 유전율 값은 > 2 이상이며, 2.5 이하의 유전율을 갖는 절연막의 경우 균일한 식각이 힘들어 사용이 어려운 문제점이 있다. 따라서, 초미세 배선의 RC 지연을 감소시키는데에는 한계가 있다.
At present, in order to reduce the RC time delay of the fine semiconductor wiring, an insulating film having a low dielectric constant of the insulating film in the copper wiring is being developed. However, the dielectric constant value of the low dielectric constant insulating film currently developed is> 2, and the insulating film having a dielectric constant of 2.5 or less has a problem that it is difficult to uniformly etch it and is difficult to use. Therefore, there is a limit in reducing the RC delay of the ultrafine wiring.
이를 해결하고자, 이상적으로 유전율이 1.0인 에어갭을 유전막으로 사용하는 것이 제안되었다. 종래의 에어갭을 형성하는 방법으로는 금속 및 층간 절연막으로 형성한 후 습식식각에 의해 층간절연막을 모두 제거하는 방법, 탄소 계열의 층간 절연막을 열처리 또는 애싱 방법을 이용하여 제거하는 방법, PECVD(plasma enhanced chemical vapor deposition)법의 증착 파라미터를 조절하여 오버행을 극대화함으로써 층간 절연막 사이의 보이드를 형성하여 에어갭을 만드는 방법 등이 있다.
To solve this problem, it has been proposed to ideally use an air gap having a dielectric constant of 1.0 as a dielectric film. As a conventional method of forming the air gap, a method of removing all of the interlayer insulating film by wet etching after forming the metal and the interlayer insulating film, a method of removing the carbon interlayer insulating film by heat treatment or ashing, and a method of forming an air gap by forming a void between the interlayer insulating films by maximizing the overhang by controlling deposition parameters of an enhanced chemical vapor deposition (CVD) method.
그러나, 종래의 에어갭 형성 방법에 있어서, 습식식각이나 열처리 또는 애싱 방법에 의하여 층간 절연막을 모두 제거하는 경후, 후속되는 공정에서 에어갭 상의 절연막 또는 도전막이 주저앉아 고집적 반도체 소자는 구조적으로 안정성이 떨어지는 문제점이 있다. 또한, PECVD의 오버행을 조절하여 보이드를 형성하는 방법은 오버행의 한계로 인하여 일정크기 이상의 에어갭을 만들기 어렵다는 단점이 있다.
However, in the conventional air gap forming method, the insulating film on the air gap or the conductive film on the air gap in the process of removing all the interlayer insulating film by the wet etching, the heat treatment or the ashing method, There is a problem. Also, the method of forming the void by adjusting the overhang of the PECVD is disadvantageous in that it is difficult to form an air gap of a certain size or more due to the limit of the overhang.
이러한 배경하에서, 본 발명자들은 종래의 반도체 소자의 한계를 극복하는 새로운 반도체 소자의 금속배선 사이의 절연막 내에 에어갭을 형성시키는 방법을 개발하고 본 발명을 완성하였다.
Under these circumstances, the present inventors have developed a method of forming an air gap in an insulating film between metal wirings of a new semiconductor element that overcomes the limitations of conventional semiconductor elements, and completed the present invention.
본 발명의 목적은 금속배선 사이의 절연막 내부에 에어갭을 갖는 반도체 소자 제조 방법을 제공하는 것이다. An object of the present invention is to provide a method of manufacturing a semiconductor device having an air gap in an insulating film between metal wirings.
본 발명의 다른 목적은 상기 제조방법으로 제조된 RC delay를 최소화한 반도체 소자를 제공하는 것이다.
Another object of the present invention is to provide a semiconductor device manufactured by the above manufacturing method with minimized RC delay.
상기의 과제를 해결하기 위해, 기판(1) 상에 질화막(2) 및 제1 절연막(3)을 순서대로 형성하는 단계(단계 1); 상기 제1 절연막(3) 상에 포토레지스트 물질을 도포한 후 패터닝하여 포토레지스트 패턴(4)을 형성하는 단계(단계 2); 상기 포토레지스트 패턴(4)을 마스크로 하여 제1 절연막(3)을 식각하여 트렌치(5)를 형성하고, 상기 포토레지스트 패턴(4)을 제거하는 단계(단계 3); 상기 트렌치(5) 내벽 및 제1 절연막(3) 상에 배리어 막(6)을 형성하는 단계(단계 4); 상기 배리어 막(6) 상에 제1 금속을 증착하여 금속막(7)을 형성하는 단계(단계 5); 상기 금속막(7)을 평탄화하여 금속배선(8)을 형성하는 단계(단계 6); 상기 금속배선(8) 상에 제2 금속을 도금하여 금속 피복층(9)을 형성하는 단계(단계 7); 상기 제1 절연막(3)을 식각하는 단계(단계 8); 및 제2 절연막(10)을 증착하는 단계(단계 9)를 포함하는 반도체 소자 제조방법을 제공한다.
In order to solve the above problems, there is provided a method of manufacturing a semiconductor device, comprising: sequentially forming a nitride film (2) and a first insulating film (3) on a substrate (1); A step (step 2) of forming a
또한, 상기 반도체 소자는 상기 금속배선 사이에 에어갭(11)이 형성되는 것이 바람직하다.
In addition, it is preferable that the semiconductor element has an
상기 단계 1은, 반도체 기판(1) 상에 질화막(2) 및 제1 절연막(3)을 형성시키는 단계이다. 상기 질화막(2) 및 상기 제1 절연막(3)은 플라즈마 화학기상 증착(PECVD) 방법을 이용하여 반도체 기판(1) 상에 형성시키는 것이 바람직하나, 이제 제한되는 것은 아니다.
The
상기 단계 2는, 상기 트랜치(5)를 형성하기 위해 상기 제1 절연막(3) 위에 포토레지스트 물질을 도포한 후 패터닝하여 포토레지스트 패턴을 형성시키는 단계이다.
In the
상기 단계 3은, 상기 단계 2에서 형성된 포토레지트스 패턴(4)을 마스크로 이용하여 식각 공정을 통해 상기 제1 절연막(3)에 트렌치(5)를 형성하고, 상기 포토레지스터 패턴(4)을 제거하는 단계이다.
In the
상기 단계 4는, 상기 트렌치(5) 내벽 및 제1 절연막(3) 상에 배리어 막(6)을 형성하는 단계이다.
상기 배리어 막(6)은 물리적 증기 증착(physical vapor deposition, PVD), 원자층증착(atomic layer deposition, ALD) 및 화학기상증착(chemical vapor deposition, CVD)로 이루어진 군으로부터 선택되는 1종 이상의 방법을 이용하는 것이 바람직하나, 이에 제한되는 것은 아니다.
The barrier layer 6 may be formed by one or more methods selected from the group consisting of physical vapor deposition (PVD), atomic layer deposition (ALD), and chemical vapor deposition But is not limited thereto.
또한, 상기 배리어 막(6)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN), 질화탄탈륨(TaN), TiSiN, TaSiN 및 WN으로 이루어진 군으로부터 선택되는 1종 이상의 물질을 이용하는 것이 바람직하나, 이에 제한되는 것은 아니다.
It is preferable to use at least one material selected from the group consisting of titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), TiSiN, TaSiN and WN But is not limited thereto.
상기 단계 5는, 제1 절연막(3) 사이에 금속배선(8)을 형성시키기 위해 상기 반도체 기판(1) 전면에 금속막(7)을 형성시키는 단계이다.
The
상기 반도체 기판(1) 전면에 금속막(7)을 형성시키기 위하여 무전해도금 및 전해도금으로 이루어진 군으로부터 선택되는 1종 이상인 방법을 이용하는 것이 바람직하다.
In order to form the
또한, 상기 금속막으로 사용되는 제1 금속은 구리, 구리화합물 및 은으로 이루어진 군으로부터 선택되는 1종 이상인 것이 바람직하나, 이에 제한되는 것은 아니다.
The first metal used as the metal film is preferably at least one selected from the group consisting of copper, a copper compound, and silver, but is not limited thereto.
상기 단계 6은, 상기 단계 5를 거쳐 반도체 기판(1) 전면에 형성된 금속막(7)을 평탄화하여 금속배선(8)을 형성시키는 단계이다. 상기 금속막(7)을 평탄화는 화학적 기계적 연마(CMP, chemical mechanical polishing) 및 습식각으로 이루어진 군으로부터 선택되는 1종 이상인 방법을 이용하는 것이 바람직하나, 이에 제한되는 것은 아니다.
Step 6 is a step of planarizing the
상기 단계 7은, 상기 단계 6을 거쳐 형성된 금속배선(8) 위에 피복층(9) 형성시키는 단계이다. 상기 피복층(9)은 금속배선(8) 위에 선택적으로 피복시키기 위해 무전해 도금 공정법을 이용하는 것이 바람직하며, 상기 피복층(9)으로 사용되는 제2 금속은 CoWP, CoWB, CoWPB, CoNiP, CoNiB, CoWNiP, CoWNiB 및 CoWNiPB로 이루어진 군으로부터 선택되는 1종 이상인 것이 바람직하나, 이에 제한되는 것은 아니다. 또한, 상기 피복층(9)은 무전해 도금막의 등방위 성장에 의해 피복층(9)의 일부는 제1 절연막(3) 상으로 피복될 수 있다.
또한, 상기 제1 절연막(3) 상에 일부 피복된 피복층(9)은 제2 절연막(10) 증착시 금속배선(8) 피복층(9)의 형상으로 인해 배선 상부 부분이 막혀 제2 절연막(10) 내부에 에어갭(11)을 형성시킬 수 있다.
The
상기 단계 8은, 상기 제1 절연막(3)을 식각하는 단계이다. 상기 제1 절연막(3) 식각은 불산희석액(DHF, diluted HF) 및 버퍼 산화물 식각용 화학용액(BOE, buffer oxide etchant)으로 이루어진 군으로부터 선택되는 1종 이상의 용액을 사용하는 것이 바람직하나, 이에 제한되는 것은 아니다.
상기 불산희석액(DHF)은 불산(HF) 및 물(H2O)의 혼합비율이 1:200 내지 1:20인 것이 바람직하나, 이에 한정되는 것은 아니다.
The hydrofluoric acid dilution solution (DHF) preferably has a mixing ratio of hydrofluoric acid (HF) and water (H 2 O) of 1: 200 to 1:20, but is not limited thereto.
또한, 상기 버퍼 산화물 식각용 화학용액(BOE)은 불산(HF) 및 불화암모늄(NH4F)의 혼합비율이 200:1 내지 50:1인 것이 바람직하나, 이에 한정되는 것은 아니다.
The buffer oxide etching chemical solution (BOE) preferably has a mixing ratio of HF and NH 4 F of 200: 1 to 50: 1, but is not limited thereto.
상기 단계 9은, 상기 단계 8을 거쳐 제1 절연막(3)이 제거된 반도체 기판(1) 상에 에어갭(11)을 갖는 제2 절연막(10)을 증착시키는 단계로, 상기 제2 절연막(10)은 제2 절연막(10) 증착시 제1 절연막(3) 상에 피복된 금속배선(8) 피복층(9)의 형상으로 인해 제1 절연막(3)이 식각된 부분을 모두 채우기 전에 배선 상부 부분이 막혀 제2 절연막(10) 내부에 에어갭(11)을 형성한다.
The
상기 제2 절연막(10)은 CDO(carbon doped oxide) 및 FDO (Fluorine doped oxide)으로 이루어진 군으로부터 선택되는 1종 이상인 것이 바람직하나, 이에 한정되는 것은 아니다.
The second
상기 저유전막은 2.5 내지 3.5의 유전상수(k)를 갖는 것이 바람직하나. 이에 한정되는 것은 아니다.
The low dielectric constant film preferably has a dielectric constant (k) of 2.5 to 3.5. But is not limited thereto.
또한, 상기 제2 절연막(10) 증착은 플라즈마 화학기상 증착(PECVD, plasma enhanced CVD)을 이용하는 것이 바람직하다.
The second
또한, 본 발명은 상기의 제조 방법으로 제조된 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 제2 절연막(10) 증착시 상기 제1 절연막(3) 상에 형성된 피복층의 형상으로 인하여 자연스럽게 에어갭(11)을 형성시킴으로써 배선에서의 RC delay를 최소화할 수 있다.The present invention also provides a semiconductor device manufactured by the above manufacturing method. The semiconductor device according to the present invention can minimize the RC delay in the wiring by forming the
본 발명은 금속배선 사이의 절연막 내부에 에어겝을 형성시켜 RC 지연을 최소화하여 반도체 소자의 속도를 극대화할 수 있는 효과가 있다.
The present invention has an effect of maximizing the speed of a semiconductor device by minimizing an RC delay by forming an air-gap inside an insulating film between metal wirings.
도 1a 내지 도 1h는, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 도시하기 위한 단면도를 나타낸 것이다.1A to 1H are sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 발명의 상기와 같은 목적, 특징 및 다른 장점들은 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 통해 본 발명을 보다 상세히 설명한다. 그러나 하기의 실시예는 오로지 본 발명을 설명하기 위한 것으로 이들 실시예에 의해 본 발명의 범위가 한정되는 것은 아니다.
These and other objects, features and other advantages of the present invention will become more apparent by describing in detail exemplary embodiments thereof with reference to the attached drawings. However, the following examples are for illustrative purposes only and are not intended to limit the scope of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자 제조 방법을 상세히 설명하기로 한다.
Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
반도체 소자 제조 방법Semiconductor device manufacturing method
도 1a 내지 도 1h를 참조하여 본 발명에 따른 반도체 소자의 전체적인 제조 방법을 설명한다.
1A to 1H, a method of manufacturing the semiconductor device according to the present invention will be described in detail.
도 1a에 도시한 바와 같이, 반도체 기판(1) 위에 플라즈마 화학기상 증착(PECVD) 방법을 이용하여 질화막(2) 및 제1 절연막(3)을 형성하고 트렌치(5)를 형성하기 위하여 제1 절연막(3) 위에 포토레지스트 물질을 도포한 후 패터닝하여 포토레지스트 패턴(4)을 형성시켰다.
1A, a
도 1b에 도시한 바와 같이, 포토레지스트 패턴(4)을 마스크로 이용하는 식각공정을 수행하여 제1 절연막(3)을 선택적으로 식각하여 트랜치(5)를 형성한 후 에칭 및 세정공정을 수행하여 포토레지스트 패턴(4)을 제거하였다.
1B, an etching process using the
도 1c에 도시한 바와 같이, 트렌치(5) 내벽 및 제1 절연막(3) 상에 물리적 증기 증착 방법을 이용하여 배리어 막(6)을 형성시켰다.
As shown in Fig. 1C, the barrier film 6 was formed on the inner wall of the
도 1d에 도시한 바와 같이, 배리어 막(6) 위에 구리막(금속막, 7)을 형성시켰다. 이때 구리막 형성을 위해 무전해 도금공정 및 전해도금 공정을 이용하였으며, 필요에 따라 도금 공정 전 도금층의 씨앗층으로서 구리막(7)을 물리기상 증착법(PVD), 화학기상 증착법(CVD) 또는 원자층 증착법(ALD)를 이용하여 증착할 수 있다.
A copper film (metal film) 7 was formed on the barrier film 6, as shown in Fig. 1D. An electroless plating process and an electrolytic plating process were used to form the copper film. If necessary, the
도 1e에 도시한 바와 같이, CMP 공정을 이용하여 불필요한 구리막(7)을 제거하여 제1 절연막(3) 사이에 구리배선(8)을 형성하였다.
As shown in FIG. 1E,
도 1f에 도시한 바와 같이, 구리배선(8) 피복층(9)을 형성시켰다. 이때, 제1 절연막(3)을 제외한 구리배선(8) 위만 선택적으로 피복하기 위해 무전해 도금공정을 이용하였다. 무전해 도금막의 등방위 성장에 의해 구리 배선 피복층(9)의 일부는 제1 절연막(3) 위로 피복될 수 있다.
As shown in Fig. 1F, the
도 1g에 도시한 바와 같이, 제1 절연막(3)을 식각하였다. 이때, 습식각 또는 건식각 방법을 이용해 제1 절연막(3)을 식각할 수 있다. 또한, 제1 절연막(3) 하부의 질화막(2)이 식각 중지막 역할을 해 배선 하부로의 식각이 방지된다.
As shown in Fig. 1G, the first insulating
도 1h에 도시한 바와 같이, 제2 절연막(10)을 재증착 시킨다. 이 경우 제2 절연막(10) 증착시 구리배선(8) 피복층(9)의 형상으로 인해 제1 절연막(3)이 식각된 부분을 모두 채우기 전에 배선 상부 부분이 막혀 제2 절연막(10) 내부에 에어갭(11)이 형성된다. 또한, 제2 절연막(10) 증착시 인위적으로 제2 절연막(10)의 단차피복 특성을 저하시켜 에어갭(11) 형성을 촉진시킬 수 있다.
The second insulating
이상에서 본 발명의 바람직한 실시예에 대하여 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니한다. 즉, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능하며, 그러한 모든 적절한 변경 및 수정의 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
Although the preferred embodiments of the present invention have been described, the present invention is not limited to the specific embodiments described above. It will be apparent to those skilled in the art that numerous modifications and variations can be made in the present invention without departing from the spirit or scope of the appended claims. And equivalents should also be considered to be within the scope of the present invention.
1: 반도체 기판
2: 절화막
3: 제1 절연막
4: 포토레지스터 패턴
5: 트렌치
6: 배리어 막
7: 금속막
8: 금속배선
9: 피복층
10: 제2 절연막
11: 에어갭1: semiconductor substrate
2: Cutting film
3: First insulating film
4: Photoresistor pattern
5: Trench
6: barrier film
7: metal film
8: metal wiring
9:
10: Second insulating film
11: Air gap
Claims (17)
기판 상에 질화막 및 제1 절연막을 순서대로 형성하는 단계(단계 1);
상기 제1 절연막 상에 포토레지스트 물질을 도포한 후 패터닝하여 포토레지스트 패턴을 형성하는 단계(단계 2);
상기 포토레지스트 패턴을 마스크로 하여 제1 절연막을 식각하여 트렌치를 형성하고, 상기 포토레지스트 패턴을 제거하는 단계(단계 3);
상기 트렌치 내벽 및 제1 절연막 상에 배리어 막을 형성하는 단계(단계 4);
상기 배리어 막 상에 제1 금속을 증착하여 금속막을 형성하는 단계(단계 5);
상기 금속막을 평탄화하여 금속배선을 형성하는 단계(단계 6);
상기 금속배선 상에 제2 금속을 도금하여 금속 피복층을 형성하는 단계(단계 7);
습식각 방법을 이용하여 상기 제1 절연막을 제거하는 단계(단계 8); 및
플라즈마 화학기상 증착(PECVD, plasma enhanced CVD)을 이용하여 제2 절연막을 증착하는 단계(단계 9)를 포함하며,
상기 단계 7에서 상기 금속 피복층의 일부는 제1 절연막 상에 피복되며,
상기 단계 9에서 상기 금속 피복층의 형상으로 인해 금속배선 상부 부분이 막혀 금속배선 사이에 에어갭이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
A method of manufacturing a semiconductor device in which an air gap is formed between metal wirings and no air gap exists between the metal wirings and the adjacent insulating film,
Forming a nitride film and a first insulating film on the substrate in order (step 1);
Forming a photoresist pattern by applying a photoresist material on the first insulating layer and patterning the same (Step 2);
Etching the first insulating film using the photoresist pattern as a mask to form a trench, and removing the photoresist pattern (step 3);
Forming a barrier film on the trench inner wall and the first insulating film (step 4);
Depositing a first metal on the barrier film to form a metal film (step 5);
Forming a metal wiring by planarizing the metal film (step 6);
Forming a metal coating layer on the metal wiring by plating a second metal (Step 7);
Removing the first insulating film using a wet etching method (Step 8); And
Depositing a second insulating film (step 9) using plasma enhanced chemical vapor deposition (PECVD)
In the step 7, a part of the metal coating layer is coated on the first insulating film,
Wherein an upper portion of the metal wiring is blocked due to the shape of the metal covering layer in the step 9, and an air gap is formed between the metal wiring.
2. The method of claim 1, wherein the step 1 uses a plasma enhanced chemical vapor deposition (PECVD) method.
The method of claim 1, wherein step (4) is performed using one species selected from the group consisting of physical vapor deposition (PVD), atomic layer deposition (ALD), and chemical vapor deposition The method of manufacturing a semiconductor device according to claim 1,
The semiconductor device according to claim 4, wherein the barrier film is at least one selected from the group consisting of titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), TiSiN, TaSiN, Lt; / RTI >
The method for manufacturing a semiconductor device according to claim 1, wherein the step (5) uses at least one selected from the group consisting of electroless plating and electroplating.
The method for manufacturing a semiconductor device according to claim 1, wherein the first metal is at least one selected from the group consisting of copper, a copper compound, and silver.
The method for manufacturing a semiconductor device according to claim 1, wherein the metal film is planarized using at least one selected from the group consisting of chemical mechanical polishing (CMP) and wet etching.
The method for manufacturing a semiconductor device according to claim 1, wherein the metal coating layer uses an electroless plating process.
The method of claim 1, wherein the second metal is at least one material selected from the group consisting of CoWP, CoWB, CoWPB, CoNiP, CoNiB, CoWNiP, CoWNiB and CoWNiPB.
The method according to claim 1, wherein the removal of the first insulating layer using a wet etching process comprises removing at least one solution selected from the group consisting of diluted HF (DHF) and buffer oxide etchant (BOE) Is used as the semiconductor device.
12. The method according to claim 11, wherein the diluted hydrofluoric acid (DHF) has a mixed ratio of hydrofluoric acid (HF) and water (H 2 O) of 1: 200 to 1:20.
12. The method of claim 11, wherein the buffer oxide etching chemical solution (BOE) has a mixing ratio of HF and NH 4 F of 200: 1 to 50: 1.
The method of claim 1, wherein the second insulating layer is at least one selected from the group consisting of a low dielectric layer of carbon doped oxide (CDO) and a fluorine doped oxide (FDO) layer.
15. The method of claim 14, wherein the low dielectric constant film has a dielectric constant (k) of 2.5 to 3.5.
금속배선 사이에 에어갭이 형성되어 있으면서, 금속배선과 이와 인접한 절연막 사이에는 에어갭이 없는 반도체 소자.16. A process for producing a polyurethane foam, which is produced by the production method of any one of claims 1 and 3 to 15,
Wherein an air gap is formed between the metal wirings and there is no air gap between the metal wirings and the adjacent insulating film.
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