KR101397920B1

KR101397920B1 - Power Factor Correction Control Circuit

Info

Publication number: KR101397920B1
Application number: KR1020110128156A
Authority: KR
Inventors: 송한정; 김지만; 정진우
Original assignee: 인제대학교 산학협력단
Priority date: 2011-12-02
Filing date: 2011-12-02
Publication date: 2014-05-30
Also published as: KR20130061870A

Abstract

본 발명에 따른 역률 보상 제어 회로는, 승압형 컨버터의 출력 전압을 피드백 전압으로 검출하고, 정류부의 출력 전류를 검출하고, 승압형 컨버터의 스위치를 흐르는 전류를 검출하고, 상기 검출된 신호에 근거하여 상기 스위치의 동작을 제어하는 역률 제어부와, 상기 역률 제어부의 오동작을 방지하기 위한 보호 회로부를 포함하며, 상기 역률 제어부는 전압 레귤레이터, 오차 증폭기, 승산기, 전류 검출 비교기, 영전류 검출기 및 PWM 래치를 포함하여 이루어지며, 상기 승산기는 저항과 CMOS만으로 구성할 수 있다. 이러한 본 발명의 역률 보상 제어 회로는 고역률화, 저전력화 및 고집적화에 매우 용이하다. A power factor compensation control circuit according to the present invention is a power factor correction control circuit that detects an output voltage of a step-up type converter as a feedback voltage, detects an output current of a rectification part, detects a current flowing through a switch of the step-up type converter, And a protection circuit for preventing a malfunction of the power factor control unit, wherein the power factor control unit includes a voltage regulator, an error amplifier, a multiplier, a current detection comparator, a zero current detector, and a PWM latch And the multiplier can be composed of only a resistor and CMOS. The power factor compensation control circuit of the present invention is very easy to achieve high power factor, low power, and high integration.

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a power factor correction control circuit,

본 발 명은 전원 회로의 역률을 개선하기 위한 역률 보상 제어에 관한 것으로서, 특히 CMOS 승산기(Complementary Metal-Oxide Semiconductor Multiplier)를 사용하는 역률 보상 제어 회로에 관한 것이다.
The present invention relates to power factor compensation control for improving the power factor of a power circuit, and more particularly, to a power factor compensation control circuit using a CMOS multiplier (Complementary Metal-Oxide Semiconductor Multiplier).

전자기기가 소비하는 전력을 감소시키기 위한 여러 가지 방법들이 연구되고 있다. 그 중 한 가지 방법으로서, 전력 회로의 역률을 개선시켜 소비 전력을 감소시키는 역률 보상 제어 회로(Power Factor Correction Control Circuit)가 많이 이용된다. 최근에는 이러한 역률 보상 제어 회로의 고역률화 및 고집적화를 위한 연구도 많이 진행되고 있다.Various methods for reducing the power consumed by electronic devices are being studied. As one of them, a power factor correction control circuit (Power Factor Correction Control Circuit) which improves the power factor of the power circuit to reduce power consumption is widely used. In recent years, researches for high power factor and high integration of such a power factor compensation control circuit have been conducted.

역률 보상 제어 회로에 대한 전류 방식은 크게 3가지로 나눌 수 있다. 즉, 인덕터에 흐르는 전류가 연속 전류이면 CCM(Continuous Conduction Mode), 불연속 전류이면 DCM(Discontinuous Conduction Mode), 경계에서 동작하면 BCM(Boundary Conduction Mode)이라고 한다.The current mode for the power factor compensation control circuit can be roughly classified into three types. That is, when the current flowing in the inductor is continuous current, it is called CCM (continuous conduction mode), DCM (discontinuous conduction mode) when it is discontinuous current, and BCM (boundary conduction mode) when it operates at the boundary.

DCM 방식은 회로가 간단하여 쉽게 구현할 수 있지만, EMI 스트레스가 커지며 100W 이상의 대전력 기기에는 사용하기 어렵다는 단점이 있다. 반면, CCM 방식은 회로가 복잡한 대신에 상대적으로 적은 EMI가 발생하고 대전력 기기에도 사용할 수 있다는 장점이 있다.The DCM method has a disadvantage in that the circuit is simple and can be easily implemented, but the EMI stress is increased and it is difficult to use it in a large power device of 100 W or more. On the other hand, the CCM method has a merit that relatively few EMI is generated instead of a complex circuit, and the CCM method can be used in a large power device.

BCM 방식은 CCM으로 동작시킬 때에 비해 소자의 수가 적어 비용이 적게 들며, 또한 제작이 용이한 장점이 있다. 또한, 승압 다이오드에 흐르는 전류가 영(0)이 되었을 때 스위칭을 하므로, 다이오드 역회복 손실을 없앨 수 있어 더욱 높은 효율을 기대 할 수 있다.The BCM method has a smaller number of elements and requires less cost than the CCM method, and is easy to manufacture. In addition, since the switching is performed when the current flowing through the voltage-up diode becomes zero (0), reverse recovery loss of the diode can be eliminated and higher efficiency can be expected.

종래의 역률 보상 제어 회로는 소비 전력 감소와 고집적화를 위한 소형화에 있어서 더 개선할 필요가 있다. 또한, 입력단에서의 저전압이나 출력단에서의 고전압으로 인해 회로가 오동작할 가능성도 높다. 따라서 더욱 개선된 역률 보상 제어 회로를 개발할 필요성이 있다.
The conventional power factor correction control circuit needs to be further improved in terms of reduction in power consumption and miniaturization for high integration. In addition, there is a high possibility that the circuit malfunctions due to the low voltage at the input terminal and the high voltage at the output terminal. Therefore, there is a need to develop a more improved power factor compensation control circuit.

본 발명은 전력 회로의 역률을 개선하여 소비 전력을 더욱 감소시킬 수 있고, 고집적화가 가능한 역률 보상 제어 회로를 제공하는 것을 그 목적으로 한다.An object of the present invention is to provide a power factor compensation control circuit capable of improving the power factor of a power circuit to further reduce power consumption and capable of high integration.

또한, 불안정한 입력 또는 출력 전압에 의해 회로가 오동작하는 것을 방지할 수 있는 역률 보상 제어 회로를 제공하는 것을 그 목적으로 한다.
It is another object of the present invention to provide a power factor compensation control circuit that can prevent a circuit from malfunctioning due to an unstable input or output voltage.

상기 목적을 달성하기 위하여, 본 발명에 따른 역률 보상 제어 회로는, 교류 전압을 직류 전압으로 정류하는 정류부와, 인덕터 및 스위치로 이루어지며 상기 정류된 직류 전압을 승압시켜 출력하는 승압형 컨버터를 포함하는 전원 회로에 연결되어, 역률을 보상하는 회로이다.In order to achieve the above object, a power factor compensation control circuit according to the present invention includes a rectifier for rectifying an AC voltage to a DC voltage, and a step-up converter comprising an inductor and a switch and for boosting the rectified DC voltage to output It is connected to the power supply circuit and compensates the power factor.

상기 본 발명에 따른 역률 보상 제어 회로는, 상기 승압형 컨버터의 출력 전압을 피드백 전압으로 검출하고, 상기 정류부의 출력 전류를 검출하고, 상기 인덕터 및 스위치에 흐르는 전류를 각각 검출하고, 상기 검출된 신호에 근거하여 상기 스위치의 동작을 제어하는 역률 제어부와, 상기 역률 제어부의 오동작을 방지하기 위한 보호 회로부를 포함한다.The power factor correction control circuit according to the present invention detects the output voltage of the step-up converter as a feedback voltage, detects an output current of the rectifier, detects a current flowing in the inductor and the switch, And a protection circuit unit for preventing malfunction of the power factor control unit.

상기 역률 제어부는, 상기 정류부로부터 출력되는 전압으로부터 안정된 기준 전압을 생성하는 전압 레귤레이터와, 상기 피드백 전압과 상기 기준 전압을 입력받아, 두 전압의 차이에 해당하는 오차 전압을 생성하고 증폭하는 오차 증폭기와, 상기 정류부의 출력 전류와 상기 오차 증폭기의 오차 전압을 곱해서 기준 전류를 출력하는 승산기와, 상기 스위치에 흐르는 전류와 상기 승산기의 기준 전류를 비교하여, 두 신호가 같을 경우에 출력 신호를 발생하는 전류 검출 비교기와, 상기 승압형 컨버터의 인덕터에 흐르는 전류를 검출하여, 전류가 영일 경우에 출력 신호를 발생하는 영전류 검출기와, 상기 전류 검출 비교기의 출력 신호에 의해 리세트(reset) 되고, 상기 영전류 검출기의 출력 신호에 의해 세트(set) 되어서, 상기 승압형 컨버터의 스위치를 오프(off) 또는 온(on)시키는 PWM 래치를 포함하여 이루어진다.The power factor control unit includes a voltage regulator for generating a stable reference voltage from a voltage output from the rectifying unit, an error amplifier for receiving the feedback voltage and the reference voltage, generating and amplifying an error voltage corresponding to a difference between the two voltages, A multiplier for multiplying an output current of the rectifier by an error voltage of the error amplifier to output a reference current; and a comparator for comparing a current flowing through the switch with a reference current of the multiplier, A zero-current detector for detecting the current flowing through the inductor of the step-up converter and generating an output signal when the current is zero; and a zero-current detector for resetting by the output signal of the current- Set by the output signal of the current detector, and the switch of the step- (Off) or one (on) comprises a PWM latch to.

상기 보호 회로부는, 입력 전압이 저전압일 경우에 대해 보호하는 저전압 보호 회로와, 출력 전압이 고전압일 경우에 대해 보호하는 고전압 보호 회로를 포함할 수 있다.The protection circuit section may include a low voltage protection circuit that protects the input voltage when the input voltage is a low voltage and a high voltage protection circuit that protects the output voltage when the output voltage is a high voltage.

상기 승산기는, 상기 정류부의 출력 전류와 오차 증폭기의 오차 전압에 따라, 출력 전압의 레벨을 조절하는 출력 레벨 조절 회로와, 상기 출력 레벨 조절 회로로부터 출력된 신호를 증폭하는 증폭 회로로 이루어질 수 있다. 또한, 상기 출력 레벨 조절 회로와 상기 증폭 회로는 저항과 CMOS만으로 구성할 수 있다.
The multiplier may include an output level adjusting circuit for adjusting a level of an output voltage according to an output current of the rectifying unit and an error voltage of the error amplifier and an amplifying circuit for amplifying a signal output from the output level adjusting circuit. In addition, the output level adjusting circuit and the amplifying circuit may be composed of only a resistor and CMOS.

본 발명에 따른 역률 보상 제어 회로는 전원 회로의 역률을 효과적으로 향상시킬 수 있으므로, 전력 소비를 줄일 수 있다.The power factor compensation control circuit according to the present invention can effectively improve the power factor of the power supply circuit, thereby reducing power consumption.

또한, 본 발명에 따른 역률 보상 제어 회로에서는, CMOS 승산기가 차지하는 면적을 종래의 승산기에 비해 30% 이상 감소시킬 수 있다. 따라서 회로의 집적화를 높일 수 있고, 소비 전력을 줄일 수 있다.Further, in the power factor compensation control circuit according to the present invention, the area occupied by the CMOS multiplier can be reduced by 30% or more as compared with the conventional multiplier. Therefore, the integration of the circuit can be increased and the power consumption can be reduced.

또한, 본 발명에 따른 역률 보상 제어 회로는 보호 회로를 포함함으로써, 입력 전압이 저전압이거나 출력 전압이 고전압일 경우에 회로가 오동작하는 것을 방지할 수 있다.
Further, the power factor compensation control circuit according to the present invention can prevent the circuit from malfunctioning when the input voltage is a low voltage or the output voltage is a high voltage by including a protection circuit.

도 1은 본 발명의 실시예에 따른 승압형 컨버터를 포함하는 전원 회로의 구성도.
도 2는 본 발명의 실시예에 따른 역률 보상 제어 회로를 포함하는 전원 회로의 구성도.
도 3은 본 발명의 실시예에 따른 역률 보상 제어 회로의 구성도.
도 4는 본 발명의 실시예에 따른 저전압 보호 회로의 구성도.
도 5는 도 4의 저전압 보호 회로의 시뮬레이션 결과를 나타내는 그래프.
도 6은 본 발명의 실시예에 따른 고전압 보호 회로의 구성도.
도 7은 도 6의 고전압 보호 회로의 시뮬레이션 결과를 나타내는 그래프.
도 8은 본 발명의 실시예에 따른 CMOS 승산기 회로의 구성도.
도 9는 도 8의 승산기 회로의 시뮬레이션 결과로서, 도 9a는 입력 파형을 나타내는 그래프이고, 도 9b는 출력 파형을 나타내는 그래프.
도 10은 도 8의 승산기의 시험 결과를 나타내는 그래프.1 is a configuration diagram of a power supply circuit including a step-up type converter according to an embodiment of the present invention;
2 is a configuration diagram of a power supply circuit including a power factor compensation control circuit according to an embodiment of the present invention;
3 is a configuration diagram of a power factor compensation control circuit according to an embodiment of the present invention;
4 is a configuration diagram of a low-voltage protection circuit according to an embodiment of the present invention;
5 is a graph showing simulation results of the low-voltage protection circuit of Fig.
6 is a configuration diagram of a high voltage protection circuit according to an embodiment of the present invention;
7 is a graph showing simulation results of the high voltage protection circuit of Fig.
8 is a configuration diagram of a CMOS multiplier circuit according to an embodiment of the present invention;
FIG. 9 is a simulation result of the multiplier circuit of FIG. 8, wherein FIG. 9A is a graph showing an input waveform and FIG. 9B is a graph showing an output waveform.
10 is a graph showing a test result of the multiplier of FIG.

이하 첨부한 도면을 참고하여 본 발명의 바람직한 실시예에 대해 설명한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

먼저, 도 1에 역률 개선을 위한 승압형 컨버터 방식의 전원 회로를 나타내었다. 도 1에서와 같이, 교류 입력 전압(Vin)이 입력되면 다이오드 브리지로 구성된 정류 회로에 의해 직류 전압으로 정류된다. 이 직류 전압이 인덕터(Ls)와 스위치(Qs)로 이루어지는 승압형 컨버터에 입력된 후, 다이오드(Ds)와 필터용 커패시터(Cs)를 거쳐 필터링되어 출력 전압(Vo)으로 부하에 공급된다. 출력 전압(Vo)은 입력 전압(Vin)의 피크 값보다 큰 전압이 된다.First, FIG. 1 shows a power supply circuit of a boost converter type for improving the power factor. As shown in FIG. 1, when the AC input voltage Vin is inputted, the DC voltage is rectified by a rectifying circuit composed of a diode bridge. This DC voltage is input to a step-up type converter consisting of an inductor Ls and a switch Qs and then filtered through a diode Ds and a filter capacitor Cs and supplied to the load with an output voltage Vo. The output voltage Vo becomes higher than the peak value of the input voltage Vin.

도 2에는 역률 보상 제어 회로(PFC)를 포함하는 승압형 컨버터 방식의 전원 회로를 나타내었다. 도 2에 나타낸 회로는 단일 스위칭 제어 방식이다. 도 3에는 역률 보상 제어 회로(PFC)의 구성도를 나타내었다.Fig. 2 shows a power supply circuit of a boost converter type including a power factor compensation control circuit (PFC). The circuit shown in Fig. 2 is a single switching control scheme. Fig. 3 shows a configuration diagram of a power factor compensation control circuit (PFC).

도 1과 마찬가지로, 도 2의 전원 회로도는 교류 전압을 직류 전압으로 정류하는 다이오드 브리지 형태의 정류 회로와, 상기 정류 회로로부터 직류 전압을 인가받아 승압시켜 출력하는 승압형 컨버터를 포함한다. 승압형 컨버터는 인덕터(L)와 스위치(Q)로 구성된다. 인덕터(L)로는 트랜스포머(transformer)를 사용하였고, 스위치(Q)로는 MOS 트랜지스터를 사용하였다. 또한, 다이오드(D)와 커패시터(C)를 부가하여 승압된 전압을 필터링하여 출력할 수도 있다.As in Fig. 1, the power supply circuit diagram of Fig. 2 includes a diode bridge type rectifier circuit for rectifying an AC voltage to a DC voltage, and a step-up type converter for receiving a DC voltage from the rectifier circuit and boosting and outputting the DC voltage. The step-up converter consists of an inductor (L) and a switch (Q). A transformer is used for the inductor L and a MOS transistor is used for the switch Q. Further, the diode D and the capacitor C may be added to filter the boosted voltage to output.

도 3에 나타낸 역률 보상 제어 회로(PFC)는 1단 BCM 방식의 회로로서, 전류를 거의 정현파에 가깝게 전압 위상에 일치시키기 위해, 상기 정류 회로와 부하 커패시터(C) 사이에 삽입된다.The power factor compensation control circuit (PFC) shown in Fig. 3 is a circuit of a single stage BCM system, and is inserted between the rectifying circuit and the load capacitor C in order to make the current almost coincide with the voltage phase close to the sine wave.

도 3에 나타낸 바와 같이, 상기 정류 회로의 출력 전압이 저항 R1 및 R2에 의해 입력 전압(VCC)로 분압되어, 전압 레귤레이터(Voltage Regulator)에 입력된다. 전압 레귤레이터는 입력 전압(VCC)으로부터 기준 전압(Vref)를 생성하여 오차 증폭기(EA)에 입력한다. As shown in Fig. 3, the output voltage of the rectifying circuit is divided by the resistors R1 and R2 to the input voltage VCC and input to a voltage regulator. The voltage regulator generates the reference voltage Vref from the input voltage VCC and inputs it to the error amplifier EA.

상기 전원 회로에 입력되는 교류 전압은 상기 정류 회로를 거쳐 커패시터에 의해 충전되며 제너 다이오드에 의해 그 레벨이 15V 정도로 제한된다. 상기 전압 레귤레이터는 이 신호(VCC)를 입력으로 받아 부궤환 구조로 제어하여, 온도, 공급 전압의 변화에도 안정한 5V의 전원 전압(VDD)을 출력하여, 역률 보상 제어 회로(PFC)에 전원을 공급한다.The AC voltage input to the power supply circuit is charged by the capacitor through the rectifying circuit, and the level thereof is limited to about 15V by the zener diode. The voltage regulator receives the signal VCC as an input and controls it to have a negative feedback structure and outputs a power supply voltage VDD of 5V which is stable even in temperature and supply voltage changes to supply power to the power factor correction control circuit PFC do.

한편, 상기 전원 회로의 출력 전압(Vo)은 저항 R3 및 R4를 통해 분압되어, 역률 보상 제어 회로(PFC)의 단자 INV에 피드백 전압(Vf)으로서 입력된다. On the other hand, the output voltage Vo of the power supply circuit is divided through resistors R3 and R4 and input to the terminal INV of the power factor correction control circuit PFC as the feedback voltage Vf.

이 피드백 전압(Vf)과 상기 전압 레귤레이터로부터 출력된 기준 전압(Vref)이 오차 증폭기(EA)에 입력되고, 오차 증폭기(EA)는 두 전압의 차이에 해당하는 오차 전압(Verr)을 증폭하여 출력한다.The feedback voltage Vf and the reference voltage Vref output from the voltage regulator are input to the error amplifier EA. The error amplifier EA amplifies the error voltage Verr corresponding to the difference between the two voltages, do.

상기 오차 증폭기(EA)의 오차 전압(Verr)은 승산기(multiplier)에 입력된다. 또한, 상기 정류 회로의 출력 전압이 저항 R1에 인가되어 생성된 상기 정류 회로의 출력 전류(Id)가 상기 역률 보상 제어 회로(PFC)의 단자 MULT를 통해, 상기 승산기에 입력된다. 상기 승산기는 상기 오차 전압(Verr)과 상기 출력 전류(Id)를 곱해서 기준 전류(Iref)를 출력하여, 전류 검출 비교기(CS COMP)에 입력한다.The error voltage Verr of the error amplifier EA is input to a multiplier. The output current (Id) of the rectifying circuit generated by applying the output voltage of the rectifying circuit to the resistor R1 is input to the multiplier through the terminal MULT of the power factor correction control circuit (PFC). The multiplier multiplies the error voltage Verr by the output current Id to output a reference current Iref to be input to the current detection comparator CS COMP.

다음으로, 상기 승압형 컨버터의 스위치(Q)에 흐르는 전류 신호가 검출되어, 입력단자 CS를 통해 상기 전류 검출 비교기(CS COMP)에 입력된다. 전류 검출 비교기(CS COMP)는 상기 검출 전류 신호(Isen)와 상기 승산기의 기준 전류(Iref)를 비교하여, 두 신호가 같을 경우에 출력 신호(PWM 래치의 리세트 신호)를 발생시킨다.Next, a current signal flowing through the switch Q of the step-up converter is detected and input to the current detection comparator CS COMP through the input terminal CS. The current detection comparator CS COMP compares the detection current signal Isen with the reference current Iref of the multiplier and generates an output signal (reset signal of the PWM latch) when the two signals are equal.

한편, 상기 승압형 컨버터의 인덕터(L)에 흐르는 전류 신호가 입력단자 ZCD를 통해 영전류 검출기(ZC DET)로 입력되고, 영전류 검출기(ZC DET)에서는 입력된 전류 신호가 영(0)일 경우에 출력 신호(PWM 래치의 세트 신호)를 발생시킨다. 여기서, 상기 인덕터(L)를 구성하는 트랜스포머의 2차측으로부터 영전류를 검출한다.The current signal flowing in the inductor L of the step-up converter is input to the zero current detector ZC DET through the input terminal ZCD and the zero current detector ZC DET receives the zero- (Set signal of the PWM latch). Here, the zero current is detected from the secondary side of the transformer constituting the inductor (L).

상기 전류 검출 비교기(CS COMP)의 출력 신호와 상기 영전류 검출기(ZC DET)의 출력 신호는 PWM 래치의 리세트 단자(R)와 세트(S) 단자에 각각 입력되어, PWM 래치를 리세트 또는 세트 시킨다. PWM 래치의 출력은 레벨 시프터(Level Shifter)와 드라이버(Driver)를 거쳐 구동 단자(Drive)를 통해 출력되어 상기 스위치(Q)의 게이트 단자에 입력된다. 즉, PWM 래치의 세트 또는 리세트 출력 신호에 의해 승압형 컨버터의 스위치(Q)가 온(ON) 또는 오프(OFF) 된다.The output signal of the current detection comparator CS COMP and the output signal of the zero current detector ZC DET are input to the reset terminal R and the set terminal S of the PWM latch respectively to reset or reset the PWM latch Set. The output of the PWM latch is output through a level shifter and a driver through a driving terminal and input to a gate terminal of the switch Q. [ That is, the switch Q of the step-up converter is turned ON or OFF by the set or reset output signal of the PWM latch.

상기한 바와 같이, 역률 보상 제어 회로(PFC)에 의해 승압형 컨버터를 포함하는 전원 회로의 역률을 개선할 수 있다. As described above, the power factor of the power source circuit including the step-up type converter can be improved by the power factor correction control circuit (PFC).

한편, 상기한 역률 보상 제어 회로(PFC)는 입력 전압이 저전압일 때에 제어 회로에서 오동작이 발생하는 것을 방지하기 위한 저전압 보호 회로(UVLO: Under Voltage Lock Out)와 고전압 보호 회로(OVP: Over Voltage Protection)와 스타터(STARTER) 등을 포함할 수 있다.The power factor correction circuit (PFC) includes a low voltage protection circuit (UVLO) and a high voltage protection circuit (OVP) for preventing a malfunction in the control circuit when the input voltage is low, ) And a starter (STARTER).

도 4에 저전압 보호 회로의 일례를 나타내었으며, 도 6에 고전압 보호 회로의 일례를 나타내었다.FIG. 4 shows an example of a low-voltage protection circuit, and FIG. 6 shows an example of a high-voltage protection circuit.

도 4에 나타낸 저전압 보호 회로는 히스테리시스 특성을 가지며, 입력 전압이 증가할 때 소정값 이상이 되면 온 되고, 입력 전압이 감소할 때 소정값 이하로 되면 오프 된다. 도 5에 저전압 보호 회로의 시뮬레이션 결과를 나타내었다.The low-voltage protection circuit shown in FIG. 4 has a hysteresis characteristic. The low-voltage protection circuit shown in FIG. 4 is turned on when the input voltage is higher than a predetermined value when the input voltage is increased, and turned off when the input voltage is lowered. 5 shows a simulation result of the low-voltage protection circuit.

도 6에 나타낸 고전압 보호 회로는 출력 전압이 소정값 이상이 되는 구간을 검출하고, 그 구간 동안에는 스위칭 동작을 하지 않도록 제어한다. 도 7에 고전압 보호 회로의 시뮬레이션 결과를 나타내었다.The high-voltage protection circuit shown in Fig. 6 detects a period in which the output voltage is equal to or higher than a predetermined value, and performs control so as not to perform the switching operation during that period. 7 shows the simulation result of the high voltage protection circuit.

한편, 상기한 승산기는 BCM 방식에서 역률을 개선하는 중요한 구성요소이다. 출력 전압의 오차 신호를 입력단의 신호에 반영하여 선형적인 레벨을 갖는 신호를 출력하기 때문이다. 승산기에서 출력된 선형적인 레벨을 갖는 신호는 최종적으로 스위치(Q)의 드레인에 흐르는 전류와 비교되어 스위치(Q)를 제어한다.Meanwhile, the multiplier is an important component for improving the power factor in the BCM scheme. This is because the error signal of the output voltage is reflected on the signal of the input terminal to output a signal having a linear level. A signal having a linear level output from the multiplier is finally compared with the current flowing in the drain of the switch Q to control the switch Q. [

본 발명의 실시예에 따른 승산기의 구체적인 회로를 도 8에 나타내었다. 도 8에 나타낸 바와 같이, 승산기는 2개의 저항과 7개의 CMOS로 이루어진 간단한 구조로 형성되어, 기존의 승산기에 비해 약 30% 이상의 면적을 줄일 수 있다.A concrete circuit of the multiplier according to the embodiment of the present invention is shown in Fig. As shown in FIG. 8, the multiplier is formed of a simple structure composed of two resistors and seven CMOSs, and can reduce the area by about 30% or more as compared with the conventional multiplier.

도 8의 승산기는 2개의 입력 단자 Vx 및 Vy를 구비하고 있으며, Vx 입력 단자는 상기 역률 보상 제어 회로(PFC)의 단자 MULT와 연결되어 상기 정류 회로의 출력 전류(Id)가 입력되고, Vy 입력 단자는 오차 증폭기(EA)의 오차 전압(Verr)이 입력되고, 이 두 신호를 곱해서 출력한다.The multiplier of FIG. 8 has two input terminals Vx and Vy. The Vx input terminal is connected to the terminal MULT of the power factor correction control circuit (PFC) to input the output current Id of the rectifying circuit, The terminal receives the error voltage Verr of the error amplifier EA, multiplies the two signals, and outputs the result.

도 8에서, Vx에 입력된 신호는 R1과 MN3의 저항 분배에 따라 MN4의 게이트에 입력되고, Vy에 입력된 신호는 MN3의 게이트 전압을 변화시켜 온(ON) 저항을 가변시킴으로써 그 오차 레벨을 조절한다. 즉, 오차 증폭기(EA)의 출력 전압이 낮으면 MN3의 게이트 전압을 높여 MN4의 게이트에 걸리는 전압이 낮아지도록 제어하고, 오차 증폭기(EA)의 출력 전압이 높으면 MN3의 게이트 전압을 낮추어서 MN4의 게이트에 걸리는 전압이 높게 유지되도록 제어한다. MP1, MP2, MN1, MN2, MN5는 증폭 회로를 구성하여 MN4에 걸리는 전압을 증폭시켜 출력한다.8, the signal input to Vx is input to the gate of MN4 according to the resistance division of R1 and MN3, and the signal input to Vy changes the gate voltage of MN3 to vary the ON resistance, . That is, when the output voltage of the error amplifier EA is low, the gate voltage of the MN3 is increased to control the voltage applied to the gate of the MN4 to be low. When the output voltage of the error amplifier EA is high, So that the voltage applied to the gate electrode of the transistor Q1 is maintained at a high level. MP1, MP2, MN1, MN2 and MN5 constitute an amplifying circuit to amplify and output the voltage applied to MN4.

도 8의 승산기의 입출력 파형의 시뮬레이션 결과를 도 9a 및 9b에 나타내었다. 도 9a는 입력 파형이고, 도 9b는 출력 파형이다. 도 9a 및 9b에 나타낸 바와 같이, 오차 증폭기(EA)의 출력값에 따라 선형적으로 승산기의 출력 전압이 변하는 것을 알 수가 있다. 승산기의 출력 전압이 너무 높거나 너무 낮으면 전류 검출 비교기(CS COMP)에서의 비교가 불가능하기 때문에, 출력 범위를 0.5V 이상 4V 이하로 두고 설계한다.The simulation results of the input / output waveform of the multiplier of Fig. 8 are shown in Figs. 9A and 9B. 9A is an input waveform and FIG. 9B is an output waveform. As shown in Figs. 9A and 9B, it can be seen that the output voltage of the multiplier varies linearly with the output value of the error amplifier EA. If the output voltage of the multiplier is too high or too low, comparison in the current detection comparator (CS COMP) can not be made. Therefore, the output range is designed to be 0.5 V or more and 4 V or less.

도 10에 상기 승산기의 시험 결과를 나타내었다. 시험 조건은 V_X에 60Hz의 사인파를 인가하고 V_Y의 전압을 1V에서 5V까지 가변시켰다. 도 9의 시뮬레이션 결과와 비교해 보면, V_Y 전압이 약 1.7V 이후부터 선형적으로 나타나는 것을 알 수가 있다.Fig. 10 shows test results of the multiplier. The test conditions were applied to a sine wave of 60Hz to V _X and V _Y varies the voltage of from 1V to 5V. Comparing with the simulation result of FIG. 9, it can be seen that the V _Y voltage appears linearly after about 1.7 V.

본 발명은 상기한 바람직한 실시예와 첨부한 도면을 참조하여 설명되었지만, 본 발명의 사상 및 범위 내에서 상이한 실시예를 구성할 수도 있다. 따라서 본 발명의 범위는 첨부된 청구범위에 의해 정해지며, 본 명세서에 기재된 특정 실시예에 의해 한정되지 않는 것으로 해석되어야 한다.
While the present invention has been described with reference to the preferred embodiments described above and the accompanying drawings, it is to be understood that the invention may be embodied in different forms without departing from the spirit or scope of the invention. Accordingly, the scope of the present invention is defined by the appended claims, and is not to be construed as limited to the specific embodiments described herein.

PFC: 역률 보상 제어 회로
EA: 오차 증폭기
CS COMP: 전류 검출 비교기
ZC DET: 영전류 검출기
OVP: 고전압 보호 회로
UVLO: 저전압 보호 회로PFC: Power Factor Compensation Control Circuit
EA: Error amplifier
CS COMP: Current sense comparator
ZC DET: Zero current detector
OVP: High Voltage Protection Circuit
UVLO: Undervoltage Protection Circuit

Claims

1. A power supply circuit comprising: a rectification section for rectifying an AC voltage to a DC voltage; and a step-up type converter comprising an inductor and a switch for stepping up and outputting the rectified DC voltage, As a control circuit,
A step of detecting an output voltage of the step-up converter as a feedback voltage, detecting an output current of the rectifying part, detecting a current flowing in the switch, and detecting the detected feedback voltage, the detected output current, A power factor control unit for controlling an operation of the switch based on a current flowing therethrough;
And a protection circuit unit for preventing a malfunction of the power factor control unit,
The power factor control unit
A voltage regulator for generating a stable reference voltage from a voltage output from the rectifying part,
An error amplifier receiving the feedback voltage and the reference voltage and generating and amplifying an error voltage corresponding to a difference between the two voltages;
A multiplier for multiplying an output current of the rectifying unit by an error voltage of the error amplifier to output a reference current;
A current detection comparator that compares a current flowing through the switch with a reference current of the multiplier and generates an output signal when the two signals are equal;
A zero current detector for detecting a current flowing in the inductor of the step-up converter and generating an output signal when the current is zero,
A PWM latch that is reset by an output signal of the current detection comparator and is set by an output signal of the zero current detector to turn the switch of the boost converter off or on, Lt; / RTI >
The protection circuit part
A low voltage protection circuit that protects the input voltage when the voltage is low,
And a high voltage protection circuit that protects the output voltage when the voltage is high,
The multiplier
And a second terminal to which an error voltage of the error amplifier is input, wherein an output current of the rectifying unit is resistance-divided into a first resistor and a first CMOS, And the error voltage is input to the gate of the first CMOS,
The gate voltage of the first CMOS is increased to lower the voltage applied to the gate of the second CMOS if the error voltage is low and the gate voltage of the first CMOS is lowered when the error voltage is high, An output level adjusting circuit for controlling the voltage applied to the gate to be kept high,
And an amplifying circuit for amplifying the signal output from said output level adjusting circuit.

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