KR101393876B1 - Expended gray code counter circuit and method for driving thereof - Google Patents

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Abstract

본 발명의 일 실시예에 따른 그레이코드 카운터 회로는 소정 비트수의 그레이코드 카운터 회로를 구동하는 클락 제너레이터를 기반으로 생성되는 적어도 하나 이상의 비트수로 구성되는 추가된 그레이코드를 출력하고, 이를 소정 비트수의 그레이코드에 합산함으로써, 동작 주파수를 증가시킬 필요 없이 고속 데이터 처리가 가능한 그레이코드 카운터 회로를 제공할 수 있도록 한다.A gray code counter circuit according to an embodiment of the present invention outputs an added gray code composed of at least one bit number generated based on a clock generator for driving a gray code counter circuit of a predetermined number of bits, The gray code counter circuit capable of high-speed data processing without increasing the operating frequency can be provided.

Description

확장형 그레이코드 카운터 회로 및 확장형 그레이코드 카운터 회로의 구동 방법{EXPENDED GRAY CODE COUNTER CIRCUIT AND METHOD FOR DRIVING THEREOF}Technical Field [0001] The present invention relates to an extended gray code counter circuit and an extended gray code counter circuit,

본 발명은 확장형 그레이코드 카운터 회로 및 그 구동 방법에 관한 것으로서, 특히, 원래의 그레이코드 카운터의 동작 주파수를 유지하면서 비트수가 확장된 그레이코드 카운터 회로를 제공할 수 있도록 한다.The present invention relates to an extended gray code counter circuit and a driving method thereof, and in particular, to provide a gray code counter circuit in which the number of bits is increased while maintaining the operating frequency of the original gray code counter.

그레이 코드 카운터는 인접하는 2 비트 간의 해밍 디스턴스(hamming distance)가 1인 코드이다. 그레이 코드가 카운터 출력 신호로서 사용되는 경우, 카운트 업 시에 변화되는 데이터가 1 비트로 한정되기 때문에 코드 변화시의 노이즈가 적다는 장점이 있다. The gray code counter is a code having a hamming distance of 1 between two adjacent bits. When the gray code is used as the counter output signal, data to be changed at the time of count-up is limited to 1 bit, which is advantageous in that noise at the time of code change is small.

그러나, 그레이 코드를 구성하는 비트 길이를 증가시킴에 따라 신호 전달 지연도 커지게 되고, 신호 전달 지연을 억제하기 위한 그레이 코드 카운터 회로가 개발되고 있지만 회로의 부피가 커지거나 복잡해지는 문제점이 생긴다. However, as the bit length constituting the gray code is increased, the signal propagation delay is increased, and a gray code counter circuit for suppressing the signal propagation delay has been developed. However, the circuit becomes bulky or complicated.

도 1을 참조하면 그레이 코드 카운터 회로(5)는 그레이 카운터의 기본 클락(CLK) 및 리셋 신호(RST)에 따라 구동되는 JK 플립플랍(J-K Flip-Flop) 또는 D 플립플랍(D Flip-Flop) 등으로 구성될 수 있는 래치부(Latch unit)을 포함하고, 래치부의 소정 비트수, 예컨대, 10비트에 해당하는 그레이코드(G0, G1,…G8, G9)를 출력할 수 있다. 이 때 기본 클락(CLK)의 속도는 그레이 카운터의 전체 속도를 결정할 수 있다. 1, the gray code counter circuit 5 includes a JK flip-flop or a D flip-flop driven according to a base clock CLK and a reset signal RST of a gray counter, And can output gray codes G0, G1, ..., G8, G9 corresponding to a predetermined number of bits, for example, 10 bits, of the latch unit. At this time, the speed of the basic clock (CLK) can determine the overall speed of the gray counter.

근래, 디스플레이 장치의 대형화 및 기술의 집적화에 의해 고해상도의 이미지 처리를 위해서는 단시간에 고용량의 영상 데이터를 처리하기 위한 고속의 이미지 처리 기술이 요구된다. 이때, 이미지 센서의 신호 변환에 일반적으로 사용되는 아날로그 투 디지털 컨버터(ADC)의 경우에는 예컨대, 싱글 슬롭(single slope) 방식에 의해 그레이 코드 카운터 회로가 동작됨으로써, 이미지 센서의 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 데이터로 변환하여 출력할 수 있다. 이에 따라 이미지 센서에 사용되는 그레이코드 카운터의 속도는 이미지 센서의 동작 속도 또는 디스플레이 장치의 전체 성능을 결정할 수 있다. 2. Description of the Related Art In recent years, a high-speed image processing technique for processing a high-capacity image data in a short time is required for high-resolution image processing by enlarging a display device and integrating technology. At this time, in the case of an analog to digital converter (ADC) generally used for signal conversion of an image sensor, for example, a gray code counter circuit is operated by a single slope method, The signal can be converted into digital data and output. Accordingly, the speed of the gray code counter used in the image sensor can determine the operating speed of the image sensor or the overall performance of the display device.

그러나, 연산량을 증가시키거나 연산 속도를 증가시키기 위하여 카운터의 비트수를 증가하는 경우, 예컨대, 10 비트 카운터에서 12비트 카운터로 증가시키는 경우에는, 4 배로 증가한 속도로 동작시켜야 하여서 고주파수로 동작하는 카운터를 제조할 필요가 있다. 그러나, 카운터를 동작시키는 기준 클락의 물리적 제한에 의하여 카운터의 비트수를 10비트를 초과하여 증가시키는 데에는 현대 기술로는 한계가 있다. 이에 따라 카운터의 속도에 의한 한계를 극복하기 위하여, 기존에는 2 step ADC가 사용되기도 하였지만 카운터의 크기가 커지고 컨버터의 선형성을 유지하는 것이 어려운 문제점이 있다.However, when the number of bits of the counter is increased to increase the calculation amount or to increase the operation speed, for example, in the case of increasing from the 10-bit counter to the 12-bit counter, the counter must be operated at a speed four times higher, Need to be manufactured. However, modern technology has limitations in increasing the number of bits of the counter by more than 10 bits due to the physical limitation of the reference clock for operating the counter. Accordingly, in order to overcome the limitation due to the speed of the counter, although a two-step ADC has conventionally been used, there is a problem that the size of the counter becomes large and it is difficult to maintain the linearity of the converter.

본 발명은 기존 카운터의 동작 주파수를 유지하면서 클락 신호 기반으로 카운터의 비트수를 증가시킬 수 있는 확장형 그레이코드 카운터 회로를 제공하도록 한다.The present invention provides an extended gray code counter circuit capable of increasing the number of bits of a counter based on a clock signal while maintaining the operating frequency of an existing counter.

본 발명의 일 실시예에 따른 소정 비트수의 그레이코드를 확장하여 출력 가능한 확장형 그레이코드 카운터 회로는, 상기 소정 비트수의 그레이코드 카운터 회로를 구동하는 클락 제너레이터를 기반으로 생성되는 적어도 하나 이상의 비트수로 구성되는 그레이코드를 출력하는 추가 그레이코드 카운터부; 및 상기 소정 비트수의 그레이코드 및 상기 추가된 그레이코드를 입력받아 확장된 그레이코드로서 저장하는 메모리를 포함한다.The extended gray code counter circuit capable of outputting a gray code of a predetermined number of bits according to an exemplary embodiment of the present invention includes at least one bit number generated based on a clock generator for driving the gray code counter circuit of the predetermined number of bits An additional gray code counter for outputting a gray code composed of a gray code; And a memory for storing the gray code of the predetermined number of bits and the added gray code as an extended gray code.

본 발명의 일 실시예에 따른 소정 비트수의 그레이코드를 확장하여 출력 가능한 확장형 그레이코드 카운터 회로의 구동 방법은, 상기 소정 비트수의 그레이코드 카운터 회로를 구동하는 클락 제너레이터로부터 클락을 생성하는 단계; 상기 소정 비트수의 그레이코드 카운터 회로로부터 기본 그레이코드를 출력하는 단계; 상기 클락 제너레이터로부터의 클락을 기반으로 생성되는 적어도 하나 이상의 비트수로 구성되는 추가된 그레이코드를 출력하는 단계; 상기 클락 제너레이터로부터의 클락 주기 동안에 상기 추가된 그레이코드의 출력을 반복하는 단계; 및 상기 확장형 그레이코드를 입력받는 메모리는 상기 추가된 그레이코드를 상기 추가된 그레이코드의 출력시마다 입력받는 단계를 포함한다.According to an embodiment of the present invention, there is provided a method of driving an extended gray code counter circuit capable of expanding and outputting a gray code of a predetermined number of bits, the method comprising: generating a clock from a clock generator driving the gray code counter circuit of the predetermined number of bits; Outputting a basic gray code from the gray code counter circuit of the predetermined number of bits; Outputting an added gray code consisting of at least one bit number generated based on a clock from the clock generator; Repeating the output of the added gray code during a clock period from the clock generator; And the memory receiving the expanded gray code includes receiving the added gray code at each output of the added gray code.

본 발명의 일 실시예에 따른 소정 비트수의 그레이코드를 확장하여 출력 가능한 확장형 그레이코드 카운터 회로의 구동 방법은, 상기 소정 비트수의 그레이코드 카운터 회로를 구동하는 클락 제너레이터로부터 클락을 생성하는 단계; 상기 소정 비트수의 그레이코드 카운터 회로로부터 기본 그레이코드를 출력하는 단계; 상기 클락 제너레이터로부터의 클락을 기반으로 생성되는 적어도 하나 이상의 비트수로 구성되는 추가된 그레이코드를 출력하는 단계; 상기 상기 추가된 그레이코드의출력 회수가 기 설정된 회수에 도닳하는 동안 상기 추가된 그레이코드의 출력을 반복하는 단계; 및 상기 확장형 그레이코드를 입력받는 메모리는 상기 추가된 그레이코드를 상기 추가된 그레이코드의 출력시마다 입력받는 단계를 포함한다.According to an embodiment of the present invention, there is provided a method of driving an extended gray code counter circuit capable of expanding and outputting a gray code of a predetermined number of bits, the method comprising: generating a clock from a clock generator driving the gray code counter circuit of the predetermined number of bits; Outputting a basic gray code from the gray code counter circuit of the predetermined number of bits; Outputting an added gray code consisting of at least one bit number generated based on a clock from the clock generator; Repeating the output of the added gray code while the number of outputs of the added gray code worn to a predetermined number of times; And the memory receiving the expanded gray code includes receiving the added gray code at each output of the added gray code.

본 발명에 따르면 컨버터 회로의 사이즈 및 동작 주파수를 유지하면서 간단한 방법으로 고속의 데이터 처리가 가능할 수 있다. According to the present invention, high speed data processing can be achieved by a simple method while maintaining the size and operating frequency of the converter circuit.

도 1은 그레이코드 카운터 회로의 일례를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 확장형 그레이코드 카운터 회로의 블록도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 확장형 그레이코드 카운터의 클락 타이밍을 기반으로 출력되는 비트수를 가시적으로 설명하기 위한 도이다 .
도 4는 본 발명의 다른 실시예에 따른 확장형 그레이코드 카운터의 클락 타이밍을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 확장형 그레이코드 카운터의 구동 방법에 대한 순서도를 나타낸다.Fig. 1 shows an example of a gray code counter circuit.
2 shows a block diagram of an extended gray code counter circuit according to an embodiment of the present invention.
3 is a diagram for explaining the number of bits output based on a clock timing of an extended Gray code counter according to an embodiment of the present invention.
4 shows the clock timing of the extended gray code counter according to another embodiment of the present invention.
5 shows a flowchart of a method of driving an extended gray code counter according to an embodiment of the present invention.

이하, 도면을 참조하며 본 발명의 일 실시예에 대해 설명한다.
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

도 2는 본 발명의 일 실시예에 따른 확장형 그레이코드 카운터 회로의 블록도를 나타낸다. 도 2를 참조하면 본 발명의 확장혐 그레이코드 카운터 회로(10)는, 소정 비트수, 예컨대 10 비트수의 그레이코드 카운터 회로(11)를 구동하는 클락 제너레이터(13)를 기반으로 생성되는 적어도 하나 이상의 비트수로 구성되는 그레이코드(Gl1, Gl0)를 출력하는 추가 그레이코드 카운터부(12) 및 상기 소정 비트수의 그레이코드(G0, G1, … G9) 및 추가 그레이코드 카운터부(12)로부터 생성되는 추가된 그레이코드(Gl1, Gl0)를 입력받아 확장된 그레이코드로서 저장하는 메모리(15)를 포함할 수 있다.2 shows a block diagram of an extended gray code counter circuit according to an embodiment of the present invention. Referring to Fig. 2, the extended grayscale code counter circuit 10 of the present invention includes at least one (1) bit clock generator 13 which is generated based on a clock generator 13 for driving a gray code counter circuit 11 of a predetermined number of bits, (G0, G1, ... G9) of the predetermined number of bits and the additional gray code counter section 12 from the additional gray code counter section 12 outputting the gray codes G1, And a memory 15 for receiving the added gray codes Gl1 and Gl0 generated and storing the gray codes as extended gray codes.

본 발명의 확장형 그레이코드 카운터 회로(10)는 소정 비트수의 그레이 코드를 출력하는 기본 그레이코드 카운터부(11)를 더 포함할 수 있다. 본 명세서에서는 클락 신호(CLK)를 기반으로 동작으로 카운터 어레이(11)를 본 발명의 기본 그레이코드 카운터부(11)로 설명할 것이다. 본 발명의 확장형 그레이코드 카운터 회로(10)는 기본 그레이코드 카운터부(11)의 클락을 유지하면서 비트수가 확장 가능한 그레이코드 카운터 회로를 제공할 수 있다. The extended gray code counter circuit 10 of the present invention may further include a basic gray code counter 11 for outputting a gray code of a predetermined number of bits. In this specification, the counter array 11 will be described as the basic gray code counter unit 11 of the present invention in operation based on the clock signal (CLK). The extended gray code counter circuit 10 of the present invention can provide a gray code counter circuit capable of expanding the number of bits while maintaining the clock of the basic gray code counter 11. [

추가 그레이코드 카운터부(12)는 클락 제너레이터(13)를 포함할 수 있다. 또한, 추가 그레이코드 카운터부(12)는 클락 제너레이터(13)로부터 출력되는 클락 신호(CLK)를 소정 구간 지연시키거나 앞당기는 조절된 신호(Gl1)을 발생하는 클락 타이밍 제어부(clock timing controller, 14)를 포함할 수 있다. 즉, 추가 그레이코드 카운터부(12)로부터 확장된 그레이코드인 (Gl1, Gl0)가 더 생성될 수 있다. 클락 타이밍 제어부(14)는 클락 신호(CLK)를 소정 구간, 예컨대, 1/2 * π, 즉, 클락 신호로부터 1/4 주기 만큼 지연된 신호를 생성할 수 있다. 또한, 클락 타이밍 제어부 (14)는 클락 신호(CLK)를 소정 구간, 예컨대, 3/2 * π, 즉, 클락 신호로부터 3/4 주기(T) 만큼 앞당기는 신호를 생성할 수 있다. 즉, 클락 타이밍 제어부(14)가 클락 신호를 지연시키는 것인지 앞당기는 것인지에 제한되지 않고, 클락 신호(Gl0) 및 조절된 신호(Gl1)가 합산하여 추가비트수의 그레이코드(Gl1, Gl0)를 생성하도록 클락 타이밍 제어부(14)가 클락 신호의 타이밍을 소정 구간 조절할 수 있다. 클락 타이밍 제어부(14)는 신호를 지연시키거나 앞당기게 하기 위하여 적어도 하나의 인버터 또는 위상 동기 루프 회로 등으로 구현될 수 있다. The additional gray code counter section 12 may include a clock generator 13. [ The additional gray code counter 12 includes a clock timing controller 14 for delaying the clock signal CLK output from the clock generator 13 by a predetermined period or for generating a signal G1 adjusted in advance, ). That is, the gray codes G1 and Gl0 extended from the additional gray code counter 12 can be further generated. The clock timing controller 14 can generate the clock signal CLK delayed by a predetermined period, for example, 1/2 * pi, i.e., 1/4 cycle from the clock signal. The clock timing controller 14 can generate a signal that advances the clock signal CLK by a predetermined period, for example, 3/2 *?, That is, 3/4 period (T) from the clock signal. That is, the clock signal Gl is not limited to whether the clock signal is delayed or delayed by the clock timing controller 14, and the clock signal Gl0 and the adjusted signal Gl1 are summed to generate gray codes Gl1, Gl0 of an additional number of bits The clock timing controller 14 can adjust the timing of the clock signal for a predetermined period. The clock timing controller 14 may be implemented with at least one inverter or a phase-locked loop circuit or the like in order to delay or advance the signal.

메모리(15)는 본 발명의 일 실시예에 따른 확장형 그레이코드 카운터의 비트수, 예컨대 12 개의 입력 포트를 포함하고 이들을 저장하기 위해 필요한 레지스터로 구성될 수 있다. 메모리(15)는 클락 신호(CLK)의 1/4 주기를 기초로 동작함으로써, 추가된 그레이코드(Gl0, Gl1)를 입력받도록 동작할 수 있다. 추가된 그레이코드(Gl0, Gl1)는 확장형 그레이코드의 하위 비트를 구성할 수 있다. 한편, 도 1에서는 도시되어 있지 않지만, 본 발명의 확장형 그레이코드 카운터 회로(10)는 기본 그레이코드(G0, G1,… G9) 및 추가된 그레이코드(Gl1, Gl0)를 각각 바이너리 코드로 변환하는 바이너리 변환부(미도시)를 더 포함할 수 있다.
The memory 15 may comprise the number of bits of the extended gray code counter, e.g., 12 input ports, according to one embodiment of the present invention, and may comprise the registers needed to store them. The memory 15 operates based on a 1/4 period of the clock signal CLK so that it can operate to receive the added gray code Gl0, Gl1. The added Gray codes (GlO, Gl1) can constitute the lower bits of the extended Gray code. 1, the extended gray code counter circuit 10 of the present invention converts the basic gray codes G0, G1, ... G9 and the added gray codes Gl1, Gl0 into binary codes, respectively And a binary conversion unit (not shown).

도 3은 본 발명의 일 실시예에 따른 확장형 그레이코드 카운터의 클락 타이밍을 기반으로 본 발명의 일 실시예에 따라 확장되어 출력되는 그레이코드를 가시적으로 설명하기 위한 도이다. 도 3을 참조하면, 기본 10비트의 그레이코드가 주기(T)마다 동작할 수 있다. 첫번째 구간(1st section), 두번째 구간(2nd section), 세번째 구간(3rd section) 및 네번째 구간(4rd section)은 그레이코드가 동작하는 클락의 주기(T)를 나타낼 수 있다. 기본 그레이코드카운터는 (0000000000), (0000000001), (0000000011), (0000000010)의 순서대로 10 비트의 그레이코드를 발생시킬 수 있다. 3 is a diagram for explaining a gray code extended and output according to an embodiment of the present invention based on clock timing of an extended gray code counter according to an embodiment of the present invention. Referring to FIG. 3, a basic 10-bit Gray code can be operated every period T. FIG. The first section (1 st section), the second section (2 nd section), the third section (3 rd section) and the fourth section (4 rd section) may represent the period (T) of the clock in which the gray code operates. The basic gray code counter can generate a 10-bit gray code in the order of (0000000000), (0000000001), (0000000011), and (0000000010).

한편, 본 발명의 추가 그레이코드 카운터부(12)는 클락 제너레이터로부터 클락 신호(Gl0)를 출력하고 클락 타이밍 제어부(clock timing controller)로부터 조절 신호(Gl1)를 출력하여 합산된 추가 그레이코드를 생성할 수 있다. 추가된 그레이코드(Gl1, Gl0)는 클락 신호(Gl0) 및 클락 신호(Gl0)로부터 1/4 주기 지연된 조절 신호(Gl1)가 각 주기(T)동안에 4번 변화하면서 생성될 수 있다. 즉, 클락 신호(Gl0) 및 클락 신호(Gl0)로부터 1/4 주기 지연된 조절 신호(Gl1)의 합산 신호는 주기(T) 동안에 4번 변화됨에 따라, 2 비트의 그레이코드가 주기(T) 동안에 (0,0), (0,1), (1,1), (1,0)와 같이 생성될 수 있다. 추가된 그레이코드(Gl1, Gl0)는 기본 그레이코드 회로의 동작 주파수보다 4배 빠르게 변화한다. 즉, 추가된 그레이코드(Gl1, Gl0)를 10비트의 기본 그레이코드와 합산시킴으로써 12비트로 확장된 그레이 코드가 생성될 수 있는 것이다. On the other hand, the additional Gray code counter 12 of the present invention outputs a clock signal Gl0 from the clock generator and an adjustment signal Gl1 from the clock timing controller to generate a summed gray code . The added gray codes Gl1 and Gl0 can be generated while the adjustment signal Gl1 delayed by a quarter cycle from the clock signal Gl0 and the clock signal Gl0 is changed four times during each period T. [ That is, as the sum signal of the adjustment signal Gl1 delayed by a quarter cycle from the clock signal Gl0 and the clock signal Gl0 is changed four times during the period T, 2-bit gray codes are generated during the period T (0,0), (0,1), (1,1), (1,0). The added gray code (Gl1, Gl0) changes four times faster than the operating frequency of the basic gray code circuit. That is, by adding the added gray code (Gl1, Gl0) with the 10-bit basic gray code, a gray code extended to 12 bits can be generated.

한편, 기본 그레이코드(G9, G8, G7,… G0) 및 추가된 그레이코드(Gl1, Gl0)를 단순히 직렬(series)로 합산하는 경우에는 12비트의 완성된 그레이코드가 출력될 수 없다. 이에 따라, 본 발명에서는 소정 비트수의 그레이코드(G9, G8, G7,… G0) 및 상기 추가된 그레이코드(Gl1, Gl0)를 각각 바이너리 코드로 변환하는 바이너리변환부를 더 구비할 수 있다. 다음에, 바이너리 변환된 기본 그레이코드 및 추가된 그레이코드를 단순히 직렬로 합산하기만 하여도 12비트의 완성된 바이너리코드가 생성될 수 있다. On the other hand, when the basic gray codes G9, G8, G7, ... G0 and the added gray codes Gl1, Gl0 are simply added in series, 12 bits of the completed gray code can not be output. Accordingly, the present invention can further include a binary conversion unit for converting the gray codes G9, G8, G7, ... G0 of the predetermined number of bits and the added gray codes Gl1, Gl0 into binary codes, respectively. Next, a complete binary code of 12 bits can be generated by merely serially summing the binary converted basic gray code and the added gray code.

즉, 본 발명에서는, 기본 비트수의 그레이코드 및 추가된 그레이코드가 직렬 합산에 의하여 그레이코드가 출력되지 아니함을 감안하여, 직렬 합산 전에 바이너리코드로 각각 변환하도록 함으로써 연산이 간단하게 수행되도록 할 수 있다.
In other words, in the present invention, since the gray code of the basic number of bits and the added gray code are not outputted by serial addition, the gray code is converted into the binary code before the serial sum, have.

도 4는 본 발명의 다른 실시예에 따른 확장형 그레이코드 카운터의 클락 타이밍을 나타낸다. 도 4에서는 본 발명의 추가 그레이코드 카운터부(12)가 클락 타이밍 제어부 를 제외한 클락 제너레이터만으로 구성되는 경우의 타이밍도를 나타낸다. 도 4에서 나타내는 바와 같이, 기본 클락(Gl0)를 1비트 추가된 그레이코드로 하여 상술한 기본 그레이코드회로에 적용할 수 있다. 다음에, 상술한 바와 같이, 기본 그레이코드 출력을 바이너리변환하고, 1비트 추가된 그레이코드(Gl0)를 바이너리변환하여 이들을 합산함으로써 11비트로 확장된 그레이코드 카운터 회로를 제공할 수도 있다.4 shows the clock timing of the extended gray code counter according to another embodiment of the present invention. 4 shows a timing chart in the case where the additional Gray code counter 12 of the present invention is composed of only the clock generator except the clock timing controller. As shown in Fig. 4, the basic clock Gl0 can be applied to the basic gray code circuit described above as a gray code added with one bit. Next, as described above, it is also possible to provide a gray code counter circuit expanded to 11 bits by binary conversion of the basic gray code output, binary conversion of the gray code Gl0 added by one bit, and summing them.

즉, 본 발명에서는 기본 그레이코드 카운터를 구동하는 클락 제너레이터만으로 1 비트 또는 2비트 확장된 그레이코드 카운터 회로를 제공할 수 있도록 한다.
That is, in the present invention, it is possible to provide a gray code counter circuit extended by 1 bit or 2 bits only by a clock generator that drives a basic gray code counter.

도 5는 본 발명의 일 실시예에 따른 확장형 그레이코드 카운터의 구동 방법에 대한 순서도를 나타낸다. 도 5에서는 본 발명의 확장형 그레이코드 카운터의 카운팅 동작을 개시하면서부터 카운팅 동작을 완료할 때까지의 동작 순서를 나타내고 있다.5 shows a flowchart of a method of driving an extended gray code counter according to an embodiment of the present invention. FIG. 5 shows an operation sequence from the start of the counting operation to the completion of the counting operation of the extended gray code counter of the present invention.

한편, 도 5에서 도시되는 확장형 그레이코드 카운터의 구동 방법은 본 발명의 확장형 그레이코드 카운터 또는 이것이 장착되는 임의의 디바이스를 구동하기 위한 컨트롤러에 의해 수행될 수 있다. On the other hand, the driving method of the extended gray code counter shown in FIG. 5 can be performed by the controller for driving the extended Gray code counter of the present invention or any device on which it is mounted.

단계(S11)에서 기본 그레이코드 카운터를 구동하는 클락 제너레이터로부터 클락을 생성한다. In step S11, a clock is generated from the clock generator that drives the basic gray code counter.

단계(S12)에서 생성된 클락에 의하여 기본 그레이코드 카운터에서는 기본 그레이코드가 출력된다. The basic gray code is output from the basic gray code counter by the clock generated in step S12.

단계(S13)에서 추가 그레이코드 카운터부로부터 추가된 그레이코드가 출력된다.In step S13, the added gray code is output from the additional gray code counter unit.

단계(S14)에서 클락 주기에 도달하였는 지를 판단하고, 클락 주기에 도달하지 아니한 경우에는 추가된 그레이코드를 다시 출력한다(단계S13). 추가된 그레이코드는 그 동작 주파수가 기본 그레이코드의 구동 주파수보다 크기 때문에, 기본 그레이코드의 구동 클락 주기(T) 동안에 추가된 그레이코드의 출력이 복수번 반복될 수 있다. 이에 따라 반복적으로 출력되는 그레이코드는 기 출력된 그레이코드와 상이한 코드이다. In step S14, it is determined whether the clock cycle has been reached. If the clock cycle has not been reached, the added gray code is output again (step S13). Since the added gray code has a larger operating frequency than that of the basic gray code, the output of the gray code added during the driving clock period T of the basic gray code can be repeated a plurality of times. Accordingly, the gray code repeatedly output is different from the gray code previously output.

예컨대, 도 3에서 도시하는 바와 같이, 기본 그레이코드를 1번 출력하는 클락 주기(T) 동안에, 추가된 그레이코드가 4번 출력되고 있다. 따라서, 본 발명의 확장형 그레이코드를 입력받는 메모리는 추가된 그레이코드가 출력될 때마다 추가된 그레이코드를 입력받도록 동작할 수 있다. 이 때 메모리는 클락 주기(T) 동안에 한번 출력되는 기본 그레이코드는 기 저장해둘 수 있다.For example, as shown in Fig. 3, the added gray code is output four times during the clock cycle T for outputting the basic gray code once. Therefore, the memory receiving the expanded gray code of the present invention can operate to receive the added gray code every time the added gray code is output. At this time, the memory may store the basic gray code which is output once during the clock cycle (T).

한편, 단계(S14)에서는 클락 주기에 도달하였는 지를 판단하는 것 이외에, 추가된 그레이코드의 출력 횟수가 기 설정된 그레이코드의 출력 회수에 도달하였는 지를 판단하는 동작이 대체될 수 있다. 예컨대, 도 3의 클락 주기(T) 동안에 추가된 그레이코드는 4번 출력되고 있으므로, 추가된 그레이코드의 출력이 기 설정된 4회에 도달한 경우에는 클락 주기에 도달한 것으로 판단하고, 다음 클락 주기로 전환될 수 있다. 추가된 그레이코드가 클락 주기(T) 동안에 출력되는 설정 회수는 그레이코드의 비트수(n)와 관련되고, 예컨대, 2n 일 수 있다. On the other hand, in step S14, in addition to determining whether the clock cycle has been reached, the operation of determining whether the output frequency of the added gray code has reached the output frequency of the preset gray code can be substituted. For example, since the gray code added during the clock cycle T of FIG. 3 is output four times, when the output of the added gray code reaches the preset four times, it is determined that the clock cycle has been reached, Can be switched. The number of times that the added gray code is output during the clock period T is related to the bit number n of the gray code, for example, 2 n .

한편, 단계(S11) 내지 단계(S14)까지의 동작은 기본 그레이코드 카운터의 클락 주기(T)동안에 수행되고 있다. 여기서 기본 그레이코드를 출력하는 단계(S12)의 시기는 클락 주기(T) 동안에 임의로 수행될 수 있으며, 예컨대, 단계(S14) 후에 수행될 수 있다.On the other hand, the operations from step S11 to step S14 are performed during the clock cycle T of the basic gray code counter. Here, the timing of step S12 of outputting the basic gray code may be arbitrarily performed during the clock cycle T, for example, after step S14.

단계(S15)에서 카운팅 동작이 완료되었는 지를 판단한다. 카운팅 동작이 완료되지 아니한 경우에는 다시 확장형 그레이코드를 출력하기 위하여 클락 제너레이터로부터 클락이 생성되고(S11), 이후, 클락이 반복적으로 생성되는 동안에는 확장형 그레이코드의 출력이 계속적으로 수행될 수 있다..
In step S15, it is determined whether or not the counting operation is completed. When the counting operation is not completed, a clock is generated from the clock generator to output the extended gray code again (S11). Thereafter, the output of the extended gray code can be continuously performed while the clock is repeatedly generated.

이상 본 발명의 일 실시예에 따른 확장형 그레이코드 카운터 회로 및 그 구동 방법에 대해 설명하였다. The extended gray code counter circuit and the driving method thereof according to an embodiment of the present invention have been described above.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The foregoing description is merely illustrative of the technical idea of the present invention, and various changes and modifications may be made by those skilled in the art without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas falling within the scope of the same shall be construed as falling within the scope of the present invention.

Claims (10)

소정 비트수의 그레이코드를 확장하여 출력 가능한 확장형 그레이코드 카운터 회로에 있어서,
상기 소정 비트수의 그레이코드 카운터 회로를 구동하는 클락 제너레이터를 기반으로 생성되는 적어도 하나 이상의 비트수로 구성되는 추가된 그레이코드를 출력하는 추가 그레이코드 카운터부; 및
상기 소정 비트수의 그레이코드 및 상기 추가된 그레이코드를 입력받아 확장된 그레이코드로서 저장하는 메모리를 포함하는 확장형 그레이코드 카운터 회로.An extended gray code counter circuit capable of expanding and outputting gray code of a predetermined number of bits,
An additional gray code counter for outputting an additional gray code composed of at least one bit number generated based on a clock generator for driving the gray code counter circuit of the predetermined number of bits; And
And a memory for storing the gray code of the predetermined number of bits and the added gray code as an extended gray code. 제1항에 있어서,
소정 비트수의 그레이 코드를 출력하는 기본 그레이코드 카운터부를 더 포함하는 확장형 그레이코드 카운터 회로.The method according to claim 1,
And a basic gray code counter section for outputting a gray code of a predetermined number of bits. 제1항에 있어서,
상기 추가 그레이코드 카운터부는 상기 클락 제너레이터를 포함하는 확장형 그레이코드 카운터 회로.The method according to claim 1,
Wherein the additional Gray code counter section comprises the clock generator. 제3항에 있어서,
상기 추가 그레이코드 카운터부는 상기 클락 제너레이터로부터 생성되는 클락 신호를 소정 구간 지연시키거나 앞당겨 조절된 신호를 출력하는 클락 타이밍 제어부를 더 포함하는 확장형 그레이코드 카운터 회로.The method of claim 3,
Wherein the additional gray code counter further comprises a clock timing controller for delaying a clock signal generated from the clock generator by a predetermined period or outputting a signal adjusted in advance. 제4항에 있어서,
상기 클락 신호 및 상기 조절된 신호는 상기 추가된 그레이코드를 구성하는 확장형 그레이코드 카운터 회로.5. The method of claim 4,
Wherein the clock signal and the adjusted signal constitute the added gray code. 제1항에 있어서,
상기 소정 비트수의 그레이코드 및 상기 추가된 그레이코드를 각각 바이너리 코드로 변환하는 바이너리변환부 및
상기 바이너리 변환부에 의해 변환된 각각의 바이너리 코드를 합산하는 합산부를 더 포함하는 확장형 그레이코드 카운터 회로.The method according to claim 1,
A binary converter for converting the gray code of the predetermined number of bits and the added gray code into a binary code,
And a summation unit for summing each of the binary codes converted by the binary conversion unit. 소정 비트수의 그레이코드 카운터 회로를 구동하는 클락 제너레이터로부터 클락을 생성하는 단계;
상기 소정 비트수의 그레이코드 카운터 회로로부터 기본 그레이코드를 출력하는 단계;
상기 클락 제너레이터로부터의 클락을 기반으로 생성되는 적어도 하나 이상의 비트수로 구성되는 추가된 그레이코드를 출력하는 단계;
상기 클락 제너레이터로부터의 클락 주기 동안에 상기 추가된 그레이코드의 출력을 반복하는 단계; 및
상기 추가된 그레이코드의 출력시마다 상기 추가된 그레이코드를 입력받아 저장하는 단계; 를 포함하는 확장형 그레이코드 카운터 회로의 구동 방법.Generating a clock from a clock generator driving a predetermined number of gray code counter circuits;
Outputting a basic gray code from the gray code counter circuit of the predetermined number of bits;
Outputting an added gray code consisting of at least one bit number generated based on a clock from the clock generator;
Repeating the output of the added gray code during a clock period from the clock generator; And
Receiving and storing the added gray code each time the added gray code is output; Gt; a < / RTI > gray code counter circuit. 제7항에 있어서,
상기 출력된 기본 그레이코드를 입력받아 저장하는 단계를 더 포함하는 확장형 그레이코드 카운터 회로의 구동 방법.8. The method of claim 7,
Further comprising receiving and storing the output basic gray code. 제7항에 있어서,
상기 확장형 그레이코드 카운터 회로의 카운팅 동작이 완료되기 전까지 상기 클락의 생성을 반복하는 단계를 더 포함하는 확장형 그레이코드 카운터 회로의 구동 방법.8. The method of claim 7,
And repeating the generation of the clock until the counting operation of the extended gray code counter circuit is completed. 소정 비트수의 그레이코드 카운터 회로를 구동하는 클락 제너레이터로부터 클락을 생성하는 단계;
상기 소정 비트수의 그레이코드 카운터 회로로부터 기본 그레이코드를 출력하는 단계;
상기 클락 제너레이터로부터의 클락을 기반으로 생성되는 적어도 하나 이상의 비트수로 구성되는 추가된 그레이코드를 출력하는 단계;
상기 추가된 그레이코드의 출력 회수가 기 설정된 회수에 도달하는 동안 상기 추가된 그레이코드의 출력을 반복하는 단계; 및
상기 추가된 그레이코드를 상기 추가된 그레이코드의 출력시마다 입력받아 저장하는 단계를 포함하는 확장형 그레이코드 카운터 회로의 구동 방법.Generating a clock from a clock generator driving a predetermined number of gray code counter circuits;
Outputting a basic gray code from the gray code counter circuit of the predetermined number of bits;
Outputting an added gray code consisting of at least one bit number generated based on a clock from the clock generator;
Repeating the output of the added gray code while the output count of the added gray code reaches a predetermined number of times; And
And receiving and storing the added gray code at each output of the added gray code.
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JP2010220148A (en) * 2009-03-19 2010-09-30 Kawasaki Microelectronics Inc Code generating circuit and image sensor

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