JP6523733B2 - Binary value conversion circuit and method thereof, AD converter and solid-state imaging device - Google Patents
Binary value conversion circuit and method thereof, AD converter and solid-state imaging device Download PDFInfo
- Publication number
- JP6523733B2 JP6523733B2 JP2015064984A JP2015064984A JP6523733B2 JP 6523733 B2 JP6523733 B2 JP 6523733B2 JP 2015064984 A JP2015064984 A JP 2015064984A JP 2015064984 A JP2015064984 A JP 2015064984A JP 6523733 B2 JP6523733 B2 JP 6523733B2
- Authority
- JP
- Japan
- Prior art keywords
- binary value
- input
- signal
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 96
- 238000003384 imaging method Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 6
- 230000007704 transition Effects 0.000 claims description 79
- 230000000295 complement effect Effects 0.000 claims description 41
- 238000001514 detection method Methods 0.000 claims description 11
- 230000008859 change Effects 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 31
- KTTKGQINVKPHLY-DOCRCCHOSA-N 5a,6-anhydrotetracycline Chemical compound C1=CC(O)=C2C(O)=C(C(=O)[C@@]3(O)[C@H]([C@@H](C(C(C(N)=O)=C3O)=O)N(C)C)C3)C3=C(C)C2=C1 KTTKGQINVKPHLY-DOCRCCHOSA-N 0.000 description 9
- 230000000875 corresponding effect Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 230000004044 response Effects 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 6
- 230000009466 transformation Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 238000012935 Averaging Methods 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Analogue/Digital Conversion (AREA)
Description
本発明は、バイナリ値変換回路及びその方法、AD変換器並びに固体撮像装置に関する。 The present invention relates to a binary value conversion circuit and method thereof, an AD converter, and a solid-state imaging device.
CMOSイメージセンサ等の固体撮像素子を有するイメージセンサが知られている。イメージセンサの固体撮像素子の出力電圧をAD変換するときに、シングルスロープ型のAD変換器でAD変換することが知られている(例えば、特許文献1の図1及び2並びにその説明を参照)。シングルスロープ型のAD変換器では、ランプ波形の参照電圧のスイープを開始すると同時に、カウンタのカウント動作を開始し、参照電圧が固体撮像素子からの出力電圧を下回ったときに比較器の出力信号が反転してカウンタのカウント動作を停止する。シングルスロープ型のAD変換器は、CDS動作が容易であることなど種々の利点を有する。しかしながら、シングルスロープ型のAD変換器は、分解能をnビットに対して2nカウントする必要があるので、AD変換の分解能を増加させると、AD変換のためのカウント動作の期間が長くなり、AD変換に要する時間が長くなるおそれがある。例えば、分解能が8ビットである場合には256カウントであるのに対し、分解能が10ビットである場合には1024カウントする必要がある。
An image sensor having a solid-state image sensor such as a CMOS image sensor is known. It is known that when performing AD conversion on the output voltage of a solid-state imaging device of an image sensor, AD conversion is performed using a single slope AD converter (see, for example, FIGS. 1 and 2 of
AD変換に要する時間を短くするために、上位ビットをシングルスロープ型のAD変換器でAD変換し、下位ビットをTDCで変換することが知られている(例えば、特許文献1の図6〜10及びその説明を参照)。下位ビットをTDCで変換することにより、カウント数を増加させることなく分解能を増加させることが可能になる。 In order to shorten the time required for AD conversion, it is known to AD convert the upper bits with a single slope type AD converter and convert the lower bits with TDC (for example, FIGS. And its description). By converting the lower bits with TDC, it is possible to increase the resolution without increasing the count number.
しかしながら、特許文献1の図6等に記載されるAD変換器では、TDCで変換された下位ビットのバイナリ値を、カウンタを使用して上位ビットのバイナリ値にエンコードしている。特許文献1の図6等に記載されるAD変換器では、カウンタを使用して下位ビットのバイナリ値をエンコードするため、バイナリ値のエンコードに要する時間が増加するおそれがある。また、上位ビットをAD変換するシングルスロープ型のAD変換器と、下位ビットを変換するTDCとの間で、CDS動作での桁上がり等の整合性を確保することが求められる。このため、TDCから出力されるバイナリ値をシングルスロープ型のAD変換器の出力バイナリ値と対応するようにエンコードするバイナリ値変換回路の回路構成が複雑になるおそれがある。
However, in the AD converter described in FIG. 6 and the like of
一実施形態では、簡明な回路構成で且つ高速動作が可能なバイナリ値変換回路を提供することを目的とする。 In one embodiment, it is an object of the present invention to provide a binary value conversion circuit that has a simple circuit configuration and can operate at high speed.
1つの態様では、本発明に係るバイナリ値変換回路は、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、第1レベルから第2レベルに遷移する遷移信号とが入力され、複数のクロック信号のエッジと、第1レベルから第2レベルに遷移信号が遷移するタイミングの前後関係を示す第1バイナリ値を出力する位相検出回路と、複数のバイナリ値を記憶するバイナリ値記憶回路と、第1バイナリ値に基づいて複数のバイナリ値の何れか1つを選択する選択回路とを有するエンコーダと、を有し、第1バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ第1バイナリ値に基づいて選択された複数のバイナリ値の何れか1つを最上位ビットの1ビット下位のビットから最下位ビットとする第2バイナリ値を出力する、ことを特徴とする。 In one aspect, the binary value conversion circuit according to the present invention receives a plurality of clock signals having edges that are the same in period and out of phase with each other, and a transition signal that transitions from the first level to the second level. A phase detection circuit that outputs a first binary value indicating the timing relationship between the edges of the plurality of clock signals and the transition timing of the transition signal from the first level to the second level, and the binary value storing the plurality of binary values And an encoder having a memory circuit and a selection circuit that selects any one of a plurality of binary values based on the first binary value, wherein an inverted bit obtained by inverting the least significant bit of the first binary value is used. The most significant bit and any one of a plurality of binary values selected based on the first binary value from the least significant bit to the least significant bit of the most significant bits; And it outputs a binary value, characterized in that.
さらに、本発明に係るバイナリ値変換回路では、位相検出回路は、それぞれが複数のクロック信号の何れか1つのエッジと第1レベルから第2レベルに遷移信号が遷移するタイミングとの前後関係に応じた1ビットの出力信号を出力する第1ラッチ回路から第2nラッチ回路までの2n個のラッチ回路を有し、2n個のラッチ回路のそれぞれが出力する一群の出力信号を、それぞれが対応するクロック信号の位相の順序で配列して、2nビットの第1バイナリ値として出力し、選択回路は、2n個の選択素子を有し、2n個の選択素子のうち、(2n−1)個は、第1バイナリ値の隣接する2つのビットが入力され、入力される2つのビットが相違するときに、nビットの複数のバイナリ値の何れか1つを選択し、2n個のタイミング検出信号素子の他の1つは、第1バイナリ値の最上位ビットと最下位ビットとが入力され、入力される2つのビットが一致するときに、nビットの複数のバイナリ値の他の1つを選択することが好ましい。 Furthermore, in the binary value conversion circuit according to the present invention, the phase detection circuit responds to the anteroposterior relationship between any one edge of the plurality of clock signals and the transition timing of the transition signal from the first level to the second level. from the first latch circuit for outputting a 1-bit output signal has the 2 n latch circuits up to the 2 n latch circuits, a group of output signals, each of the 2 n latch circuit outputs, respectively The selection circuits are arranged in the order of the phases of the corresponding clock signals and output as a first binary value of 2 n bits, and the selection circuit has 2 n selection elements, of the 2 n selection elements (2 n -1) select one of a plurality of binary values of n bits when two adjacent bits of the first binary value are input and the two input bits are different; n-number of timing detection signal element In the other, the most significant bit and the least significant bit of the first binary value are input, and when the two input bits match, the other one of the multiple binary values of n bits is selected It is preferable to do.
さらに、本発明に係るバイナリ値変換回路では、バイナリ値記憶回路は、第1バイナリ値の最下位ビットが「1」のときに、第1バイナリ値の最下位ビットの1ビット上位のビットから最上位ビットまでに含まれる「1」の数を示すnビットのバイナリ値を選択回路の選択に応じて出力し、第1バイナリ値の最下位ビットが「0」のときに、第1バイナリ値の最下位ビットの1ビット上位のビットから最上位ビットまでに含まれる「0」の数を示すnビットのバイナリ値を選択回路の選択に応じて出力することが好ましい。 Furthermore, in the binary value conversion circuit according to the present invention, when the least significant bit of the first binary value is “1”, the binary value storage circuit starts with the least significant bit of the least significant bit of the first binary value. According to the selection of the selection circuit, an n-bit binary value indicating the number of "1" s contained in the upper bits is output, and when the least significant bit of the first binary value is "0", the first binary value is output. It is preferable to output an n-bit binary value indicating the number of “0” s contained in the 1-bit upper bit of the least significant bit to the most significant bit according to the selection of the selection circuit.
他の態様では、本発明に係るバイナリ値変換方法は、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、第1レベルから第2レベルに遷移する遷移信号とが入力され、複数のクロック信号のエッジと、第1レベルから第2レベルに遷移信号が遷移するタイミングの前後関係を示す第1バイナリ値を生成し、第1バイナリ値に基づいて、バイナリ値記憶回路に記憶された複数のバイナリ値の何れか1つを選択し、第1バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ第1バイナリ値に基づいて選択された複数のバイナリ値の何れか1つを最上位ビットの1ビット下位のビットから最下位ビットとする第2バイナリ値を出力する、ことを含むことを特徴とする。 In another aspect, the binary value conversion method according to the present invention inputs a plurality of clock signals having edges that are the same in period and out of phase with each other, and a transition signal that transitions from the first level to the second level. And generates a first binary value indicating the timing relationship between the edges of the plurality of clock signals and the transition timing of the transition signal from the first level to the second level, and based on the first binary value, the binary value storage circuit A plurality of binary values selected based on the first binary value, with any one of the plurality of stored binary values selected and the inverted bit obtained by inverting the least significant bit of the first binary value as the most significant bit And outputting a second binary value in which one of the bits is the least significant bit from the least significant bit of the most significant bit.
他の態様では、本発明に係るAD変換器は、時間の経過に応じて電圧が線形に変化する参照電圧と入力電圧とを比較するコンパレータと、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、コンパレータの比較結果の変化に応じて第1レベルから第2レベルに遷移する遷移信号とが入力されるバイナリ値変換回路であって、複数のクロック信号のエッジと、第1レベルから第2レベルに遷移信号が遷移するタイミングの前後関係を示す第1バイナリ値を出力する位相検出回路と、複数のバイナリ値を記憶するバイナリ値記憶回路と、第1バイナリ値に基づいて複数のバイナリ値の何れか1つを選択する選択回路とを有するエンコーダと、を有し、第1バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ第1バイナリ値に基づいて選択された複数のバイナリ値の何れか1つを最上位ビットの1ビット下位のビットから最下位ビットとする下位バイナリ値を出力するバイナリ値変換回路と、を有することを特徴とする。 In another aspect, the AD converter according to the present invention is a comparator that compares a reference voltage whose input voltage changes linearly with time with a comparator that compares the input voltage with edges having the same cycle and different phases. A binary value conversion circuit to which a plurality of clock signals having a clock signal and a transition signal transitioning from the first level to the second level in response to a change in the comparison result of the comparator are input. Based on a first binary value, a phase detection circuit that outputs a first binary value indicating a timing relationship between transition timings of the transition signal from the first level to the second level, and a plurality of binary values. And an encoder having a selection circuit for selecting any one of a plurality of binary values, and an inversion bit obtained by inverting the least significant bit of the first binary value is the highest. A binary value conversion circuit for outputting a lower binary value in which bits and any one of a plurality of binary values selected based on the first binary value are regarded as the least significant bit from the least significant bit of the most significant bit; It is characterized by having.
さらに、本発明に係るAD変換器は、下位バイナリ値が入力される下位CDS回路であって、第1入力電圧が入力電圧としてコンパレータに入力されたときの下位バイナリ値である第1下位バイナリ値の補数を記憶する第1レジスタと、第1入力電圧と相違する第2入力電圧が入力電圧としてコンパレータに入力されたときの下位バイナリ値である第2下位バイナリ値を記憶する第2レジスタと、第1レジスタに記憶された第1下位バイナリ値の補数と、第2レジスタに記憶された第2下位バイナリ値とを加算して、加算結果を示すバイナリ値と、桁上がりを示す桁上がり信号を出力する加算器とを有する下位CDS回路を更に有することが好ましい。 Furthermore, the AD converter according to the present invention is a lower CDS circuit to which a lower binary value is input, and the first lower binary value is a lower binary value when the first input voltage is input to the comparator as an input voltage. A first register for storing a complement of the second and a second register for storing a second lower binary value which is a lower binary value when a second input voltage different from the first input voltage is input to the comparator as the input voltage; The complement of the first lower binary value stored in the first register and the second lower binary value stored in the second register are added, and a binary value indicating the addition result and a carry signal indicating carry are provided. It is preferable to further include a lower CDS circuit having an output adder.
さらに、本発明に係るAD変換器は、参照電圧が入力されてからコンパレータの比較結果が変化するまでの時間を、複数のクロック信号と同一の周期を有する上位クロック信号でカウントして上位バイナリ値を生成する上位カウンタであって、第1入力電圧が入力電圧としてコンパレータに入力されたときの上位バイナリ値である第1上位バイナリ値の補数と、第2入力電圧が入力電圧としてコンパレータに入力されたときの上位バイナリ値である第2上位バイナリ値とを加算可能な上位カウンタを更に有することが好ましい。 Furthermore, the AD converter according to the present invention counts the time from the input of the reference voltage to the change in the comparison result of the comparator with the upper clock signal having the same cycle as the plurality of clock signals to obtain the upper binary value. And the second input voltage is input to the comparator as the input voltage, and the second input voltage is input to the comparator as the upper binary value which is the upper binary value when the first input voltage is input to the comparator as the input voltage. It is preferable to further have an upper counter capable of adding the second upper binary value, which is the upper binary value at the same time.
さらに、本発明に係るAD変換器では、上位カウンタは、上位バイナリ値のそれぞれのビットを出力する複数の上位フリップフロップ回路と、複数の上位フリップフロップ回路の初段の上位フリップフロップ回路の前段に配置され、上位クロック信号が一方の入力端子に入力され、複数の上位フリップフロップ回路の初段を1カウント進ませる補数信号が他方の入力端子に入力され、上位クロック信号の数をカウントするときは、一方の入力端子に入力された信号を初段の上位フリップフロップ回路に出力し、第1上位バイナリ値の補数を演算するときは、他方の入力端子に入力された信号を複数の上位フリップフロップ回路の初段に出力する状態遷移マルチプレクサと、それぞれが複数の上位フリップフロップ回路の隣接するビットを出力する何れか2つの上位フリップフロップ回路の間に配置され、前段の上位フリップフロップ回路の出力信号が一方の入力端子に入力され、後段の上位フリップフロップ回路を1カウント進ませる補数信号が他方の入力端子に入力され、上位クロック信号の数をカウントするときは、一方の入力端子に入力された信号を後段のフリップフロップ回路に出力し、第1上位バイナリ値の補数を演算するときは、他方の入力端子に入力された信号を後段のフリップフロップ回路に出力する複数の補数マルチプレクサと、を有することが好ましい。 Furthermore, in the AD converter according to the present invention, the high-order counter is disposed in the front stage of the plurality of high-order flip flop circuits outputting the respective bits of the high-order binary value and the first high-order flip flop circuit of the plurality of high-order flip flop circuits. When the upper clock signal is input to one input terminal and the complement signal that advances the first stage of the plurality of upper flip-flop circuits by 1 is input to the other input terminal and the number of upper clock signals is counted, When the signal input to the first input terminal is output to the upper flip-flop circuit in the first stage and the complement of the first upper binary value is calculated, the signal input to the other input terminal is input to the first stage of the plurality of upper flip-flop circuits. Outputs adjacent bits of a plurality of high-order flip flop circuits Between the two upper flip-flop circuits, the output signal of the upper flip-flop circuit of the previous stage is input to one input terminal, and the complement signal for advancing the upper flip-flop circuit of the subsequent stage by one count is the other input When counting the number of upper clock signals input to the terminal, the signal input to one of the input terminals is output to the flip-flop circuit in the subsequent stage, and when calculating the complement of the first upper binary value, the other is selected. It is preferable to have a plurality of complement multiplexers that output a signal input to an input terminal to a flip-flop circuit in a subsequent stage.
さらに、本発明に係るAD変換器では、上位カウンタは、複数の上位フリップフロップ回路の初段の上位フリップフロップ回路の前段に配置され、上位クロック信号が一方の入力端子に入力され、桁上がり信号が他方の入力端子に入力され、上位クロック信号の数をカウントするときは、一方の入力端子に入力された信号を初段の上位フリップフロップ回路に出力し、下位CDS回路からの桁上がりを加算するときは、他方の入力端子に入力された信号を初段の上位フリップフロップ回路に出力する桁上げマルチプレクサを更に有することが好ましい。 Furthermore, in the AD converter according to the present invention, the high-order counter is disposed in the front stage of the first high-order flip-flop circuit of the plurality of high-order flip-flop circuits, the high-order clock signal is input to one input terminal, and the carry signal is When counting the number of upper clock signals input to the other input terminal, the signal input to one of the input terminals is output to the first upper flip-flop circuit and the carry from the lower CDS circuit is added Preferably, the present invention further includes a carry multiplexer that outputs the signal input to the other input terminal to the upper flip-flop circuit of the first stage.
さらに、本発明に係るAD変換器では、複数の上位フリップフロップ回路の初段のフリップフロップ回路の出力信号は、状態遷移マルチプレクサを介して上位信号が第1クロックレベルから第1クロックレベルと相違する第2クロックレベルに遷移することに応じて変化し、状態遷移マルチプレクサは、上位カウンタが第1上位バイナリ値及び第2上位バイナリ値をカウントした後に、他方の入力端子から入力された第2クロックレベルの信号を出力することが好ましい。 Furthermore, in the AD converter according to the present invention, the output signals of the flip flop circuits of the first stage of the plurality of upper flip flop circuits are different in the upper signal from the first clock level to the first clock level through the state transition multiplexer. The state transition multiplexer changes in response to the transition to the two clock levels, and the state transition multiplexer counts the first upper binary value and the second upper binary value, and then the second clock level input from the other input terminal. It is preferable to output a signal.
また、他の態様では、本発明に係るAD変換器は、時間の経過に応じて電圧が線形に変化するランプ波形の参照電圧と入力電圧とを比較するコンパレータと、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、コンパレータの比較結果の変化に応じて第1レベルから第2レベルに遷移する遷移信号とが入力され、複数のクロック信号のエッジと、第1レベルから第2レベルに遷移信号が遷移するタイミングの前後関係に基づいて下位バイナリ値を生成するバイナリ値変換回路と、下位バイナリ値が入力される下位CDS回路であって、第1入力電圧が入力電圧としてコンパレータに入力されたときの下位バイナリ値である第1下位バイナリ値の補数を記憶する第1レジスタと、第1入力電圧と相違する第2入力電圧が入力電圧としてコンパレータに入力されたときの下位バイナリ値である第2下位バイナリ値を記憶する第2レジスタと、第1レジスタに記憶された第1下位バイナリ値の補数と、第2レジスタに記憶された第2下位バイナリ値とを加算して、加算結果を示すバイナリ値と、桁上がりを示す桁上がり信号を出力する加算器とを有する下位CDS回路と、を有することを特徴とする。 In another aspect, the AD converter according to the present invention has the same cycle as a comparator that compares the input voltage with a reference voltage of a ramp waveform whose voltage linearly changes with the passage of time, and each other A plurality of clock signals having edges different in phase and a transition signal transitioning from the first level to the second level according to a change in the comparison result of the comparator are input, the edges of the plurality of clock signals, the first level A binary value conversion circuit that generates a lower binary value based on the timing relationship between the transition signal and the second level, and a lower CDS circuit to which a lower binary value is input, the first input voltage being an input voltage A first register storing the complement of the first lower binary value, which is the lower binary value when input to the comparator, and a second input different from the first input voltage A second register storing a second lower binary value, which is a lower binary value when a voltage is input to the comparator as an input voltage, a complement of the first lower binary value stored in the first register, and a second register The low-order CDS circuit has a binary value indicating the addition result by adding the stored second low-order binary value, and an adder that outputs a carry signal indicating a carry.
また、他の態様では、本発明に係る光電変換を行う複数の画素が行列状に配列された画素アレイ部と、記画素アレイ部から画素情報の読み出しを行う画素情報読み出し部と、を有し、画素情報読み出し部は、時間の経過に応じて電圧が線形に変化するランプ波形の参照電圧と入力電圧とを比較するコンパレータと、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、コンパレータの比較結果の変化に応じて第1レベルから第2レベルに遷移する遷移信号とが入力されるバイナリ値変換回路であって、複数のクロック信号のエッジと、第1レベルから第2レベルに遷移信号が遷移するタイミングの前後関係を示す第1バイナリ値を出力する位相検出回路と、複数のバイナリ値を記憶するバイナリ値記憶回路と、第1バイナリ値に基づいて複数のバイナリ値の何れか1つを選択する選択回路とを有するエンコーダと、を有し、第1バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ第1バイナリ値に基づいて選択された複数のバイナリ値の何れか1つを最上位ビットの1ビット下位のビットから最下位ビットとする下位バイナリ値を出力するバイナリ値変換回路と、を有するAD変換器を有することを特徴とする。 In another aspect, the present invention includes a pixel array unit in which a plurality of pixels performing photoelectric conversion according to the present invention are arranged in a matrix, and a pixel information reading unit that reads pixel information from the pixel array unit. The pixel information reading unit includes a comparator that compares the input voltage with a reference voltage of a ramp waveform whose voltage linearly changes with the passage of time, and a plurality of edges having the same cycle and different phases. A binary value conversion circuit to which a clock signal and a transition signal transitioning from a first level to a second level according to a change in comparison result of a comparator are input, which comprises edges of a plurality of clock signals and a first level A phase detection circuit that outputs a first binary value indicating a timing relationship of transition signals to a second level; a binary value storage circuit that stores a plurality of binary values; An encoder having a selection circuit which selects any one of a plurality of binary values based on one binary value, and the inverted bit obtained by inverting the least significant bit of the first binary value is the most significant bit, and An AD having a binary value conversion circuit for outputting a lower binary value in which any one of a plurality of binary values selected based on the first binary value is regarded as the least significant bit from the least significant bit of the most significant bit It is characterized by having a converter.
一実施形態では、簡明な回路構成で且つ高速動作が可能なバイナリ値変換回路を提供することができる。 In one embodiment, it is possible to provide a binary value conversion circuit that has a simple circuit configuration and can operate at high speed.
以下図面を参照して、本発明にバイナリ値変換回路及びその方法、AD変換器並びに固体撮像装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。 The binary value conversion circuit and method thereof, an AD converter, and a solid-state imaging device according to the present invention will be described below with reference to the drawings. However, the technical scope of the present invention is not limited to those embodiments.
(実施形態に係るバイナリ値変換回路の概要)
実施形態に係るバイナリ値変換回路は、TDCから出力される第1バイナリ値を第2バイナリ値に変換する。ここで、実施形態に係るバイナリ値変換回路は、第1バイナリ値の最下位ビットを反転させた反転ビットを第2バイナリ値の最上位ビットとする。また、実施形態に係るバイナリ値変換回路は、バイナリ値記憶回路に記憶された複数のバイナリ値の何れか1つを第1バイナリ値に基づいて選択して、第2バイナリ値の最上位ビットの1ビット下位のビットから最下位ビットとする。実施形態に係るバイナリ値変換回路は、TDCから出力される第1バイナリ値をバイナリ値記憶回路に記憶された複数のバイナリ値を使用して第2バイナリ値に変換することにより、回路構成の簡素化が図れる。
(Overview of Binary Value Conversion Circuit According to Embodiment)
The binary value conversion circuit according to the embodiment converts a first binary value output from TDC into a second binary value. Here, the binary conversion circuit according to the embodiment sets the inverted bit obtained by inverting the least significant bit of the first binary value as the most significant bit of the second binary value. The binary value conversion circuit according to the embodiment selects any one of the plurality of binary values stored in the binary value storage circuit based on the first binary value, and selects the most significant bit of the second binary value. It is assumed that the least significant bit is the least significant bit. The binary value conversion circuit according to the embodiment simplifies the circuit configuration by converting the first binary value output from TDC into a second binary value using a plurality of binary values stored in the binary value storage circuit. Can be
(バイナリ値変換回路の一例の構成及び機能)
実施形態に係るバイナリ値変換回路及びその方法、AD変換器並びに固体撮像装置について説明する前に、バイナリ値変換回路の一例の構成及び機能、並びにバイナリ値変換回路における課題を説明する。
図1(a)はバイナリ値変換回路の一例を含む固体撮像装置の回路ブロック図であり、図1(b)はバイナリ値変換回路の一例のAD変換器の内部回路ブロック図である。
(Configuration and Function of Example of Binary Value Conversion Circuit)
Before describing the binary value conversion circuit according to the embodiment and the method thereof, an AD converter, and a solid-state imaging device, an example configuration and function of the binary value conversion circuit and problems in the binary value conversion circuit will be described.
FIG. 1A is a circuit block diagram of a solid-state imaging device including an example of a binary value conversion circuit, and FIG. 1B is an internal circuit block diagram of an AD converter as an example of the binary value conversion circuit.
固体撮像装置900は、画素アレイ部901と、垂直走査部902と、水平走査部903と、タイミング制御部904と、AD変換部905と、基準電圧発生部906と、信号処理部907とを有する。垂直走査部902、水平走査部903、タイミング制御部904、AD変換部905、基準電圧発生部906及び信号処理部907は、画素アレイ部901から画素情報の読み出しを行う画素情報読み出し部を構成する。
The solid-
画素アレイ部901は、アレイ状に配列された複数の固体撮像素子が配置される。垂直走査部902は、画素アレイ部901に配置された固体撮像素子を行毎に順次選択する。水平走査部903は、AD変換部905において行毎に一括してAD変換された画素アレイ部901の固体撮像素子の出力信号を信号処理部907に順次出力する。タイミング制御部904は、垂直走査部902、水平走査部903及びAD変換部905等にクロック信号を出力し、それぞれの回路のタイミングを調整する。AD変換部905は、画素アレイ部901に配置された固体撮像素子のそれぞれの列に対応した配置された複数のAD変換器910を有する。基準電圧発生部906は、ランプ波形である基準電圧を生成し、複数のAD変換器910のそれぞれに出力する。信号処理部907は、AD変換部905でAD変換された信号を使用して、縦線欠陥、及び点欠陥の補正、並びにパラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作等の種々のデジタル信号処理を実行する。
The
複数のAD変換器910のそれぞれは、コンパレータ911と、AND素子912と、上位カウンタ913と、時間/デジタル変換器(Time to Digital Converter、TDC)914と、エンコーダ915とを有する。TDC914及びエンコーダ915は、ストップ信号STOPとクロック信号CLK[0:7]との間のタイミング情報をバイナリ値に変更するバイナリ値変換回路916を構成する。
Each of the plurality of
図2(a)はコンパレータ911の入力信号を示す図であり、図2(b)はコンパレータ911の出力信号を示す図であり、図2(c)はAND素子912の出力信号を示す図である。
2 (a) is a diagram showing an input signal of the
コンパレータ911は、画素アレイ部901に配置される固体撮像素子から一方の入力端子に入力されるアナログ信号である入力電圧Vanaと、基準電圧発生部906から入力される基準電圧Vslopとを比較して、比較結果に応じてストップ信号STOPを出力する。基準電圧Vslopは、時間の経過に応じて線形で減少するランプ波形である。コンパレータ911は、基準電圧Vslopが入力電圧Vanaより大きい間、ストップ信号STOPを「1」として出力する。コンパレータ911は、基準電圧Vslopが徐々に減少し、基準電圧Vslopが入力電圧Vanaよりも小さくなると、ストップ信号STOPを「1」から「0」に遷移させる。
The
AND素子912は、一方の入力端子にコンパレータ911からストップ信号STOPが入力され、他方の入力端子にタイミング制御部904から入力クロック信号CKinが入力される。AND素子912は、一方の入力端子にコンパレータ911から入力されるストップ信号STOPが「1」である間、入力クロック信号CKinに応じてクロック信号CKを上位カウンタ913に出力する。AND素子912は、一方の入力端子にコンパレータ911から入力されるストップ信号STOPが「0」に遷移するとクロック信号CKの出力を停止する。
In the AND
上位カウンタ913は、アップダウンカウンタ回路を有し、AND素子912から入力されるクロック信号CKの立上がりエッジに応じてアップカウント動作を行う。また、上位カウンタ913は、相関2重サンプリング(correlated double sampling、CDS)動作時には、加算のためのアップカウント動作及び減算のためのダウンカント動作を行う。上位カウンタ913は、クロック信号CKの立上がりエッジに応じてカウント動作を行うことにより、入力されるクロック信号CKの数をカウントして上位バイナリ値D[4:11]として出力する。
The
図3は、TDC914と、エンコーダ915とで構成されるバイナリ値変換回路916の内部回路ブロック図である。
FIG. 3 is an internal circuit block diagram of the binary
TDC914は、一例ではフリップフロップであり第1ラッチ921〜第8ラッチ928を有する。第1ラッチ921〜第8ラッチ928のD端子には、入力クロック信号CKinと同一の周期であり、互いの位相差が22.5°であるクロック信号CLK[0:7]がタイミング制御部904から入力される。第1ラッチ921のD端子は位相が0°である第1クロック信号CLK[0]が入力され、第2ラッチ922のD端子は位相が22.5°である第2クロック信号CLK[1]が入力される。以降、同様に、第3ラッチ923〜第7ラッチ927のD端子は、位相が22.5相違するクロック信号CLK[2:6]が入力される。そして、第8ラッチ928のD端子は、位相が157.5°である第8クロック信号CLK[7]が入力される。第1ラッチ921〜第8ラッチ928のclk端子には、ストップ信号STOPが入力される。第1ラッチ921〜第8ラッチ928のそれぞれは、ストップ信号STOPが立下り遷移したときのクロック信号CLK[0:7]の値をラッチして、ラッチした値を出力する。例えば、第1ラッチ921は、D端子に入力される第1クロック信号CLK[0]が「1」のときに、clk端子に入力されるストップ信号STOPが立立下り遷移したとき「1」をラッチし、Q端子から「1」を出力する。また、第1ラッチ921は、D端子に入力される第1クロック信号CLK[0]が「0」のときに、clk端子に入力されるストップ信号STOPが立下り遷移したとき「0」をラッチし、Q端子から「0」を出力する。
The
図4は、TDC914の動作を説明する図である。図4の上方には、コンパレータ911の入出力信号及び入力クロック信号CKinの周期が示され、図4の下方には、ストップ信号STOPが「1」から「0」に遷移するときのTDC914の動作が示される。
FIG. 4 is a diagram for explaining the operation of the
TDC914は、クロック信号CLK[0:7]のエッジと、ストップ信号STOPの立下り遷移するタイミングとの前後関係に応じたサーモコードとも称される信号を変形したコード(以降、変形サーモコードとも称する)を出力する。サーモコードとも称される信号を変形したコード(以降、変形サーモコードとも称する)図4に示す例では、TDC914は、8ビットのTDC[0:7]を「11111000」として出力する。また、図4において0/16Tckで示される時点でストップ信号STOPの立下り遷移すると、TDC914はTDC[0:7]を「10000000」として出力する。
The
エンコーダ915は、第1マルチプレクサ931と、第2マルチプレクサ932と、第1ロジック部933と、第2ロジック部934と、第1カウンタフリップフロップ935〜第4カウンタフリップフロップ938とを有する。エンコーダ915は、TDC914の8ビットのTDC[0:7]を4ビットの下位バイナリ値D[0:3]に変換する。
The
図5は、エンコーダ915に入力される変形サーモコードと、エンコーダ915から出力される4ビットの下位バイナリ値D[0:3]との関係を示す図である。図6は、TDCのTDC[0:7]の最下位ビット(以下、LSBとも称する)TDC[0]が「1」の場合のエンコーダ915の動作を示す図である。図6(a)はエンコーダ915に入力される変形サーモコードと、変形サーモコードに対応する下位バイナリ値D[0:3]を示す図であり、図6(b)はエンコーダ915のタイミングチャートを示す図である。図7は、TDCのTDC[0:7]の最下位ビットTDC[0]が「0」の場合のエンコーダ915の動作を示す図である。図7(a)はエンコーダ915に入力される変形サーモコードと、変形サーモコードに対応する下位バイナリ値D[0:3]を示す図であり、図7(b)はエンコーダ915のタイミングチャートを示す図である。
FIG. 5 is a diagram showing the relationship between the modified thermocode input to the
エンコーダ915は、図4で0/16Tckで示される時点でストップ信号STOPが立下り遷移したことを示すTDC914のTDC[0:7]が「10000000」のとき、下位バイナリ値D[0:3]を「0000」として出力する。エンコーダ915は、図4で1/16Tckで示される時点でストップ信号STOPが立下り遷移したことを示すTDC914のTDC[0:7]が「11000000」のとき、下位バイナリ値D[0:3]を「1000」として出力する。以降、TDC[0:7]に含まれる「1」の数が増加する毎に下位バイナリ値D[0:3]を増加させ、TDC[0:7]が「11111111」のとき、下位バイナリ値D[0:3]を「1110」として出力する。
The
次いで、エンコーダ915は、図4で8/16Tckで示される時点でストップ信号STOPが立下り遷移したことを示すTDC914のTDC[0:7]が「01111111」のとき、下位バイナリ値D[0:3]を「0001」として出力する。エンコーダ915は、図4で9/16Tckで示される時点でストップ信号STOPが立下り遷移したことを示すTDC914のTDC[0:7]が「00111111」のとき、下位バイナリ値D[0:3]を「1001」として出力する。以降、TDC[0:7]に含まれる「0」の数が増加する毎に下位バイナリ値D[0:3]を増加させ、TDC[0:7]が「00000000」のとき、下位バイナリ値D[0:3]を「1111」として出力する。
Next, when the TDC [0: 7] of the
図6に示すように、TDC914のTDC[0:7]のLSBであるTDC[0]が「1」のとき、エンコーダ915の第2ロジック部934及び第2マルチプレクサ932は、制御クロック信号CNT_CLKを通過させない。エンコーダ915の第4カウンタフリップフロップ938は、制御クロック信号CNT_CLKがclk端子に入力されないので、下位バイナリ値D[0:3]のMSBであるD[3]を「0」として出力する。また、TDC914のTDC[0:7]のLSBであるTDC[0]が「1」のとき、エンコーダ915の第1ロジック部933は、第1マルチプレクサ931の出力信号と制御クロック信号CNT_CLKとの倫理和を出力する。第1カウンタフリップフロップ935〜第3カウンタフリップフロップ937は、カウンタを構成し、第1マルチプレクサ931の出力信号と制御クロック信号CNT_CLKとの倫理和がclk端子に入力される。
As shown in FIG. 6, when TDC [0] which is the LSB of TDC [0: 7] of
これから、エンコーダ915は、TDC914のTDC[0:7]のLSBが「1」のとき、下位バイナリ値D[3]を「0」として出力する。また、エンコーダ915は、TDC[1:7]に含まれる「1」の数をカウントした数に対応するバイナリを下位バイナリ値D[0:2]として出力する。
From this, when the LSB of TDC [0: 7] of the
図7に示すように、TDC914のTDC[0:7]のLSBであるTDC[0]が「0」のとき、エンコーダ915の第2ロジック部934及び第2マルチプレクサ932は、制御クロック信号CNT_CLKのパルスを通過させる。エンコーダ915の第4カウンタフリップフロップ938は、第2ロジック部934及び第2マルチプレクサ932を介して制御クロック信号CNT_CLKが入力されると、MSBである下位バイナリ値D[3]を「1」として出力する。また、TDC914のTDC[0:7]のLSBであるTDC[0]が「0」のとき、エンコーダ915の第1ロジック部933は、第1マルチプレクサ931の出力信号の反転信号と制御クロック信号CNT_CLKとの倫理和を出力する。第1カウンタフリップフロップ935〜第3カウンタフリップフロップ937は、第1マルチプレクサ931の出力信号の反転信号と制御クロック信号CNT_CLKとの倫理和がclk端子に入力される。
As shown in FIG. 7, when TDC [0], which is the LSB of TDC [0: 7] of
これから、エンコーダ915は、TDC914のTDC[0:7]のLSBが「0」のとき、下位バイナリ値D[3]を「1」として出力する。また、エンコーダ915は、TDC[1:7]に含まれる「0」の数をカウントした数に対応するバイナリを下位バイナリ値D[0:2]として出力する。
From this, when the LSB of TDC [0: 7] of the
AD変換器910は、TDC914及びバイナリ値変換回路により下位バイナリ値D[0:3]を生成することにより、カウンタによるカウント数を増加させることなく分解能を増加させることが可能である。
The
(バイナリ値変換回路の一例の課題)
しかしながら、バイナリ値変換回路916では、第1マルチプレクサ931がTDC914の第2ラッチ922〜第8ラッチ928のそれぞれの出力を選択するための8本のアドレス線EBSEL[0:7]を配線する必要がある。さらに、第2マルチプレクサ932を制御する制御線TDC_MSB_CTRLを配線する必要がある。これらの配線をするために配線領域を確保するため、AD変換器910は、サイズを小さくすることが容易ではないという課題がある。
(Problem of an example of binary value conversion circuit)
However, in the
また、バイナリ値変換回路916では、入力クロック信号CKとは別に制御クロック信号CNT_CLKを別途用意する必要があるので、タイミング制御部4の構造が複雑になるという課題がある。
Further, in the
また、バイナリ値変換回路916では、第1ロジック部933及び第2ロジック部934の構造が複雑になるという課題がある。AD変換器910では、第2ラッチ922〜第8ラッチ928で構成されるカウンタによりTDC914の第2ラッチ922〜第8ラッチ928の出力に含まれる「0」又は「1」の数をカウントする。第1ロジック部933の動作で意図せずに第1カウンタフリップフロップ935〜第3カウンタフリップフロップ937で構成されるカウンタが動作することがないように構成するために、第1ロジック部933の論理回路は複雑になる。また、第2ロジック部934の動作で意図せずに第4カウンタフリップフロップ938の出力が変化することがないように構成するために、第2ロジック部934の論理回路は複雑になる。さらに、バイナリ値変換回路916では、第2ラッチ922〜第8ラッチ928の出力に含まれる「0」又は「1」の数をカウントする動作が必要になるため、バイナリ値変換動作が複数のクロック周期に亘り、動作時間が長くなる。
In addition, in the
また、バイナリ値変換回路916では、CDS動作のときに必要となる減算動作等を実行するときに、バイナリ値変換回路916と上位カウンタ913との間のデータの授受が複雑になるという課題がある。例えば、第1ロジック部933及び第2ロジック部934の動作により、減算動作等のためのデータの授受を行う場合、第1ロジック部933及び第2ロジック部934は更に複雑になる。
Further, in the
実施形態に係るバイナリ値変換回路は、このような課題を解決するものである。 The binary value conversion circuit according to the embodiment solves such a problem.
(実施形態に係るバイナリ値変換回路、AD変換器、固体撮像装置の構造及び機能)
図8は、実施形態に係るバイナリ値変換回路を含む固体撮像装置の回路ブロック図である。
(Structure and Function of Binary Value Conversion Circuit, AD Converter, Solid-State Imaging Device According to Embodiment)
FIG. 8 is a circuit block diagram of a solid-state imaging device including the binary value conversion circuit according to the embodiment.
固体撮像装置100は、画素アレイ部1と、垂直走査部2と、水平走査部3と、タイミング制御部4と、AD変換部5と、基準電圧発生部6と、信号処理部7とを有する。AD変換部5は、画素アレイ部1に配置された固体撮像素子のそれぞれの列に対応した配置された複数のAD変換器10を有する。垂直走査部2、水平走査部3、タイミング制御部4、AD変換部5、基準電圧発生部6及び信号処理部7は、画素アレイ部1から画素情報の読み出しを行う画素情報読み出し部を構成する。画素アレイ部1、垂直走査部2、水平走査部3、タイミング制御部4、基準電圧発生部6及び信号処理部7は、画素アレイ部901、垂直走査部902、水平走査部903、タイミング制御部904、基準電圧発生部906及び信号処理部907と同様の構成及び機能を有するので、ここでは詳細な説明は省略する。
The solid-
図9は、AD変換器10の内部回路ブロック図である。
FIG. 9 is a block diagram of an internal circuit of the
複数のAD変換器10のそれぞれは、コンパレータ11と、AND素子12と、上位カウンタ13と、TDC14と、エンコーダ15と、下位CDS回路16と、制御回路17とを有する。コンパレータ11及びAND素子12のそれぞれは、コンパレータ911及びAND素子912と同様の構成及び機能を有するので、ここでは詳細な説明は省略する。TDC14と、エンコーダ15とは、ストップ信号STOPとクロック信号CLK[0:7]との間のタイミング情報をバイナリ値に変更するバイナリ値変換回路18を構成する。
Each of the plurality of
図10は、上位カウンタ13の内部回路ブロック図である。
FIG. 10 is a block diagram of an internal circuit of the
上位カウンタ13は、桁上げマルチプレクサ21と、状態遷移マルチプレクサ22と、第1補数マルチプレクサ23〜第7補数マルチプレクサ29と、第1上位フリップフロップ31〜第8上位フリップフロップ38とを有する。第1選択信号SEL0、第2選択信号SEL1、信号制御信号CTRL_SIG及びクリア信号CNT_CLRは、制御回路17から入力される。クロック信号CKはAND素子12から入力され、桁上がり信号Carryは下位CDS回路16から入力される。
The
桁上げマルチプレクサ21は、第1選択信号SEL0に応じて、状態遷移マルチプレクサ22の出力信号と、桁上がり信号Carryの何れか一方を選択的に出力する。状態遷移マルチプレクサ22は、第2選択信号SEL1に応じて、クロック信号CKと、信号制御信号CTRL_SIGの何れか一方を選択的に出力する。第1補数マルチプレクサ23は、カウンタ制御信号CNT_CTRLに応じて、第1上位フリップフロップ31から入力される第1上位バイナリ値D[4]及び信号制御信号CTRL_SIGの一方を第2上位フリップフロップ32のCK端子に出力する。以降同様に、第2補数マルチプレクサ24〜第7補数マルチプレクサ29のそれぞれは、カウンタ制御信号CNT_CTRLに応じて、前段のフリップフロップから出力される上位バイナリと、信号制御信号CTRL_SIGの何れか一方を選択的に後段のフリップフロップのCK端子に出力する。
The
第1上位フリップフロップ31は、桁上げマルチプレクサ21からCK端子に入力される信号が立上がり遷移することに応じて、Q端子から反転信号を出力する。第2上位フリップフロップ32〜第8上位フリップフロップ38のそれぞれは、第1補数マルチプレクサ23〜第7補数マルチプレクサ29からCK端子に入力される信号が立上がり遷移することに応じて、Q端子から反転信号を出力する。第1上位フリップフロップ31〜第8上位フリップフロップ38はクリア信号CNT_CLRが入力されると、Q端子から「0」を出力する。
The first upper flip-
上位カウンタ13は、画素アレイ部1から入力されるアナログ信号をデジタル信号に変換する通常のAD変換動作と、CDS動作の2つの動作を実行する。上位カウンタ13のCDS動作は、後に詳細に説明するので、ここでは、通常のAD変換動作についてのみ説明する。
The
(上位カウンタ13の通常のAD変換動作)
図11は、通常のAD変換動作における上位カウンタ13の状態を示す図である。
(Normal AD conversion operation of upper counter 13)
FIG. 11 is a diagram showing the state of the
上位カウンタ13の通常のAD変換動作では、上位カウンタ13は、クロック信号CKをカウントするように制御回路17によって設定される。すなわち、状態遷移マルチプレクサ22はクロック信号CKを桁上げマルチプレクサ21に出力し、桁上げマルチプレクサ21は状態遷移マルチプレクサ22から入力されたクロック信号CKを第1上位フリップフロップ31のCK端子に出力する。第1補数マルチプレクサ23〜第7補数マルチプレクサ29のそれぞれは、前段フリップフロップのQ端子からの信号を後段のフリップフロップのCK端子に出力する。上位カウンタ13は、入力されるクロック信号CKの数をカウントするカウンタ回路として機能する。
In the normal AD conversion operation of the
図12は、TDC14及びエンコーダ15で構成されるバイナリ値変換回路18の内部回路ブロック図である。
FIG. 12 is a block diagram of an internal circuit of the binary
TDC14は、第1下位ラッチ41〜第8下位ラッチ48を有する。第1下位ラッチ41〜第8下位ラッチ48のそれぞれの構成及び機能は、第1ラッチ921〜第8ラッチ928と同様なので、ここでは詳細な説明を省略する。
The
TDC14は、複数のクロック信号CLK[0:7]と、第1レベルから第2レベルに遷移する遷移信号であるストップ信号STOPとが入力される。TDC14は、クロック信号CLK[0:7]のエッジと、第1レベルから第2レベルにストップ信号STOPが遷移するタイミングの前後関係を示すTDC[0:7]を出力する。TDC[0:7]は、第1下位ラッチ41〜第8下位ラッチ48のそれぞれから出力される一群の出力信号を、クロック信号CLK[0:7]の位相の順序で配列した8ビットのバイナリ値である。
The
エンコーダ15は、第1排他的論理和素子511〜第8排他的論理和素子518と、第1反転素子521〜第8反転素子528と、第1下位バイナリ値記憶部53と、第2下位バイナリ値記憶部54と、第3下位バイナリ値記憶部55とを有する。また、エンコーダ15は、第4下位バイナリ値反転素子56を更に有する。第1下位バイナリ値記憶部53は、第11下位バイナリ値記憶素子531〜第18下位バイナリ値記憶素子538を有する。第2下位バイナリ値記憶部54は、第21下位バイナリ値記憶素子541〜第28下位バイナリ値記憶素子548を有する。第3下位バイナリ値記憶部55は、第31下位バイナリ値記憶素子551〜第38下位バイナリ値記憶素子558を有する。
The
第1排他的論理和素子511は、第1下位ラッチ41及び第2下位ラッチ42のQ端子からの出力信号が入力され、双方の出力信号が一致するときに「0」を出力し、双方の出力信号が相違するときに「1」を出力する。第2排他的論理和素子512は、第2下位ラッチ42及び第3下位ラッチ43のQ端子からの出力信号が入力され、双方の出力信号が一致するときに「0」を出力し、双方の出力信号が相違するときに「1」を出力する。以下同様に、第3排他的論理和素子513〜第7排他的論理和素子517までは、隣接する2つの下位ラッチの出力信号が入力され、双方の出力信号が一致するときに「0」を出力し、双方の出力信号が相違するときに「1」を出力する。また、第8排他的論理和素子518は、第1下位ラッチ41及び第8下位ラッチ48のQ端子からの出力信号が入力され、双方の出力信号が一致するときに「0」を出力し、双方の出力信号が相違するときに「1」を出力する。
The first exclusive OR
第1排他的論理和素子511〜第7排他的論理和素子517のそれぞれは、隣接する2つの下位ラッチの出力信号が「0」〜「1」又は「1」〜「0」に遷移したときに「1」を出力する。第8排他的論理和素子518は、第1下位ラッチ41及び第8下位ラッチ48の出力信号が「0」又は「1」で一致したときに「0」を出力する。
In each of the first exclusive OR element 51 1 to the seventh exclusive OR
第1反転素子521〜第8反転素子528のそれぞれは、第1排他的論理和素子511〜第8排他的論理和素子518のそれぞれの出力信号の反転信号を出力する。
Each of the
第11下位バイナリ値記憶素子531、第13下位バイナリ値記憶素子533、第15下位バイナリ値記憶素子535及び第17下位バイナリ値記憶素子537のそれぞれは、ソースが接地されたnMOSトランジスタである。一方、第12下位バイナリ値記憶素子532、第14下位バイナリ値記憶素子534、第16下位バイナリ値記憶素子536及び第18下位バイナリ値記憶素子538のそれぞれは、ソースが電源電圧に接続されたpMOSトランジスタである。第11下位バイナリ値記憶素子531のゲートは第1排他的論理和素子511の出力端子に接続され、第12下位バイナリ値記憶素子532のゲートは第2反転素子522の出力端子に接続される。第13下位バイナリ値記憶素子533のゲートは第3排他的論理和素子513の出力端子に接続され、第14下位バイナリ値記憶素子534のゲートは第4反転素子524の出力端子に接続される。第15下位バイナリ値記憶素子535のゲートは第5排他的論理和素子515の出力端子に接続され、第16下位バイナリ値記憶素子536のゲートは第6反転素子526の出力端子に接続される。第17下位バイナリ値記憶素子537のゲートは第7排他的論理和素子517の出力端子に接続され、第18下位バイナリ値記憶素子538のゲートは第8反転素子528の出力端子に接続される。第11下位バイナリ値記憶素子531〜第18下位バイナリ値記憶素子538のドレインは共に接続され、下位バイナリ値D[0]を出力する。
Each of the 11th lower binary
第21下位バイナリ値記憶素子541、第22下位バイナリ値記憶素子542、第25下位バイナリ値記憶素子545及び第26下位バイナリ値記憶素子546のそれぞれは、ソースが接地されたnMOSトランジスタである。一方、第23下位バイナリ値記憶素子543、第24下位バイナリ値記憶素子544、第27下位バイナリ値記憶素子547及び第28下位バイナリ値記憶素子548のそれぞれは、ソースが電源電圧に接続されたpMOSトランジスタである。第21下位バイナリ値記憶素子541のゲートは第1排他的論理和素子511の出力端子に接続され、第22下位バイナリ値記憶素子542のゲートは第2排他的論理和素子512の出力端子に接続される。第23下位バイナリ値記憶素子543のゲートは第3反転素子523の出力端子に接続され、第24下位バイナリ値記憶素子544のゲートは第4反転素子524の出力端子に接続される。第25下位バイナリ値記憶素子545のゲートは第5排他的論理和素子515の出力端子に接続され、第26下位バイナリ値記憶素子546のゲートは第6排他的論理和素子516の出力端子に接続される。第27下位バイナリ値記憶素子547のゲートは第7反転素子527の出力端子の出力端子に接続され、第28下位バイナリ値記憶素子548のゲートは第8反転素子528の出力端子に接続される。第21下位バイナリ値記憶素子541〜第28下位バイナリ値記憶素子548のドレインは共に接続され、下位バイナリ値D[1]を出力する。
Each of the 21st lower binary
第31下位バイナリ値記憶素子551、第32下位バイナリ値記憶素子552、第33下位バイナリ値記憶素子553及び第34下位バイナリ値記憶素子554のそれぞれは、ソースが接地されたnMOSトランジスタである。一方、第35下位バイナリ値記憶素子555、第36下位バイナリ値記憶素子556、第37下位バイナリ値記憶素子557及び第38下位バイナリ値記憶素子558のそれぞれは、ソースが電源電圧に接続されたpMOSトランジスタである。第31下位バイナリ値記憶素子551のゲートは第1排他的論理和素子511の出力端子に接続され、第32下位バイナリ値記憶素子552のゲートは第2排他的論理和素子512の出力端子に接続される。第33下位バイナリ値記憶素子553のゲートは第3排他的論理和素子513の出力端子に接続され、第34下位バイナリ値記憶素子554のゲートは第4排他的論理和素子514の出力端子に接続される。第35下位バイナリ値記憶素子555のゲートは第5反転素子525の出力端子に接続され、第36下位バイナリ値記憶素子556のゲートは第6反転素子526の出力端子に接続される。第37下位バイナリ値記憶素子557のゲートは第7反転素子527の出力端子の出力端子に接続され、第38下位バイナリ値記憶素子558のゲートは第8反転素子528の出力端子に接続される。第31下位バイナリ値記憶素子551〜第38下位バイナリ値記憶素子558のドレインは共に接続され、下位バイナリ値D[2]を出力する。
Each of the 31st lower binary
第1排他的論理和素子511〜第8排他的論理和素子518及び第1反転素子521〜第8反転素子528は、TDC14から入力されるTDC[0:7]に基づいて複数のバイナリ値D[0:2]の何れか1つを選択する選択回路を構成する。第1下位バイナリ値記憶部53、第2下位バイナリ値記憶部54及び第3下位バイナリ値記憶部55は、複数の3ビットのバイナリ値D[0:2]を記憶するバイナリ値記憶回路を構成する。第1排他的論理和素子511〜第7排他的論理和素子517及び第1反転素子521〜第7反転素子527のそれぞれは、TDC[0:7]の隣接する2つのビットが入力され、入力される2つのビットが相違するときに、バイナリ値の何れか1つを選択する。第8排他的論理和素子518及び第8反転素子528は、TDC[0:7]の最上位ビットと最下位ビットとが入力され、入力される2つのビットが一致するときに、バイナリ値D[0:2]の他の1つを選択する。
The first exclusive OR
図13は、エンコーダ15に入力される変形サーモコードと、エンコーダ15から出力される4ビットの下位バイナリ値D[0:3]との関係を示す図である。
FIG. 13 is a diagram showing the relationship between the modified thermocode input to the
第1排他的論理和素子511の出力信号は、TDC[0:7]が「10000000」及び「01111111」のときに「1」となり、MSBを除く下位バイナリ値D[0:2]は「000」になる。第2排他的論理和素子512の出力信号は、TDC[0:7]が「11000000」及び「00111111」のときに「1」となり、MSBを除く下位バイナリ値D[0:2]は「100」になる。以下同様に、第3排他的論理和素子513〜第7排他的論理和素子517の出力信号は、TDC[0:7]が遷移するタイミングに応じて「1」になり、下位バイナリ値D[0:2]はTDC[0:7]が遷移するタイミングに応じて変化する。下位バイナリ値D[0:2]は、第1排他的論理和素子511〜第7排他的論理和素子517が「1」を出力することに応じて「000」〜「011」まで変化する。また、第8排他的論理和素子518の出力信号は、TDC[0:7]が「11111111」及び「00000000」のときに「0」となり、MSBを除く下位バイナリ値D[0:2]は「111」になる。
The output signal of the first exclusive OR
エンコーダ15は、ストップ信号STOPが「1」から「0」に遷移する時を示す下位バイナリ値D[0:2]がストップ信号STOPが「0」から「1」に遷移する時を示す下位バイナリ値D[0:2]がMSBを除き同一であることを利用する。例えば、第1排他的論理和素子511は、TDC[0]とTDC[1]が相違するときのみに「1」を出力しそれ以外では「0」を出力する。同様に、第2排他的論理和素子512〜第7排他的論理和素子517のそれぞれは、接続される2つラッチに入力されるTDC[0:7]が相違するときのみに「1」を出力しそれ以外では「0」を出力する。また、第8排他的論理和素子518は、TDC[0]とTDC[8]が一致するときのみに「0」を出力する。
The
エンコーダ15では、下位バイナリ値のMSBである第4下位バイナリ値D[3]は、TDC[0]を第4下位バイナリ値反転素子56で反転させたビット/TDC[0]を使用する。
In the
(バイナリ値変換回路18の作用効果)
バイナリ値変換回路18は、第1下位ラッチ41の出力信号の反転信号と、第1下位ラッチ41〜第8下位ラッチ48の何れか2つの出力信号に応じて選択されたバイナリ値とにより下位バイナリ値D[0:3]を規定する。下位バイナリ値D[3]は第4下位バイナリ値反転素子56の出力信号であり、下位バイナリ値D[0:2]はMOSトランジスタで構成されたROMであるので、エンコーダ15は、回路構成が非常に簡単になる。このため、バイナリ値変換回路18は、サイズを小さくすることができると共に単一のクロック信号でバイナリ変換が可能になる。
(Function and effect of binary value conversion circuit 18)
The
また、バイナリ値変換回路18は、バイナリ値を変換するためのカウンタ回路を必要としないので、単一のクロック周期で、バイナリ値を変換することができる。また、バイナリ値変換回路18は、ROM構造の第1下位バイナリ値記憶部53〜第3下位バイナリ値記憶部55に記憶された値を読み出して下位バイナリ値D[0:2]を決定するので、簡明な制御回路で動作が可能である。
Also, since the
また、バイナリ値変換回路18は、第1排他的論理和素子511〜第7排他的論理和素子517が検出したストップ信号STOPの遷移タイミングに応じて下位バイナリ値D[0:2]を決定する。バイナリ値変換回路18は、TDC[0:7]に含まれる「1」及び「0」の数に応じて下位バイナリ値D[0:2]を決定するように記憶素子を配置する場合と比べて、記憶素子の数を半分にすることができる。すなわち、バイナリ値変換回路18は、2つのTDC[0:7]でLSBであるTDC[0]のみが相違する場合、変換されたD[0:3]がMSBであるD[3]のみが相違し、D[0:2]が同一になることを利用することにより記憶素子の数を半分にしている。
Further, the
また、バイナリ値変換回路18では、エンコーダ15から下位バイナリ値D[0:2]を出力する間、nMOSトランジスタ及びpMOSトランジスタが同時にオンするなどして電源電圧から接地に貫通電流が流れる経路が形成されることはない。バイナリ値変換回路18では、下位バイナリ値D[0:2]の出力時に、貫通電流が流れないので、消費電力を低く抑えることができる。
Further, in the
(下位CDS回路16の構成、機能及び動作)
図14は、下位CDS回路16の内部回路ブロック図である。
(Configuration, Function, and Operation of Lower CDS Circuit 16)
FIG. 14 is a block diagram of an internal circuit of the
下位CDS回路16は、出力選択回路61と、リセットレジスタ62と、信号レジスタ63と、加算器64とを有する。出力選択回路61は、制御回路17から入力される選択信号selectに応じて、エンコーダ15から入力される下位バイナリ値D[0:3]をリセットレジスタ62又は信号レジスタ63の何れかに出力する。リセットレジスタ62は、出力選択回路61を介して入力されるリセット値を示す下位バイナリ値D[0:3]の補数を記憶する。なお、本明細書で「補数」というとき、特に断りがない限り、バイナリ値を反転させた、いわゆる1の補数をいう。信号レジスタ63は、出力選択回路61を介して入力される信号値を示す下位バイナリ値D[0:3]を記憶する。リセットレジスタ62及び信号レジスタ63は、制御回路17からリセット信号resetが入力されると、記憶する値を「0」にする。加算器64は、リセットレジスタ62に記憶される値と、信号レジスタ63に記憶される値とを加算してCDS動作がされた下位バイナリ値D[0:3]と桁上がり信号Carryを出力する。
The
図15は、下位CDS回路16の動作を示す図であり、図15(a)は第1下位状態を示す図であり、図15(b)は第1下位状態に続く第2下位状態を示す図であり、図15(c)は第2下位状態に続く第3下位状態を示す図である。
FIG. 15 shows the operation of the
まず、図15(a)に示すように、下位CDS回路16は、制御回路17からリセット信号resetが入力されることに応じて、リセットレジスタ62及び信号レジスタ63に記憶される値を「0」にする。次いで、図15(b)に示すように、下位CDS回路16は、リセットを示す下位バイナリ値D[0:3]がエンコーダ15から入力されると共に、制御回路17からリセットレジスタ62を選択することを示す選択信号selectが入力される。下位CDS回路16は、エンコーダ15から入力されたリセットを示す下位バイナリ値D[0:3]の補数をリセットレジスタ62に記憶する。次いで、図15(c)に示すように、下位CDS回路16は、信号を示す下位バイナリ値D[0:3]がエンコーダ15から入力されると共に、制御回路17から信号レジスタ63を選択することを示す選択信号selectが入力される。下位CDS回路16は、エンコーダ15から入力された信号を示す下位バイナリ値D[0:3]をリセットレジスタ62に記憶する。加算器64は、リセットレジスタ62に記憶されたリセットを示す下位バイナリ値D[0:3]の補数と、信号レジスタ63に記憶された信号を示す下位バイナリ値D[0:3]とを加算する。加算器64は、リセットを示す下位バイナリ値D[0:3]の補数と信号を示す下位バイナリ値D[0:3]とを加算することにより、信号を示す下位バイナリ値D[0:3]からリセットを示す下位バイナリ値D[0:3]を減算する。加算器64は、リセットを示す下位バイナリ値D[0:3]の補数と信号を示す下位バイナリ値D[0:3]との加算値であるCDS動作がされた下位バイナリ値D[0:3]を出力すると共に、桁上がり信号Carryを上位カウンタ13に出力する。
First, as shown in FIG. 15A, the
(上位カウンタ13のCDS動作)
図16は上位カウンタ13のCDS動作を示すフローチャートである。図17は上位カウンタ13のCDS動作を示す図であり、図17(a)は第1上位状態を示し、図17(b)は第1上位状態に続く第2上位状態を示す。図18は上位カウンタ13のCDS動作を示す図であり、図18(a)は第2上位状態に続く第3上位状態を示し、図18(b)は第3上位状態に続く第4上位状態を示す。図19は上位カウンタ13のCDS動作を示す図であり、図19(a)は第4上位状態に続く第5上位状態を示し、図19(b)は第5上位状態に続く第6上位状態を示す。
(CDS operation of upper counter 13)
FIG. 16 is a flowchart showing the CDS operation of the
まず、CDS動作の前に、第1上位フリップフロップ31〜第8上位フリップフロップ38は、クリア信号CNT_CLRが入力されて、第1上位フリップフロップ31〜第8上位フリップフロップ38がリセットされる。次いで、上位カウンタ13は、リセットを示す上位バイナリ値D[4:11]をカウントする(S101)。このとき、制御回路17は、図17(a)に示すように、クロック信号CKをカウントするように上位カウンタ13を設定する。クロック信号CKをカウントするように上位カウンタ13を設定する場合については、図11を参照して既に説明しているので、ここでは詳細な説明は省略する。
First, before the CDS operation, the first upper flip-
次いで、制御回路17は、信号制御信号CTRL_SIGを「0」から「1」に遷移させる(S102)。このとき、制御回路17は、図17(b)に示すように、信号制御信号CTRL_SIGを選択するように状態遷移マルチプレクサ22を制御すると共に、信号制御信号CTRL_SIGを「0」から「1」に遷移させる。信号制御信号CTRL_SIGを「0」から「1」に遷移させると、第1上位フリップフロップ31のCK端子に入力させる信号が立上り遷移して、上位カウンタ13はカウント動作が1つ進む。また、上位フリップフロップ31のCK端子は、「1」が入力された状態になる。上位フリップフロップ31のCK端子に「1」が入力された状態になると、桁上げマルチプレクサ21を介して何らかの事由で「0」から「1」に遷移する信号がCK端子に入力した場合でも、上位フリップフロップ31はカウント動作しない。したがって、上位カウンタ13は、信号制御信号CTRL_SIGを「0」から「1」に遷移させることにより、信号制御信号CTRL_SIGの予期せぬ遷移による誤動作の発生を防止することができる。
Next, the
次いで、制御回路17は、カウントされたリセットを示す上位バイナリ値D[4:11]を補数にする(S103)。このとき、制御回路17は、図18(a)に示すように、信号制御信号CTRL_SIGを選択するように状態遷移マルチプレクサ22及び第1補数マルチプレクサ23〜第7補数マルチプレクサ29を制御する。そして、制御回路17は、信号制御信号CTRL_SIGを「0」から「1」に遷移させる。信号制御信号CTRL_SIGを立上り遷移させると、第1上位フリップフロップ31〜第8上位フリップフロップ38のCK端子に入力させる信号が立上り遷移して、第1上位フリップフロップ31〜第8上位フリップフロップ38の出力信号が反転する。第1上位フリップフロップ31〜第8上位フリップフロップ38の出力信号が反転するので、上位カウンタ13は、リセットを示す上位バイナリ値D[4:11]の補数を記憶することになる。
Next, the
次いで、上位カウンタ13は、信号を示す上位バイナリ値D[4:11]をカウントする(S104)。このとき、制御回路17は、図18(b)に示すように、クロック信号CKをカウントするように上位カウンタ13を設定する。クロック信号CKをカウントするように上位カウンタ13を設定する場合については、図11を参照して既に説明しているので、ここでは詳細な説明は省略する。
Next, the
S104の動作により、上位カウンタ13は、リセットを示す上位バイナリ値D[4:11]の補数が記憶された第1上位フリップフロップ31〜第8上位フリップフロップ38に、信号を示す上位バイナリ値D[4:11]をカウントする。これにより、上位カウンタ13は、信号を示す上位バイナリ値D[4:11]からリセットを示す上位バイナリ値D[4:11]を減算する動作を実行する。
By the operation of S104, the
次いで、制御回路17は、信号制御信号CTRL_SIGを「0」から「1」に遷移させる(S105)。このとき、制御回路17は、図19(a)に示すように、信号制御信号CTRL_SIGを選択するように状態遷移マルチプレクサ22を制御すると共に、信号制御信号CTRL_SIGを「0」から「1」に遷移させる。信号制御信号CTRL_SIGを「0」から「1」に遷移させるように上位カウンタ13を設定する場合については、図17(b)を参照して既に説明しているので、ここでは詳細な説明は省略する。
Next, the
そして、制御回路17は、桁上がり信号Carryを加算する(S105)。このとき、制御回路17は、図19(b)に示すように、桁上がり信号Carryを選択するように桁上げマルチプレクサ21を制御して、上位カウンタ13の桁上げ端子と下位CDS回路16の桁上げ端子とを接続する。下位CDS回路16の桁上がり信号Carryが「1」のとき、上位カウンタ13と下位CDS回路16とが接続されたときに、桁上げマルチプレクサ21を介して第1上位フリップフロップ31のCK端子に入力される信号が立上がり遷移する。
Then, the
以上、下位CDS回路16及び上位カウンタ13のCDS動作について、説明した。AD変換器10のCDS動作では、リセットを示す下位バイナリ値D[0:3]及び上位バイナリ値D[4:11]の1の補数を使用すること、及びS102及びS103のカウント動作により、オフセットが生じる。AD変換器10のCDS動作で生じたオフセットは、信号処理部7により適切に処理される。
The CDS operation of the
(AD変換器10のCDS動作による作用効果)
AD変換器10では、下位CDS回路16の加算器64から出力される桁上がり信号Carryを上位カウンタのクロック信号として使用するため、レジスタ及び加算器等の簡単な回路で下位カウンタのCDS動作の桁上がりを示す桁上がり信号を生成できる。また、下位CDS回路16は、アップカウンタ及びダウンカウンタ等の制御を要しないため、CDS動作の制御が容易である。また、下位CDS回路16は、組み合わせ回路で実現できる加算器で桁上がり信号を生成できるので、単一のクロック周期で桁上がり信号を生成できる。
(Operation effect by CDS operation of AD converter 10)
In the
また、AD変換器10では、上位カウンタ13は、カウントしたリセットを示す上位バイナリ値D[4:11]を、状態遷移マルチプレクサ22及び第1補数マルチプレクサ23〜第7補数マルチプレクサ29を使用して補数にする。次いで、上位カウンタ13は、信号を示す上位バイナリ値D[4:11]をカウントする。AD変換器10では、補数にしたリセットを示す上位バイナリ値D[4:11]を使用することで、ダウンカウンタを使用せずにアップカウンタのみでCDS動作を実現している。
Further, in the
(実施形態に係るAD変換器の変形例)
AD変換器10では、入力クロック信号CKinは第1クロック信号CLK[0]とは別にタイミング制御部4から入力されるが、入力クロック信号CKinは、第1クロック信号CLK[0]と同一のクロック信号を使用してもよい。第1クロック信号CLK[0]及び入力クロック信号CKinに入力して同一のクロック信号を使用することにより、上位カウンタ13とTDC14との間の同期が容易になる。また、AD変換器10では、上位カウンタ13に入力されるクロック信号CKは、AND素子12により生成されるが、上位カウンタ13に入力されるクロック信号CKは、TDC14の第1下位ラッチ41の出力信号を整形した信号にしてもよい。クロック信号CKとして第1下位ラッチ41の出力信号を使用することにより、AND素子12を省略することができる。
(Modification of AD converter according to the embodiment)
In the
1 画素アレイ部
5 AD変換部
6 基準電圧発生部
10 AD変換器
11 コンパレータ
13 上位カウンタ
14 TDC(位相検出回路)
15 エンコーダ
16 下位CDS回路
17 制御回路
18 バイナリ値変換回路
DESCRIPTION OF
15
Claims (12)
複数のバイナリ値を記憶するバイナリ値記憶回路と、前記第1バイナリ値に基づいて前記複数のバイナリ値の何れか1つを選択する選択回路とを有するエンコーダと、を有し、
前記第1バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ前記第1バイナリ値に基づいて選択された前記複数のバイナリ値の何れか1つを前記最上位ビットの1ビット下位のビットから最下位ビットとする第2バイナリ値を出力する、ことを特徴とするバイナリ値変換回路。 A plurality of clock signals having the same period and having edges out of phase with each other, and a transition signal transitioning from a first level to a second level are input, the edges of the plurality of clock signals, and the first level A phase detection circuit that outputs a first binary value indicating the timing relationship between the transition of the transition signal to the second level and the second level;
An encoder having a binary value storage circuit storing a plurality of binary values, and a selection circuit selecting any one of the plurality of binary values based on the first binary value,
The inverted bit obtained by inverting the least significant bit of the first binary value is the most significant bit, and any one of the plurality of binary values selected based on the first binary value is one bit of the most significant bit A binary value conversion circuit characterized by outputting a second binary value from the lower bits to the least significant bit.
前記選択回路は、2n個の選択素子を有し、
前記2n個の選択素子のうち、(2n−1)個は、前記第1バイナリ値の隣接する2つのビットが入力され、入力される2つのビットが相違するときに、nビットの前記複数のバイナリ値の何れか1つを選択し、
前記2n個のタイミング検出信号素子の他の1つは、前記第1バイナリ値の最上位ビットと最下位ビットとが入力され、入力される2つのビットが一致するときに、nビットの前記複数のバイナリ値の他の1つを選択する、請求項1に記載のバイナリ値変換回路。 Each of the phase detection circuits is an output signal of 1 bit according to an anteroposterior relationship between any one edge of the plurality of clock signals and the transition timing of the transition signal from the first level to the second level. It has 2n latch circuits from the 1st latch circuit to 2n latch circuits to output, and the output signal of the group which each of said 2n latch circuits outputs is the order order of the phase of said clock signal which each corresponds , And outputs as the 2n bits of the first binary value,
The selection circuit has 2n selection elements,
Among the 2n selection elements, (2n-1) of the plurality of n bits are input when two adjacent bits of the first binary value are input and the two input bits are different. Select any one of the binary values,
The other one of the 2n timing detection signal elements receives the most significant bit and the least significant bit of the first binary value, and the plurality of n bits when the two inputted bits match. The binary value conversion circuit according to claim 1, wherein one other binary value is selected.
前記第1バイナリ値の最下位ビットが「1」のときに、前記第1バイナリ値の最下位ビットの1ビット上位のビットから最上位ビットまでに含まれる「1」の数を示すnビットのバイナリ値を前記選択回路の選択に応じて出力し、
前記第1バイナリ値の最下位ビットが「0」のときに、前記第1バイナリ値の最下位ビットの1ビット上位のビットから最上位ビットまでに含まれる「0」の数を示すnビットのバイナリ値を前記選択回路の選択に応じて出力する、請求項2に記載のバイナリ値変換回路。 The binary value storage circuit is
When the least significant bit of the first binary value is “1”, n bits indicating the number of “1” s included in the 1-bit upper bit to the most significant bit of the least significant bit of the first binary value Outputting a binary value according to the selection of the selection circuit,
When the least significant bit of the first binary value is “0”, n bits indicating the number of “0” s included in the 1-bit upper bit to the most significant bit of the least significant bit of the first binary value The binary value conversion circuit according to claim 2, wherein a binary value is output according to the selection of the selection circuit.
前記第1バイナリ値に基づいて、バイナリ値記憶回路に記憶された複数のバイナリ値の何れか1つを選択し、
前記第1バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ前記第1バイナリ値に基づいて選択された前記複数のバイナリ値の何れか1つを前記最上位ビットの1ビット下位のビットから最下位ビットとする第2バイナリ値を出力する、
ことを含むことを特徴とするバイナリ値変換方法。 A plurality of clock signals having the same period and having edges out of phase with each other, and a transition signal transitioning from a first level to a second level are input, the edges of the plurality of clock signals, and the first level Generating a first binary value indicating the timing relationship of the transition of the transition signal to the second level,
Selecting one of a plurality of binary values stored in the binary value storage circuit based on the first binary value;
The inverted bit obtained by inverting the least significant bit of the first binary value is the most significant bit, and any one of the plurality of binary values selected based on the first binary value is one bit of the most significant bit Output a second binary value with the least significant bit as the least significant bit,
A binary value conversion method characterized in that it includes.
周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、前記コンパレータの比較結果の変化に応じて第1レベルから第2レベルに遷移する遷移信号とが入力されるバイナリ値変換回路であって、
前記複数のクロック信号のエッジと、前記第1レベルから前記第2レベルに前記遷移信号が遷移するタイミングの前後関係を示す第1バイナリ値を出力する位相検出回路と、
複数のバイナリ値を記憶するバイナリ値記憶回路と、前記第1バイナリ値に基づいて前記複数のバイナリ値の何れか1つを選択する選択回路とを有するエンコーダと、を有し、
前記第1バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ前記第1バイナリ値に基づいて選択された前記複数のバイナリ値の何れか1つを前記最上位ビットの1ビット下位のビットから最下位ビットとする下位バイナリ値を出力するバイナリ値変換回路と、
を有することを特徴とするAD変換器。 A comparator that compares an input voltage with a reference voltage whose voltage linearly changes with the passage of time;
Binary value conversion in which a plurality of clock signals having the same period and having edges different from each other and a transition signal transitioning from the first level to the second level according to a change in the comparison result of the comparator are input A circuit,
A phase detection circuit that outputs a first binary value indicating an anteroposterior relationship between the edges of the plurality of clock signals and the timing at which the transition signal transitions from the first level to the second level;
An encoder having a binary value storage circuit storing a plurality of binary values, and a selection circuit selecting any one of the plurality of binary values based on the first binary value,
The inverted bit obtained by inverting the least significant bit of the first binary value is the most significant bit, and any one of the plurality of binary values selected based on the first binary value is one bit of the most significant bit A binary value conversion circuit that outputs a lower binary value from the lower bit to the least significant bit;
AD converter characterized by having.
第1入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記下位バイナリ値である第1下位バイナリ値の補数を記憶する第1レジスタと、
前記第1入力電圧と相違する第2入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記下位バイナリ値である第2下位バイナリ値を記憶する第2レジスタと、
前記第1レジスタに記憶された前記第1下位バイナリ値の補数と、前記第2レジスタに記憶された前記第2下位バイナリ値とを加算して、加算結果を示すバイナリ値と、桁上がりを示す桁上がり信号を出力する加算器とを有する下位CDS回路を更に有する、請求項5に記載のAD変換器。 A lower CDS circuit to which the lower binary value is input,
A first register storing a complement of a first lower binary value which is the lower binary value when a first input voltage is input to the comparator as the input voltage;
A second register that stores a second lower binary value that is the lower binary value when a second input voltage different from the first input voltage is input to the comparator as the input voltage;
The complement of the first lower binary value stored in the first register and the second lower binary value stored in the second register are added to indicate a binary value indicating the result of addition and carry. The AD converter according to claim 5, further comprising a lower CDS circuit having an adder for outputting a carry signal.
前記第1入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記上位バイナリ値である第1上位バイナリ値の補数と、前記第2入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記上位バイナリ値である第2上位バイナリ値とを加算可能な上位カウンタを更に有する、請求項6に記載のAD変換器。 The upper counter generates an upper binary value by counting an upper clock signal having the same cycle as that of the plurality of clock signals, from the time when the reference voltage is input until the comparison result of the comparator changes. ,
When the complement of the first upper binary value, which is the upper binary value when the first input voltage is input to the comparator as the input voltage, and the second input voltage is input to the comparator as the input voltage The AD converter according to claim 6, further comprising an upper counter capable of adding the second upper binary value which is the upper binary value of.
前記上位バイナリ値のそれぞれのビットを出力する複数の上位フリップフロップ回路と、
前記複数の上位フリップフロップ回路の初段の上位フリップフロップ回路の前段に配置され、前記上位クロック信号が一方の入力端子に入力され、前記複数の上位フリップフロップ回路の初段を1カウント進ませる補数信号が他方の入力端子に入力され、前記上位クロック信号の数をカウントするときは、前記一方の入力端子に入力された信号を前記初段の上位フリップフロップ回路に出力し、前記第1上位バイナリ値の補数を演算するときは、前記他方の入力端子に入力された信号を前記複数の上位フリップフロップ回路の初段に出力する状態遷移マルチプレクサと、
それぞれが複数の上位フリップフロップ回路の隣接するビットを出力する何れか2つの上位フリップフロップ回路の間に配置され、前段の上位フリップフロップ回路の出力信号が一方の入力端子に入力され、後段の上位フリップフロップ回路を1カウント進ませる補数信号が他方の入力端子に入力され、前記上位クロック信号の数をカウントするときは、前記一方の入力端子に入力された信号を後段のフリップフロップ回路に出力し、前記第1上位バイナリ値の補数を演算するときは、前記他方の入力端子に入力された信号を後段のフリップフロップ回路に出力する複数の補数マルチプレクサと、を有する、請求項7に記載のAD変換器。 The upper counter is
A plurality of upper flip-flop circuits outputting respective bits of the upper binary value;
The complement signal is arranged in the front stage of the first upper flip-flop circuit of the plurality of upper flip-flop circuits, the upper clock signal is input to one input terminal, and advances the first stage of the plurality of upper flip-flop circuits by one count. When counting the number of upper clock signals input to the other input terminal, the signal input to the one input terminal is output to the upper stage flip-flop circuit of the first stage, and the complement of the first upper binary value is calculated A state transition multiplexer that outputs the signal input to the other input terminal to the first stage of the plurality of upper flip-flop circuits;
It is disposed between any two upper flip-flop circuits that respectively output adjacent bits of a plurality of upper flip-flop circuits, and the output signal of the upper flip-flop circuit of the previous stage is input to one input terminal. When the complement signal for advancing the flip flop circuit by one count is input to the other input terminal and the number of the upper clock signals is counted, the signal input to the one input terminal is output to the flip flop circuit in the subsequent stage 8. The AD according to claim 7, further comprising: a plurality of complement multiplexers for outputting the signal input to the other input terminal to the flip-flop circuit in the subsequent stage when calculating the complement of the first upper binary value. converter.
前記複数の上位フリップフロップ回路の初段の上位フリップフロップ回路の前段に配置され、前記上位クロック信号が一方の入力端子に入力され、前記桁上がり信号が他方の入力端子に入力され、前記上位クロック信号の数をカウントするときは、前記一方の入力端子に入力された信号を前記初段の上位フリップフロップ回路に出力し、前記下位CDS回路からの桁上がりを加算するときは、前記他方の入力端子に入力された信号を前記初段の上位フリップフロップ回路に出力する桁上げマルチプレクサを更に有する、請求項8に記載のAD変換器。 The upper counter is
The high-order clock signal is input to one input terminal and the carry signal is input to the other input terminal, and the high-order clock signal is arranged in the front stage of the first high-order flip-flop circuit of the plurality of high-order flip flop circuits. When counting the number of signals, the signal input to the one input terminal is output to the upper stage flip-flop circuit of the first stage, and when adding the carry from the lower CDS circuit, the signal is input to the other input terminal. 9. The AD converter according to claim 8 , further comprising a carry multiplexer for outputting the input signal to the upper stage flip flop circuit of the first stage.
前記状態遷移マルチプレクサは、前記上位カウンタが前記第1上位バイナリ値及び前記第2上位バイナリ値をカウントした後に、前記他方の入力端子から入力された前記第2クロックレベルの信号を出力する、請求項8に記載のAD変換器。 The output signal of the first flip-flop circuit of said plurality of upper flip-flop circuit, the upper clock signal through the state transition multiplexer is changed to the second clock level different from the first clock level from the first clock level Change according to things,
The state transition multiplexer outputs the signal of the second clock level input from the other input terminal after the upper counter counts the first upper binary value and the second upper binary value. AD converter as described in 8.
周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、前記コンパレータの比較結果の変化に応じて第1レベルから第2レベルに遷移する遷移信号とが入力され、前記複数のクロック信号のエッジと、前記第1レベルから前記第2レベルに前記遷移信号が遷移するタイミングの前後関係に基づいて下位バイナリ値を生成するバイナリ値変換回路と、
前記下位バイナリ値が入力される下位CDS回路であって、
第1入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記下位バイナリ値である第1下位バイナリ値の補数を記憶する第1レジスタと、
前記第1入力電圧と相違する第2入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記下位バイナリ値である第2下位バイナリ値を記憶する第2レジスタと、
前記第1レジスタに記憶された前記第1下位バイナリ値の補数と、前記第2レジスタに記憶された前記第2下位バイナリ値とを加算して、加算結果を示すバイナリ値と、桁上がりを示す桁上がり信号を出力する加算器とを有する下位CDS回路と、
を有することを特徴とするAD変換器。 A comparator that compares the input voltage with a reference voltage of a ramp waveform whose voltage linearly changes with the passage of time;
A plurality of clock signals having the same period and having edges that are out of phase with each other, and a transition signal that transitions from the first level to the second level according to a change in the comparison result of the comparator are input. A binary value conversion circuit that generates a lower binary value based on an anteroposterior relationship between an edge of a clock signal and timing of transition of the transition signal from the first level to the second level;
A lower CDS circuit to which the lower binary value is input,
A first register storing a complement of a first lower binary value which is the lower binary value when a first input voltage is input to the comparator as the input voltage;
A second register that stores a second lower binary value that is the lower binary value when a second input voltage different from the first input voltage is input to the comparator as the input voltage;
The complement of the first lower binary value stored in the first register and the second lower binary value stored in the second register are added to indicate a binary value indicating the result of addition and carry. A lower CDS circuit having an adder for outputting a carry signal;
AD converter characterized by having.
前記画素アレイ部から画素情報の読み出しを行う画素情報読み出し部と、を有し、
前記画素情報読み出し部は、
時間の経過に応じて電圧が線形に変化するランプ波形の参照電圧と入力電圧とを比較するコンパレータと、
周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、前記コンパレータの比較結果の変化に応じて第1レベルから第2レベルに遷移する遷移信号とが入力されるバイナリ値変換回路であって、
前記複数のクロック信号のエッジと、前記第1レベルから前記第2レベルに前記遷移信号が遷移するタイミングの前後関係を示す第1バイナリ値を出力する位相検出回路と、
複数のバイナリ値を記憶するバイナリ値記憶回路と、前記第1バイナリ値に基づいて前記複数のバイナリ値の何れか1つを選択する選択回路とを有するエンコーダと、を有し、
前記第1バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ前記第1バイナリ値に基づいて選択された前記複数のバイナリ値の何れか1つを前記最上位ビットの1ビット下位のビットから最下位ビットとする下位バイナリ値を出力するバイナリ値変換回路と、を有するAD変換器
を有することを特徴とする固体撮像装置。 A pixel array unit in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix;
A pixel information reading unit for reading pixel information from the pixel array unit;
The pixel information reading unit
A comparator that compares the input voltage with a reference voltage of a ramp waveform whose voltage linearly changes with the passage of time;
Binary value conversion in which a plurality of clock signals having the same period and having edges different from each other and a transition signal transitioning from the first level to the second level according to a change in the comparison result of the comparator are input A circuit,
A phase detection circuit that outputs a first binary value indicating an anteroposterior relationship between the edges of the plurality of clock signals and the timing at which the transition signal transitions from the first level to the second level;
An encoder having a binary value storage circuit storing a plurality of binary values, and a selection circuit selecting any one of the plurality of binary values based on the first binary value,
The inverted bit obtained by inverting the least significant bit of the first binary value is the most significant bit, and any one of the plurality of binary values selected based on the first binary value is one bit of the most significant bit What is claimed is: 1. A solid-state imaging device comprising: an AD converter including: a binary value conversion circuit that outputs a lower binary value from lower bits to the least significant bit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015064984A JP6523733B2 (en) | 2015-03-26 | 2015-03-26 | Binary value conversion circuit and method thereof, AD converter and solid-state imaging device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015064984A JP6523733B2 (en) | 2015-03-26 | 2015-03-26 | Binary value conversion circuit and method thereof, AD converter and solid-state imaging device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016184893A JP2016184893A (en) | 2016-10-20 |
JP6523733B2 true JP6523733B2 (en) | 2019-06-05 |
Family
ID=57242038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015064984A Active JP6523733B2 (en) | 2015-03-26 | 2015-03-26 | Binary value conversion circuit and method thereof, AD converter and solid-state imaging device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6523733B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102359298B1 (en) | 2017-09-25 | 2022-02-07 | 삼성전자주식회사 | Digital correlated double sampling circuit and image sensor including the same |
JP7222914B2 (en) * | 2017-11-29 | 2023-02-15 | ヌヴォトンテクノロジージャパン株式会社 | solid-state imaging device, imaging system |
WO2020045140A1 (en) * | 2018-08-27 | 2020-03-05 | 株式会社Imaging Device Technologies | A/d converter, a/d converter driving method, and solid-state imaging device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4821425B2 (en) * | 2006-05-11 | 2011-11-24 | ソニー株式会社 | Encoding circuit and analog-digital converter |
JP5659112B2 (en) * | 2011-09-12 | 2015-01-28 | オリンパス株式会社 | AD conversion circuit and imaging apparatus |
-
2015
- 2015-03-26 JP JP2015064984A patent/JP6523733B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016184893A (en) | 2016-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9806721B2 (en) | Multiple data rate counter, data converter including the same, and image sensor including the same | |
KR101621244B1 (en) | Counter Circuit, Device Including the Same, and Counting Method | |
JP5359521B2 (en) | Binary value conversion circuit and method, AD conversion apparatus, solid-state imaging device, and camera system | |
KR101996491B1 (en) | Double data rate counter, and analog-digital converting apparatus and cmos image sensor thereof using that | |
US9001241B2 (en) | A/D conversion circuit and image pick-up device | |
US8724001B2 (en) | Analog-to-digital converter using a ramp generator | |
US9871986B2 (en) | Counter, counting method, ad converter, solid-state imaging device, and electronic device | |
US8711016B2 (en) | Binary-to-gray converting circuits and gray code counter including the same | |
JP2009159331A (en) | Solid-state imaging apparatus, operation method thereof, and camera | |
CN110049259B (en) | Image sensor readout circuit including analog-to-digital conversion and hybrid counter architecture | |
US8704696B2 (en) | AD conversion circuit and imaging apparatus | |
JP2011023887A (en) | A/d converter and solid-state imaging device with the same | |
US10103184B2 (en) | Latch circuit, double data rate ring counter based on the latch circuit, hybrid counting device, analog-digital converting device, and CMOS image sensor | |
US11115611B2 (en) | Solid-state imaging device and imaging system | |
WO2017183117A1 (en) | A/d converter, solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus | |
JP6523733B2 (en) | Binary value conversion circuit and method thereof, AD converter and solid-state imaging device | |
JP2012151613A (en) | Solid state image pickup device and imaging apparatus | |
KR102082288B1 (en) | Double data rate counter, and analog-digital converting apparatus and cmos image sensor thereof using that | |
US8330834B2 (en) | Signal processing method and solid-state image sensing device | |
US20150144771A1 (en) | Imaging apparatus | |
US9160318B2 (en) | Data processing circuit and solid-state imaging device | |
JP2015204534A (en) | A/d conversion circuit and solid state image sensor | |
JP2014120987A (en) | A/d conversion circuit and solid-state imaging device | |
KR20230099899A (en) | Count using milti clock and method performing thereof | |
WO2020045140A1 (en) | A/d converter, a/d converter driving method, and solid-state imaging device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180315 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180320 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190122 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190402 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190426 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6523733 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |