KR101387008B1 - CMOS image sensor - Google Patents
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Abstract
씨모스 이미지 센서가 개시된다. 씨모스 이미지 센서는, P 도전형 반도체 기판 내에 형성되어 입사광에 대응하는 전하를 축적하는 포토 다이오드; 상기 포토 다이오드에 축적된 광전하를 전송받기 위한 제1 부유확산영역; 상기 포토 다이오드에 축적된 전하를 상기 제1 부유확산영역으로 전송하는 제1 트랜스퍼 트랜지스터; 상기 제1 부유확산영역에 축적된 광전하를 전송받기 위한 제2 부유확산영역; 및 상기 제1 부유확산영역에 축적된 전하를 상기 제2 부유확산영역으로 전송하는 제2 트랜스퍼 트랜지스터를 포함한다.A CMOS image sensor is disclosed. The CMOS image sensor comprises: a photodiode formed in a P conductive semiconductor substrate and accumulating charge corresponding to incident light; A first floating diffusion region for receiving the photocharges accumulated in the photodiode; A first transfer transistor transferring charges accumulated in the photodiode to the first floating diffusion region; A second floating diffusion region for receiving the photocharges accumulated in the first floating diffusion region; And a second transfer transistor configured to transfer charges accumulated in the first floating diffusion region to the second floating diffusion region.
Description
본 발명은 씨모스 이미지 센서에 관한 것이다.
The present invention relates to a CMOS image sensor.
일반적으로 이미지 센서(image sensor)는 광학 영상(optical image)을 전기적 신호로 변환시키는 소자이다. 이러한 이미지 센서로는 대표적으로 전하 결합 소자(CCD, Charge Coupled Device) 및 씨모스 이미지 센서(CIS, CMOS Image Sensor)가 있다. In general, an image sensor is an element that converts an optical image into an electrical signal. Typical examples of such image sensors are a charge coupled device (CCD) and a CMOS image sensor (CIS).
전하 결합 소자는 빛에 의해 생성되는 전하(혹은 캐리어)를 이동시키기 위한 복수의 모스 커패시터(capacitor)를 포함하여 구성된다. 이에 비해, 씨모스 이미지 센서는 다수개의 단위 화소(unit pixel) 및 단위 화소의 출력 신호를 제어하는 씨모스 로직 회로를 포함하여 구성된다.The charge coupled device includes a plurality of MOS capacitors for moving charges (or carriers) generated by light. In contrast, the CMOS image sensor includes a plurality of unit pixels and a CMOS logic circuit for controlling output signals of the unit pixels.
종래기술에 따른 씨모스 이미지 센서는 신호 전하가 부유확산영역(FD, Floating Diffusion)에 보관된 경우 누설 전류가 발생되는 문제점이 있다.
The CMOS image sensor according to the related art has a problem in that leakage current is generated when a signal charge is stored in a floating diffusion region (FD).
본 발명은 신호 전하가 부유확산영역(FD, Floating Diffusion)에 보관된 경우 누설 전류가 최소화될 수 있는 씨모스 이미지 센서를 제공하기 위한 것이다.The present invention is to provide a CMOS image sensor that can minimize the leakage current when the signal charge is stored in the floating diffusion (FD, Floating Diffusion).
본 발명은 듀얼 리딩(dual reading) 처리를 통해 WDR(Wide Dynamic Range)를 구현할 수 있는 씨모스 이미지 센서를 제공하기 위한 것이다.An object of the present invention is to provide a CMOS image sensor capable of realizing a wide dynamic range (WDR) through a dual reading process.
본 발명은 부유확산영역을 트랜지스터를 이용하여 분리하고 분리된 한쪽의 부유확산영역을 전하 저장 공간으로 이용함으로써 듀얼 리딩한 신호 모두에서 상관 이중 샘플링(CDS, Correlated Double Sampling)을 구현할 수 있고 잡음을 최소화할 수 있는 씨모스 이미지 센서를 제공하기 위한 것이다.The present invention can implement correlated double sampling (CDS) in both dual read signals and minimize noise by separating the floating diffusion region using a transistor and using the separated floating diffusion region as a charge storage space. To provide a CMOS image sensor that can be.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.Other objects of the present invention will become readily apparent from the following description.
참고로, 본 출원은 지식경제부가 지원하는 국가연구개발사업인 "스타팹리스 시스템 반도체 세계화개발사업”을 통해 개발된 결과임을 밝혀둔다. [10040047, 안전운전을 위한 향상된 기능의 차량용 이미지센서]
For reference, this application reveals that the result was developed through the "Star Fabless System Semiconductor Globalization Development Project," a national research and development project supported by the Ministry of Knowledge Economy.
본 발명의 일 측면에 따르면, 씨모스 이미지 센서에 있어서, P 도전형 반도체 기판 내에 형성되어 입사광에 대응하는 전하를 축적하는 포토 다이오드; 상기 포토 다이오드에 축적된 광전하를 전송받기 위한 제1 부유확산영역; 상기 포토 다이오드에 축적된 전하를 상기 제1 부유확산영역으로 전송하는 제1 트랜스퍼 트랜지스터; 상기 제1 부유확산영역에 축적된 광전하를 전송받기 위한 제2 부유확산영역; 및 상기 제1 부유확산영역에 축적된 전하를 상기 제2 부유확산영역으로 전송하는 제2 트랜스퍼 트랜지스터를 포함하는 씨모스 이미지 센서가 제공된다.According to an aspect of the present invention, a CMOS image sensor comprising: a photodiode formed in a P-conductive semiconductor substrate and accumulating charge corresponding to incident light; A first floating diffusion region for receiving the photocharges accumulated in the photodiode; A first transfer transistor transferring charges accumulated in the photodiode to the first floating diffusion region; A second floating diffusion region for receiving the photocharges accumulated in the first floating diffusion region; And a second transfer transistor configured to transfer charges accumulated in the first floating diffusion region to the second floating diffusion region.
상기 포토 다이오드는 이미지의 한 프레임에 대해 2회의 인테그레이션(integration) 시간 동안 각각 전하의 축적을 수행하되, 앞선 인테그레이션 시간 동안 축적된 전하는, 나중 인테그레이션 시간의 개시 이전에 상기 제1 트랜스퍼 트랜지스터의 턴온 조작에 의해 상기 제1 부유확산영역으로 전송될 수 있다.The photodiodes each perform charge accumulation for two integration times for one frame of the image, wherein charges accumulated during the preceding integration time are subject to turn-on operation of the first transfer transistor prior to the commencement of the later integration time. It may be transmitted to the first floating diffusion region by.
상기 2회의 인테그레이션(integration)에서 상이한 노출 시간이 적용될 수 있다.Different exposure times may be applied in the two integrations.
상기 제1 부유확산영역과 상기 제2 부유확산영역은, 상기 P 도전형 반도체 기판 내부에 형성되는 N 도전형의 제1 농도인 제1 액티브 영역과, 상기 제1 액티브 영역의 상부에 형성되고 상기 제1 농도보다 상대적으로 고농도인 제2 액티브 영역을 포함하여 형성되되, 상기 제1 액티브 영역의 측면 중 일부 또는 전부는 상기 제2 액티브 영역에 접촉될 수 있다.The first floating diffusion region and the second floating diffusion region are formed on a first active region having a first concentration of N conductivity type formed inside the P conductive semiconductor substrate, and formed on the first active region. The second active region may be formed to have a relatively higher concentration than the first concentration, and some or all of the side surfaces of the first active region may contact the second active region.
상기 제1 부유확산영역과 상기 제2 부유확산영역은 각각 STI(Shallow Trench Isolation) 영역과 접촉되지 않도록 배치될 수 있다.The first floating diffusion region and the second floating diffusion region may be disposed so as not to contact the shallow trench isolation (STI) region, respectively.
상기 제1 부유확산영역과 상기 제2 부유확산영역의 하부에는 상기 P 도전형 반도체 기판보다 상대적으로 높은 농도를 가지는 P 도전형 웰이 형성되지 않을 수 있다.A P conductive well having a relatively higher concentration than that of the P conductive semiconductor substrate may not be formed below the first floating diffusion region and the second floating diffusion region.
상기 제1 트랜스퍼 트랜지스터와 상기 제2 트랜스퍼 트랜지스터 중 상기 제2 트랜스퍼 트랜지스터에만 사이드 월(side wall)이 형성될 수 있다.Side walls may be formed only in the second transfer transistor among the first transfer transistor and the second transfer transistor.
상기 제1 부유확산영역은 PiP(Poly-insulator-Poly) 구조의 커패시터 및 MiM(Metal-insulator-Metal) 구조의 커패시터 중 하나 이상과 전기적으로 연결될 수 있다.The first floating diffusion region may be electrically connected to at least one of a capacitor having a poly-insulator-poly (PiP) structure and a capacitor having a metal-insulator-metal (MiM) structure.
상기 제2 트랜스퍼 트랜지스터의 턴 온 조작을 위해 기준 인가전압(VDD)보다 상대적으로 높은 전압이 인가될 수 있다.A voltage relatively higher than the reference voltage VDD may be applied to turn on the second transfer transistor.
상기 제2 부유확산영역에 축적된 광전하를 소스/드레인 영역으로 전송하는 리셋 트랜지스터를 더 포함하되, 상기 제2 부유확산영역으로부터 상기 소스/드레인 영역으로 근접할수록 채널 폭(channel width)가 점차 증가하도록 형성될 수 있다.
And a reset transistor configured to transfer the photocharges accumulated in the second floating diffusion region to the source / drain region, and the channel width gradually increases as the second floating diffusion region approaches the source / drain region. It can be formed to.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
Other aspects, features, and advantages will become apparent from the following drawings, claims, and detailed description of the invention.
본 발명의 실시예에 따르면, 신호 전하가 부유확산영역(FD, Floating Diffusion)에 보관된 경우 누설 전류가 최소화될 수 있는 효과가 있다.According to the embodiment of the present invention, when the signal charge is stored in the floating diffusion region (FD, Floating Diffusion) there is an effect that the leakage current can be minimized.
또한 듀얼 리딩(dual reading) 처리를 통해 WDR(Wide Dynamic Range)를 구현할 수 있는 효과도 있다.It also has the effect of implementing a wide dynamic range (WDR) through dual reading processing.
또한 부유확산영역을 트랜지스터를 이용하여 분리하고 분리된 한쪽의 부유확산영역을 전하 저장 공간으로 이용함으로써 듀얼 리딩한 신호 모두에서 상관 이중 샘플링(CDS, Correlated Double Sampling)을 구현할 수 있고 잡음을 최소화할 수 있는 효과도 있다.
In addition, by separating the floating diffusion region by using a transistor and using the separated floating diffusion region as a charge storage space, correlated double sampling (CDS) can be realized on all dual read signals and noise can be minimized. There is also an effect.
도 1은 종래기술에 따른 씨모스 이미지 센서의 단위 화소에 대한 등가 회로를 나타낸 도면.
도 2a는 도 1의 씨모스 이미지 센서의 단위 화소를 나타낸 평면도.
도 2b는 도 1의 씨모스 이미지 센서의 단위 화소를 나타낸 단면도.
도 3는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소에 대한 등가 회로를 나타낸 도면.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소의 개략적인 평면도.
도 5는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단면도.1 is an equivalent circuit diagram of a unit pixel of a CMOS image sensor according to the related art.
FIG. 2A is a plan view showing a unit pixel of the CMOS image sensor of FIG. 1; FIG.
2B is a cross-sectional view showing a unit pixel of the CMOS image sensor of FIG.
3 is an equivalent circuit diagram of a unit pixel of a CMOS image sensor according to an exemplary embodiment of the present invention.
4A and 4B are schematic plan views of unit pixels of a CMOS image sensor, respectively, according to one embodiment of the present invention;
5 is a cross-sectional view of the CMOS image sensor according to an embodiment of the present invention.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.Where an element such as a layer, region or substrate is described as being "on" or "onto" another element, the element may be directly on top of another element or may extend directly over it , Or an intervening element may exist. On the other hand, if one element is referred to as being "directly on" another element or "directly onto" another element, there are no other intermediate elements. Also, when an element is described as being "connected" or "coupled" to another element, the element may be directly connected to or directly coupled to another element, or an intermediate intervening element may be present have. On the other hand, if one element is described as being "directly connected" or "directly coupled" to another element, there are no other intermediate elements.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.The terms "below" or "above" or "upper" or "lower" or "horizontal" or "lateral" Relative terms such as " vertical "may be used herein to describe a relationship to another element, layer or region of an element, layer or region, as shown in the figures. It should be understood that these terms are intended to encompass different orientations of the device in addition to the orientation depicted in the figures.
본 명세서에서는 설명의 편의를 위해 후술되는 바와 같이 4개의 트랜지스터를 포함하는 단위 화소를 예로 들고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 본 발명은 3개의 트랜지스터를 포함하는 단위 화소 또는 5개의 트랜지스터를 포함하는 단위 화소 등에 제한없이 적용될 수 있음은 당연하다.
For the sake of convenience, the unit pixel including four transistors is described in the present specification, but the present invention is not limited thereto. For example, it is natural that the present invention can be applied without limitation to a unit pixel including three transistors or a unit pixel including five transistors.
도 1은 종래기술에 따른 씨모스 이미지 센서의 단위 화소에 대한 등가 회로를 나타낸 도면이고, 도 2a는 도 1의 씨모스 이미지 센서의 단위 화소를 나타낸 평면도이며, 도 2b는 도 1의 씨모스 이미지 센서의 단위 화소를 나타낸 단면도이다.1 is a diagram illustrating an equivalent circuit of a unit pixel of a CMOS image sensor according to the related art, FIG. 2A is a plan view illustrating a unit pixel of the CMOS image sensor of FIG. 1, and FIG. 2B is a CMOS image of FIG. 1. It is sectional drawing which shows the unit pixel of a sensor.
일반적으로 씨모스 이미지 센서의 단위 화소는 1개의 포토 다이오드(PD, Photo Diode)와 4개의 NMOS 트랜지스터(Tx, Rx, Sx 및 Dx)로 구성된다. 도 1, 도 2a 및 2b에는, 이에 더하여 포토 다이오드(PD)의 용량을 초과하는 광 전하를 제거하기 위한 블루밍 패스(blooming path)로 사용되는 오버플로우 트랜지스터(OFD(Overflow Drain) Transistor)(110)를 더 포함하는 이미지 센서의 단위 화소가 도시되어 있다. 참고로, 도 2a 및 도 2b는 도 1에 도시된 영역 120에 대한 평면도와 단면도이다.In general, the unit pixel of the CMOS image sensor includes one photo diode (PD) and four NMOS transistors (Tx, Rx, Sx, and Dx). 1, 2A and 2B, in addition, an overflow transistor (OFD)
도 1, 도 2a 및 2b를 참조하면, 트랜스퍼 트랜지스터(Tx, Transfer Transistor)는 포토 다이오드(PD)에 모인 광 전하를 부유 확산 영역(FD, Floating Diffusion)으로 운송하기 위한 기능을 수행하고, 리셋 트랜지스터(Rx, Reset Transistor)는 원하는 값으로 부유 확산 영역(FD)의 전위를 세팅(setting)하고 전하를 배출하여 부유 확산 영역을 리셋(reset)시키기 위한 기능을 수행한다. Referring to FIGS. 1, 2A, and 2B, a transfer transistor (Tx) may perform a function for transferring photocharges collected in a photodiode PD to a floating diffusion (FD), and a reset transistor. (Rx, Reset Transistor) performs a function of setting the potential of the floating diffusion region FD to a desired value and discharging the electric charge to reset the floating diffusion region.
소스 팔로워 트랜지스터(Dx, Source Follower Transistor)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 수행하고, 셀렉트 트랜지스터(Sx, Select Transistor)는 스위칭(switching) 역할로 어드레싱(addressing)할 수 있도록 한다.The source follower transistor Dx serves as a source follower buffer amplifier and the select transistor Sx serves as a switching element to address the input signal.
오버플로우 트랜지스터(OFD Tr)(110)는 포토 다이오드(PD)의 용량을 초과하는 광 전하가 이웃하는 단위 화소로 유입되어 이웃하는 단위 화소가 밝아져 출력 화면에서 뿌옇게 번져 보이는 블루밍 현상을 방지하는 역할을 한다.The overflow transistor (OFD Tr) 110 prevents a blooming phenomenon in which a photoelectric charge exceeding the capacity of the photodiode PD is injected into a neighboring unit pixel to brighten neighboring unit pixels, .
이러한 씨모스 이미지 센서의 단위 화소의 동작 방식을 간단히 설명하면 다음과 같다. The operation of the unit pixel of the CMOS image sensor will be briefly described below.
먼저, 리셋 트랜지스터(Rx)가 턴 온(turn on)되면 부유 확산 영역(FD)의 전위가 인가전압(VDD)이 된다. 외부에서 포토 다이오드(PD)에 빛이 입사되면 전자-홀 쌍(EHP, Electron-Hole Pair)이 생성되어 신호 전하가 트랜스퍼 트랜지스터(Tx)의 소스 영역에 축적된다. First, when the reset transistor Rx is turned on, the potential of the floating diffusion region FD becomes the applied voltage VDD. When light is incident on the photodiode PD from the outside, an electron-hole pair (EHP) is generated and the signal charge is accumulated in the source region of the transfer transistor Tx.
트랜스퍼 트랜지스터(Tx)가 턴 온되면 축적된 신호 전하는 부유 확산 영역(FD)으로 전달되어 부유 확산 영역(FD)의 전위가 변화됨과 동시에 소스 팔로워 트랜지스터(Dx)의 게이트 전위가 변화된다. 이때, 선택 신호에 의해 셀렉트 트랜지스터(Sx)가 턴 온되면 데이터(data)가 출력단(Out)으로 출력된다. When the transfer transistor Tx is turned on, the stored signal charge is transferred to the floating diffusion region FD to change the potential of the floating diffusion region FD, and at the same time, the gate potential of the source follower transistor Dx changes. At this time, when the select transistor Sx is turned on by the selection signal, the data data is output to the output terminal Out.
리셋 트랜지스터(Rx)가 다시 턴 온되면 부유 확산 영역(FD)의 전위가 인가 전압(VDD)이 되고, 이러한 과정을 반복하여 영상 신호가 출력된다. 오버플로우 트랜지스터(110)가 턴 온되면 영상 신호를 출력하는 동안 포토 다이오드(PD)에 입사되는 빛에 의해 발생하는 포토 다이오드(PD)의 용량을 초과하는 광 전하가 제거된다.
When the reset transistor Rx is turned on again, the potential of the floating diffusion region FD becomes the applied voltage VDD, and this process is repeated to output an image signal. When the
도 3는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소에 대한 등가 회로를 나타낸 도면이고, 도 4a 및 도 4b는 각각 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소의 개략적인 평면도이며, 도 5는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단면도이다.3 is a diagram illustrating an equivalent circuit of a unit pixel of a CMOS image sensor according to an exemplary embodiment of the present invention, and FIGS. 4A and 4B are diagrams illustrating unit pixels of a CMOS image sensor according to an exemplary embodiment of the present invention. 5 is a schematic plan view, and FIG. 5 is a cross-sectional view of a CMOS image sensor according to an exemplary embodiment.
도 3을 참조하면, 본 발명의 일 실시예에 따른 씨모스 이미지 센서는 1개의 포토 다이오드(PD, Photo Diode)(320)와 5개의 NMOS 트랜지스터(Tx1, Tx2, Rx, Dx 및 Sx)로 구성된다. 또한 도시되지는 않았으나, 블루밍 현상 제거를 위해 앞서 설명한 바와 같이 오버플로우 트랜지스터(OFD(Overflow Drain) Transistor)를 더 포함할 수도 있다.Referring to FIG. 3, a CMOS image sensor according to an exemplary embodiment of the present invention includes one
즉, 앞서 관련 도면을 참조하여 설명한 바와 달리, 본 실시예에 따른 씨모스 이미지 센서는 부유확산영역(340, 345)이 추가적으로 구비된 제2 트랜스퍼 트랜지스터(Tx2)(335)에 의해 두 개의 영역으로 분리되는 차별적 구조를 가지며, 이를 통해 듀얼 리딩(dual reading) 처리 및 잡음 최소화 처리가 가능한 장점이 있다. That is, unlike the foregoing description with reference to the related drawings, the CMOS image sensor according to the present embodiment is divided into two regions by second transfer transistors Tx2 and 335 additionally provided with floating
이와 같이, 제2 트랜스퍼 트랜지스터(335)에 의해 부유확산영역을 제1 부유확산영역(340)과 제2 부유확산영역(345)으로 분리하고, 제1 부유확산영역(340)을 임시적인 전하 저장 공간으로 활용함으로써, 리셋 레벨을 먼저 읽은 후 시그널 레벨을 읽을 수 있다. 또한 이하에서 설명되는 바와 같이, 제1 부유확산영역(340)에 대해서는 콘택트(contact) 식각을 하지 않고, 제1 부유확산영역(340)과 제2 부유확산영역(345)의 액티브 영역의 구조를 다르게 형성함으로써 제1 부유확산영역(340)에서의 누설 전류 방지가 가능해질 수도 있다.As described above, the floating diffusion region is divided into the first floating
여기서, 듀얼 리딩이란 한 프레임의 이미지 처리를 위한 인테그레이션(integration) 및 리딩(reading)을 각각 2회 수행하여 2개의 이미지를 획득하는 것이다. 일반적으로, 통상의 씨모스 이미지 센서는 한 프레임의 이미지 처리를 위한 인테그레이션(integration) 및 리딩(reading)을 1회만 수행하고 있다.In this case, dual reading is to acquire two images by performing integration and reading for each image processing of one frame twice. In general, a conventional CMOS image sensor performs only one integration and reading for image processing of one frame.
본 실시예에 따른 씨모스 이미지 센서는 예를 들어 어두운 영역이 잘 보이도록 하기 위해 노출 시간을 길게 적용한 한 번의 인테그레이션과 밝은 영역이 잘 보이도록 하기 위해 노출 시간을 짧게 적용한 다른 한 번의 인테그레이션을 수행하고, 듀얼 리딩한 신호를 합성함으로써 WDR(Wide Dynamic Range)의 구현이 가능해질 수 있다.The CMOS image sensor according to the present embodiment performs one integration, for example, a long exposure time in order to make a dark area visible, and another integration in which a short exposure time is applied to make a bright area visible. By synthesizing the dual read signals, it is possible to implement a wide dynamic range (WDR).
또한, 본 실시예에 따른 씨모스 이미지 센서는 듀얼 리딩 과정에서 모두 상관 이중 샘플링(CDS)(즉, 잡음이 포함된 신호 레벨에서 잡음이 포함된 리셋 레벨을 차감하여 순수한 신호 레벨을 획득)을 수행하며, 이를 통해 잡음이 최소화될 수 있다. 즉, 각 인테그레이션 시간 동안 제1 부유확산영역(340)에 보관된 광전하와 포토 다이오드(320)에 축적된 광전하 모두에 대해 잡음 없이 상관 이중 샘플링 처리가 가능해진다.In addition, the CMOS image sensor according to the present exemplary embodiment performs a correlated double sampling (CDS) (ie, a pure signal level is obtained by subtracting a reset level including noise from a signal level including noise) in a dual reading process. This can minimize noise. That is, the correlated double sampling process can be performed without noise for both the photocharges stored in the first floating
도 3에 도시된 씨모스 이미지 센서의 동작 과정을 예시적으로 간략히 설명하면, 포토 다이오드(320)는 제1 인테그레이션 시간 동안 전하를 축적한 후 제1 트랜스퍼 트랜지스터(Tx1)(330)를 턴온하여 포토 다이오드(320)에 축적된 전하를 제1 부유확산영역(FD1)(340)으로 전송한다. 이 과정을 진행하기 전에, 이미 제1 부유확산영역(340)에 전하가 보관중인 상태라면 제2 트랜스퍼 트랜지스터(Tx2)(335)가 턴온되고 제1 부유확산영역(340)에 보관중인 전하가 제2 부유확산영역(345)으로 전송되는 처리(즉, 제1 부유확산영역(340)에 대한 리셋 처리)가 선행될 것이다.For example, the operation process of the CMOS image sensor illustrated in FIG. 3 is briefly described. The
포토 다이오드(320)에 축적된 전하가 제1 부유확산영역(340)으로 전송되면, 포토 다이오드(320)는 제2 인테그레이션 시간 동안 다시 전하를 축적한다.When the charge accumulated in the
제2 인테그레이션 시간이 완료되면, 듀얼 리딩이 개시된다. 즉, 셀렉트 트랜지스터(Sx)를 턴온한 후 리셋 트랜지스터(Rx)(350)를 턴온 및 턴오프하여 리셋 레벨(reset level)이 독출(read)된다. 이어서, 제2 트랜스퍼 트랜지스터(Tx2)(335)를 턴온 및 턴오프하여 제1 부유확산영역(340)에 축적된 전하(즉, 제1 인테그레이션 시간 동안 축적된 광전하)를 제2 부유확산영역(345)으로 전송한 후 신호 레벨(signal level)을 읽고 상관 이중 샘플링(CDS)를 수행한다. 상관 이중 샘플링에 의해 잡음이 제거된 순수한 제1 신호 레벨이 산출된다. When the second integration time is completed, dual reading starts. That is, the reset level is read by turning on and off the
이어서, 리셋 트랜지스터(350)를 턴온 및 턴오프하여 리셋 레벨을 읽고, 제1 트랜스퍼 트랜지스터(Tx1)(330)과 제2 트랜스퍼 트랜지스터(Tx2)를 모두 턴온한 후 순차적으로 제1 트랜스퍼 트랜지스터(330)와 제2 트랜스퍼 트랜지스터(335)를 턴오프함으로써 포토 다이오드(320)에 축적된 전하(즉, 제2 인테그레이션 시간 동안 축적된 광전하)가 제1 부유확산영역(340)을 거쳐 제2 부유확산영역(345)으로 전송되도록 한다. 그리고 제2 부유확산영역(345)에 축적된 전하에 대한 신호 레벨을 읽고 상관 이중 샘플링을 수행하여 잡음이 제거된 순수한 제2 신호 레벨이 산출된다. 전술한 바와 같이, 제1 트랜스퍼 트랜지스터(330)를 제2 트랜스퍼 트랜지스터(335)보다 앞서 턴오프함으로써 전하 주입(charge injection)에 의한 불확정성이 최소화될 수 있다.Subsequently, the
도 4a 및 도 4b에는 각각 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소의 개략적인 평면도가 도시되어 있다.4A and 4B are schematic plan views of unit pixels of a CMOS image sensor according to an embodiment of the present invention, respectively.
도 4a 및 도 4b를 참조하면, 제2 트랜스퍼 트랜지스터(Tx2)(335)에 의해 부유확산영역이 두 개의 영역 즉, 제1 부유확산영역(340)과 제2 부유확산영역(345)으로 분리됨을 확인할 수 있다. 참고로, 도면에서 굵은 선으로 표시된 폐도형 영역은 각각 상대적으로 고농도의 불순물 영역(예를 들어, N+ 영역)을 개념적으로 나타낸다.4A and 4B, the floating diffusion region is divided into two regions, that is, the first floating
또한 도 4b에 도시된 바와 같이, 리셋 트랜지스터(350)의 리셋 동작시 파티션 노이즈(Partition noise)를 감소시키기 위해 제2 부유확산영역(345)으로부터 소스/드레인 영역(VDDP)(410) 측으로 갈수록 채널 폭(channel width)이 넓어지는 구조로 형성될 수도 있다.In addition, as shown in FIG. 4B, in order to reduce partition noise during the reset operation of the
도 5에는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단면도가 도시되어 있다.5 is a cross-sectional view of the CMOS image sensor according to an embodiment of the present invention.
도 5를 참조하면, 씨모스 이미지 센서의 단위 화소의 단면 구성은 P 도전형의 반도체 기판(510), 포토 다이오드(320), 제1 부유확산영역(340), 제2 부유확산영역(345), 소스/드레인 영역(410), 제1 트랜스퍼 트랜지스터(330), 제2 트랜스퍼 트랜지스터(335), 리셋 트랜지스터(350) 및 STI 영역(520)을 포함하여 구성된다. Referring to FIG. 5, the cross-sectional structure of a unit pixel of the CMOS image sensor may include a P
빛 에너지를 흡수하여 발생한 전하를 축적하는 포토 다이오드(320)는 N 도전형의 액티브 영역과 P 도전형의 피닝층(pinning layer)을 포함하여 구성될 수 있다. The
포토 다이오드(320)에서 축적한 전하를 전달받아 타 영역으로 전송하는 제1 및 제2 부유확산 영역(340, 345)는 누설전류의 감소를 위해 상대적으로 고농도인 상부의 제1 액티브 영역(즉, 도시된 n+ 영역)을 상대적으로 저농도인 하부의 제2 액티브 영역(즉, 도시된 n- 영역)이 감싸는 형태로 구성된다. The first and second floating
즉, P 도전형 반도체 기판(510) 내의 소정의 깊이에 제2 액티브 영역을 먼저 형성한 후 그 상부 위치에 제1 액티브 영역을 형성함으로써 상호 일부가 겹쳐져 마치 제1 액티브 영역의 일부가 제2 액티브 영역에 의해 감싸진 것처럼 형성될 수 있다. 이러한 구조를 채택함으로써, 고농도의 N 도전형인 제1 액티브 영역과 P 도전형 반도체 기판(510)의 접속(junction) 중 일부가 저농도의 N 도전형인 제2 액티브 영역과 P 도전형 반도체 기판(510)의 접속(junction)으로 변경되어 누설 전류가 감소될 수 있게 된다.That is, by first forming a second active region at a predetermined depth in the P conductivity
이때, 하나의 마스크(mask)를 이용하여 제1 및 제2 부유확산 영역(340, 345)의 하부 액티브 영역과 포토 다이오드(320)의 액티브 영역을 동시에 형성함으로써 공정 단순화를 도모할 수 있다.In this case, the process may be simplified by simultaneously forming the lower active regions of the first and second floating
또한, 제1 및 제2 부유확산영역(340, 345)의 하부에 P 도전형 반도체 기판(510)보다 고농도인 별도의 P 도전형 웰을 형성하지 않음으로써 제2 액티브 영역과의 접속에서 상대적으로 누설전류가 감소되도록 할 수도 있다. Also, by not forming a separate P-conducting well having a higher concentration than the P-conducting
물론, 제2 부유확산영역(345)의 경우 전달받은 광전하를 소정의 시간(예를 들어 30usec) 이상 저장하기 위한 구역이 아니므로 누설전류의 영향이 작을 수 있어, 그 하부에 P 도전형 웰이 형성될 수도 있을 것이다. Of course, since the second floating
그리고, 제1 부유확산영역(340)은 추가적인 접점(contact)을 형성하여 별도의 커패시터(예를 들어 PiP(Poly-insulator-Poly), MiM(Metal-insulator-Metal) 구조의 커패시터 등)와 연결되는 구조로 형성될 수도 있다. 이를 통해, 제1 부유확산영역(340) 자체의 용량(capacity)가 부족한 경우에도 충분한 광전하의 축적이 이루어질 수 있다.In addition, the first floating
또한 씨모스 이미지 센서에서 발생되는 누설 전류를 감소시키기 위한 구조로서 제1 및 제2 부유확산영역(340, 345)이 STI 영역(520)과 소정의 거리만큼 이격되도록 형성될 수도 있다.In addition, as a structure for reducing leakage current generated by the CMOS image sensor, the first and second floating
또한 누설 전류의 감소를 위해 도 5에 도시된 바와 같이 제1 트랜스퍼 트랜지스터(330)에는 사이드 월(side wall)을 형성하지 않고, 제2 트랜스퍼 트랜지스터(335)에만 사이드 월이 형성되도록 할 수도 있다.In addition, as shown in FIG. 5, the sidewalls may be formed only in the
사이드 월을 형성한 후 액티브에 고농도의 N 도전형 이온을 반도체 기판(510)에 주입하면, 사이드 월이 형성된 부분에는 고농도의 N 도전형 이온이 주입되지 않아 자기정렬 마스크(self-aligned mask)로서 기능할 수 있다. 사이드 월은 예를 들어 LDD(Lightly Doped Drain) 구조를 형성하기 위한 CMOS 기본 공정과 유사하며 에치 배리어 마스크(etch barrier mask)를 사용하여 형성될 수 있다. If a high concentration of N-conductive ions are implanted into the
즉, 절연물인 SiO2 또는 SiN을 증착한 후 에치 배리어 마스크를 사용하여 포토 다이오드 영역, 제1 트랜스퍼 트랜지스터 영역 및 제1 부유확산영역(340)에만 포토레지스트를 형성한 후 에치를 진행하여 선택적으로 사이드 월을 형성할 수 있다. 다만, 에치 공정시 사용되는 높은 에너지의 플라즈마가 액티브 영역의 결정을 깨뜨리기 때문에 결함이 발생될 수 있고, 결함에서 전자홀 쌍이 발생되어 누설전류로 작용될 수 있다.That is, after depositing SiO 2 or SiN as an insulator, photoresist is formed only in the photodiode region, the first transfer transistor region, and the first floating
제2 부유확산영역(345)의 상부 액티브 영역은 저항성 접촉(Ohmic contact)을 형성해야 하고 제1 부유확산영역(340)으로부터 제2 부유확산영역(345)으로 광전하 전송 능력이 향상되도록 하기 위해 제1 부유확산영역(340)의 상부 액티브 영역보다 상대적으로 고농도로 형성되어야 한다. 따라서, 제2 트랜스퍼 트랜지스터(335)에 사이드 월을 형성한 후 고농도의 N 도전형 이온을 주입함으로써 주입 면적을 감소시켜 제2 부유확산영역(345)의 커패시턴스가 증가하는 것을 방지할 수 있다. The upper active region of the second floating
이는 제2 부유확산영역(345)의 커패시턴스가 증가하면 감도가 감소하는 악영향이 있기 때문이며, 또한 접촉이 형성되는 반도체의 n+ 이온 농도가 낮으면 저항성 접촉이 형성되지 않는 악영향이 있기 때문이다. 참고로, 도시된 바와 같이 제1 부유확산영역(340)의 상부 액티브 영역은 그 상부에 형성된 절연물 때문에 제2 부유확산영역(345)의 상부 액티브 영역에 비해 투과 깊이와 농도가 낮아지는 현상을 나타낸다.This is because the sensitivity decreases when the capacitance of the second floating
그리고, 제1 트랜스퍼 트랜지스터(330)는 턴온 처리에 의해 포토 다이오드(320)의 액티브 영역에 축적된 광전하를 제1 부유확산영역(340)으로 전송하고, 제2 트랜스퍼 트랜지스터(335)는 턴온 처리에 의해 제1 부유확산영역(340)의 액티브 영역에 축적된 광전하를 제2 부유확산영역(345)으로 전송한다.In addition, the
제2 트랜스퍼 트랜지스터(335)는 제1 부유확산영역(340)으로부터 제2 부유확산영역(345)으로 전하의 이동을 보다 용이하게 하기 위해 기준 인가 전압(VDD)보다 상대적으로 높은 전압이 가하여져 턴온되도록 구성될 수도 있다. 이를 위해, 외부 회로에 상대적으로 높은 전압을 제공하는 승압 회로가 존재하고, 승압 회로의 출력이 스위칭 디코더 회로를 경유하여 제2 트랜스퍼 트랜지스터(335)로 인가될 수 있다.
The
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the following claims And changes may be made without departing from the spirit and scope of the invention.
320 : 포토 다이오드 330 : 제1 트랜스퍼 트랜지스터
335 : 제2 트랜스퍼 트랜지스터 340 : 제1 부유확산영역
345 : 제2 부유확산영역 350 : 리셋 트랜지스터
410 : 소스/드레인 영역 510 : 반도체 기판
520 : STI 영역320: photodiode 330: first transfer transistor
335: second transfer transistor 340: first floating diffusion region
345: second floating diffusion region 350: reset transistor
410: source / drain region 510: semiconductor substrate
520: STI area
Claims (10)
P 도전형 반도체 기판 내에 형성되어 입사광에 대응하는 전하를 축적하는 포토 다이오드;
상기 포토 다이오드에 축적된 광전하를 전송받기 위한 제1 부유확산영역;
상기 포토 다이오드에 축적된 전하를 상기 제1 부유확산영역으로 전송하는 제1 트랜스퍼 트랜지스터;
상기 제1 부유확산영역에 축적된 광전하를 전송받기 위한 제2 부유확산영역; 및
상기 제1 부유확산영역에 축적된 전하를 상기 제2 부유확산영역으로 전송하는 제2 트랜스퍼 트랜지스터를 포함하되,
상기 포토 다이오드는 이미지의 한 프레임에 대해 2회의 인테그레이션(integration) 시간 동안 각각 전하의 축적을 수행하며,
앞선 인테그레이션 시간 동안 축적된 전하는, 나중 인테그레이션 시간의 개시 이전에 상기 제1 트랜스퍼 트랜지스터의 턴온 조작에 의해 상기 제1 부유확산영역으로 전송되는 것을 특징으로 하는 씨모스 이미지 센서.
In the CMOS image sensor,
A photodiode formed in the P conductivity type semiconductor substrate and accumulating charges corresponding to incident light;
A first floating diffusion region for receiving the photocharges accumulated in the photodiode;
A first transfer transistor transferring charges accumulated in the photodiode to the first floating diffusion region;
A second floating diffusion region for receiving the photocharges accumulated in the first floating diffusion region; And
A second transfer transistor configured to transfer charges accumulated in the first floating diffusion region to the second floating diffusion region,
The photodiodes each perform charge accumulation for two integration times for one frame of the image,
Charge accumulated during the previous integration time is transferred to the first floating diffusion region by a turn-on operation of the first transfer transistor before the start of the later integration time.
상기 2회의 인테그레이션(integration)에서 상이한 노출 시간이 적용되는 것을 특징으로 하는 씨모스 이미지 센서.
The method of claim 1,
CMOS image sensor, characterized in that different exposure times are applied in the two integrations.
상기 제1 부유확산영역과 상기 제2 부유확산영역은,
상기 P 도전형 반도체 기판 내부에 형성되는 N 도전형의 제1 농도인 제1 액티브 영역과, 상기 제1 액티브 영역의 상부에 형성되고 상기 제1 농도보다 상대적으로 고농도인 제2 액티브 영역을 포함하여 형성되되,
상기 제1 액티브 영역의 측면 중 일부 또는 전부는 상기 제2 액티브 영역에 접촉되는 것을 특징으로 하는 씨모스 이미지 센서.
The method of claim 1,
The first floating diffusion region and the second floating diffusion region,
A first active region having a first concentration of N conductivity type formed inside the P conductive semiconductor substrate, and a second active region formed over the first active region and having a relatively higher concentration than the first concentration; Formed,
Some or all of the side surfaces of the first active area are in contact with the second active area.
상기 제1 부유확산영역과 상기 제2 부유확산영역은 각각 STI(Shallow Trench Isolation) 영역과 접촉되지 않도록 배치되는 것을 특징으로 하는 씨모스 이미지 센서.
The method of claim 1,
And the first floating diffusion region and the second floating diffusion region are disposed not to be in contact with the shallow trench isolation (STI) region, respectively.
상기 제1 부유확산영역과 상기 제2 부유확산영역의 하부에는 상기 P 도전형 반도체 기판보다 상대적으로 높은 농도를 가지는 P 도전형 웰이 형성되지 않는 것을 특징으로 하는 씨모스 이미지 센서.
The method of claim 1,
And a P conductive well having a relatively higher concentration than that of the P conductive semiconductor substrate is not formed below the first floating diffusion region and the second floating diffusion region.
상기 제1 트랜스퍼 트랜지스터와 상기 제2 트랜스퍼 트랜지스터 중 상기 제2 트랜스퍼 트랜지스터에만 사이드 월(side wall)이 형성되는 것을 특징으로 하는 씨모스 이미지 센서.
The method of claim 1,
And a side wall is formed only in the second transfer transistor among the first transfer transistor and the second transfer transistor.
상기 제1 부유확산영역은 PiP(Poly-insulator-Poly) 구조의 커패시터 및 MiM(Metal-insulator-Metal) 구조의 커패시터 중 하나 이상과 전기적으로 연결되는 것을 특징으로 하는 씨모스 이미지 센서.
The method of claim 1,
And the first floating diffusion region is electrically connected to at least one of a capacitor having a poly-insulator-poly (PiP) structure and a capacitor having a metal-insulator-metal (MiM) structure.
상기 제2 트랜스퍼 트랜지스터의 턴 온 조작을 위해 기준 인가전압(VDD)보다 상대적으로 높은 전압이 인가되는 것을 특징으로 하는 씨모스 이미지 센서.
The method of claim 1,
And a voltage higher than a reference voltage (VDD) is applied to turn on the second transfer transistor.
상기 제2 부유확산영역에 축적된 광전하를 소스/드레인 영역으로 전송하는 리셋 트랜지스터를 더 포함하되,
상기 제2 부유확산영역으로부터 상기 소스/드레인 영역으로 근접할수록 채널 폭(channel width)가 점차 증가하도록 형성되는 것을 특징으로 하는 씨모스 이미지 센서.
The method of claim 1,
And a reset transistor configured to transfer the photocharges accumulated in the second floating diffusion region to a source / drain region.
And a channel width gradually increases as the second floating diffusion region approaches the source / drain region.
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