KR101385826B1 - 감소된 휨 및/또는 제어된 변형의 기판 처리 - Google Patents

감소된 휨 및/또는 제어된 변형의 기판 처리 Download PDF

Info

Publication number
KR101385826B1
KR101385826B1 KR1020090040364A KR20090040364A KR101385826B1 KR 101385826 B1 KR101385826 B1 KR 101385826B1 KR 1020090040364 A KR1020090040364 A KR 1020090040364A KR 20090040364 A KR20090040364 A KR 20090040364A KR 101385826 B1 KR101385826 B1 KR 101385826B1
Authority
KR
South Korea
Prior art keywords
substrate
orientation
path
scanning
orientation angle
Prior art date
Application number
KR1020090040364A
Other languages
English (en)
Other versions
KR20090117986A (ko
Inventor
윤 왕
사오인 첸
Original Assignee
울트라테크 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울트라테크 인크. filed Critical 울트라테크 인크.
Publication of KR20090117986A publication Critical patent/KR20090117986A/ko
Application granted granted Critical
Publication of KR101385826B1 publication Critical patent/KR101385826B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/0006—Working by laser beam, e.g. welding, cutting or boring taking account of the properties of the material involved
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/08—Devices involving relative movement between laser beam and workpiece
    • B23K26/082—Scanning systems, i.e. devices involving movement of the laser beam relative to the laser head
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/08—Devices involving relative movement between laser beam and workpiece
    • B23K26/0823—Devices involving rotation of the workpiece
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/352—Working by laser beam, e.g. welding, cutting or boring for surface treatment
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B1/00—Single-crystal growth directly from the solid state
    • C30B1/02—Single-crystal growth directly from the solid state by thermal treatment, e.g. strain annealing
    • C30B1/06—Recrystallisation under a temperature gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
    • B23K2103/56—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26 semiconducting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Thermal Sciences (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

하나 이상의 선택된 배향각에서 레이저 빔을 스캐닝하는 기판 표면 처리 시스템 및 방법이 제공된다. 배향각 및 배향각들은 기판 휨을 감소시키도록 선택될 수도 있다. 기판이 마이크로일렉트로닉 디바이스를 갖는 반도체 웨이퍼인 경우, 배향각은 제어된 변형을 발생시키고 디바이스의 전자적 성능을 개선하도록 선택될 수도 있다.
웨이퍼, 열처리, 어닐링, 변형

Description

감소된 휨 및/또는 제어된 변형의 기판 처리{SUBSTRATE PROCESSING WITH REDUCED WARPAGE AND/OR CONTROLLED STRAIN}
본 발명은 일반적으로, 예를 들어, 반도체 웨이퍼와 같은 기판의 표면을 처리하는 시스템 및 방법에 관한 것이다. 더 상세하게는, 본 발명은, 선택된 배향각을 따라 빔을 스캐닝하여 기판의 휨을 감소시키고/감소시키거나 기판의 응력 및 변형을 제어하는 시스템 및 방법에 관한 것이다.
마이크로일렉트로닉 회로 및 기타 마이크로 구조의 피쳐 (feature) 들이 포토리소그래피 기술을 이용하여 기판 상에 생성된다. 통상적으로, 포토리소그래피 툴 및 처리는, 실질적으로 또는 완전하게 평탄한 웨이퍼 표면의 토포그래피를 갖는 변형없는 반도체 웨이퍼와 같은 기판을 촬상하도록 설계된다. 미처리된 반도체 웨이퍼는 초기에는 변형이 없는 반면, 후속 웨이퍼 처리는 웨이퍼를 휘게 하거나 제어불가능하게 변형시킬 수도 있다.
일반적으로, 휘어진 반도체 웨이퍼와 같은 기판은 툴 동작 시간의 낭비, 웨이퍼 처리 비용의 증가 및 감소된 전체 처리 효율을 수반한다. 예를 들어, 포토리소그래피 처리의 강건성은 일반적으로, 촬상될 표면의 토포그래피가 이상적인 상황으로부터 벗어날 경우 포커스를 달성하는 리소그래피 시스템의 능력에 적어도 부분적으로 의존한다. 기판 표면의 비평탄화 (non-flatness) 의 정도 또는 휨이 시스템의 초점 심도 (DOF; depth of focus) 의 범위를 초과하는 경우, 시스템에 의해 기판 상의 포토레지스트층 상으로 촬상되는 마스크 패턴은 기판 상에서 적어도 몇몇 영역에서는 아웃 오브 포커스 (out of focus) 될 것이다. 이것은, 후속 처리에서 결함을 유발하여 잘못된 회로 또는 마이크로 구조를 초래할 수 있다. 하나의 중요한 주요 "결함" 은 피쳐의 사이즈 및 형상 모두의 측면에서 원하는 임계 치수 (CD) 에 도달한다는 것이다. 즉, 포토리소그래피 툴 및 처리의 포커스 평면으로부터 기판 표면의 과도한 편차 (deviation) 는 원하는 피쳐 치수 및 분해능으로부터의 변형의 원인을 나타낸다.
허용될 수 없는 변형 또는 휨을 수반하는 처리를 이용하는 것은 또한 다른 이유때문에 바람직하지 않다. 예를 들어, 반도체 웨이퍼에 대한 포토리소그래피 처리의 효율성은, 포토리소그래피 처리의 광학 노출에 이용된 마스크에 대한 처리중인 웨이퍼 (또는 그 표면 및/또는 내부 피쳐) 의 정렬에 종종 부분적으로 의존한다. 처리중인 웨이퍼의 마스크에 대한 오정렬은 바람직하지 않으며, 제어되지 않은 방법으로 웨이퍼 변형이 도입된 경우 발생할 수 있다. 오정렬이 공차 범위를 초과하는 경우, 그 결과로 얻어진 회로는 결함이 있게 되어, 열악한 성능 또는 심지어는 회로 고장이 야기될 수도 있다. 즉, 일련의 웨이퍼 층 상에 누적된 제어되지 않은 응력 및 변형은 정렬의 문제를 발생시켜, n-채널 또는 p-채널 금속 산화막 반도체 (metal oxide semiconductor) (NMOS 및 PMOS) 를 위한 트랜지스터와 같은 마이크로일렉트로닉 컴포넌트의 결함을 형성할 수도 있다.
프로세서, 메모리, 및 열처리를 요구하는 다른 집적 회로 (IC) 와 같은 반도체 기반 마이크로일렉트로닉 디바이스의 열처리를 수행하는데 코히어런트 및 인코히어런트 레이저 기술이 이용될 수도 있다. 예를 들어, 트랜지스터의 소스/드레인 부분은 실리콘 웨이퍼 기판의 영역을, 붕소, 인, 또는 비소 원자를 함유한 정전기적으로 가속된 도펀트에 노출시킴으로써 형성될 수도 있다. 주입 이후, 침입 (interstitial) 도펀트는 전기적으로 비활성이고, 활성화를 요구한다. 활성화는, 결정 격자가 불순물 원자를 자신의 구조에 통합하기에 충분한 시구간 동안 기판의 전체 또는 일부를 특정한 처리 온도까지 가열함으로써 달성될 수도 있다. 통상적으로, 치환 격자 사이트에 도펀트를 통합하기 위해 반도체 용융점 근처의 온도까지 웨이퍼를 급속도로 가열하는데 레이저 기술이 이용되고, 웨이퍼는 급속도로 냉각되어 도펀트를 적절한 위치에 "프리징 (freeze)" 한다.
도펀트 원자 분포에서 임의의 현저한 변경을 회피하기 위해, 접합 영역의 도펀트 원자를 "활성화"시키는데 고속 열 순환이 이용된다. 그 결과, 후속 가열보다는 주입 처리에 의해 실질적으로 규정되는 바와 같이 이상적인 박스형으로 활성화된 도펀트 프로파일이 생성된다. 레이저 기반 열처리 기술을 설명하는데 사용되는 예시적인 용어는 레이저 열처리 (LTP), 레이저 열 어닐링 (LTA), 및 레이저 스파이크 어닐링 (LSA) 을 포함한다. 몇몇 예에서, 이 용어들은 상호교환가능하게 사용될 수 있다.
레이저 및/또는 레이저 다이오드를 포함하는 레이저 처리 기술은 통상적으 로, 레이저 빔을 길고 얇은 이미지로 형성하여, 예를 들어, 반도체 웨이퍼의 상면과 같은 가열될 표면에 걸쳐 고속으로 차례로 스캐닝하는 것을 포함한다. 예를 들어, LTP 는 연속적이거나 펄스형의 고전력 CO2 레이저 빔을 이용할 수도 있으며, 이 빔은 본질적으로 코히어런트이다. CO2 레이저 빔은, 표면의 모든 영역이 가열 빔의 적어도 하나의 패스 (pass) 에 노출되도록 웨이퍼 표면 상에 래스터 스캐닝된다. 유사하게, 웨이퍼 표면 상에서의 스캐닝을 위한 인코히어런트 빔을 생성하기 위해 레이저 다이오드 바가 이용될 수도 있다.
빔이 웨이퍼의 표면 상의 특정 위치를 통과하는데 소요되는 시간 동안, 그 위치는 어닐링 온도까지 상승된다. 예를 들어, 100 mm/s 의 일정한 속도로 웨이퍼 표면에 걸쳐 100 ㎛ 의 광폭 빔을 래스터 스캐닝하는 것은 가열 사이클에 대해 1 밀리초의 드웰 시간 (dwell time) 을 초래시킬 수도 있다. 이 가열 사이클 동안 통상적인 최대 온도는 실리콘 웨이퍼에 대해 약 1350℃ 일 수도 있다. 웨이퍼 표면을 최대 온도까지 올리는데 요구되는 드웰 시간 내에, 오직 표면 영역 아래의 약 100 내지 약 200 마이크로미터의 층이 가열된다. 밀리미터 두께의 웨이퍼의 부피는, 레이저 빔이 지나간다면, 기판이 가열되었던 것만큼 급속도로 냉각되도록 기능한다. 레이저 기반 처리 장치 및 방법에 관한 추가적인 정보는, 각각 Talwar 등에 의한 미국 특허 제 6,747,245 호 및 미국 특허 공개 공보 제 2004/0188396 호, 제 2004/0173585 호, 제 2005/0067384 호 및 제 2005/0103998 호에서 발견할 수 있다.
웨이퍼의 휨 및 변형은 반도체 웨이퍼 처리 분야에서 주지된 현상이다. 예를 들어, 전술한 바와 같은 주입 처리는 반도체 웨이퍼에 응력을 발생시키는 경향이 있다. 유사하게, 웨이퍼 표면 가열과 연관된 온도 그레디언트는 웨이퍼에 응력을 유발시키는 경향이 있다. Conway 등의 미국 특허 제 6,865,308 호에서 볼 수 있는 바와 같이, 비교적 높은 온도에서 상부에 층이 퇴적되고 어닐링된 실리콘 웨이퍼는 휘어지는 경향이 있다. 극단적인 경우에는, 특정한 하위처리 이후 웨이퍼 자체가 휘어져서, 후속적인 하위처리를 위한 스테퍼 척에 웨이퍼를 적절하게 고정시키지 못한다.
후술하는 바와 같이, 레이저 기반 반도체 웨이퍼 처리는 바람직하지 못한 변형 및 웨이퍼 휨을 유발할 수도 있다. 예를 들어, 레이저 스파이크 어닐링 기술은 접합 어닐링에 대한 현재의 반도체 산업에 광범위하게 적용되어, 우수한 디바이스 성능을 달성하고 있다. 이러한 애플리케이션에서는, 도 1 에 도시된 바와 같이, 더 높은 어닐링 온도가 디바이스 성능을 개선시키는 경향이 있기 때문에, 더 높은 어닐링 온도가 바람직하다. 그러나, 스캐닝된 레이저 빔을 이용하여 처리된 웨이퍼는 휘어지는 경향이 있음이 발견되었다. 몇몇 예에서, LSA 처리 동안 발생된 웨이퍼 휨은, 포토리소그래피를 포함한 처리와 같은 IC 제조 처리에 요구되는 엄격한 공차를 초과할 수도 있다. 더 상세하게는, 도 2 는, 더 높은 LSA 온도에 따라 일반적으로 웨이퍼 휨이 증가함을 나타낸다.
그럼에도 불구하고, 실리콘 웨이퍼와 같은 반도체 기판과 연관된 변형이 모든 반도체 처리 상황에서 반드시 문제를 발생시키는 것은 아니다. 예를 들어, 실리콘 웨이퍼에서 트랜지스터 성능을 향상시키기 위해 최근에 스트레인 엔지니어링이 광범위하게 이용되고 있다. 더 상세하게는, 특정한 결정 (crystallographic) 및/또는 트랜지스터 배향으로 변형을 정렬시킴으로써 전류 흐름이 개선될 수도 있다는 것이 관찰되어 왔다.
따라서, 증가된 처리 온도를 포함하는 개선된 레이저 처리 기술의 결과로서 유발될 수도 있는 웨이퍼의 휨 문제를 완화하는 솔루션을 발견할 필요가 있다. 또한, 제어된 방법으로 웨이퍼 변형을 실시하는 수단을 제공함으로써 개선된 마이크로일렉트로닉 디바이스를 생성하는 레이저 처리 기술을 이용하는 기회가 당해분야에 존재한다.
제 1 실시형태에서, 본 발명은 기판의 표면을 처리하는 시스템을 제공한다. 이 시스템은, CO2 레이저와 같은 방사 소스, 스테이지, 기판 배향 수단 및 제어기를 포함한다. 방사 소스는 기판 표면을 처리하는데 적합한 광자 빔을 방출하도록 구성된다. 스테이지는 기판을 지지하고 기판을 빔에 대해 병진적으로 (translationally) 이동시키도록 구성된다. 기판 배향 수단은 빔에 대해 기판을 회전 배향하는데 효과적이다. 제어기는 방사 소스, 스테이지 및/또는 기판 배향 수단에 동작가능하게 커플링되어, 스테이지와 빔 사이에서 상대적 스캐닝 이동을 제공하도록 구성된다. 그 결과, 빔은 제 1 배향각에서 제 1 경로를 따라 기판 표면 상에서 병진적으로 스캐닝되고, 그 후, 제 2 배향각에서 제 2 경로를 따라 기판 표면 상에서 병진 스캐닝될 수도 있다. 통상적으로, 빔은 제 1 및 제 2 배향각에서 실질적으로 전체 기판 표면 상에서 병진적으로 스캐닝된다.
선택적으로, 빔이 적어도 45°의 입사각, 또는 기판 표면에 대해 빔의 브루스터 각 (Brewster's angle) 과 실질적으로 동일한 입사각에서 기판의 표면으로 향하도록 중계기가 제공될 수도 있다. 몇몇 예에서, 중계기는 기판 표면 상에 연장된 이미지를 형성하도록 구성된다. 이러한 이미지는, 빔과 스테이지 사이에서 상대적인 병진 스캐닝 이동을 가로지르는 길이방향 축방향성 (lengthwise axial directionality) 을 가질 수도 있다.
몇몇 예에서, 기판 배향 수단은 기판을 스테이지로부터 제거하지 않고 제 1 배향각에서 제 2 배향각으로 기판을 변경하도록 구성된다. 대안적으로, 기판은 스테이지로부터 제거되어, 제 1 배향각에서 제 2 배향각으로 기판을 변경할 수도 있다. 어느 경우이든, 제 1 배향각과 제 2 배향각은 약 90°만큼 상이할 수도 있다.
또 다른 실시형태에서, 본 발명은 기판의 표면을 처리하는 방법을 제공한다. 이 방법은, 기판 표면을 처리하는데 적합한 광자 빔을 발생시키는 단계, 제 1 배향각에서 제 1 경로를 따라 기판 표면상에서 병진적으로 빔을 스캐닝하는 단계, 및 제 2 배향각에서 제 2 경로를 따라 기판 표면 상에서 병진적으로 빔을 스캐닝하는 단계를 포함한다. 반도체 웨이퍼 어닐링 애플리케이션에 대해, 광자 빔은 1 회에 기판 표면의 5% 이하를 조사할 수도 있고, 적어도 초당 1000℃ 의 레이트로 기판 표면의 조사된 부분을 가열하는데 효과적이다.
기판은 제 1 및 제 2 배향각에서 실질적으로 전체 기판 표면 상에서 병진적으로 빔을 스캐닝함으로써 처리될 수도 있다. 빔이 제 1 및 제 2 배향각에 대 해 실질적으로 동일한 레이트로 스캐닝되는 경우, 처리된 표면은, 한번에 전체적으로 처리된 표면에 비해 및/또는 단일한 배향각으로 스캐닝된 표면에 비해 감소된 표면 휨을 나타낼 수도 있다.
통상적으로, 제 1 및 제 2 배향각에서 바라본 제 1 및 제 2 경로 각각은 실질적으로 서로 동일하다. 따라서, 제 1 및 제 2 경로 각각은 실질적으로 전체 기판 표면을 커버할 수도 있다. 대안적으로, 제 1 및 제 2 경로는 상이할 수도 있다. 몇몇 예에서는, 제 1 및 제 2 경로 중 하나가 실질적으로 전체 기판 표면을 커버하고, 다른 하나의 경로는 기판 표면의 오직 선택된 부분만을 커버한다.
제 1 및 제 2 경로 각각은 복수의 평행한 세그먼트를 포함할 수도 있다. 이 세그먼트들은 직선일 수도 있고/있거나 곡선일 수도 있고, 서로 소정의 거리만큼 이격되어, 그 평행한 세그먼트를 따라 조사된 섹션이 중첩할 수도 있다. 그 소정의 거리는 빔의 강도 프로파일에 따라 선택된다. 강도 프로파일은 피크 강도 영역을 가질 수도 있고, 그 소정의 거리는 피크 강도 영역이 중첩하지 않도록 선택된다.
추가적인 실시형태에서, 본 발명은 원하는 표면 윤곽 (contour) 을 생성하기 위해 기판을 처리하는 방법을 제공한다. 기판은, 초기 표면 윤곽 프로파일을 갖는 표면을 가진 기판에서 시작하는 방법에 의해 생성된다. 이 방법은, 기판 표면을 처리하기에 적합한 광자 빔을 발생시키는 단계 및 제 1 배향각에서 제 1 경로를 따라 기판 표면 상에서 병진적으로 빔을 스캐닝하는 단계를 포함할 수도 있다. 그 결과, 초기 표면 윤곽은 중간 표면 윤곽으로 변환된다. 그 후, 제 2 배향각에서 제 2 경로를 따라 기판 표면 상에서 병진적으로 빔이 스캐닝된다. 그 후, 중간 표면 윤곽은 원하는 표면 윤곽으로 변환된다.
또 다른 실시형태에서, 본 발명은 후속 처리에 적합하지 않은 윤곽을 가진 표면을 갖는 기판을 재형상화하는 방법을 제공한다. 광자 빔은, 열처리를 달성하기 위해 선택된 경로 및 선택된 배향각을 따라 기판 표면 상에서 병진적으로 빔을 스캐닝한다. 그 결과, 표면은, 그 부적합한 표면 윤곽을 후속 처리에 적합한 윤곽으로 변환하는데 효과적인 방식으로 재형상화된다.
또 다른 실시형태에서, 반도체 기판 표면 상의 마이크로일렉트로닉 회로의 성능을 개선하는 방법이 제공된다. 이 방법은, 기판 표면을 열처리하기에 적합한 강도 프로파일 및/또는 형상을 갖는 이미지를 생성하기에 적합한 광자 빔을 발생시키는 단계를 포함한다. 표면 변형이 없는 회로의 캐리어 이동성에 비해 마이크로일릭트로닉 회로에서의 캐리어 이동성을 향상시키는 방식으로, 표면 변형을 생성하기에 효과적인 배향각에서 그 기판 표면 상에서 병진적으로 이미지가 스캐닝된다. 배향각은, PMOS 및/또는 NMOS 트랜지스터를 포함하는 회로의 성능을 개선하도록 선택될 수도 있다.
본 발명에 따르면, 증가된 처리 온도를 포함하는 개선된 레이저 처리 기술의 결과로서 유발될 수도 있는 웨이퍼의 휨 문제를 완화할 수 있다. 또한, 본 발명에 따르면, 제어된 방법으로 웨이퍼 변형을 실시하는 수단을 제공함으로써 개선된 마이크로일렉트로닉 디바이스를 생성할 수 있다.
도면들은 본 발명의 다양한 양태들을 설명하도록 의도되며, 이들 양태들은 당해분야의 당업자에 의해 이해되고 적절하게 수행될 수 있다. 도면들은, 강조 및/또는 설명의 명확화를 위해 도면의 특정한 특성이 과장될 수도 있기 때문에 정확한 축척이 아닐 수도 있다.
본 발명을 상세히 설명하기 이전에, 별도로 명시하지 않으면 본 발명은 특정한 기판, 레이저 또는 재료에 한정되지 않으며, 이 모두는 변경될 수도 있음을 이해해야 한다. 또한, 여기서 이용되는 용어는 오직 특정한 실시형태를 설명하려는 목적이며, 한정하려는 의도가 아님을 이해해야 한다.
본 명세서 및 첨부한 청구항에서 이용되는 바와 같이, 단수의 형태 ("a", "an", 및 "the") 는 그 문맥에서 명확하게 별도로 지정하지 않으면 단수 및 복수 대상물 모두를 포함함을 유의해야 한다. 따라서, 예를 들어, 용어 "빔" 은 단일한 빔뿐만 아니라 복수의 빔을 포함하고, 용어 "파장" 은 단일한 파장뿐만 아니라 일 범위의 또는 복수의 파장을 포함한다.
본 발명의 설명 및 청구물에서, 다음의 용어는 다음의 정의에 따라 사용될 것이다.
용어 "브루스터 각 (Brewster's angle 또는 Brewster angle)" 은 빔의 P-편향 성분의 최소 반사율 또는 거의 최소인 반사율에 대응하는, 방사 빔과 표면 사이의 입사각을 지칭하도록 사용된다. 실리콘 웨이퍼와 같은 객체의 표면 상의 막은 임의의 각에서 제로의 반사율을 나타내는 것을 방지할 수도 있다. 그러나, 막이 본질적으로 유전체이면, 통상적으로, P-편향 방사에 대해 최소의 반사율의 각이 존재할 것이다. 따라서, 기판 상에 적층된 다양한 상이한 막으로부터 형성된 특정 표면에 대해 이용되는 브루스터 각은 유효한 브루스터 각 또는 P-편향 방사의 반사율이 최소인 각을 갖는 것으로 고려될 수 있다. 이 최소 반사율의 각은 통상적으로 기판 재료에 대한 브루스터 각의 각도와 일치하거나 이에 근접한다.
이미지 또는 빔에 대한 용어 "강도 프로파일" 은 하나 이상의 디멘젼에 따라 통합된 방사의 분포를 지칭한다. 예를 들어, 이미지는 유용한 부분 및 유용하지 않은 부분을 가질 수도 있다. 이미지의 유용한 부분은 통상적으로 그 길이의 몇몇 부분에 걸쳐 "균일"하거나 또는 일정한 통합된 강도 프로파일을 갖는다. 즉, 이미지의 유용한 부분에 걸쳐 스캐닝 방향에서 통합된 강도 프로파일은 실질적으로 일정할 수도 있다. 따라서, 균일한 강도 프로파일을 갖는 이미지의 유용한 부분에 의해 스캐닝된 기판 표면 영역 상의 임의의 지점은 동일한 온도로 가열될 것이다. 그러나, 유용하지 않은 부분의 강도 또는 강도 프로파일은 유용한 부분의 강도 또는 강도 프로파일과는 상이할 수도 있다. 따라서, 전체 이미지는, 유용한 부분 자체가 균일한 강도 프로파일을 나타낼 수도 있음에도 불구하고 전체적으로 "불균일"한 강도 프로파일을 가질 수도 있다.
관련 사항으로서, 이미지 또는 빔에 대한 용어 "피크 강도 영역" 은, 빔 폭에 걸쳐 최고로 통합된 강도를 나타내는 빔 길이를 따르는 영역을 지칭한다. 통상적으로, 이미지의 유용한 부분 전체가 최고로 통합된 강도에 매우 근접한 통합 강도를 나타낼 것이다.
또 다른 관련 사항으로서, "이미지의 에너지 활용도" 에서와 같은 용어 "에너지 활용도" 는, 이미지에서의 총 빔 에너지에 대해, 원하는 효과를 발생시키는데 유용한 이미지의 부분에 연관된 에너지의 비율을 지칭한다. 예를 들어, 어닐링 애플리케이션에서, 이미지의 "유용한 부분" 은 대략 소정의 퍼센트, 또는 2 개의 최대 또는 피크 빔 강도 내에 속하는 빔의 오직 일부일 수도 있다. 이러한 경우, "유용한 부분" 은 "실질적으로 균일한" 강도를 나타낸다. 이미지 프로파일 형상에 대한 작은 변형은 "에너지 활용도" 에서의 큰 변화를 발생시킬 수 있다.
용어 "반도체" 는 전기 전도도가 절연체보다 크고 도체보다 작은 임의의 다양한 고체 기판을 지칭하는 것으로 이용되며, 컴퓨터 칩 및 다른 전자 디바이스에 기본 재료로서 이용될 수도 있다. 반도체는, 실리콘 및 게르마늄과 같은 원소, 및 탄화 실리콘, 인화 알루미늄, 비화 갈륨, 및 안티몬화 인듐과 같은 화합물을 포함할 수 있다. 별도로 지적하지 않으면, 용어 "반도체" 는, 원소 반도체와 화합물 반도체 중 임의의 하나 또는 그 조합뿐만 아니라, 예를 들어, 장력 또는 압축력을 받는 반도체와 같은 변형된 반도체를 포함한다. 본 발명에 이용하기에 접합한 예시적인 간접 밴드갭 (bandgap) 반도체는 Si, Ge 및 SiC 를 포함한다. 본 발명에 이용하기에 적합한 직접 밴드갭 반도체는, 예를 들어, GaAs, GaN 및 InP 를 포함한다.
용어 "실질적" 및 "실질적으로" 는 통상적인 관점에서 사용되며, 중요성, 값, 정도, 양, 범위 등에서 고려될 수 있는 상황을 지칭한다. 예를 들어, "형상에서 실질적으로 가우시안" 이라는 구문은 가우시안 확률 분포 곡선의 형상에 현 저하게 대응하는 형상을 지칭한다. 그러나, "실질적으로 가우시안" 인 형상은, 예를 들어, 곡선이 비-가우시안 성분을 포함할 수도 있는 것과 같이 몇몇 비-가우시안 곡선의 특성을 나타낼 수도 있다.
유사하게, "실질적으로 균일한" 강도 프로파일은 강도가 프로파일의 피크 강도로부터 몇 퍼센트 이상 벗어나지 않는 비교적 평탄한 부분을 포함할 것이다. 바람직하게는, 강도의 편차는 약 2% 미만이다. 최적으로는, 강도의 편차는 약 1% 이하 또는 약 0.8% 이하이다. 용어 "실질적으로" 의 다른 용도는 유사한 정의를 포함한다.
여기서 이용되는 용어 "기판" 은, 처리가 의도되는 표면을 갖는 임의의 재료를 지칭한다. 기판은, 예를 들어, 칩의 어레이를 포함하는 반도체 웨이퍼 등과 같은 임의의 다수의 형태로 구성될 수도 있다.
전술한 바와 같이, 본 발명은 일반적으로 기판 표면을 열처리하는 장치 및 방법에 대한 것이다. 기판 표면에 형성된 디바이스의 성능을 개선하기 위해 높은 어닐링 온도까지 급속도로 표면을 가열하는데 스캐닝된 광자 빔이 이용된다. 더 상세하게는, 본 발명은, 유해한 기판 휨을 발생시키지 않는 방식으로 고속 어닐링을 적용하기 위해, 특정한 레이저 배향각 및 스캐닝 경로를 이용하여 표면을 처리한다.
예시적인 레이저 어닐링 시스템
본 발명의 신규하고 비자명한 양태들을 설명하기 위해, 도 3 은, 본 발명에 따라 기판의 하나 이상의 선택된 표면 영역을 어닐링 및/또는 이와 다르게 열처리하는데 이용될 수도 있는 열처리 장치 (10) 를 개략적으로 도시한다. LTP 시스템 (10) 은, 상위 표면 P 및 그 표면의 법선 N 을 갖는 반도체 기판 (30) 을 지지하는 상위 표면 (22) 를 갖는 이동가능한 기판 스테이지 (20) 를 포함한다. 기판 스테이지 (20) 는 제어기 (50) 에 동작가능하게 커플링된다. 기판 스테이지 (20) 는 제어기 (50) 의 조작하에서 X-Y 평면에서 이동하도록 구성되어, 기판은 방사 소스 (110) 에 의해 제공된 방사로부터 발생되는 이미지에 대해 스캐닝될 수 있다. 또한, 스테이지 (20) 는, X-Y 평면에 대해 직교하도록 연장된 Z 축 주위에서 기판 (30) 을 제어가능하게 회전시킬 수도 있다. 그 결과, 스테이지 (20) 는 X-Y 평면에서 기판 (30) 의 배향을 제어가능하게 고정시키거나 변경할 수도 있다.
선택적으로, 반도체 기판 (30) 은 일반적으로 원형인 상위 표면 P 및 표면의 법선 N 을 가질 수도 있다. 기판 (30) 은 기판 에지 (33) 를 통해 인터페이싱하는 측벽 (32) 을 포함하여, 상위 표면 P 의 중심부 Pc 를 둘러싼 환형 주변부 Pp 를 좁게할 수 있다. 인터페이스 Pi 는, 상위 표면 P 의 중심부 Pc 와 주변부 Pp 사이의 경계를 규정한다. 몇몇 예에서, 중심부는, 집적 회로와 같은 반도체 디바이스의 생산시에 완전한 수율이 기대되는 기판 영역을 나타내고, 주변부는, 몇몇 경우 디바이스가 없거나 일부만 존재하여 수율이 기대되지 않는 기판 부분인 에지 배제 영역을 나타낸다. 이러한 경우, 중심부는 실질적으로 전체 기판 표면을 점유하는 것으로 고려될 수도 있다.
스테이지는 서로 다른 기능을 수행하는 서로 다른 컴포넌트들을 포함할 수도 있다. 예를 들어, 표면의 법선에 대해 가변적인 배향각으로 스테이지 상에 기판을 위치시키기 위해 정렬 시스템이 제공될 수도 있다. 이러한 경우, 스테이지는, 정렬 시스템이 기판 배향을 제어하는 동안 기판 이동을 독립적으로 제어할 수도 있다.
방사 소스 (110) 는, 제어기 (50), 및 기판의 표면 상에 이미지를 형성하기 위해 방사 소스에 의해 발생된 방사를 기판쪽으로 중계하도록 기능하는 중계기 (120) 에 동작가능하게 커플링된다. 예시적인 실시형태에서, 방사 소스 (110) 는, 빔 (112) 형태로 파장 λH ~10.6㎛ (가열 파장) 에서 방사를 방출하는 CO2 레이저이다. 대안적으로, 본 발명에 이용하기에 적합한 방사는, 예를 들어 약 0.8㎛ 의 파장을 갖는 방사와 같이 LED 또는 레이저 다이오드 방사를 포함할 수도 있다. 선택적으로, 복수의 방사 소스가 이용될 수도 있다. 도시된 바와 같이, 레이저 (110) 는 중계기 (120) 에 의해 수신되는 입력 빔 (112) 을 발생시키며, 중계기 (120) 는 그 입력 빔 (112) 을 기판 상에 이미지 (150) 를 형성하는 출력 빔 (140) 으로 변환하도록 구성된다.
선택적으로, 빔의 강도 프로파일은, 가열 및 높은 에너지 활용도를 위해 피크 강도 주위에서 이미지 강도의 일부가 균일해지도록 조작될 수 있다. 예를 들어, 중계기 (120) 는 입력 빔 (112) 을 출력 빔 (140) 으로 변환할 수도 있다. 중계기는, 출력 빔이 상당한 부분에 걸쳐 균일한 강도 프로파일을 나타내도록, 원하는 코히어런트 빔 형상화를 제공하도록 구성될 수도 있다. 즉, 중계기 (120) 와 방사 소스 (110) 가 조합되어 출력 빔의 방향성, 강도 프로파일 및 위상 프로파일을 안정화시켜, 일정하게 신뢰가능한 레이저 어닐링 시스템을 생성할 수도 있다.
빔 (140) 은, 기판 표면의 법선 N 과 각 θ 를 형성하는 광축 A 를 따라 트래블링한다. 통상적으로, 임의의 반사광이 레이저 캐비티로 리턴되는 경우 불안정성을 초래할 수도 있기 때문에, 기판에 수직 입사각으로 레이저 빔을 촬상하는 것은 바람직하지 않다. 광축 A 를 수직 입사각보다는 입사각 θ 에서 제공하는 또 다른 이유는, 기판에 대한 브루스터 각과 동일한 입사각을 형성하고 p-편향 방사를 이용하는 것과 같이, 입사각 및 편향 방향의 적절한 선택에 의해 기판 (30) 과 빔 (140) 의 효율적인 커플링이 최적으로 달성될 수도 있기 때문이다. 어느 경우이든, 스테이지는 입사각을 보존하거나 변경하면서 빔 위치를 통해 기판을 스캐닝하도록 구성될 수도 있다. 유사하게, 스테이지는, 기판의 배향각을 빔에 대해 제어, 고정 또는 변경하도록 구성될 수도 있다.
빔 (140) 은 기판 표면 P 에 이미지 (150) 를 형성한다. 예시적인 실시형태에서, 이미지 (150) 는, 152 로 표시된 길이방향 경계를 가지며, 입사 빔 축 및 표면의 법선 (N) 을 포함하는 평면 내에 위치된 라인 이미지와 같은 연장된 이미지이다. 실질적으로 가우시안 강도 프로파일을 갖는 이미지에 대한 길이방향 경계는 열처리를 위해 이미지의 유용한 부분을 나타낼 수도 있다. 따라서, 기판 표면에 대한 빔의 입사각 (θ) 이 이 평면에서 측정될 수도 있다. 표면 입사각 (θ) 은, 예를 들어, 기판에 대한 (유효) 브루스터 각일 수도 있다.
제어기는 스테이지와 빔 사이에서 상대적 이동을 제공하도록 프로그래밍될 수도 있다. 원하는 처리 파라미터에 따라, 제어기는 서로 다른 타입의 상대적 이동을 제공할 수도 있다. 그 결과, 이미지 (150) 는, 예를 들어, 후술하는 바와 같이, 서로 다른 경로를 통해 기판 표면 상에서 스캐닝되어, 기판 표면의 적어도 일부를 가열할 수도 있다. 이러한 스캐닝은, 예를 들어, 1 밀리초 미만인 소정의 드웰 시간 D 내에 원하는 온도를 달성하는데 효과적인 방법으로 수행될 수도 있다. 스캐닝은 통상적으로, 이미지의 길이방향 축에 직교하는 방향으로 수행될 수도 있지만, 이것은 엄격한 요건은 아니다. 직교가 아니고 평행하지도 않은 스캐닝이 수행될 수도 있다.
또한, 달성된 최대 온도의 균일성의 피드백을 제공하기 위한 수단이 포함될 수도 있다. 다양한 온도 측정 수단 및 방법이 본 발명에 이용될 수도 있다. 예를 들어, 표면 상에 방출된 방사 분포의 스냅샷을 획득하기 위해 검출기 어레이가 이용될 수도 있고, 또는, 빔 이미지의 길이에 걸친 위치의 함수로서 최대 온도의 맵을 유도하기 위해 다수의 스냅샷이 이용될 수도 있다. 선택적으로, 기판 상에서 빔의 강도 프로파일을 측정하는 수단이 이용될 수도 있다.
최적으로는, 실시간 온도 측정 시스템이 이용될 수도 있다. 예시적인 온도 측정 시스템은, 2006년 11월 16일 공개되고 발명의 명칭이 "Methods and Apparatus for Remote Temperature Measurement of a Specular Surface" 인 미국 특허 공개 공보 제 2006/0255017 호에 개시되어 있다. 이러한 온도 측정 시스템은 제어기에 입력을 제공하도록 이용될 수도 있어서, 방사 소스, 중계기 또는 스 캐닝 속도를 조정함으로써 적절한 정정이 가능할 수 있다.
스캐닝 경로
전술한 바와 같이, 도 3 에 도시된 시스템은 다수의 서로 다른 방법으로 기판 표면 상에서 레이저 이미지를 스캐닝하도록 이용되어, 다수의 처리 문제점들을 해결할 수도 있다. 도 4 는, 빔 세그먼트들 사이에 상대적 이동이 제공된 경우, 기판 표면 P 를 조사할 때 이미지 (150) 에 의해 트래블링된 예시적인 스캐닝 경로 (160) 의 평면도를 도시한다. 도시된 바와 같이, 교번하는 왕복 (back and forth) 또는 "X-Y" 스캐닝 경로는 Y 방향을 따라 복수의 평행한 직선 스캐닝 세그먼트 (162) 를 포함한다. 세그먼트 (162) 는, 세그먼트 사이의 거리 S 만큼 이격된 이웃 세그먼트와 균일하게 이격된다. 또한, 도 4 에는, 이미지 (150) 가 실질적으로 전체 기판 표면 P 를 처리하는 것을 경로 (160) 가 허용하는 것이 도시되어 있다.
다른 방법으로는, Grek 등에 의한 미국 특허 제 7,238,915 호에 설명된 바와 같이, 직선 스캐닝 경로 세그먼트 및 아크형 스캐닝 경로 세그먼트 모두를 갖는 스캐닝 경로가 이용되어 에지 손상을 회피할 수도 있다. 예를 들어, 도 5 는, 이미지 (150) 에 의해 횡단된 단일 스캐닝 경로 (160) 상에서 방사 빔 (140) 에 의해 조사되는 기판 표면 P 를 평면도로 도시한다. 도 5 에서, 스캐닝 경로 (160) 는 기판 표면 P 밖의 위치 (160A) 에서 출발하고, 직선 세그먼트 (162A) 를 따라 단계적인 위치들 (160B (기판 에지 (33) 에 위치됨), 160C 및 160D) 을 통과한다. 라인 이미지 (150) 는 스캐닝 경로 (160) 를 따라 계속되어, 기판 에지 (33) 와 평행한 아크형 스캐닝 경로 세그먼트 (162B) 를 따른다. 세그먼트 (162B) 는 위치 (160E 및 160F) 를 포함한다. 위치 (160F) 에서는, 아크형 세그먼트 (162B) 가 직선 세그먼트 (162C) 에 접속된다. 따라서, 스캐닝 경로 (160) 을 따라 계속하여 라인 이미지 (150) 가 표면 밖의 위치 (160G) 까지 횡단한다.
도 6 은, 복수의 평행한 곡선 세그먼트를 포함하는 예시적인 교번 왕복 스캐닝 경로를 평면도로 도시한다. 도시된 바와 같이, 스캐닝 경로 (160) 는, 라인 이미지 (150) 를 초기에 기판 (30) 과 접촉하게 하는 초기의 직선 스캐닝 경로 세그먼트 (162I) 를 포함한다. 이미지 (150) 가 기판 표면 P 에 완전하게 속하게 되면, 직선 스캐닝 경로 세그먼트 (162I) 는, 경계 Pi 의 곡률을 따르는 다수의 제 1 아크형 스캐닝 경로 세그먼트 (162C) 로 전이된다. 인접한 아크형 스캐닝 경로 세그먼트 (162C) 는, 소정의 거리만큼 옆으로 옮겨진 유사한 형상을 갖는다. 통상적으로 그 소정의 거리는 라인 이미지 (150) 의 길이 및 강도 프로파일과 관련된다. 또한, 아크형 세그먼트 (162C) 는 각각, 기판의 반경에서 주변 영역 Pp 의 폭을 감산한 것과 동일한 반경을 가질 수도 있다.
아크형 스캐닝 경로 세그먼트 (162C) 는, 이미지가 기판 밖에서 트래블링하고 다시 기판 상으로 향하는 전이 스캐닝 경로 세그먼트 (162T) 에 접속된다. 인접한 전이 스캐닝 경로 세그먼트 (162T) 는 턴어라운드 세그먼트 (162R) 를 통해 접속된다. 도 7 은, 턴어라운드 세그먼트 (162R) 에 의해 접속된 2 개의 전이 세그먼트를 도시하는, 기판 에지 (33) 근처의 스캐닝 경로 (160) 의 일부에 대한 확대도이다. 턴어라운드 세그먼트 (162R) 는 기판 에지로부터 떨어져서 기판 표면 P 의 밖에 위치되어서, 인접 스캐닝 세그먼트 사이에서의 전이 동안 스캐닝 속도가 실질적으로 변할 때, 이미지 (150) 는 기판 표면에 속하지 않는다. 턴어라운드 세그먼트 (162R) 는, 스테이지 속도가 반전되어 라인 이미지가 기판 에지에 다시 접촉되기 이전에 요구되는 속도까지 도달할 수 있도록 충분히 길어야 한다.
임의의 스캐닝 경로에 대해, 제어기 (50) 는 제어 신호를 통해 스테이지 (20) 를 이동시켜, 기판 (30) 이 스캐닝 경로 (160) 를 따르도록 프로그래밍될 수도 있다. 그 결과, 실질적으로 전체 기판 표면 P 가 방사 빔 (20) 으로 열처리된다. 이 과정은, 다른 사항들 중, 스테이지 (20) 의 X 및 Y 스캐닝 축에서의 조정된 이동을 요구하여 적절한 스캐닝 경로를 생성한다.
표면 휨
전술한 바와 같이, 더 높은 어닐링 온도가 디바이스 성능을 개선시키는 경향이 있기 때문에, 일반적으로 더 높은 어닐링 온도가 바람직하다. 그러나, 스캐닝된 레이저 빔을 이용하여 처리된 웨이퍼는 휘어지며, 일반적으로 휘어짐은 LSA 온도가 높아짐에 따라 증가하는 것이 관찰된다. 이제, 휘어지는 현상이 스캐닝 경로뿐만 아니라 열처리와 연관된 다른 파라미터에 의존하여 변경될 수도 있음이 발견되었다.
예를 들어, 도 4 에 도시된 바와 유사한 교번 스캐닝 경로를 이용한 웨이퍼의 LSA 처리는 도 8 에 도시된 방식으로 웨이퍼를 휘게 한다. 도시된 바와 같 이, Y 방향에서의 휨이 X 방향에서의 휨보다 훨씬 커서 "칩형 (chip-like)" 프로파일을 형성한다. 즉, 도 8 은, 웨이퍼가 웨이퍼 상에서 스캐닝된 이미지의 길이방향으로 우선적으로 휘어지려는 경향이 있음을 도시한다. 도시된 바와 같이, 길이방향에서의 휨은 폭방향에서의 휨보다 5 배 이상 더 클 수도 있다.
집적 회로 제조 프로세스는 어닐링 처리를 위한 웨이퍼 휨에 대해 통상적으로 엄격한 공차를 요구하기 때문에 표면 휨은 문제가 된다. 300 mm 지름의 실리콘 웨이퍼에 대해, 통상적으로 공차는 지름에 걸쳐 5 ㎛ 이하 정도이다. 따라서, 일 방향에서의 과도한 휨은, 또 다른 방향에서의 웨이퍼 휨이 프로세스 공차에 부합하는 경우에도 웨이퍼를 후속 처리하기에 부적절하게 만들 수도 있기 때문에 특히 문제가 된다.
이제, 제 1 배향각에서 제 1 경로를 따라 기판 표면 상에서 병진적으로 빔이 스캐닝되고, 그 후, 제 2 배향각에서 제 2 경로를 따라 기판 표면 상에서 병진적으로 빔이 스캐닝되는 다중 단계 프로세스에 의해 비대칭적 휨이 감소될 수도 있음이 발견되었다. 예를 들어, LSA 시스템은 전체 빔 길이의 단계화된 사이즈에서 2 단계의 웨이퍼 어닐링 처리를 수행하도록 구성될 수도 있다. 이 처리는 제 1 스캐닝 경로를 따라 웨이퍼 표면 상에서 병진적으로 빔을 스캐닝하는 제1 스캐닝 단계를 포함한다. 그 결과, 웨이퍼 표면은 비대칭적으로 휘어질 수도 있다. 그 후, 제 2 스캐닝 경로를 따라 표면 상에서 빔이 다시 스캐닝되기 이전에 웨이퍼가 90°회전된다. 빔의 관점에서 바라볼 경우에는 스캐닝 경로가 동일할 수도 있지만, 웨이퍼의 회전 때문에, 그 스캐닝 경로는 서로에 대해 90°만큼 회전 오프셋된다. 제 2 경로의 결과, 표면의 전체 휨 및 휨의 비대칭성 모두가 감소될 수도 있다.
전술한 2 단계의 웨이퍼 어닐링 프로세스의 스캐닝 경로가 도 9 에 도시되어 있다. 도 9a 에 도시된 바와 같이, 이미지 (150) 에 의해 트래블링된 제 1 스캐닝 경로 (160A) 는 웨이퍼 상에서 Y 방향을 따라 복수의 평행한 직선 스캐닝 세그먼트 (162) 를 포함한다. 이 세그먼트 (162) 는, 이미지 (150) 의 길이에 대응하는 세그먼트 사이의 거리 S 만큼 이격된 이웃 세그먼트와 균일하게 이격되어, 실질적으로 전체 웨이퍼 표면을 처리한다. 그 후, 도 9b 에 도시된 바와 같이, 웨이퍼는 X 방향을 따라 정렬된 세그먼트 (162) 를 갖도록 90°회전된다. 웨이퍼는 이미지 (150) 에 의해 다시 스캐닝된다. 제 2 스캐닝 경로 (160B) 는 웨이퍼 회전 이전의 제 1 스캐닝 경로 (160A) 와 실질적으로 동일하다.
몇몇 예에서, 다중 단계의 웨이퍼 어닐링 처리는 서로 다른 스캐닝 경로를 이용할 수도 있다. 서로 다른 스캐닝 경로는 처리 수율의 레이트를 증가시키는데 이용될 수도 있는 이점이 있다. 도 10a 에 도시된 바와 같이, LSA 시스템은, 제 1 스캐닝 단계에서 전술한 바와 유사하게 제 1 스캐닝 경로를 따라 웨이퍼 표면 상에서 병진적으로 스캐닝되는 빔에 의해 수행되어, 실질적으로 전체 웨이퍼 표면을 처리하는 2 단계의 웨이퍼 어닐링 처리를 수행하도록 구성될 수도 있다. 그러나, 도 10b 에 도시된 바와 같이, 웨이퍼가 90°회전된 이후, 웨이퍼의 오직 에지 부분만이 스캐닝되어, 제 2 단계가 제 1 단계에서 생성된 휨을 감소시키는 것을 허용한다.
실험적 결과는, 레이저에 의해 유도된 웨이퍼 휨이 본 발명의 이용을 통해 감소될 수도 있음을 나타낸다. 예를 들어, 실질적으로 동일한 붕소 주입 실리콘 웨이퍼에 대해 단일 단계의 LSA 처리와 2 단계의 LSA 처리를 비교하기 위해 실험을 수행하였다. 이 처리들 모두는 웨이퍼 표면 상에서 동일한 스캐닝 레이트로 스캐닝된 동일한 빔을 이용하는 단계를 포함한다. 그 결과, 이 처리들 모두에 대해 스캐닝된 영역은 1350℃ 의 실질적으로 동일한 피크 온도에 도달하였다. 또한, 이 처리들 모두는 동일한 열 버짓 (budget) 을 이용하였다. 단일 단계의 LSA 처리에서는, 세그먼트 간의 거리가 이미지 길이의 1/2 에 대응한다. 반대로, 2 단계의 LSA 처리는, 이미지 길이에 대응하는 세그먼트 간의 거리를 가지며 서로에 대해 90°만큼 회전 오프셋된 2 개의 스캐닝 경로를 포함하였다.
실험의 결과를 도 11 에 도시한다. 도 11a 는 단일 단계의 LSA 처리에 통상적인 비대칭 휨 현상을 도시한다. 도 11b 는 2 단계의 LSA 처리에 통상적인 더 대칭적인 휨 현상을 도시한다. 단일 단계의 처리 및 2 단계의 처리와 연관된 웨이퍼 휨은 각각 50.5㎛ 및 19.6㎛ 로 측정되었기 때문에, 2 단계의 처리가 더 대칭적인 웨이퍼 표면을 달성하였고 1 단계의 처리에 대해 대략 2 배의 개선을 나타냈음이 명백하다.
1200 ℃의 더 낮은 피크 온도를 제외하고 SiGe 웨이퍼에 대해 실험을 반복하였다. SiGe 웨이퍼 실험의 결과를 도 12 에 도시한다. 도 12a 에 도시된 바와 같이, 단일 단계의 처리는 450㎛ 의 휨 측정을 나타낸 반면, 도 12b 에 도시된 바와 같이, 2 단계의 처리는 209㎛ 의 휨 측정을 나타냈다. 또한, 2 단계의 처리는 더 대칭적인 웨이퍼 표면을 달성하였고, 1 단계의 처리에 대해 대략 2 배의 개선을 나타냈다.
레이저 어닐링의 상황에서 웨이퍼 휨은 다수의 팩터들에 기인할 수도 있지만, 실험 데이터는, 기판 표면 상에 형성된 이미지의 형상 및 강도가 스캐닝 경로의 방향성보다 기판의 변형에 더 큰 영향을 주는 것으로 나타내는 경향이 있다. 유사하게, 실험 결과는 기판의 결정 배향에 대해 레이저 빔 배향 (장축) 을 최적화함으로써 감소될 수 있음을 나타낸다. 예를 들어, 에픽택셜 성장된 SixGe1-x 막을 갖는 (100) 실리콘 기판에 대해, <100> 의 결정 방향에 평행한 레이저 빔 배향으로 어닐링되면 <110> 방향에 비해 휨이 더 작아질 것임을 발견하였다.
따라서, 또 다른 실시형태에서, 본 발명은, 소정의 결정 배향을 갖는 반도체 기판의 표면을 처리하기 위해 광자 빔을 발생시키는 단계를 포함하는 기판 표면 처리 방법을 제공한다. 이 빔은 기판을 처리하기에 적합한 연장된 이미지를 형성하도록 지향된다. 이 이미지는 소정의 결정 배향에 따라 선택된 배향각에서 실질적으로 기판 표면 전체에 걸체 병진적으로 스캐닝된다. 소정의 결정 배향은 웨이퍼 휨을 감소시키도록 선택될 수도 있다.
제어된 열 유도 변형
전술한 바와 같이, 어닐링 처리 동안 레이저 빔은, 웨이퍼 휨을 유발하는 국부적인 응력 및 변형을 발생시킬 수도 있다. 또한, 전술한 바와 같이, 최근의 스트레인 엔지니어링은 반도체 웨이퍼 상에서 마이크로일렉트로닉 회로에 대한 트랜지스터 성능을 향상시키는데 이용되고 있다. 따라서, 레이저 빔의 형상, 강도 및/또는 배향이 웨이퍼 결정 배향 및 트랜지스터 레이아웃에 대해 최적화되어, 유도된 변형이 캐리어 이송 방향에서 캐리어 이동성을 최적화할 수 있고, 따라서 트랜지스터의 성능을 개선할 수 있는 것이 분명해야 한다.
일 예로, 밀리미터 내지 센티미터 단위의 길이 및 대략 100 마이크로미터의 폭을 갖는 연장된 레이저 이미지가 실리콘 웨이퍼의 표면 상에 스캐닝되어 웨이퍼를 어닐링할 수도 있다. 피크 표면 온도는 실리콘의 용융점 미만이며, 통상적으로 약 1100 ℃ 내지 약 1411 ℃ 의 범위 내에 속한다. 웨이퍼 상의 고정점이 레이저 이미지에 노출되는 시간은 대략 0.1 내지 3.0 밀리초이다. 이 시간 스케일에서 열 확산 길이는, 약 725 내지 약 775 마이크로미터인 전형적인 웨이퍼 두께보다 훨씬 작은 약 30 내지 200 마이크로미터이다. 따라서, 오직 얇은 상단 층만이 효과적으로 가열된다.
스캐닝 레이저 하에서 실리콘 웨이퍼의 2 차원 온도 분포를 시뮬레이션하는 모델은, 측방향 가열 및 수직방향 가열 모두가 강하게 국부화되는 것을 나타낸다. 급격한 열 그레디언트는 균일하지 않은 열 팽창을 유발한다. 가열되는 경우, 표면은 더 높은 표면 온도 때문에 벌크 실리콘의 하부보다 더 많이 팽창할 것이다. 이것은 압축 표면 응력을 유발한다. 그러나, 냉각 이후, 왜곡된 격자가 실온의 평형 위치로 완전하게 복원하지 못하면, 잔여 인장 응력이 전개될 것이다. 레이저 빔의 큰 종횡비에 기인하여, 잔여 인장 응력은 빔의 단방향 및 장방향에서 비대칭이다.
도 13 은 피크 어닐링 온도의 함수로서 레이저 어닐링된 웨이퍼의 측정된 곡률을 도시한다. 이 곡률은 잔여 응력에 의해 유도된다. 양의 곡률은 인장 응력을 나타낸다. 이미지의 길이방향에서의 응력이 이미지의 폭방향에서의 응력보다 훨씬 크다.
NMOS 및 PMOS 디바이스의 성능은 N 형 및 P 형 실리콘에 대한 피에조-저항 (piezo-resistance) 계수에서의 차이에 기인하여 서로 다른 방식으로 최적화될 수도 있다. 또한, 피에조-저항 계수는, 결정 배향 및 단축 응력 방향에 대해 전류가 어떻게 흐르는지에 의존한다. 집적 회로 애플리케이션에 대해, 통상적으로 트랜지스터는 <100> 또는 <110> 결정 배향에 평행한 채널 (전류 흐름 방향) 을 갖는 (100) 실리콘 기판 상에 형성된다. 표 1 은 채널 배향과 응력 방향의 다양한 조합에 대해 100MPa 인장 장력당 직선 드레인 전류 강화의 퍼센트를 나열한다. <110> 채널 NMOS 에 대해서는, 종방향 및 횡방향 모두에 인장 응력이 바람직한 반면, <110> 채널 PMOS 에 대해서는, 횡방향에서는 인장 응력이 바람직하고, 종방향에서는 압축 응력이 바람직하다.
Figure 112009027802697-pat00001
따라서, 비대칭 인장 응력을 유도하기 위한 레이저 가열 기술의 적절한 애플리케이션이 이용되어, 실리콘의 이방성 피에조-저항 특성의 관점에서 트랜지스터 성능을 최적화시킬 수 있다. 예를 들어, (100) Si 기판 상의 [100] 채널 NMOS 에 대해, 도 14a 에 도시된 바와 같이, 빔의 길이방향은 스캐닝 동안 채널 레이아웃에 평행해야 한다. 이것은, 이로운 종방향 인장 응력을 크게 생성하고, NMOS 에는 바람직하지 않은 가로방향 인장 응력을 작게 생성한다. PMOS 에 대한 영향은, 훨씬 작은 피에조-저항 계수 때문에 매우 작다.
(100) 기판 상의 [110] 채널 레이아웃에 대해서는, 상황이 더 복잡하다. NMOS 성능을 최대화하기 위해, 빔의 길이방향은 NMOS 채널 배향과 여전히 평행해야 한다. 그러나, PMOS 성능을 최대화하기 위해, 빔의 길이방향은 PMOS 채널 배향과 수직해야 한다. 따라서, 원칙적으로, 동일한 레이저 스캐닝 동안 NMOS 및 PMOS 모두에 대한 이득을 최대화하기 위해, NMOS 채널 배향을 PMOS 채널 배향에 대해 90°로 레이아웃할 수 있다. 임의의 경우, 표 2 는 (100) 실리콘 기판에 대한 트랜지스터 성능에 대한 레이저 빔 방향의 영향을 요약한다.
Figure 112009027802697-pat00002
그럼에도 불구하고, NMOS 및 PMOS 채널은 종종 더 양호한 리소그래피 해상도를 위해 동일한 방향을 따라 위치된다. 이 경우, 빔의 길이방향을 채널 배향에 수직하게 정렬하는 것이 NMOS 를 개선하면서 PMOS 이득을 최대화할 것이다. 대안적으로, 빔은 채널 배향에 대해 소정의 각도로 지향될 수도 있다. 이 각도를 조정함으로써, NMOS 성능과 PMOS 성능 사이의 트레이드오프가 조율될 수 있다. 또한, 원하는 응력 분포를 달성하기 위해, 서로 다른 배향각을 갖는 다수의 어닐링 스캐닝을 이용할 수 있다. 예를 들어, 빔의 길이방향을 레이저 어닐링 스캐닝에서는 채널에 평행하게 배향하고 후속 레이저 어닐링 스캐닝에서는 채널에 수직하게 정렬할 수 있다. 이것은, 채널의 종방향 및 횡방향에 더 대칭적으로 누적된 잔여 인장 응력을 생성한다. 그 결과, PMOS 에 작은 영향을 주면서 NMOS 성능이 최대화된다.
본 발명의 변형예
본 발명이 다양한 형태로 구현될 수도 있음은 당해분야의 당업자에게 자명할 것이다. 예를 들어, 고전력의 CO2 레이저가 이용되어 실질적인 가우시안 강도 프로파일을 갖는 이미지를 발생시킬 수도 있고, 그 후, 이 이미지는, 예를 들어, 용융 처리 또는 비-용융 처리와 같은 기판 표면의 고속 열처리를 실시하기 위해 기판 표면을 가로질러 스캐닝된다. 이러한 전력 레벨은 1 ms 의 드웰 시간에 걸쳐 적어도 약 60 J/cm2 의 노출 에너지 도즈 (doses) 를 제공할 수도 있다. 더 긴 드웰시간은 더 높은 에너지를 요구한다. CO2 레이저의 파장 λ 는 적외선 영역에서 10.6 ㎛ 이며, 이것은 통상적인 웨이퍼 피쳐의 치수에 비해 크고, 따라서, 패터닝된 실리콘 웨이퍼를 가로질러 빔이 스캐닝됨에 따라 균일하게 흡수될 수 있어서, 웨이퍼 상의 각각의 지점들이 동일한 최대 온도에 매우 근접하게 상승될 수도 있다.
또한, 스테이지는 서로 다른 기능을 수행하는 서로 다른 컴포넌트들을 포함할 수도 있다. 예를 들어, 기판 표면의 법선에 대해 가변적 배향각으로 스테이지 상에 기판을 위치시키기 위해 정렬 시스템이 포함될 수도 있다. 이 경우, 기판의 이동 및 정렬은 독립적으로 제어될 수도 있다.
본 발명의 추가적 변형예는 당해분야의 당업자에게 자명할 것이다. 통상적인 실험을 통해, 당업자는 본 발명이 기존의 장치와 통합될 수도 있음을 발견할 수도 있다. 중계기에 대한 레이저 빔의 위치 및 폭을 안정화시키기 위해, 공지된 보조 서브시스템들이 이용될 수도 있다. 당업자는, 본 발명의 완전한 이점을 실현하기 위해 강력한 레이저를 이용하여 본 발명을 실시하는 것과 관련하여, 특정한 동작적 문제들을 해결하기 위해 주의가 필요함을 인식할 것이다.
본 발명을 바람직한 특정 실시형태와 관련하여 설명하였지만, 전술한 설명은 본 발명의 범주를 한정하려는 것이 아니고 예시하는 것으로 의도된다. 본 명세서에서 설명하는 본 발명의 양태들은 적절하게 포함되거나 배제될 수도 있다. 예를 들어, 빔 결합 기술 및 빔 형상화 기술이 각각 이용되거나 조합되어 이용될 수도 있다. 본 발명의 범주 내의 다른 양태, 이점 및 변형예들은 본 발명과 관련된 당업자에게는 자명할 것이다.
본 명세서에서 기술한 모든 특허 및 특허 출원은 전술한 개시와 일치하는 범위에서는 그 전체가 참조로 통합되어 있다.
도 1 은 레이저 스캐닝을 이용하여 어닐링 온도 범위에 걸쳐 베이스라인에 대한 nMOSFET 구동 전류 이득의 백분율을 도시한 그래프이다.
도 2 는, 레이저 스캐닝을 이용하여 어닐링 온도 범위에 걸친 디바이스 웨이퍼 휨을 도시하며, 어닐링 온도가 증가함에 따라 휨이 증가함을 나타내는 그래프이다.
도 3 은, 상부 표면을 갖는 기판을 포함하는 예시적인 레이저 열처리 구조의 개략 측면도이다.
도 4 는, 기판 표면, 및 그 기판 상에서 복수의 직선 세그먼트를 갖는 예시적인 이미지 스캐닝 경로의 평면도이다.
도 5 는, 기판 표면, 및 아크형 세그먼트를 갖는 이미지 스캐닝 경로의 평면도이다.
도 6 은, 실질적으로 전체 기판 표면에 걸쳐 횡단하는 라인 이미지에 대한 예시적인 스캐닝 경로의 평면도이며, 이 스캐닝 경로는, 기판 표면의 밖에서 기판 표면 상으로 형성된 전이 세그먼트를 통해 서로 커플링되는 복수의 평행한 아크형 스캐닝 경로 세그먼트를 포함한다.
도 7 은, 기판의 에지 근처에서 턴어라운드 스캐닝 경로 세그먼트에 접속되는 2 개의 전이 스캐닝 경로 세그먼트를 나타내는, 도 6 의 스캐닝 경로의 확대도이다.
도 8 은, 도 4 에 도시된 것과 유사한 스캐닝 경로를 이용한 LSA 처리 이후, 통상적인 "휘어진" 웨이퍼 토포그래피를 도시한다.
총괄하여 도 9 로 지칭되는 도 9a 및 도 9b 는, 2 개의 동일한 회전적 오프셋 스캐닝 경로를 이용한 2 단계의 스캐닝 처리와 연관된 스캐닝 경로를 도시한다. 도 9a 는 제 1 스캐닝 경로를 도시한다. 도 9b 는 제 2 스캐닝 경로를 도시한다.
총괄하여 도 10 으로 지칭되는 도 10a 및 도 10b 는, 상이한 스캐닝 경로를 이용한 2 단계의 스캐닝 처리와 연관된 스캐닝 경로를 도시한다. 도 10a 는 제 1 스캐닝 경로를 도시한다. 도 10b 는 제 2 스캐닝 경로를 도시한다.
총괄하여 도 11 로 지칭되는 도 11a 및 도 11b 는, 실질적으로 동일한 붕소-주입 실리콘 웨이퍼에 대해 2 단계의 LSA 처리와 단일 단계 LSA 처리를 비교하기 위해 수행된 실험 결과를 도시한다. 도 11a 는 단일 단계 LSA 처리에 통상적인 비대칭 휨 현상을 도시한다. 도 11b 는 2 단계의 LSA 처리에 통상적인 더 대칭적인 휨 현상을 도시한다.
총괄적으로 도 12 로 지칭되는 도 12a 및 도 12b 는, 실질적으로 동일한 SiGe 에 대해 2 단계의 LSA 처리와 단일 단계 LSA 처리를 비교하기 위해 수행된 실험 결과를 도시한다. 도 12a 는 단일 단계 LSA 처리에 통상적인 비대칭 휨 현상을 도시한다. 도 12b 는 2 단계의 LSA 처리에 통상적인 더 대칭적인 휨 현상을 도시한다.
도 13 은, 빔의 길이방향 및 폭방향에서, 측정된 표면 곡률 대 피크 레이저 어닐링 온도를 도시한 그래프이다.
총괄적으로 도 14 로 지칭되는 도 14a 내지 도 14c 는, 트랜지스터 채널 배향에 대한 레이저 빔 이미지 사이의 가능한 다양한 배향 관계를 개략적으로 도시한다. 도 14a 는 종방향 트랜지스터 채널 배향에 평행한 길이방향 축을 갖는 빔 이미지를 도시한다. 도 14b 는 종방향 트랜지스터 채널 배향에 수직인 길이방향 축을 갖는 빔 이미지를 도시한다. 도 14c 는 종방향 트랜지스터 채널 배향에 대해 약 45°의 배향각에서 길이방향 축을 갖는 빔 이미지를 도시한다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 열처리 장치 20 : 기판 스테이지
22 : 상위 표면 30 : 기판
32 : 측벽 33 : 기판 에지
50 : 제어기 110 : 방사 소스
112 : 빔 120 : 중계기
140 : 출력 빔 150 : 이미지

Claims (32)

  1. 디바이스를 제조하기 위해 기판의 표면을 처리하는 시스템으로서,
    기판 표면을 처리하는 광자의 빔을 방출하도록 구성된 방사 소스;
    상기 기판을 지지하며 상기 기판을 상기 빔에 대해 병진적으로 (translationally) 이동시키도록 구성된 스테이지;
    상기 스테이지의 법선에 대해 선택된 배향각으로 상기 기판을 상기 스테이지에 위치시키기 위한 정렬 시스템; 및
    상기 방사 소스, 상기 스테이지 및 상기 정렬 시스템에 동작가능하게 커플링되는 제어기를 포함하며,
    상기 제어기는, 상기 빔으로 하여금 제 1 경로를 따라 제 1 배향각에서 실질적으로 상기 기판 표면 전체에 대해 병진적으로 스캐닝하게 하기 위한 상기 스테이지와 상기 빔 사이의 제 1 상대적 스캐닝 이동과, 그 후, 상기 빔으로 하여금 제 2 경로를 따라 제 2 배향각에서 상기 기판 표면의 적어도 일부에 대해 병진적으로 스캐닝하게 하기 위한 상기 스테이지와 상기 빔 사이의 제 2 상대적 스캐닝 이동을 제공하도록 구성되고,
    상기 제 1 배향각 및 상기 제 2 배향각 각각은 기판 휨을 감소시키도록 선택되고,
    상기 제 1 배향각 및 상기 제 2 배향각은 90° 만큼 상이한, 기판 표면 처리 시스템.
  2. 제 1 항에 있어서,
    상기 방사 소스는 CO2 레이저를 포함하는, 기판 표면 처리 시스템.
  3. 제 2 항에 있어서,
    상기 방사 소스는, 상기 빔을 적어도 45°의 입사각에서 상기 기판 표면을 향하게 하도록 구성되는 중계기 (relay) 를 포함하는, 기판 표면 처리 시스템.
  4. 제 3 항에 있어서,
    상기 입사각은 상기 기판 표면에 대한 상기 빔의 브루스터 각 (Brewster's angle) 과 실질적으로 동일한, 기판 표면 처리 시스템.
  5. 제 3 항에 있어서,
    상기 중계기는 상기 기판 표면 상에 연장된 이미지를 형성하도록 구성되는, 기판 표면 처리 시스템.
  6. 제 5 항에 있어서,
    상기 연장된 이미지는, 상기 빔과 상기 스테이지 사이의 상대적 병진 스캐닝 이동을 가로지르는 길이방향 축방향성 (lengthwise axial directionality) 을 갖는, 기판 표면 처리 시스템.
  7. 제 1 항에 있어서,
    상기 제어기는, 상기 빔이 상기 제 2 배향각에서 실질적으로 상기 기판 표면 전체에 대해 병진적으로 스캐닝할 수 있게 구성되는, 기판 표면 처리 시스템.
  8. 제 1 항에 있어서,
    상기 정렬 시스템은 상기 기판을 상기 스테이지로부터 제거하지 않으면서 상기 기판을 상기 제 1 배향각으로부터 상기 제 2 배향각으로 변경하도록 구성되는, 기판 표면 처리 시스템.
  9. 제 1 항에 있어서,
    상기 정렬 시스템은 상기 기판의 위치를 상기 제 1 배향각으로부터 상기 제 2 배향각으로 변경하기 위해 상기 기판을 상기 스테이지로부터 제거하도록 구성되는, 기판 표면 처리 시스템.
  10. 삭제
  11. 디바이스를 제조하기 위해 기판의 표면을 처리하는 방법으로서,
    (a) 기판 표면을 처리하는 광자의 빔을 발생시키는 단계;
    (b) 상기 빔을 제 1 경로를 따라 제 1 배향각에서 실질적으로 상기 기판 표면 전체에 대해 병진적으로 스캐닝하는 단계; 및
    (c) 상기 빔을 제 2 경로를 따라 제 2 배향각에서 상기 기판 표면의 적어도 일부에 대해 병진적으로 스캐닝하는 단계를 포함하고,
    상기 제 1 배향각 및 상기 제 2 배향각 각각은 기판 휨을 감소시키도록 선택되고,
    상기 제 1 배향각 및 상기 제 2 배향각은 90° 만큼 상이한, 기판 표면 처리 방법.
  12. 제 11 항에 있어서,
    상기 광자의 빔은 1 회에 상기 기판 표면의 5% 이하를 조사하는, 기판 표면 처리 방법.
  13. 제 11 항에 있어서,
    상기 광자의 빔은 적어도 초당 1000℃ 의 레이트로 상기 기판 표면의 조사된 부분을 가열하는데 효과적인, 기판 표면 처리 방법.
  14. 제 11 항에 있어서,
    상기 단계 (b) 및 상기 단계 (c) 는, 상기 빔이 상기 제 2 배향각에서 실질적으로 상기 기판 표면 전체에 대해 병진적으로 스캐닝할 수 있게 수행되는, 기판 표면 처리 방법.
  15. 제 11 항에 있어서,
    상기 제 1 경로 및 상기 제 2 경로는, 각각 상기 제 1 배향각 및 상기 제 2 배향각에서 볼 때 서로 실질적으로 동일한, 기판 표면 처리 방법.
  16. 제 15 항에 있어서,
    상기 제 1 경로 및 상기 제 2 경로 각각은 복수의 평행한 세그먼트들을 포함하는, 기판 표면 처리 방법.
  17. 제 16 항에 있어서,
    상기 제 1 경로 및 상기 제 2 경로 각각의 평행한 세그먼트들은 직선인, 기판 표면 처리 방법.
  18. 제 16 항에 있어서,
    상기 제 1 경로 및 상기 제 2 경로 각각의 평행한 세그먼트들은 곡선인, 기판 표면 처리 방법.
  19. 제 16 항에 있어서,
    상기 평행한 세그먼트들을 따라 조사된 기판 섹션들이 중첩하도록, 상기 평행한 세그먼트들은 서로 소정의 거리만큼 이격되는, 기판 표면 처리 방법.
  20. 제 19 항에 있어서,
    상기 빔은 강도 프로파일을 갖고, 상기 소정의 거리는 상기 강도 프로파일에 따라 선택되는, 기판 표면 처리 방법.
  21. 제 20 항에 있어서,
    상기 강도 프로파일은 피크 강도 영역을 갖고, 상기 소정의 거리는 피크 강도 영역들이 중첩하지 않도록 선택되는, 기판 표면 처리 방법.
  22. 제 11 항에 있어서,
    상기 단계 (b) 및 상기 단계 (c) 는 실질적으로 동일한 스캐닝 레이트에서 수행되는, 기판 표면 처리 방법.
  23. 제 11 항에 있어서,
    상기 단계 (b) 및 상기 단계 (c) 중 하나의 단계는, 상기 빔이 실질적으로 상기 기판 표면 전체에 대해 병진적으로 스캐닝할 수 있도록 수행되고, 상기 단계 (b) 및 상기 단계 (c) 중 다른 하나의 단계는, 상기 빔이 상기 기판 표면의 선택된 부분에 대해서만 스캐닝할 수 있도록 수행되는, 기판 표면 처리 방법.
  24. 원하는 기판 표면 윤곽을 생성하기 위해 기판을 처리하는 방법으로서,
    (a) 초기 표면 윤곽 프로파일을 갖는 표면을 가진 기판을 제공하는 단계;
    (b) 상기 기판의 표면을 처리하는 광자의 빔을 발생시키는 단계;
    (c) 상기 빔을 제 1 경로를 따라 제 1 배향각에서 상기 기판의 표면에 대해 병진적으로 스캐닝하여, 상기 초기 표면 윤곽을 중간 표면 윤곽으로 변환하는 단계; 및
    (d) 상기 빔을 제 2 경로를 따라 제 2 배향각에서 상기 기판의 표면에 대해 병진적으로 스캐닝하여, 상기 중간 표면 윤곽을 원하는 표면 윤곽으로 변환하는 단계를 포함하는, 기판 처리 방법.
  25. 삭제
  26. 표면 상에 마이크로일렉트로닉 회로를 갖는 반도체 기판을 열처리하는 방법으로서,
    (a) 기판 표면을 열처리하는 연장된 이미지를 생성하는 광자의 빔을 발생시키는 단계; 및
    (b) 표면 변형이 없는 상기 마이크로일렉트로닉 회로의 캐리어 이동성에 비해 상기 마이크로일렉트로닉 회로의 캐리어 이동성을 강화하는 방식으로, 상기 표면 변형을 발생시키는데 효과적인 배향각에서 상기 기판 표면에 대해 상기 연장된 이미지를 병진적으로 스캐닝하는 단계를 포함하는, 반도체 기판 열처리 방법.
  27. 제 26 항에 있어서,
    상기 마이크로일렉트로닉 회로는 PMOS 트랜지스터를 포함하는, 반도체 기판 열처리 방법.
  28. 제 26 항에 있어서,
    상기 마이크로일렉트로닉 회로는 NMOS 트랜지스터를 포함하는, 반도체 기판 열처리 방법.
  29. 제 1 항에 있어서,
    상기 스테이지는 상기 기판의 위치를 상기 제 1 배향각으로부터 상기 제 2 배향각으로 변경하기 위해 상기 기판의 법선에 대해 회전가능한, 기판 표면 처리 시스템.
  30. 제 1 항에 있어서,
    상기 제 1 배향각 및 상기 제 2 배향각은, 상기 제 1 배향각에서 상기 기판 표면이 스캐닝될 때 생성된 상기 기판의 휨이 상기 제 2 배향각에서 상기 기판 표면을 스캐닝함에 의해 감소되도록 선택되는, 기판 표면 처리 시스템.
  31. 제 1 항에 있어서,
    상기 광자의 빔에 의해 상기 기판의 상기 표면에 생성된 형상 및 이미지의 배향은 상기 기판의 결정 배향에 기초하여 기판 휨을 감소시키도록 선택되는, 기판 표면 처리 시스템.
  32. 제 31 항에 있어서,
    상기 디바이스가 상기 기판에 형성되는 때, 트랜지스터가 특정 채널 배향을 가지고, 상기 채널 배향에 관하여 상기 광자의 빔으로부터의 상기 이미지의 배향각은 완료시에 상기 트랜지스터의 성능을 최대화하도록 선택되는, 기판 표면 처리 시스템.
KR1020090040364A 2008-05-12 2009-05-08 감소된 휨 및/또는 제어된 변형의 기판 처리 KR101385826B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/152,019 2008-05-12
US12/152,019 US20090278287A1 (en) 2008-05-12 2008-05-12 Substrate processing with reduced warpage and/or controlled strain

Publications (2)

Publication Number Publication Date
KR20090117986A KR20090117986A (ko) 2009-11-17
KR101385826B1 true KR101385826B1 (ko) 2014-04-16

Family

ID=41266223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090040364A KR101385826B1 (ko) 2008-05-12 2009-05-08 감소된 휨 및/또는 제어된 변형의 기판 처리

Country Status (3)

Country Link
US (4) US20090278287A1 (ko)
KR (1) KR101385826B1 (ko)
TW (1) TWI446473B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8216945B2 (en) * 2009-04-09 2012-07-10 Texas Instruments Incorporated Wafer planarity control between pattern levels
US8252609B2 (en) * 2009-04-09 2012-08-28 Texas Instruments Incorporated Curvature reduction for semiconductor wafers
US8187983B2 (en) 2009-04-16 2012-05-29 Micron Technology, Inc. Methods for fabricating semiconductor components using thinning and back side laser processing
JP2011201759A (ja) * 2010-03-05 2011-10-13 Namiki Precision Jewel Co Ltd 多層膜付き単結晶基板、多層膜付き単結晶基板の製造方法および素子製造方法
JP4865878B2 (ja) * 2010-03-25 2012-02-01 株式会社日本製鋼所 雰囲気安定化方法およびレーザ処理装置
US8575043B2 (en) * 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US9218968B2 (en) * 2011-11-29 2015-12-22 Joled Inc Method for forming crystalline thin-film and method for manufacturing thin film transistor
US9558973B2 (en) 2012-06-11 2017-01-31 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times
SG10201503482QA (en) * 2012-06-11 2015-06-29 Ultratech Inc Laser annealing systems and methods with ultra-short dwell times
US9490128B2 (en) * 2012-08-27 2016-11-08 Ultratech, Inc. Non-melt thin-wafer laser thermal annealing methods
US9245768B2 (en) * 2013-12-17 2016-01-26 Applied Materials, Inc. Method of improving substrate uniformity during rapid thermal processing
US10083843B2 (en) 2014-12-17 2018-09-25 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times
DE112016005136T5 (de) * 2015-11-09 2018-07-26 Applied Materials, Inc. Unterseitenverarbeitung
US10446423B2 (en) 2016-11-19 2019-10-15 Applied Materials, Inc. Next generation warpage measurement system
DE102017205635A1 (de) * 2017-04-03 2018-10-04 3D-Micromac Ag Verfahren und Fertigungssystem zur Herstellung mikroelektronischer Komponenten mit Schichtaufbau
CN112404728B (zh) * 2019-08-23 2023-04-07 富联裕展科技(深圳)有限公司 连接件、装置、激光设备及制备方法
CN110834147A (zh) * 2019-11-26 2020-02-25 深圳市牧激科技有限公司 激光加工控制方法、激光加工装置及计算机可读存储介质
CN112038223A (zh) * 2020-08-27 2020-12-04 上海华力集成电路制造有限公司 一种改善双激光退火过程中晶圆表面热分布的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005043371A (ja) 2003-07-23 2005-02-17 Kla-Tencor Technologies Corp 連続多波長表面スキャンを用いて表面レイヤ厚さを決定する方法および装置
KR20060043106A (ko) * 2004-02-26 2006-05-15 울트라테크 인크. 열 처리를 위한 레이저 주사 장치 및 방법
JP2006134986A (ja) 2004-11-04 2006-05-25 Sony Corp レーザ処理装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56142630A (en) * 1980-04-09 1981-11-07 Fujitsu Ltd Manufacture of semiconductor device
US7154066B2 (en) * 2002-11-06 2006-12-26 Ultratech, Inc. Laser scanning apparatus and methods for thermal processing
US6747245B2 (en) * 2002-11-06 2004-06-08 Ultratech Stepper, Inc. Laser scanning apparatus and methods for thermal processing
US7098155B2 (en) * 2003-09-29 2006-08-29 Ultratech, Inc. Laser thermal annealing of lightly doped silicon substrates
US7148159B2 (en) * 2003-09-29 2006-12-12 Ultratech, Inc. Laser thermal annealing of lightly doped silicon substrates
US6865308B1 (en) * 2004-07-23 2005-03-08 Bae Systems Information And Electronic Systems Integration Inc. Backside deposition for relieving stress and decreasing warping in optical waveguide production
US7767927B2 (en) * 2005-05-16 2010-08-03 Ultratech, Inc. Methods and apparatus for remote temperature measurement of a specular surface
US7238915B2 (en) * 2005-09-26 2007-07-03 Ultratech, Inc. Methods and apparatus for irradiating a substrate to avoid substrate edge damage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005043371A (ja) 2003-07-23 2005-02-17 Kla-Tencor Technologies Corp 連続多波長表面スキャンを用いて表面レイヤ厚さを決定する方法および装置
KR20060043106A (ko) * 2004-02-26 2006-05-15 울트라테크 인크. 열 처리를 위한 레이저 주사 장치 및 방법
KR100722723B1 (ko) 2004-02-26 2007-05-29 울트라테크 인크. 열 처리를 위한 레이저 주사 장치 및 방법
JP2006134986A (ja) 2004-11-04 2006-05-25 Sony Corp レーザ処理装置

Also Published As

Publication number Publication date
US20110028003A1 (en) 2011-02-03
KR20090117986A (ko) 2009-11-17
US20120071007A1 (en) 2012-03-22
TW201003820A (en) 2010-01-16
TWI446473B (zh) 2014-07-21
US20130273751A1 (en) 2013-10-17
US9401277B2 (en) 2016-07-26
US20090278287A1 (en) 2009-11-12

Similar Documents

Publication Publication Date Title
KR101385826B1 (ko) 감소된 휨 및/또는 제어된 변형의 기판 처리
US8314360B2 (en) Apparatuses and methods for irradiating a substrate to avoid substrate edge damage
KR101271287B1 (ko) 사전 및 포스트 스파이크 온도 제어에 의한 기판의 열처리
KR101382994B1 (ko) 표면 반사도 변화의 최소화
US20160240440A1 (en) Systems and processes for forming three-dimensional integrated circuits
US7847213B1 (en) Method and apparatus for modifying an intensity profile of a coherent photonic beam
TWI549191B (zh) 管理基材退火的熱預算
US7238915B2 (en) Methods and apparatus for irradiating a substrate to avoid substrate edge damage
US7932139B2 (en) Methodology of improving the manufacturability of laser anneal
TWI557780B (zh) 用於缺陷退火與摻質活化之高效率線形成光學系統及方法
TWI487587B (zh) 使用直接及再利用輻射處理基體之技術
US8071908B1 (en) Edge with minimal diffraction effects
US7732353B2 (en) Methods of forming a denuded zone in a semiconductor wafer using rapid laser annealing
US20140363986A1 (en) Laser scanning for thermal processing
JP2005534172A (ja) 急速加熱処理中のアライメントマークのずれ防止方法
US10429747B2 (en) Hybrid laser and implant treatment for overlay error correction

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee