KR101384491B1 - 객체 지향 하드웨어를 위한 시스템 및 방법 - Google Patents

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Abstract

본 발명은 소비자 가전 서브시스템 및 제품을 구축하는 데에 이용될 수 있는 상호 접속 가능한 모듈(18-62)시스템에 관한 것이다. 집안 특색(familiar features)이 용이한 설정 및 제어를 위하여 포함된다. 데이터가 공통 인터페이스를 이용하여 모듈들 간에 전송되어 데이터 흐름의 용이한 라우팅 및 재구성을 가능하게 한다.
객체 지향 하드웨어, 모듈, 신호 처리, 필터, 암호화, 암호해독, 스케일러

Description

객체 지향 하드웨어를 위한 시스템 및 방법{SYSTEM AND METHOD FOR OBJECT ORIENTED HARDWARE}
본 발명은 전반적으로 객체 지향 하드웨어를 위한 시스템 및 방법에 관한 것이다.
복잡한 업무는 통상적으로 보다 작은 업무들로 분할되어 처리된다. 소프트웨어에서 이것은 객체 지향 설계(object oriented design)로 불린다. 객체는 기능(functionality)의 독립 모듈(self-contained module)로 규정된다.
근래의 (예컨대, 디지털 텔레비전의 설계와 같은)디지털 제품 설계의 접근방식은 집적도를 최대화하는 것- 이상적으로 하나의 칩 상에 하나의 시스템-에 초점이 맞추어진다. 본 명세서에서 인식되는 바와 같이, 이러한 하드웨어 복잡도는 단위 비용 절감을 위한 유연성을 희생할 수도 있는 긴 리드 타임(lead time)을 초래한다. 칩이 준비될 때까지, 몇몇 원하는 특징이 부족하면서도, 사용하지 않는 기능이 포함될 수 있을 것이다. 따라서, 원하는 특징 세트를 획득하고, 동시에 사용되지 않거나, 적어도 더 이상 원하지 않는 칩의 기능을 구축하는 데에 부가적인 부분이 요구될 수 있을 것이다. 이 경우 소프트웨어는 모든 컴포넌트가 함께 기능하도록 하는 업무를 맡는다.
또한, 본 명세서에서 인식되는 바와 같이, 디지털 제품은 항상 범용 컴퓨터를 요구하는 것은 아니다. 더욱이, 시분할 일반 버스(generic bus)는 전용 데이터를 이동시키는 최적의 방식이 아닐 수 있을 것이다.
또한, 본 명세서에서 인식되는 바와 같이, 대부분의 가전 장치는 수행하기 위한 특정 업무를 가지며, 이러한 업무에의 임의의 변경은 느린 인간의 입력에 의해서 보조가 맞추어진다. 업무 파괴는 통상적으로 직렬 파이프라인으로서 수행되는 일련의 단계 또는 기능을 수반하며, 특정 제품들은 특정 기능들 및 수행 순서의 세부사항에 의해서 변한다. 따라서, 디지털 텔레비전을 포함하는 그러한 CE 제품들은, 본 명세서에서 이해되는 바와 같이, 객체 지향 하드웨어 구조의 후보가 된다.
<발명의 개요>
객체 지향 하드웨어 시스템은 하나 이상의 하드웨어로 구현되는, 각각 단일 기능을 실행하도록 구성되는 신호 처리 모듈과, 신호 처리 모듈에 데이터를 전송하거나 신호 처리 모듈로부터 데이터를 수신하는 하나 이상의 입력 및/또는 출력 모듈을 포함한다. 신호 처리 모듈은 단일 전자 컴포넌트보다는 크며, 독립적으로 판매되는 전체 CE 장치보다는 작다.
예를 들면, 신호 처리 모듈은 필터 모듈, 암호해독 모듈, 암호화 모듈, 트랜스코드 모듈, 멀티플렉서 모듈, 디멀티플렉서 모듈, 스케일러(scaler) 모듈 또는 HDMI(high definition media interface) 수신기 모듈일 수 있다. 이와 대조적으로, 입력 및/또는 출력 모듈은 FIFO 버퍼 모듈, POD 모듈, 탈착형 메모리 매체, 비 디오 전달 모듈, iLink 인터페이스 모듈, PCI(personal computer interface) 인터페이스 모듈 및 IDE(integrated drive electronics) 인터페이스일 수 있다. 유니버셜 파이프라인 스위치가 모듈들을, 예를 들면, 이미지 합성기 모듈 또는 이미지 미러 모듈에 접속하는 데에 이용되고, 시각적 디스플레이 상의 비디오 디스플레이를 위하여 HDMI 수신기로부터의 비디오 정보가 디스플레이 드라이버 모듈로 전송될 수 있을 것이다.
다른 측면에서, 가전(CE) 장치를 구성하는 방법은 공통 통신 기능을 가지는 복수의 객체 지향 하드웨어 모듈을 확립하는 단계를 포함한다. 이러한 방법은 모듈들의 서브세트를 선택하는 단계와, CE 장치를 획득하기 위한 설계에서 모듈들의 서브세트를 구성하는 단계 또한 포함한다.
또 다른 측면에서, 객체 지향 하드웨어 시스템은 하나 이상의 하드웨어 구현 신호 처리 모듈과, 신호 처리 모듈로부터 데이터를 수신하거나, 신호 처리 모듈에 데이터를 송신하는 하나 이상의 입력 및/또는 출력 모듈을 포함한다. 신호 처리 모듈은 단일의 전자 컴포넌트보다 크며, 독립적으로 판매되는 전체 CE 장치보다는 작다.
구조 및 동작에 대한 본 발명의 세부사항은, 동일한 참조부호가 동일한 부분을 참조하는 첨부된 도면을 참조하여 가장 잘 이해될 수 있다.
도 1은 제1 예시의 객체 지향 하드웨어 시스템의 블록도.
도 2는 제2 예시의 객체 지향 하드웨어 시스템의 블록도.
도 3은 객체 지향 하드웨어 시스템에서 이욜될 수 있는 예시적인 모듈(스케일러)의 블록도.
전반적인 개관에서, 본 발명은 CE 제품을 위한 구조가 공통 인터페이스 구조를 이용하여 함께 접속된 하드웨어 객체들의 라이브러리를 이용하여 설계될 수 있음을 인식한다. 본 명세서에서 이해되는 바와 같이, 이러한 하드웨어 모듈방식은 제품 특징 유연성을 최대화하고, 제품 레벨이 아닌 모듈 레벨에서 상품화를 가능하게 한다. 개체 지향 하드웨어 구조는 객체, 인터페이스 및 데이터 라우팅의 3가지 이슈와 관련된다.
먼저, 도 1을 참조하면, 전체적으로 참조부호 10로 표시된 제1의 비제한적 객체 지향 하드웨어 시스템이 도시되는데, 여기에서 다양한 하드웨어 구현 모듈(본 명세서에서는 "객체"로도 불림)이 원하는 기능을 따른다. 즉, 시스템에서 수행되는 임의의 기능은 하드웨어 모듈로서의 후보이다. 이러한 분할은 필요한 때에 기능의 용이한 이용 및 대체를 가능하게 한다.
"하드웨어 모듈" 또는 "하드웨어 객체"는 단일 저항, 캐패시터 또는 트랜지스터와 같은 단일 전자 컴포넌트를 의미하며, 전체 TV, 디스크 플레이, PVR 등과 같은 독립적으로 판매되는 전체 CE 컴포넌트보다 작다.
본 명세서에서 고려되는 하드웨어 객체는 NTSC 튜너, ATSC 튜너, 합성(composite)을 위한 아날로그 입력 모듈, S-비디오, 컴포넌트 입력, IP 네트워크 통신 모듈, HDMI(또는 DVI) 입력 모듈, VGA 입력 모듈, 디코더(MPEG, AVC, DV등) 모듈, 스케일러(scaler) 모듈, 이미지 개선 모듈(예를 들면, 디인터페이스(de-interlace) 모듈), 사용자 인터페이스 생성을 위한 그래픽 생성 모듈 및 디스플레이 드라이버 모듈이다.
따라서, 객체 지향 하드웨어 접근방식은, 원하는 기능을 획득하기 위하여 함께 파이프라이닝(pipelining)되거나, 데이터 경로에/데이터 경로로부터 스위치 인/아웃(switch in/out)될 수 있는 모듈의 라이브러리를 확립함을 이해할 수 있을 것이다.
도 1은 TV용 비디오 프로세싱 시스템으로서 이용될 수 있는 본 발명의 객체 지향 하드웨어 원리를 이용하는 제1 예시 시스템(10)을 도시한다. 도 1에 도시된 각각의 요소들은 개별적인 하드웨어 모듈에 의해서 구현될 수 있을 것이며, 모든 하드웨어 모듈은 원하는 경우에는 동일한 기판상에 배치될 수 있을 것이다. 모듈은 3개의 스위치(12, 14, 16)에 의해서 통신하여 데이터 교환을 유효하게 한다. 스위치(12, 14, 16)는 임의의 입력이 임의의 출력으로 라우팅되는 것을 가능하게 하는 크로스 포인트 스위치(cross point switch)일 수 있을 것이며, 이는 아래에서 보다 상세히 설명된다.
도 1의 비제한적인 예에 도시된 모듈 중에는, 예를 들면 오디오-비디오 소스로부터 정보를 수신하는 복조 모듈(18)이 존재한다. 신호를 필터링하기 위하여 필터 모듈(20)이 제공될 수 있으며, 암호화된 데이터 스트림을 암호해독하기 위하여 암호해독 모듈(22)이 제공될 수 있을 것이다. 유사하게, 시스템(10)에 의해서 출력되는 데이터를 암호화하기 위하여 암호화 모듈(24)이 제공될 수 있을 것이다. 비디오의 트랜스코딩이 트랜스코드 모듈(26)에 의해서 처리될 수 있다.
유출되는 데이터의 멀티플렉싱과 유입되는 데이터의 멀티플렉싱은 멀티플렉서 모듈(28)과 디멀티플렉서 모듈(30)에 의해서 각각 제공될 수 있을 것이다. 비디오 스케일링이 스케일러 모듈(32)에 의해서 제공될 수 있을 것이며, 데이터 입력및/또는 출력이 FIFO 버퍼 모듈(34)에 의해서 처리된다. FPGA(field programmable gate array)에 의해서 구현될 수 있는 제어 모듈은 전수한 신호 처리 모듈들의 다양한 활동을 제어/조정할 수 있을 것이다.
통상적으로 각각 단지 하나의 기능을 수행하도록 구성되는 전술한 신호 처리 모듈에 부가하여, 도 1은 시스템(10)이 시스템(10) 외부의 컴포넌트와 통신하기 위한 다양한 입력/출력 모듈 또한 포함할 수 있음을 도시한다. 비제한적인 예로써, 시스템(10)은 POD 모듈(38), Sony Memory Stick(Sony사의 상표)과 같은 탈착식 메모리 매체(40), 비디오 전달 모듈(42), iLink 인터페이스 모듈(44), PCI 인터페이스 모듈(46) 및 IDE(integrated drive electronics)(48)를 포함할 수 있을 것이다.
도 2는 TV 디스플레이를 구동하는 데에 이용될 수 있는 다른 예시적인 객체 지향 하드웨어 모듈 시스템(50)을 도시한다. 도시된 바와 같이, 시스템(10)은제1 내지 제3 소스 인터페이스 모듈(52, 54, 56)로부터 비디오 정보를 수신할 수 있는데, 이들 각각은 디지털 저작권에 의해서 보호되는 디지털 비디오 스트림을 개개의 HDMI(high definition media interface) 수신기 모듈(58, 60 ,62)에 전송할 수 있다. HDMI 수신기 모듈로부터의 스트림은 유니버셜 파이프라인 스위치(64)를 통해서 (예를 들면, 3개의 데이터 스트림으로부터 합성 이미지를 렌더링하기 위한)이미지 합성기 모듈(66) 및 이미지 미러 모듈(68)과 같은 적절한 신호 처리 모듈로 스위칭될 수 있다. 신호 처리 모듈의 출력은, 도시된 바와 같이, 스위치(64)를 통해서 TV 디스플레이(72)에 비디오 이미지를 제공하기 위한 디스플레이 드라이버(70)로 전송될 수 있다.
디지털 TV에서 이용되는 모듈의 보다 상세한 예시는 스케일러 모듈을 도시하는 도 3으로부터 알 수 있다. 도시된 스케일러 모듈은 비디오의 프레임을 입력 FIFO(74)에서 수신하고, 이것을 디멀티플렉서(76)에서 디멀티플렉싱하며, 그 후에 입력 캔버스(78), 클리퍼(80) 및 스케일러 프로세서(82)를 통해서 처리하여 후속 모듈의 요건을 충족시키기 위하여 비디오를 리사이징(resizing)한다. 리사이징된 비디오는 출력 캔버스(84)를 통해서 전송되며, 출력 FIFO 버퍼(86)를 통해서 후속하는 모듈들로 출력된다. 제어 파라미터들이 입력 포맷과 원하는 출력 포맷을 기술할 수 있다. 스케일러 알고리즘에 대한 옵션(option)이 존재하는 경우에는 마이크로코드(microcode)가 로딩되거나 선택될 수 있다.
본 발명에 의해서 이해되는 바와 같이, 전술한 하드웨어 모듈방식은 모듈들을 상호접속하는 데에 공통 인터페이스가 이용되는 경우에 가장 융통성이 있다. 전용 모듈들이 외부 컴포넌트에 인터페이스하는 반면에, 내부 상호접속은 공유된 인터페이스에 기인하여 교환할 수 있다.
중요 인터페이스는 파이프라이닝된 데이터를 모듈에서 모듈로 운반한다. PCI 익스프레스에 이용되는 것과 같은 직렬 멀티기가비트 기술(serial multi-gigabit technologies) 및 기가비트 이더넷(Ethernet)이 이용될 수 있다. 이들 통신 방법들은 수십 센티미터를 가로지르며, 예를 들면 TV 섀시(chassis) 내에 용이한 분포를 제공하는 단순 배선쌍(simple pair of wires)을 통해서 데이터를 전송한다. 파이프라인 내의 각각의 모듈에 대한 데이터 레이트는 시스템에 공통적이거나, 각각의 점대점 접속의 고정된 또는 동적인 요구에 부합하도록 프로그래밍될 수 있다. 디지털 저작권 지원 또한 데이터를 보호하기 위하여 포함될 수 있을 것이다.
공통 인터페이스의 다른 컴포넌트는 제어 및 상태 정보를 교환하기 위한 수단을 포함할 수 있다. 이것은 로열티(royalty) 문제를 회피하기 위하여 I2C 또는 유사한 낮은 비트 레이트 버스에 의해서 서비스될 수 있다. 공통 기준 클럭 소스가 모든 모듈에 분포될 수 있다. 내부 PLL(phase-locked loop) 또는 유사한 클럭 멀티플라이어(multiplier)는 요구되는 내부 클럭을 생성하는 데에, 예를 들면, 25MHz를 이용할 수 있다. 낮은 속도의 메트로놈 유사 스트로브(metronome-like strobe)(즉, 프레임 클럭)이 시스템 동기화를 위하여 이용될 수 있다.
이제, 데이터 라우팅을 살펴보면, 서로 간에 항상 데이터를 공급하는 모듈들 간에 전용 단순 접속이 존재하지만, 전술한 바와 같이, 스위치를 이용함으로써 보다 큰 유연성이 얻어질 수 있다. 이들은 섀시 상의 상이한 영역 내의 모듈들의 클러스팅(clustering)을 조성할 수도 있다. 스위치는 낮은 기술의 선택기에서 훨씬 융통성있는 크로스 포인트(cross point)까지 분포할 수 있다.
크로스 포인트 스위치는 임의의 입력이 임의의 출력으로(동시에 하나 이상의 출력인 경우에도) 라우팅될 수 있도록 한다. 논리적 파이프라인으로, 그리고 논리적 파이프라인으로부터의 모듈 변경에 동적 구성이 이용될 수 있다. 심지어 시퀀서 순서가 변경될 수도 있다. 데이터를 원활히 출력하고 클럭 레이트에 정합하기 위하여 FIFO가 접합점에서 구현될 수 있다.
전술한 설명에 부가하여, 본 명세서에서 고려되는 바와 같이, 본 발명의 객체 지향 하드웨어 모듈은 유닛 테스트되고(unit tested), 그 후에 공지된 작업 시스템에의 부가로서 검증된다. 새로운 모듈이 현재의 생산 라인에 단계적으로 도입될 수 있다. 집적화의 가장 융통성있는 형태는 각각의 모듈을 단일 크로스 포인트에 접속하는 것이다.
또는, 모듈들은, 기능의 수퍼세트(superset)를 가지는 단일 모듈로서 나타나는 서브시스템들로 결합될 수 있을 것이다. 일 예는 여러 제품에서 이용될 수 있는 아날로그 입력 인터페이스일 수 있을 것이다. 동일한 제품에서 종종 이용되는 모듈에 대한 공통 패키싱은 비용을 절감할 수 있다. 기타 모듈들은 필드 업그레이드(field upgrade)를 용이하게 하는 물리적인 플러그-인(plug-in)들로서 구성될 수 있을 것이다.
도 1과 관련하여 전술한 바와 같이, 시스템 설정 및 제어를 위하여, 단순 마이크로프로세서 또는 상태 머신이 이용될 수 있을 것이다. 제어는 객체 초기화 및 데이터 라우팅 지정을 포함할 수 있다.
모듈 파이프라인의 동작은 동작 모드의 선택으로 시작할 수 있다. 이것은 임의의 필요한 마이크로코드가 (파이프라인 버스를 통해서)로딩되고, 스위치가 원하는 토폴로지에 부합하도록 설정되도록 한다. 모드(mode) 변경을 용이하게 하기 위하여 상세한 사항은 표(table)로 기술될 수 있다.
전술한 사항을 고려하면, 이제 객체 지향 하드웨어가 디지털 가전을 설계하고 구축하는 데에 장점을 가지는 시스템 접근방식임을 이해할 수 있을 것이다. 이것은 제품을 격리되어 수행될 수 있는 개별적인 기능 업무로 분할하고, 고객의 요구를 충족시키기 위하여 교환될 수 있다. 이것은 매우 신속하며, 시장에서의 변화 및 요구에 신속하게 반응할 수 있도록 한다.
부가적인 비제한적 실시 세부사항
직렬 버스트(serial burst) 또는 버퍼의 제1 비트가 전송된 때에, 동기화 라인(sync line)이 어써트된 상태로 데이터가 전송될 수 있다. 동기화 신호(sync signal)는 제1 데이터 비트 이후에, 또는 버스트 사이의 갭(gap) 시간 전의 임의의 시간 이후에 즉시 제거될 수 있을 것이다. 수신 모듈은 새로운 버퍼의 시작을 나타내는 데에 동기화 신호의 어써팅 에지(asserting edge)를 이용할 수 있을 것이다. 버퍼의 포맷은 송신 및 수신 모듈 모두에 의해서 동의되는 임의의 것일 수 있다. 전형적인 포맷은 직렬 MPEG2 전송 스트림의 포맷일 것이다.
송신 모듈이 클럭 라인을 구동하게 함으로써 "푸쉬(push)" 모드가 구현될 수 있을 것이다. 수신 모듈이 클럭 라인을 구종하게 함으로써 "풀(pull)" 모드가 구현될 수 있을 것이다. 흐름 제어를 우한 클럭을 구동하지 않는 측에 의해서 선택적 예비 라인이 구동될 수 있다. 에러를 가지는 버퍼를 플래그(flag)하는 데에 제5 라인이 이용될 수 있지만, 통상적으로 전송 및 콘텐츠 에러는 "인 밴드(in band)" 비트를 이용하여, 또는 제어/통지 버스를 이용함으로써 처리될 수 있다. 푸쉬/풀 모드는 모든 직렬 데이터 스트림 접속에 대한 구성 레지스터 옵션(configuration register option)일 수 있다.
각각의 직렬 포트 접속은 방향 및 스트림 타입에 대하여 구성가능하다. 각각의 포트에 대하여 4개 또는 5개 핀이 이용될 수 있을 것이다. 초기 4개의 신호들이 직렬 전송 스트림에 대하여 이용될 수 있을 것이며, 다섯 번째는 스트림 어드레스를 제공하기 위한 외부 장치에 대한 매커니즘을 제공한다.
* 직렬 데이터(입력/출력)
* 데이터 클럭(입력/출력)
* 데이터 동기화(입력/출력-데이터와 동일)
* 유효/예비(소스에 의해서 유효 어써팅되지 않음, 수신기에 의해서 예비 어써팅되지 않음)
* 어드레스(입력은 스트림이 전송됨을 나타냄)
위에서 언급한 크로스 포인트 스위치는 클력이 외부에서 공급되는 경우에 어드레싱가능한 포트를 가진다. 이것은 포트 어드레스를 더욱 특정하기 위한 크로스 포인트에 비동기 어드레스 값을 제공하는 부가적인 입력 라인을 의미한다. 전체 6개의 비트에 대하여, 먼저 시작 비트, 그 후에 4개의 비트 어드레스, 그리고 검사 비트를 어써팅함으로써 포트 서브어드레스가 제공될 수 있다. 시스템 일반 클럭 값에 의해서 비트 천이가 동기화될 수 있다. 서브어드레스는 다른 서브어드레스에 의해서 명시적으로 대체될 때까지 유효할 수 있을 것이다. 이러한 특징은 1394, USB, 이더넷 등과 같은 시간 멀티플렉싱된 스트림을 가지는 장치에 접속할 때에 유용하다.
모듈들 간의 데이터를 전달하는 데에 이용되는 인터페이스는 용이한 상호접속을 위하여 표준화될 수 있을 것이다.
제어 버스로의 접속에 부가하여, 모듈들은 입력 데이터 스트림, 출력 데이터 스트림, 통지 버스에의 접속을 가질 수 있으며, 외부 버스 또는 장치로의 접속을 가질 수도 있다.
모듈간 통신 요약
모듈들 간의 통신은 3개의 메커니즘, 즉, 제어, 통지 및 데이터를 이용할 수 있다. 접속의 수를 최소화하기 위하여 이들 셋은 모두 직렬 구현일 수 있다.
모든 모듈에 공통일 수 있는 특징
* 시스템 클럭
* 소프트웨어 리셋
* 전력 절감 모드
몇몇 특성은 모든 모듈에 공통적일 수 있을 것이다. 시스템 클럭은 타이밍에 이용하기 위하여 모든 모듈들에 공급된다. (이러한 글럭은 직렬 데이터 버스 클럭킹에 이용될 수 있을 것이지만, 요청되는 사항은 아니다.) 제어 레지스터는 전원공급시에 모듈을 동일한 상태로 리셋하는 데에 이용될 수 있다. 다른 레지스터가 모듈을 전력 절감 모드로 두는 데에 이용될 수 있다. 전력 절감 모드일 때에, 전력 절감 모드로 두는 커맨드만 수용되도록 함으로써, 모듈은 가능한 최소량의 전력을 이용한다.
제어/상태 버스
I2C 버스를 통해서 제어가 수행될 수 있다. 이것은 구성 레지스터, 커맨드 전달 및 상태 검색에의 액세스를 제공한다.
통지 버스
전술한 버스 중 하나는 인터럽트 구조에서 전형적으로 구현되는 특정 완성(completion) 또는 우연성(contingency) 타입 메시지에 이용될 수 있는 통지 버스일 수 있을 것이다. 통지를 생성할 수 있는 각각의 모듈은 각각의 가능한 용도를 위한 구성 레지스터를 가질 수 있다. 통지는 제어 모듈(들)에 의한 처리를 위하여 큐(queue)될 수 있을 것이다. 임의의 타입의 모듈이 통지를 전송할 수 있으마, 제어 모듈 만은 이것을 처리하는 것으로 예상된다.
각각의 통지는 32 비트 길이이고, 제어 모듈에 의해서 규정되는 포맷일 수 있을 것이다. (제어 모듈이 각각의 모듈에서 구성 레지스터의 초기화를 담당함을 상기하자.) 0 값은 비활성(incative) 상태로 가정되며, 파워업 또는 리셋 조건이다. 통지 내의 비트들은 서비스 제어 모듈(servicing control module)의 ID, 통지 우선순위 및 통지 설명을 나타내도록 할당될 수 있을 것이다.
통지는 자기 재생적(self regenerative)이거나, 재전송되기 위하여 리아밍(re-arming)을 요구할 수 있을 것이다. 자기 재생적 통지는 통지를 트리거(trigger)하는 이벤트가 발생할 때마다 자동으로 전송될 수 있을 것이다. 이것은 통상적으로 비주기적이고 돌발적인 이벤트에 적용될 것이다. 버퍼 결핍(buffer starvation)과 같은 상태 민감 통지(state sensitive notification)는 상태 변경시에만 전송될 수 있을 것이며, 각각의 시스템 클럭과 함께 반복 전송되지 않을 것이다. 리암 통지(re-armed notification)는 이전의 통지를 알리는 커맨드가 재전송될 수 있을 것을 요구할 수 있을 것이다.
통지 버스는 개방 컬렉터 드라이브 및 에지 동기화에 이용되는 시스템 클록을 가지는 단일 라인일 수 있을 것이다. 임의의 모듈은 언제나 버스를 로우(low)로 구동할 수 있다. 통지를 전송하기 전에, 모듈은 버스가 정지(quiescent)중임을 보장하기 위하여 16 클럭 주기(통지 길이) 동안에 통지 버스를 청취한다. 각각의 통지는 데이터 비트 MSB에 앞서는 시작 비트를 먼저 어써팅함으로써 개시될 수 있다. 모듈이 통지의 논리 1 비트를 어써팅하는 때에, 동시에 다른 모듈이 논리 0을 어써팅하는지 여부를 검사한다. 그러한 출돌이 검출되는 경우에는, 논리 1을 어써팅하는 모듈은 어써팅을 보류하고, 버스가 다시 중지 상태가 되는 것을 기다린다. 이러한 충돌 관리 체계는 가장 낮은 값 통지가 가장 높은 우선순위를 가지도록 하며, 보다 높은 우선순위 통지에 대한 지연을 도입하지 않는다.
통지를 수신하는 데에 특정 회로가 이용될 수 있을 것이다. 이것은 서비스를 제공하는 CPU(servicing filter) 또는 기타 제어 장치에 대한 전치 필터의 우선순위를 매기는 것으로 동작할 수 있을 것이다. 통지가 우선순위에 따라서 FIFO 유사 목록으로 큐될 수 있을 것이다. 임의의 통지가 큐될 때마다 레벨 타입 중단이 어써팅될 수 있다. 장치의 판독(이것은 메모리 배치와 유사함)은 가장 높은 우선순위(가장 낮은 수치값)의 계류중인(pending) 통지를 생성할 수 있다.
빈 통지는 널(null) 통지를 나타내는 "모두 1(all ones)"의 값을 생성할 수 있다. 특정 통지는 큐가 오버플로우(overflow)하는 경우에는 장치에 의해서 자기 재생될 수 있다. (높은 순서 비트는 0, n개의 낮은 순서 비트는 폐기(discard)의 수를 나타냄.)
이용될 수 있는 모듈들의 예는 다음을 포함한다.
* QAM 복조기
* 8VSB 복조기
* 크로스 포인트 스위치
* NTSC-MPEG2 트랜스코더
* MPEG-NTSC 트랜스코더
* DV-MPEG2 트랜스코더
* PID 필터 및 번역기
* CPU 버퍼로의 직렬 데이터 스트림(PCI 개시자를 경유함)
* 직렬 데이터 스트림으로의 CPU 버퍼(PCI 개시자를 경유함)
* 암호해독 모듈
* 암호화 모듈
* 비디오 디멀티플렉서(출력 컴포넌트 비디오)
* 오디오 디멀티플렉서(우/좌 출력)
* 오디오 디멀티플렉서(5.1 출력)
* 오디오 디멀티플렉서(기타 출력)
* (동적으로 다운로드가능한 프로그램을 가지는)일반 FPGA
* 시스템 제어기(RAM, ROM, 플래쉬를 가지는 CPU)
* 데이터 스트림 FIFO
* VoIP(Voice over IP)
* POD(Point of Deployment)
* DAVIC
* DOCSIS
* i.LINK(1394)
* Memory Stick
* IDE
FIFO 모듈
FIFO 모듈은 FIFO 기반의 데이터 버퍼링에 이용되는 메모리 요소일 수 있다. 이들은 저장 장소 및 전달 요소, 지연 라인, 리스캔(rescan) 버퍼 모드 또는 심지어 타임 스탬프(time stamps)에 기반하는 흐름 제어로도 이용될 수 있다.
FIFO로서, 데이터는 업스트림 요소로부터 푸쉬 인(push in)되고(혹은 데이터가 이용가능할 때에 풀 인(pull in)되고), 다운스트림 요소에 의해서 풀 아웃(pull out)될 수 있다. 데이터 비트는 통상적으로 개별적으로 저장하지만, 압축가능한 데이터에 대하여 런 랭스 인코딩(run length encoding) 체계가 이용될 수 있다. 긴 데이터 블록을 가지는 스트림 타입에 대하여, 입력 스트림으로부터의 동기화 비트가 주(main) FIFO 내의 서브 FIFO로서 구성되는 카운터 레지스터들에 의해서 FIFO 내에 보존될 수 있을 것이다. 카운터 레지스터는 베이터 비트들이 클럭인되는 때에 증가할 수 있다. 동기화 비트가 발생되면, 레지스터는 서브 FIFO 상에 푸쉬될 수 있으며, 새로운 카운터가 개시된다. 데이터 비트가 FIFO로부터 풀(pull)되는 때에, 가장 오래된 카운터는 카운트가 0에 도달할 때까지 각 비트가 감소된다. 여기에서, 출력 동기화 신호는 어써팅되고, 다음 카운터가 서브 FIFO로부터 풀된다. 짧은 데이터 블록 스트림 타입에 대하여, 동기화 비트는 주 데이터 스트림에 대하여 병렬 비트 스트림으로써 저장될 수 있다.
저장 및 전달 특징은 상태 정보를 데이터 버퍼의 마지막에서 처음으로 이동시키는 데에 이용될 수 있을 것이다. 데이터는 통상적인 방식으로 FIFO 내로 푸쉬될 수 있지만, 전체 버퍼가 수신될 때까지 출력 가능성(output availability)이 시작하지 않을 것이다. 버퍼의 길이를 특정하는 데에 프로그램가능 카운터가 이용될 수 있을 것이다. 수신된 최종 비트들은 FIFO의 버퍼 상태 및 출력측이 인에이블링되는 때에 보존될 수 있을 것이다. 상태 비트들은 주 데이터 이전에 먼저 전송될 수 있다(스트림 위치 TBD). 이러한 특징은 필요한 때에 (자신의 저장 장소 없이)소스 모듈이 버퍼를 구축하고, 그 사실 이후에 결함(flaw)을 플래그(flag)하는 것을 가능하게 한다. (마찬가지로 자신의 저장 장소 없는)목적지 모듈은 선행하는 결함을 알게 된다.
최소 버퍼 깊이를 프로그래밍함으로써, FIFO는 지연 라인으로서 이용될 수 있다. 통상적인 FIFO의 경우처럼 데이터가 푸쉬 인(push in)되지만, 요구되는 데이터량이 큐되지 않는 경우에는 출력 가용성이 어써팅되지는 않는다. 이것은 다수의 스트림을 동기화하는 작업(즉, 오디오 립 싱크)을 용이하게 한다.
재스캔 버퍼 모드는 플래쉬 푸쉬(fresh push)에 의해서 대체될 때까지 버퍼로부터 반복적으로 동일한 데이터가 풀링(pulling)되는 것을 가능하게 한다. 이것은 스트림 내에 주기적으로 주입되지만, 가끔 업데이트되는 삽입 패킷들에 이용될 수 있다. 랜덤 기록이 허용된다.
흐름 제어 FIFO는 각각의 버퍼의 시작에 타임 스탬프를 고려함으로써 구현될 수 있다. 이러한 타임 스탬프는 업스트림 프로세스에 의해서 또는 FIFO 입력 하드웨어의 일부로서 행해졌을 수 있을 것이다. FIFO로부터의 데이터는 내부 시간 참조가 큐 앞의 버퍼에 부착된 타임 스탬프 값에 도달하거나, 시간 스템프가 "스테일(stale)"인 경우에 다음 버퍼가 폐기되는 때까지 보류될 수 있다.
입력 보류 라인은 실제 풀(full)에서 워터마크까지를 의미하는 범위에서 프로그래밍될 수 있으며, 출력 보류 라인에 대해서도 마찬가지이다. 판독 및 기록 포인터는 프로그램 제어하에 놓일 수 있다.
PCI 지원은 모다 복잡한 모듈을 요구한다. 모듈 특징은 PCI 인터페이스 구성 레지스터, I2C 제어/상태 버스로의 메모리 맵 액세스(memory mapped access) 및 멀티플 스트림 전송에 대한 DMA 유사 지원을 포함한다.
8개의 동시 직렬 데이터 스트림 전달은 한번에 활성화될 수 있다. 각각의 스트림은 어드레스/카운터 레지스터의 이중 랭크 세트(double ranked set) 및 몇몇 동작 모드를 가진다. 카운터는 전달할 바이트 수를 특정하고, 어드레스는 PCI 메모리 버스 상의 전달 위치를 가리킨다. 스트림 특정 제어 레지스터는 전달 방향, 스택이 활성화되었는지, 동일한 버퍼가 연속적인 루프로서 이용되는지, 전달 완료를 어떻게 보고할 것인지, 전달이 푸쉬/풀인지 등을 특정한다.
부가적으로, 시스템은 임의의 수의 CPU 모듈을 포함할 수 있을 것이다. CPU 지원이 모듈 외부에서 제공되는 경우에는, 임의의 내부 CPU는 필요가 없게 된다. 스펙트럼의 다른 단부에는 다수의 CPU 모듈을 가지는 시스템이 존재할 수 있다. 하나의 CPU는 키 핸들링 및 생성과 같은 보안 문제를 처리할 것이다. 다른 CPU는 신호를 튜닝하고, FEC하고, 복조하는 전단부를 독립 튜너 서브시스템으로 변환한다.
전술한 크로스 포인트 스위치는 모듈들 간의 데이터를 교환하기 위한 일반 및 유연한 수단으로서 이용될 수 있다. 임의의 입력이 임의의 출력으로 라우팅될 수 있다. 입력은 하나 이상의 출력에 동시에 라우팅될 수 있다. 크로스 포인트 스위치는 캐스캐이드(cascade)되어 보다 많은 스트림을 처리할 수 있는 보다 큰 스위치를 형성할 수 있다.
크로스 포인트 포트는 푸쉬 또는 풀 모드에서 동작하도록 프로그래밍될 수 있으며, 풀(full) FIFO의 필요성을 제거하기 위하여 작은 양의 버퍼링을 포함할 수도 있다.
따라서, 본 발명에 따른 모듈들은 5개의 기본적인 카테고리, 즉, 제어, 데이터 교환, 내부 프로세싱, 저장 및 에지 또는 외부 인터페이스의 범위에 속한다. 제어 모듈은 프로세싱 모듈들 간의 데이터 흐름을 만들고 조정하는 의식적인 결정을 담당한다. 데이터 교환 모듈은 최소한의 제어 개입으로 데이터 흐름을 유지하기 위한 자율 신경 시스템으로서 기능한다. 물리적 및 논리적 "플럼빙(plumbing)"은 모듈들 간의 데이터를 라우팅한다. 프로세싱 모듈들은 데이터를 결합하고, 분리하고, 변형하여 그들의 설계 개능을 획득한다. 하나 이상의 데이터 스트림이 입력되고 하나 이상의 데이터 스트림이 출력될 수 있을 것이다. 프로그래밍된 레지스터는 가치가 부가된 특징을 제어한다. 저장 모듈들은 프로세스들 간의 데이터를 보존하며, 통상적으로 FIFO로서 구현된다. 에지 피스(edge piece)는 외부 세상과 인터페이스한다. 이것은 아날로스-디지탈과 같은 전기적 변형일 수 있을 것이다.
구체적인 "객체 재향 하드웨어를 위한 시스템 및 방법(SYSTEMS AND METHOD FOR OBJECT ORIENTED HARDWARE)"이 본 명세서에서 상세히 기술되었지만, 본 발명에 포함되는 주제는 청구의 범위에 의해서만 한정된다.

Claims (7)

  1. 각각 제1, 제2 및 제3 기능을 수행하도록 구성된 적어도 제1, 제2 및 제3 하드웨어 구현 신호 처리 모듈 - 상기 제1 모듈은 상기 제2 또는 제3 기능을 수행하지 않고, 상기 제2 모듈은 상기 제1 또는 제3 기능을 수행하지 않고, 상기 제3 모듈은 상기 제1 또는 제2 기능을 수행하지 않음 - 과,
    상기 신호 처리 모듈에 데이터를 전송하거나, 상기 신호 처리 모듈로부터 데이터를 수신하도록 구성되는 적어도 하나의 입력, 또는 출력, 또는 입력과 출력 모듈 - 상기 입력, 또는 출력, 또는 입력과 출력 모듈은 상기 제1, 제2 또는 제3 기능을 수행하지 않음- 과,
    복수의 신호 처리 모듈을 서로 상호접속시키고 상기 입력, 또는 출력, 또는 입력과 출력 모듈을 각각의 신호 처리 모듈과 상호접속시키는 적어도 3개의 크로스 포인트 스위치(cross point switches) - 상기 크로스 포인트 스위치는 상기 제1, 제2 또는 제3 기능을 수행하지 않고 임의의 모듈의 출력이 임의의 다른 모듈로 라우팅되게 구성될 수 있고, 이에 의해 모듈의 논리 파이프라인을 설정하여 상기 스위치가 상기 논리 파이프라인의 내외의 모듈을 변경하고 상기 논리 파이프라인의 모듈 시퀀스 순서를 변경하도록 동적으로 구성되어 있는,
    객체 지향 하드웨어 시스템.
  2. 제1항에 있어서,
    상기 신호 처리 모듈은, 필터 모듈, 암호해독 모듈, 암호화 모듈, 트랜스코드 모듈, 멀티플렉서 모듈, 디멀티플렉서 모듈 및 스케일러 모듈을 포함하는 모듈의 그룹으로부터 선택되는, 객체 지향 하드웨어 시스템.
  3. 제1항에 있어서,
    필터 모듈, 암호해독 모듈, 암호화 모듈, 트랜스코드 모듈, 멀티플렉서 모듈, 디멀티플렉서 모듈 및 스케일러 모듈을 포함하고,
    상기 모듈들은 상기 크로스 포인트 스위치 중 하나에 의해 서로 통신하는, 객체 지향 하드웨어 시스템.
  4. 제3항에 있어서,
    FIFO(first in first out) 버퍼 모듈, 탈착식 메모리 매체, 비디오 전달 모듈, PCI(personal computer interface) 모듈 및 IDE(integrated drive electronics) 인터페이스를 포함하는, 객체 지향 하드웨어 시스템.
  5. 제1항에 있어서,
    적어도 하나의 입력, 또는 출력, 또는 입력과 출력 모듈은 FIFO 버퍼 모듈, 탈착식 메모리 매체, 비디오 전달 모듈, PCI 모듈 및 IDE 인터페이스를 포함하는 그룹으로부터 선택되는, 객체 지향 하드웨어 시스템.
  6. 제1항에 있어서,
    적어도 하나의 신호 처리 모듈은 HDMI(high definition media interface) 수신기 모듈인, 객체 지향 하드웨어 시스템.
  7. 제6항에 있어서,
    상기 HDMI 수신기 모듈을 이미지 합성기 모듈 또는 이미지 미러 모듈 중 적어도 하나에 접속시키는 유니버셜 파이프라인 스위치를 포함하고, 상기 HDMI 수신기 모듈로부터의 비디오 정보는 시각적 디스플레이 상에 비디오의 디스플레이를 위하여, 디스플레이 드라이버 모드 모듈로 전송되는, 객체 지향 하드웨어 시스템.
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