KR101375756B1 - Bias voltage generation circuit - Google Patents

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Abstract

본 발명은 최소한의 소자를 이용함으로써 소비면적 및 소비전력이 최소한이 되며, 공정 및 온도의 변화에 따라 적응적으로 변하는 바이어스 전압을 생성하는 바이어스 전압 생성회로를 개시(introduce)한다. 상기 바이어스 전압 생성회로는, 전류원, 제1 모스트랜지스터 내지 제3 모스트랜지스터 및 PTAT 제어용 모스트랜지스터를 포함한다. 상기 전류원은 일 단자에 연결된 전원으로부터 일정한 크기의 전류를 공급한다. 상기 제1 모스트랜지스터는 일 단자 및 게이트 단자가 상기 전류원의 다른 일 단자에 연결된다. 상기 PTAT 제어용 모스트랜지스터는 일 단자가 상기 제1 모스트랜지스터의 다른 일 단자와 연결되고 다른 일 단자가 접지되며 게이트에 전원 전압이 인가된다. 상기 제2 모스트랜지스터는 일 단자가 접지되고 게이트가 상기 제1 모스트랜지스터의 게이트와 공통으로 연결된다. 상기 제3 모스트랜지스터는 일 단자가 전원으로 연결되고 다른 일 단자 및 게이트는 상기 제2 모스트랜지스터의 다른 일 단자와 연결된다. The present invention discloses a bias voltage generation circuit that generates a bias voltage that is adaptively changed in accordance with process and temperature changes by minimizing consumption area and power consumption by using a minimum element. The bias voltage generation circuit includes a current source, first to third MOS transistors, and a PTAT control MOS transistor. The current source supplies a constant amount of current from a power source connected to one terminal. One terminal and a gate terminal of the first morph transistor are connected to the other terminal of the current source. In the PTAT control MOS transistor, one terminal is connected to the other terminal of the first MOS transistor, the other terminal is grounded, and a power supply voltage is applied to the gate. One terminal of the second MOS transistor is grounded and a gate thereof is commonly connected to the gate of the first MOS transistor. One terminal of the third MOS transistor is connected to a power source, and the other terminal and the gate of the third MOS transistor are connected to the other terminal of the second MOS transistor.

Description

바이어스 전압 생성회로 {Bias voltage generation circuit}Bias voltage generation circuit

본 발명은 바이어스 전압 생성회로에 관한 것으로, 특히, 최소한의 소자를 이용함으로써 소비면적 및 소비전력이 최소한이 되며, 공정 및 온도의 변화에 따라 적응적으로 변하는 바이어스 전압을 생성하는 바이어스 전압 생성회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias voltage generation circuit, and more particularly, to a bias voltage generation circuit which generates a bias voltage that is adaptively changed in accordance with process and temperature changes by minimizing the consumption area and power consumption by using a minimum element. It is about.

서브 마이크로미터(sub-micrometer) 이하의 폭을 구현할 수 있는 기술을 이용한 집적회로의 설계는 제조공정의 편차 및 완성된 집적회로의 동작상 온도의 편차를 고려하여야 한다. 같은 공정을 통해 생산된다고 하더라도 복수 개의 집적회로의 전기적인 특성에는 편차가 존재하게 되며, 같은 전기적 특성의 복수 개의 집적회로도 사용환경 즉 동작상의 자체 발열 또는 주변 온도에 의해 고온에서 동작하는 경우와 저온 또는 평상 온도에서 동작하는 집적회로의 전기적 특성은 다르게 된다. The design of integrated circuits using technologies that can achieve sub-micrometer widths or less should account for variations in manufacturing processes and variations in operating temperature of the finished integrated circuit. Although produced through the same process, there are variations in the electrical characteristics of a plurality of integrated circuits, and a plurality of integrated circuits having the same electrical characteristics may be operated at a high temperature or a low temperature due to a self-heating or ambient temperature. The electrical characteristics of integrated circuits operating at normal temperatures are different.

저항, 커패시터, 단위 트랜지스터 등을 이용하여 일정한 기능을 수행하는 회로가 구현된 집적회로는 동작을 위해 일정한 전압 준위를 가지는 바이어스 전압이 필요하다. 바이어스 전압의 전압 준위는 바이어스 전압을 사용하는 회로의 DC 특성을 결정하는데, 바이어스 전압은 집적회로의 외부에서 인가되는 전압을 그대로 사용하는 예도 있지만, 내부에 설치된 바이어스 전압 생성회로를 이용하여 자체적으로 생성하는 것이 일반적이다. Integrated circuits in which circuits that perform certain functions using resistors, capacitors, unit transistors, and the like, require a bias voltage having a constant voltage level for operation. The voltage level of the bias voltage determines the DC characteristics of the circuit using the bias voltage. The bias voltage is generated by using a bias voltage generation circuit installed therein, although the bias voltage may be a voltage applied from the outside of the integrated circuit. It is common to do

도 1은 종래의 바이어스 전압 생성회로, 전압 준위 가변회로 및 RFIC를 나타낸다. 1 shows a conventional bias voltage generation circuit, a voltage level variable circuit and an RFIC.

도 1을 참조하면, 바이어스 전압 생성회로(110)는 일정한 전압 준위를 가지는 바이어스 전압(Vbias)을 공급하고, 전압 준위 가변회로(120)는 바이어스 전압(Vbias)의 준위를 가변시킨 가변 바이어스 전압(Vb)으로 변환하며, RFIC(Radio Frequency Integrated Circuit) 기능블록(130)은 가변 바이어스 전압(Vb)을 이용하여 RFIC 기능블록(131)에 포함되는 저잡음 증폭기(Low Noise Amplifier, 미도시), 전력 증폭기(Power Amplifier, 미도시), 고속으로 동작하는 증폭기(High Speed Amplifier, 미도시) 및 주파수 믹서기(Frequency Mixer, 미도시) 등을 동작시킨다. Referring to FIG. 1, the bias voltage generation circuit 110 supplies a bias voltage Vbias having a constant voltage level, and the voltage level variable circuit 120 has a variable bias voltage having a variable level of the bias voltage Vbias. Vb), the RFIC (Radio Frequency Integrated Circuit) function block 130 is a low noise amplifier (not shown) included in the RFIC function block 131 using a variable bias voltage (Vb), power amplifier (Power Amplifier, not shown), a high speed amplifier (not shown) and a frequency mixer (Frequency Mixer, not shown).

전압 준위 가변회로(120)를 구성하는 제4 모스트랜지스터(M4)의 게이트의 폭(W4) 및 길이(L4)의 비(W4/L4)는 바이어스 전압(Vbias)을 생성하는 바이어스 전압 생성회로(110)의 제3 모스트랜지스터(M3)의 게이트의 폭(W3) 및 길이(L3)의 비(W3/L3)에 비해 M(M은 실수)만큼 크게 함으로써 가변 바이어스 전압(Vb)을 얻는다. 제3 모스트랜지스터(M3)와 접지전압(GND) 사이에는 가변 바이어스 전압(Vb)을 생성하는 P5 모스트랜지스터(M5)가 더 설치된다. The ratio W4 / L4 of the width W4 and the length L4 of the gate of the fourth MOS transistor M4 constituting the voltage level variable circuit 120 generates a bias voltage Vbias. The variable bias voltage Vb is obtained by increasing M (M is a real number) relative to the ratio W3 / L3 of the width W3 and the length L3 of the gate of the third MOS transistor M3 of 110. A P5 MOS transistor M5 for generating a variable bias voltage Vb is further installed between the third MOS transistor M3 and the ground voltage GND.

RFIC 기능블록(130)은 내장된 코어 트랜지스터(Mcore)의 게이트의 폭(Wc) 및 길이(Lc)의 비(Wc/Lc)를 제5 모스트랜지스터(M5)의 게이트의 폭(W5) 및 길이(L5)의 비(W5/L5)에 비해 일정한 크기가 되도록 함으로써 원하는 크기의 전압을 자체 생성하여 사용한다. 도 1을 참조하면, RFIC 기능블록(130)을 구성하는 저잡음 증폭기(미도시), 전력 증폭기(미도시), 고속으로 동작하는 증폭기(미도시) 및 주파수 믹서기(미도시)에 흐르는 코어 전류(core current)의 크기는 Ic가 이며, 이때 전류원(101)에서 흐르는 전류의 크기는 Is이다. The RFIC function block 130 sets the ratio Wc / Lc of the width Wc and the length Lc of the gate of the embedded core transistor Mcore to the width W5 and the length of the gate of the fifth MOS transistor M5. The voltage of a desired size is generated by itself and used by making it a constant magnitude compared to the ratio (W5 / L5) of (L5). Referring to FIG. 1, a core current flowing through a low noise amplifier (not shown), a power amplifier (not shown), a high speed amplifier (not shown), and a frequency mixer (not shown) constituting the RFIC functional block 130 ( The size of the core current) is I c , and the size of the current flowing in the current source 101 is I s .

바이어스 전압 생성회로(110)는 PTAT(Proportional To Absolute Temperature)블록(111), 전류원(101), 제3 모스트랜지스터(M3)를 포함한다. The bias voltage generation circuit 110 includes a Proportional To Absolute Temperature (PTAT) block 111, a current source 101, and a third MOS transistor M3.

PTAT블록(111)은, 온도의 변화가 있더라도 바이어스 전압(Vbias)의 전압 준위가 일정한 크기를 가지도록 하는 기능블록인데, 종래에 사용되는 회로의 경우 많은 면적 및 소비 전력이 무시할 수 없을 정도로 크며, 특히 공정의 변화에는 효과적이지 않다는 문제점이 있었다. The PTAT block 111 is a functional block that allows the voltage level of the bias voltage Vbias to have a constant size even if there is a change in temperature. In the case of a conventionally used circuit, a large area and power consumption can not be ignored. In particular, there was a problem that the process is not effective in changing.

본 발명이 해결하고자 하는 기술적 과제는, 최소한의 소자를 이용함으로써 소비면적 및 소비전력이 최소한이 되며, 공정 및 온도의 변화에 따라 적응적으로 변하는 바이어스 전압을 생성하는 바이어스 전압 생성회로를 제공하는 데 있다. SUMMARY OF THE INVENTION The technical problem to be solved by the present invention is to provide a bias voltage generation circuit which minimizes the consumption area and power consumption by using a minimum element, and generates a bias voltage that is adaptively changed in accordance with process and temperature changes. have.

상기 기술적 과제를 이루기 위한 본 발명에 따른 바이어스 전압 생성회로는, 온도에 따라 일정한 크기로 변하는 바이어스 전압을 생성하며, 전류원, 제1 모스트랜지스터 내지 제3 모스트랜지스터 및 PTAT 제어용 모스트랜지스터를 포함한다. 상기 전류원은 일 단자에 연결된 전원으로부터 일정한 크기의 전류를 공급한다. 상기 제1 모스트랜지스터는 일 단자 및 게이트 단자가 상기 전류원의 다른 일 단자에 연결된다. 상기 PTAT 제어용 모스트랜지스터는 일 단자가 상기 제1 모스트랜지스터의 다른 일 단자와 연결되고 다른 일 단자가 접지되며 게이트에 전원 전압이 인가된다. 상기 제2 모스트랜지스터는 일 단자가 접지되고 게이트가 상기 제1 모스트랜지스터의 게이트와 공통으로 연결된다. 상기 제3 모스트랜지스터는 일 단자가 전원으로 연결되고 다른 일 단자 및 게이트는 상기 제2 모스트랜지스터의 다른 일 단자와 연결된다. 상기 바이어스 전압은 상기 제2 모스트랜지스터 및 상기 제3 모스트랜지스터의 공통단자의 전압이다. The bias voltage generation circuit according to the present invention for achieving the above technical problem, generates a bias voltage that is changed to a predetermined magnitude according to the temperature, and includes a current source, the first MOS transistor to the third MOS transistor and the PTAT control MOS transistor. The current source supplies a constant amount of current from a power source connected to one terminal. One terminal and a gate terminal of the first morph transistor are connected to the other terminal of the current source. In the PTAT control MOS transistor, one terminal is connected to the other terminal of the first MOS transistor, the other terminal is grounded, and a power supply voltage is applied to the gate. One terminal of the second MOS transistor is grounded and a gate thereof is commonly connected to the gate of the first MOS transistor. One terminal of the third MOS transistor is connected to a power source, and the other terminal and the gate of the third MOS transistor are connected to the other terminal of the second MOS transistor. The bias voltage is a voltage of a common terminal of the second MOS transistor and the third MOS transistor.

본 발명에 따른 바이어스 전압 생성회로를 사용하는 경우, 특히 저잡음 증폭기는 온도가 증가하더라도 전력이득의 변화가 거의 없으며, 속도가 느린 모스트랜지스터 제조 공정의 의해 생산된 바이어스 전압 생성회로에 더 많은 전류가 흐르게 하여 이에 따른 편차(variation)도 최대한 억제하는 장점이 있다. In the case of using the bias voltage generating circuit according to the present invention, in particular, the low noise amplifier has little change in power gain even when the temperature is increased, and more current flows in the bias voltage generating circuit produced by the slow MOS transistor manufacturing process. Therefore, there is an advantage of suppressing the variation (variation) accordingly.

도 1은 종래의 바이어스 전압 생성회로, 전압 준위 가변회로 및 RFIC를 나타낸다.
도 2는 본 발명에 따른 바이어스 전압생성회로, 전압 준위 가변회로 및 RFIC를 나타낸다.
도 3은 본 발명에 따른 바이어스 전압 생성회로에서 흐르는 전류의 변화를 CMOS 공정에 따라 모의 실험한 결과를 나타낸다.
도 4는 도 2에 도시된 저 잡음 증폭기의 전력이득을 온도에 따라 검사한 결과를 나타낸다.
도 5는 도 2에 도시된 저 잡음 증폭기의 잡음지수를 온도에 따라 검사한 결과를 나타낸다.
도 6은 검사에 사용된 다이(die)의 사진을 나타낸다. 1 shows a conventional bias voltage generation circuit, a voltage level variable circuit and an RFIC.
2 shows a bias voltage generation circuit, a voltage level variable circuit and an RFIC according to the present invention.
Figure 3 shows the results of the simulation of the change in the current flowing in the bias voltage generation circuit according to the present invention according to the CMOS process.
4 shows the result of checking the power gain of the low noise amplifier shown in FIG. 2 according to the temperature.
FIG. 5 shows a result of checking the noise index of the low noise amplifier illustrated in FIG. 2 according to temperature.
6 shows a photograph of a die used for inspection.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the present invention and the operational advantages of the present invention and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings, which are provided for explaining exemplary embodiments of the present invention, and the contents of the accompanying drawings.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다. 각 도면에 제시된 같은 참조부호는 같은 부재를 나타낸다. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명에 따른 바이어스 전압생성회로, 전압 준위 가변회로 및 RFIC를 나타낸다. 2 shows a bias voltage generation circuit, a voltage level variable circuit and an RFIC according to the present invention.

도 2를 참조하면, 본 발명에 따른 바이어스 전압생성회로(210)는 온도에 따라 일정한 크기로 변하는 바이어스 전압(Vbias)을 생성하며, 전류원(201), 3개의 모스트랜지스터(M1, M2, M3) 및 PTAT 제어용 모스트랜지스터(MP)를 포함한다. 2, the bias voltage generation circuit 210 according to the present invention generates a bias voltage (Vbias) that is changed to a constant magnitude depending on the temperature, the current source 201, three MOS transistors (M1, M2, M3) And a morph transistor (MP) for PTAT control.

전류원(201)은 일 단자에 연결된 전원(VDD)으로부터 일정한 크기의 전류(Is)를 공급한다. 제1 모스트랜지스터(M1)는 일 단자 및 게이트 단자가 전류원(201)의 다른 일 단자에 연결된다. PTAT 제어용 모스트랜지스터(MP)는 일 단자가 제1 모스트랜지스터(M1)의 다른 일 단자와 연결되고 다른 일 단자가 접지(GND)되며 게이트에 전원(VDD)이 인가된다. 제2 모스트랜지스터(M2)는 일 단자가 접지되고 게이트가 제1 모스트랜지스터(M1)의 게이트와 공통으로 연결된다. 제1 모스트랜지스터(M1) 및 제2 모스트랜지스터(M2)는 전류 미러(current mirror)를 형성하는데, 이는 두 트랜지스터(M1, M2)의 게이트의 폭(W) 및 길이(L)의 비(W/L)가 동일하게 되면 두 트랜지스터(M1, M2)에 흐르는 전류의 크기가 동일하게 되기 때문이다. 따라서, 전류원(201)에서 흐르는 전류(Is)와 제2 모스트랜지스터(M2)를 흐르는 전류(Ig)의 크기는 동일하게 된다. 제3 모스트랜지스터(M3)는 일 단자가 전원(VDD)에 연결되고 다른 일 단자 및 게이트는 제2 모스트랜지스터(M2)의 다른 일 단자와 연결된다. The current source 201 supplies a constant current I s from a power supply V DD connected to one terminal. One terminal and a gate terminal of the first MOS transistor M1 are connected to the other terminal of the current source 201. In the PTAT control MOS transistor MP, one terminal is connected to the other terminal of the first MOS transistor M1, the other terminal is grounded GND, and a power supply V DD is applied to the gate. One terminal of the second MOS transistor M2 is grounded and a gate thereof is commonly connected to the gate of the first MOS transistor M1. The first MOS transistor M1 and the second MOS transistor M2 form a current mirror, which is the ratio W of the width W and the length L of the gates of the two transistors M1 and M2. This is because when / L) is the same, the magnitude of the current flowing through the two transistors M1 and M2 is the same. Thus, the magnitude of the current (I s) and the second current (I g) flowing through the MOS transistor (M2) flowing from the current source 201 is the same. One terminal of the third MOS transistor M3 is connected to the power supply V DD , and the other terminal and the gate thereof are connected to the other terminal of the second MOS transistor M2.

여기서 바이어스 전압(Vbias)은 제2 모스트랜지스터(M2) 및 제3 모스트랜지스터(M3)의 공통단자의 전압이다.
The bias voltage Vbias is a voltage of the common terminal of the second MOS transistor M2 and the third MOS transistor M3.

이어지는 기능블록(230)에서 바이어스 전압(Vbias)을 가공하여 사용하기 편리하게 하기 위하여, 바이어스 전압(Vbias)의 전압 준위는 일반적으로 낮게 설정하게 되므로, 사용하는 회로의 전기적 특성에 따라 전압 준위를 변경시켜 사용하게 될 것이다. RFIC를 구성하는 요소 중 하나인 이어지는 저잡음 증폭기(230)에서는 바이어스 전압 생성회로(210)에서 생성된 바이어스 전압(Vbias)을 그래도 사용하는 것도 가능하지만, 이를 필요한 크기의 전압으로 변환하여 사용하고자 하는 경우, 전압 준위 가변회로(220)가 추가로 사용된다. In order to make the bias voltage Vbias easy to process and use in the subsequent function block 230, the voltage level of the bias voltage Vbias is generally set low, so that the voltage level is changed according to the electrical characteristics of the circuit to be used. Will be used. In the following low noise amplifier 230, which constitutes an RFIC, it is possible to use the bias voltage Vbias generated by the bias voltage generation circuit 210, but it is necessary to convert it to a voltage having a required size. The voltage level variable circuit 220 is further used.

전압 준위 가변회로(220)는 두 개의 트랜지스터(M4, M5) 만으로도 구현할 수 있다. 전압 준위 가변회로(220)를 구성하는 제4 모스트랜지스터(M4)는 일 단자가 전원에 연결되고 게이트에 바이어스 전압(Vbias)이 인가된다. 제5 모스트랜지스터(M5)는 일 단자가 제4 모스트랜지스터(M4)의 다른 일 단자에 연결되고 다른 일 단자가 접지(GND)된다. The voltage level variable circuit 220 may be implemented by only two transistors M4 and M5. In the fourth MOS transistor M4 constituting the voltage level variable circuit 220, one terminal is connected to a power supply and a bias voltage Vbias is applied to a gate. In the fifth MOS transistor M5, one terminal is connected to the other terminal of the fourth MOS transistor M4, and the other terminal is grounded.

또 다른 전류미러를 구성하는 제3 모스트랜지스터(M3) 및 제4 모스트랜지스터(M4)의 경우, 두 개의 트랜지스터(M3, M4)에 흐르는 전류를 동일하게 하기 위해서는 이들의 게이트의 폭 및 길이의 비가 동일하도록 레이아웃 하면 된다. 그러나 전압 준위 가변회로(220)가 두 개의 트랜지스터(M3, M4)의 게이트에 인가되는 바이어스 전압(Vbias)의 전압 준위와 크기가 서로 다른 가변 바이어스 전압(Vb)을 생성하는 것이므로, 제4 모스트랜지스터(M4)의 게이트의 폭 및 길이의 비를 제3 모스트랜지스터(M3)의 게이트의 폭 및 길이의 비보다 M(M은 실수)배가 되도록 할 것을 제안한다. In the case of the third MOS transistor M3 and the fourth MOS transistor M4 constituting another current mirror, in order to make the currents flowing through the two transistors M3 and M4 equal, the ratio of the width and length of their gates is equal. You can layout them to be the same. However, since the voltage level variable circuit 220 generates a variable bias voltage Vb having a different voltage level and magnitude from the bias voltage Vbias applied to the gates of the two transistors M3 and M4, the fourth MOS transistor It is proposed that the ratio of the width and length of the gate of M4 is M (M is a real number) times the ratio of the width and length of the gate of the third MOS transistor M3.

도 2에 도시된 제4 모스트랜지스터(M4)의 상부에 표시된 화살표는 제4 모스트랜지스터(M4)의 게이트의 폭 및 길이의 비를 가변시킨다는 것을 의미한다. 제4 모스트랜지스터(M4)의 게이트의 폭 및 길이의 비에 의해 결정된 제5 모스트랜지스터(M5)에 흐르는 전류의 크기에 의해 가변 바이어스 전압(Vb)의 전압 준위도 마찬가지로 결정된다. An arrow displayed at the top of the fourth MOS transistor M4 shown in FIG. 2 means that the ratio of the width and the length of the gate of the fourth MOS transistor M4 is varied. The voltage level of the variable bias voltage Vb is similarly determined by the magnitude of the current flowing through the fifth MOS transistor M5 determined by the ratio of the width and the length of the gate of the fourth MOS transistor M4.

도 2에는 RFIC를 구성하는 회로 중 하나의 회로인 저잡음 증폭기(230)에 사용되는 예에 대하여 설명한 것이고, 전압 준위 가변회로(220)에서 생성되는 가변 바이어스 전압(Vb)의 크기는 사용되는 회로의 전기적 특성에 따라 추가로 더 설치하여 사용할 수 있다. FIG. 2 illustrates an example used for the low noise amplifier 230, which is one of the circuits configuring the RFIC, and the size of the variable bias voltage Vb generated by the voltage level variable circuit 220 is the same as that of the circuit used. Depending on the electrical characteristics, it can be installed further.

여기서 제1 모스트랜지스터(M1), 제2 모스트랜지스터(M2), PTAT 제어용 모스트랜지스터(MP) 및 제5 모스트랜지스터(M5)는 N형 모스트랜지스터이고, 제3 모스트랜지스터(M3) 및 제4 모스트랜지스터(M4)는 P형 모스트랜지스터이다. Here, the first MOS transistor M1, the second MOS transistor M2, the PTAT controlling MOS transistor MP and the fifth MOS transistor M5 are N-type MOS transistors, and the third MOS transistor M3 and the fourth MOS. Transistor M4 is a P-type MOS transistor.

복수 개의 인덕터(L1, L2, L3), 복수 개의 커패시터(C1, C2, C3, C4), 3개의 저항(R1, R2, R3) 및 4개의 모스트랜지스터(M21, M22, M23, Mcore)로 이루어지는 저잡음 증폭기(230)는 이 분야에서 많이 사용되는 것이므로, 전기적 연결관계 및 동작에 대해서는 여기서 자세하게 설명하지 않는다. Comprising a plurality of inductors (L1, L2, L3), a plurality of capacitors (C1, C2, C3, C4), three resistors (R1, R2, R3) and four MOS transistors (M21, M22, M23, Mcore) Since the low noise amplifier 230 is widely used in this field, the electrical connection and operation thereof are not described in detail here.

이하에서는 본 발명에 따른 바이어스 전압생성회로(210)의 동작에 대하여 설명한다. Hereinafter, the operation of the bias voltage generation circuit 210 according to the present invention will be described.

제1 모스트랜지스터(M1) 및 제2 모스트랜지스터(M2)의 게이트 전압(VG)은 수학식 1과 같이 표시할 수 있다. The gate voltage V G of the first MOS transistor M1 and the second MOS transistor M2 may be expressed as in Equation 1 below.

Figure 112012048702109-pat00001
Figure 112012048702109-pat00001

여기서, VGS1은 제1 모스트랜지스터(M1)의 게이트와 소스 사이의 전압이다. Ron(MP)은 PTAT 제어용 모스트랜지스터(MP)가 턴 온(turn on) 되었을 때의 저항으로 수학식 2와 같이 표시할 수 있다. Here, V GS1 is a voltage between the gate and the source of the first MOS transistor M1. R on (MP) may be expressed by Equation 2 as a resistance when the PTAT control MOS transistor MP is turned on.

Figure 112013079412506-pat00012
Figure 112013079412506-pat00012

여기서 Cox는 게이트 산화막의 용량, VN은 제1 모스트랜지스터(M1) 및 PTAT 제어용 모스트랜지스터(MP)의 공통단자의 전압 준위이다. 제2 모스트랜지스터(M2) 및 제3 모스트랜지스터(M3)을 흐르는 전류(Ig)는 수학식 3과 같이 표시할 수 있다. Where C ox is the capacitance of the gate oxide film, V N is the voltage level of the common terminal of the first MOS transistor M1 and the PTAT control MOS transistor MP. The current I g flowing through the second MOS transistor M2 and the third MOS transistor M3 may be expressed as in Equation 3 below.

Figure 112012048702109-pat00003
Figure 112012048702109-pat00003

여기서 W2 및 L2는 각각 제2 모스트랜지스터(M2)의 게이트의 폭 및 길이이고, μn은 전자(electron)의 이동도(mobility)이다. 모스트랜지스터의 전류 전압 특성은 문턱전압(Vth)에 의해 결정되는데, 온도가 올라가면 문턱전압(Vth)은 감소하게 되는데, 현재의 절대온도(T)에서의 문턱전압(Vth(T))은 수학식 4와 같이 표시할 수 있다. Where W2 and L2 are the width and length of the gate of the second MOS transistor M2, respectively, and μn is the mobility of the electrons. Current-voltage characteristics of the MOS transistor is determined by the threshold voltage (V th), there is the temperature rises decrease the threshold voltage (V th), the threshold voltage (V th (T)) of the current absolute temperature (T) of May be expressed as in Equation 4.

Figure 112012048702109-pat00004
Figure 112012048702109-pat00004

여기서 T0는 기준 온도이고, ΔT(=T-T0)로서, 현재의 절대온도와 기준온도의 차이이다.

Figure 112012048702109-pat00005
는 절대온도 1도당 0.5 ~ 4 mV의 범위에서 증가하는 비례상수이다. Where T 0 is the reference temperature and ΔT (= TT 0 ), which is the difference between the current absolute temperature and the reference temperature.
Figure 112012048702109-pat00005
Is a proportional constant increasing in the range of 0.5 to 4 mV per degree of absolute temperature.

수학식 2를 참조하면, 온도가 증가하여 문턱전압(Vth)이 감소하게 되면 분모에 있는 (VDD-Vth)의 크기가 증가하게 되므로, PTAT 제어용 모스트랜지스터(MP)가 턴 온(turn on) 되었을 때의 저항(Ron(MP))의 크기는 감소하게 되며, 제2 모스트랜지스터(M2) 및 제3 모스트랜지스터(M3)을 흐르는 전류(Ig)는 증가하게 되므로, 결국 바이어스 전압(Vbias)의 전압 준위는 낮게 된다.
Referring to Equation 2, as the temperature increases and the threshold voltage V th decreases, the magnitude of (V DD -V th ) in the denominator increases, so that the PTAT controlling MOS transistor MP turns on. Since the magnitude of the resistance R on (MP) when turned on decreases, and the current I g flowing through the second and third MOS transistors M2 and M3 increases, the bias voltage eventually increases. The voltage level at (Vbias) becomes low.

CMOS공정의 편차는 P형 모스트랜지스터(PMOS) 및 N형 모스트랜지스터(NMOS)의 동작속도에 따라 정의된다. 두 모스트랜지스터(PMOS, NMOS)가 보통(Typical)의 속도로 동작할 때의 공정을 TT, 느리게(Slow) 동작할 때를 SS, 빠르게(Fast) 동작할 때의 공정을 FF라고 각각 표시한다. PMOS가 빠르게 동작하고 NMOS가 느리게 동작할 때의 공정을 FS, 반대인 경우는 SF라고 표시한다.
The variation of the CMOS process is defined by the operating speeds of the P-type MOS transistor (PMOS) and the N-type MOS transistor (NMOS). The process when two MOS transistors (PMOS, NMOS) are operating at a typical speed is TT, and when the slow operation is SS, the process when the fast operation is FF, respectively. The process when the PMOS runs fast and the NMOS runs slow is labeled FS and vice versa SF.

도 3은 본 발명에 따른 바이어스 전압 생성회로에서 흐르는 전류의 변화를 CMOS 공정에 따라 모의실험 한 결과를 나타내다. Figure 3 shows the results of the simulation of the current flowing in the bias voltage generation circuit according to the present invention according to the CMOS process.

도 3을 참조하면, -40℃에서 80℃로 온도가 증가할 때, 전류원(201)에서 흐르는 전류(Is)의 크기는 20㎂로 변하지 않지만 제2 모스트랜지스터(M2) 및 제3 모스트랜지스터(M3)에 흐르는 전류(Ig)의 크기는 증가한다는 것을 알 수 있다. Referring to Figure 3, when increasing the temperature from -40 ℃ to 80 ℃, the magnitude of the current (I s) flowing from the current source 201 does not change in 20㎂ second MOS transistor (M2) and the third MOS transistor It can be seen that the magnitude of the current I g flowing in M3 increases.

-40℃ ~ 80℃의 온도 범위에서, TT의 경우 15.3㎂에서 25.8㎂로 증가하며, SS의 경우 16.1㎂에서 27.5㎂로 증가하고, FF의 경우 14.5㎂에서 23.7㎂로 각각 증가한다는 것을 알 수 있다. 제2 모스트랜지스터(M2) 및 제3 모스트랜지스터(M3)에 흐르는 전류(Ig)의 증가 경향 즉 기울기는 PTAT 제어용 모스트랜지스터(MP)의 게이트의 폭 및 길이의 비를 조절함으로써 조절할 수 있다. In the temperature range of -40 ° C to 80 ° C, it is increased from 15.3㎂ to 25.8㎂ for TT, from 16.1㎂ to 27.5㎂ for SS, and from 14.5㎂ to 23.7㎂ for FF, respectively. have. The increasing tendency of the current I g flowing through the second MOS transistor M2 and the third MOS transistor M3, that is, the slope, may be adjusted by adjusting the ratio of the width and the length of the gate of the PTAT control MOS transistor MP.

모스트랜지스터의 속도는 게이트 산화막(Cox)의 두께, 전하들의 이동도(mobility) 및 문턱전압(Vth)에 의해 결정되는데, 산화막(Cox)이 두껍고, 전하의 이동도가 낮으며 문턱전압(Vth)이 높은 경우, 수학식 2를 참조하면, 해당 모스트랜지스터에 흐르는 전류의 양이 적게 되므로 모스트랜지스터의 속도는 늦게 될 것이다. The speed of the MOS transistor is determined by the thickness of the gate oxide film C ox , the mobility of the charges, and the threshold voltage V th . The oxide film C ox is thick, the charge mobility is low, and the threshold voltage. If (V th ) is high, referring to Equation 2, the speed of the MOS transistor will be slow because the amount of current flowing through the MOS transistor is small.

일반적인 경우라면, 같은 온도에서는 SS, TT 및 FF의 순서로 모스트랜지스터들의 속도 즉 흐르는 전류의 크기가 커진다는 것은 당연하다. 이러한 사실을 근거로 할 때, 도 3에 도시된 모의실험결과는 SS의 공정에 의해 만들어진 바이어스 전압 생성회로의 제2 모스트랜지스터(M2) 및 제3 모스트랜지스터(M3)에 흐르는 전류(Ig(SS))가 다른 두 개의 전류(Ig(TT), Ig(FF))에 비해 상대적으로 크다. 이는 본 발명에 따른 바이어스 전압 생성회로에서 PTAT 제어용 모스트랜지스터(MP)를 추가로 사용하였기 때문이다. In the general case, it is obvious that at the same temperature, the speed of the MOS transistors, that is, the magnitude of the flowing current, increases in the order of SS, TT, and FF. Based on this fact, the simulation results shown in FIG. 3 show that the current I g (flowing through the second MOS transistor M2 and the third MOS transistor M3 of the bias voltage generation circuit produced by the SS process) SS)) is relatively large compared to the other two currents (I g (TT) and I g (FF)). This is because the PTAT control MOS transistor MP is additionally used in the bias voltage generation circuit according to the present invention.

도면에는 도시하지 않았지만 PTAT 제어용 모스트랜지스터(MP)가 포함되지 않는 경우라면, 전류(Ig(SS))가 전류(Ig(TT)의 아래에 있었을 것이다.
Although not shown in the figure, if the morph transistor MP for controlling PTAT was not included, the current I g (SS) would have been below the current I g (TT).

본 발명에 따른 바이어스 전압 생성회로의 사용 효과를 분명하게 하려고, 같은 저잡음 증폭기에 본 발명에 따른 바이어스 전압 생성회로와 종래의 바이어스 전압 생성회로를 각각 연결한 후 저잡음 증폭기의 전력이득(GAIN) 및 잡음지수(Noise Figure, NF)를 검사하였다. 비교를 위해 동작주파수가 2.4G 저전압 증폭기와 5.2G 저전압 증폭기에 대하여 검사하였다. In order to clarify the effect of using the bias voltage generating circuit according to the present invention, after connecting the bias voltage generating circuit and the conventional bias voltage generating circuit according to the present invention to the same low noise amplifier respectively, the power gain (GAIN) and noise of the low noise amplifier The index figure (NF) was examined. For comparison, the operating frequencies of 2.4G low voltage amplifier and 5.2G low voltage amplifier were examined.

여기서 전력이득(Power Gain, GAIN)은 부하(load)에 주어지는 신호전력과 입력회로에 의해서 흡수되는 신호전력의 비로 신호전력이 부하에 전달되는 효율을 나타내며, 잡음지수(NF)는 증폭기(230)의 입력단과 출력단에서의 신호 대 잡음의 비로써 잡음지수는 내부잡음이 많을수록 크게 되고 내부잡음이 없는 경우에는 0dB(Zero)가 되는 것으로 기기의 잡음발생에 대한 성능을 판단하는데 사용된다.
Here, the power gain (GAIN) represents the efficiency of the signal power is delivered to the load by the ratio of the signal power given to the load and the signal power absorbed by the input circuit, the noise figure (NF) is the amplifier 230 As the ratio of signal-to-noise at the input and output terminals of, the noise figure becomes larger as the internal noise increases, and 0dB (Zero) when there is no internal noise. It is used to determine the performance of the equipment.

도 4는 도 2에 도시된 저잡음 증폭기의 전력이득을 온도에 따라 검사한 결과를 나타낸다. FIG. 4 shows the results of checking the power gain of the low noise amplifier shown in FIG. 2 according to temperature.

도 5는 도 2에 도시된 저잡음 증폭기의 잡음지수를 온도에 따라 검사한 결과를 나타낸다. FIG. 5 shows a result of checking the noise figure of the low noise amplifier of FIG. 2 according to temperature.

도 6은 검사에 사용된 다이(die)의 사진을 나타낸다.
6 shows a photograph of a die used for inspection.

도 4를 참조하면, 종래의 바이어스 전압 생성회로를 사용한 경우(conventional)에는 온도가 증가하면 전력이득이 약 3dB 감소하는 경향을 나타내지만, 본 발명에 따른 바이어스 전압 생성회로를 사용하는 경우(proposed)에는 약 0.3dB로 감소하는 경향을 나타낸다는 것을 알 수 있다. Referring to FIG. 4, when the conventional bias voltage generation circuit is used (conventional), the power gain tends to decrease by about 3 dB when the temperature increases, but when the bias voltage generation circuit according to the present invention is used (proposed). It can be seen that there is a tendency to decrease by about 0.3 dB.

도 5를 참조하면, 종래의 바이어스 전압 생성회로를 사용한 경우(conventional)에는 온도가 증가하면 잡음지수이 약 1.4dB 증가하는 경향을 나타내지만, 본 발명에 따른 바이어스 전압 생성회로를 사용하는 경우(proposed)에는 약 1dB로 증가하는 경향을 나타낸다는 것을 알 수 있다.
Referring to FIG. 5, when the conventional bias voltage generation circuit is used (conventional), the noise figure tends to increase by about 1.4 dB when the temperature is increased, but when the bias voltage generation circuit according to the present invention is used (proposed). It can be seen that the tendency to increase to about 1dB.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만, 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 가능함은 명백한 사실이다.
In the above description, the technical idea of the present invention has been described together with the accompanying drawings. However, the present invention has been described by way of example and is not intended to limit the present invention. In addition, it is apparent that anyone with ordinary knowledge in the technical field to which the present invention belongs may make various modifications and imitations without departing from the scope of the technical idea of the present invention.

바이어스 전압 생성회로: 110, 210
전압 준위 가변회로: 120, 220
RFIC 기능블록: 130
저잡음 증폭기: 230 Bias voltage generator circuit: 110, 210
Voltage level variable circuit: 120, 220
RFIC Function Block: 130
Low noise amplifier: 230

Claims (4)

온도에 따라 일정한 크기로 변하는 바이어스 전압을 생성하는 바이어스 전압 생성회로에서,
일 단자에 연결된 전원으로부터 일정한 크기의 전류를 공급하는 전류원;
일 단자 및 게이트 단자가 상기 전류원의 다른 일 단자에 연결된 제1 모스트랜지스터;
일 단자가 상기 제1 모스트랜지스터의 다른 일 단자와 연결되고 다른 일 단자가 접지되며 게이트에 전원 전압이 인가되는 PTAT 제어용 모스트랜지스터;
일 단자가 접지되고 게이트가 상기 제1 모스트랜지스터의 게이트와 공통으로 연결된 제2 모스트랜지스터; 및
일 단자가 전원으로 연결되고 다른 일 단자 및 게이트는 상기 제2 모스트랜지스터의 다른 일 단자와 연결된 제3 모스트랜지스터;를
포함하며,
상기 바이어스 전압은 상기 제2 모스트랜지스터 및 상기 제3 모스트랜지스터의 공통단자의 전압인 것을 특징으로 하는 바이어스 전압 생성회로. In a bias voltage generation circuit that generates a bias voltage that varies with a constant magnitude with temperature,
A current source for supplying a constant magnitude of current from a power source connected to one terminal;
A first MOS transistor having one terminal and a gate terminal connected to the other terminal of the current source;
A PTAT control MOS transistor having one terminal connected to the other terminal of the first MOS transistor, the other terminal being grounded, and a power supply voltage applied to the gate;
A second MOS transistor having one terminal grounded and a gate connected to the gate of the first MOS transistor in common; And
A third MOS transistor having one terminal connected to a power source and the other terminal and gate connected to the other terminal of the second MOS transistor;
≪ / RTI &
The bias voltage is a bias voltage generation circuit, characterized in that the voltage of the common terminal of the second MOS transistor and the third MOS transistor. 제1항에 있어서,
일 단자가 전원에 연결되고 게이트에 상기 바이어스 전압이 인가되는 제4 모스트랜지스터; 및
일 단자가 상기 제4 모스트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 접지전압에 연결된 제5 모스트랜지스터;를
더 포함하는 것을 특징으로 하는 바이어스 전압 생성회로. The method of claim 1,
A fourth MOS transistor having one terminal connected to a power supply and the bias voltage applied to a gate; And
A fifth MOS transistor having one terminal connected to the other terminal of the fourth MOS transistor and the other terminal connected to the ground voltage;
A bias voltage generation circuit further comprising. 제2항에 있어서,
상기 제4 모스트랜지스터의 게이트의 폭 및 길이의 비는 상기 제3 모스트랜지스터의 게이트의 폭 및 길이의 비보다 일정한 비율로 큰 것을 특징으로 하는 바이어스 전압 생성회로. 3. The method of claim 2,
And the ratio of the width and the length of the gate of the fourth MOS transistor is greater than the ratio of the width and the length of the gate of the third MOS transistor. 제3항에 있어서,
상기 제1 모스트랜지스터, 상기 제2 모스트랜지스터, 상기 PTAT 제어용 모스트랜지스터 및 상기 제5 모스트랜지스터는 N형 모스트랜지스터이고,
상기 제3 모스트랜지스터 및 상기 제4 모스트랜지스터는 P형 모스트랜지스터인 것을 특징으로 하는 바이어스 전압 생성회로.
The method of claim 3,
The first MOS transistor, the second MOS transistor, the PTAT control MOS transistor and the fifth MOS transistor are N-type MOS transistors,
And the third MOS transistor and the fourth MOS transistor are p-type MOS transistors.
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