KR101374146B1 - Method for manufacturing semiconductor package - Google Patents

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Abstract

본 발명은 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 써멀 컴프레션 방식의 본딩 방법(TCNCP)을 이용하여 칩이 적층된 구조로 제조되는 반도체 패키지를 불량 현상없이 용이하게 제조할 수 있도록 한 반도체 패키지 제조 방법에 관한 것이다.
즉, 본 발명은 기판 위에 부착된 열경화성 이형필름에 하부칩의 저면을 가접착하거나, 하부칩의 저면에 부착된 비전도성 필름을 매개로 하부칩을 기판 위에 가접착시킨 후, 상부칩을 비전도성 페이스트를 매개로 하부칩 위에 도전 가능하게 적층시킴과 함께 하부칩을 기판에 도전 가능하게 부착시키며 칩 적층형 패키지를 제조할 때, 열경화성 이형필름 또는 비전도성 필름에 의하여 비전도성 페이스트가 하부칩의 저면으로 침투되는 것을 차단시킬 수 있도록 한 것을 특징으로 하는 반도체 패키지 제조 방법을 제공하고자 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor package, and more particularly, to a semiconductor package capable of easily manufacturing a semiconductor package manufactured in a stacked structure using chips using a thermal compression bonding method (TCNCP). It relates to a manufacturing method.
That is, in the present invention, the bottom surface of the lower chip is temporarily bonded to the thermosetting release film attached to the substrate, or after the lower chip is temporarily bonded to the substrate through the non-conductive film attached to the bottom of the lower chip, the upper chip is nonconductive. The non-conductive paste is transferred to the bottom of the lower chip by thermosetting release film or non-conductive film when the chip is stacked on the lower chip through the paste and conductively attaches the lower chip to the substrate. It is an object of the present invention to provide a method for manufacturing a semiconductor package, which can block penetration.

Description

반도체 패키지 제조 방법{Method for manufacturing semiconductor package}[0001] The present invention relates to a method for manufacturing semiconductor packages,

본 발명은 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 써멀 컴프레션 방식의 본딩 방법(TCNCP)을 이용하여 칩이 적층된 구조로 제조되는 반도체 패키지를 불량 현상없이 용이하게 제조할 수 있도록 한 반도체 패키지 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor package, and more particularly, to a semiconductor package capable of easily manufacturing a semiconductor package manufactured in a stacked structure using chips using a thermal compression bonding method (TCNCP). It relates to a manufacturing method.

일반적으로, 반도체 패키지는 기판에 반도체 칩을 부착하고, 반도체 칩과 기판간을 도전성 와이어로 연결한 후, 반도체 칩과 와이어 등이 봉지되도록 기판의 일면에 몰딩 컴파운드 수지가 몰딩된 구조로 제조되고 있다.In general, a semiconductor package is manufactured by attaching a semiconductor chip to a substrate, connecting the semiconductor chip to the substrate with a conductive wire, and then molding the molding compound resin on one surface of the substrate so that the semiconductor chip and the wire are encapsulated. .

그러나, 기판과 반도체 칩을 전기적 신호 교환 가능하게 연결하는 도전성 와이어는 반도체 칩에 1차 본딩된 다음, 기판쪽으로 연장되어 기판에 2차 본딩됨에 따라 일정한 길이를 필요로 하고, 그에 따라 오히려 반도체 패키지의 사이즈 및 신호 전달 경로를 증가시키는 원인이 되고, 특히 반도체 칩이 고직접화, 고성능화 및 고속화됨에 따라 반도체 패키지를 소형화시키기 위한 노력에 오히려 역행하는 요인이 되고 있다.However, a conductive wire that connects the substrate and the semiconductor chip so as to be capable of electrical signal exchange requires a certain length as it is first bonded to the semiconductor chip and then extended toward the substrate and secondly bonded to the substrate, and accordingly, Increasing the size and the signal transmission path, in particular, as semiconductor chips become more direct, higher in performance, and higher in speed, they have become a factor against the efforts to miniaturize semiconductor packages.

이러한 점을 개선하기 위하여, 반도체 칩의 일면에 형성된 본딩패드(=전극패드)에 금속재질의 전도성 범프를 미리 일체로 형성하여, 인쇄회로기판의 전도성패턴에 전기적으로 직접 연결시키는 반도체 패키지가 제안되고 있다.In order to improve this point, a semiconductor package is proposed in which a conductive bump made of metal is integrally formed on a bonding pad (= electrode pad) formed on one surface of a semiconductor chip in advance and electrically connected directly to a conductive pattern of a printed circuit board. have.

상기 전도성 범프는 반도체 칩의 일면에 형성된 본딩패드에 융착되어, 마치 돌출핀과 같은 형상을 하면서 기판에 부착되기 때문에 기존의 전도성 와이어에 비하여 신호 전달 경로가 매우 짧아질 수 있고, 반도체 패키지의 크기를 크게 줄일 수 있는 효과를 제공한다.Since the conductive bumps are fused to the bonding pads formed on one surface of the semiconductor chip and attached to the substrate while having a shape similar to the protruding pins, the signal transmission paths may be very shorter than those of the conventional conductive wires. Provides significant reductions.

여기서, 반도체 칩에 전도성 범프를 부착하는 과정과, 이 전도성 범프를 써멀 컴프레션 방식의 본딩 방법(TCNCP: Thermal Compression Non Conductive Paste)을 이용하여 기판에 융착시키는 종래의 방법을 첨부한 도 1을 참조로 살펴보면 다음과 같다.Here, with reference to Fig. 1 attached to the process of attaching the conductive bumps to the semiconductor chip and the conventional method for fusion bonding the conductive bumps to the substrate using a thermal compression bonding method (TCNCP: Thermal Compression Non-Conductive Paste) Looking at it as follows.

첨부한 도 1을 종래의 반도체 패키지 제조 방법으로서, 하부칩(14)이 전도성 범프(24)를 매개로 기판(10)에 먼저 부착되고, 하부칩(14) 위에 상부칩(18)이 관통 실리콘 비아(28)를 매개로 도전 가능하게 적층된 칩 적층형 패키지(100)를 제조하는 방법을 도시하고 있다.1 is a conventional semiconductor package manufacturing method, in which a lower chip 14 is first attached to a substrate 10 via a conductive bump 24, and the upper chip 18 is penetrated through the lower chip 14. A method of manufacturing a chip stacked package 100 that is conductively stacked via vias 28 is illustrated.

상기 전도성 범프(24)는 구리 도금 공정에 의하여 하부칩(14)의 본딩패드 상에 소정의 높이로 형성되는 구리필러(24a)와, 이 구리필러(24a)의 끝단에 일체로 도금되는 전도성 솔더(24b)로 구성되며, 포토리소그래피 공정을 이용하여 하부칩(14)의 본딩패드 상에 구리필러(24a)가 먼저 도금된 후, 그 위에 전도성 솔더(24b)가 순차적으로 도금된다.The conductive bump 24 is a copper filler 24a formed at a predetermined height on a bonding pad of the lower chip 14 by a copper plating process, and a conductive solder integrally plated at an end of the copper filler 24a. And a copper filler 24a is first plated on the bonding pad of the lower chip 14 by using a photolithography process, and then the conductive solder 24b is sequentially plated thereon.

이렇게 하부칩(14)의 본딩패드에 구리필러(Cu pillar) 및 전도성 솔더로 이루어진 전도성 범프(24)가 일체로 형성된 상태에서, 각 전도성 범프(24)가 기판(10)의 전도성패턴에 본딩된다.As such, the conductive bumps 24 formed of copper pillars and conductive solders are integrally formed on the bonding pads of the lower chip 14, and the conductive bumps 24 are bonded to the conductive patterns of the substrate 10. .

즉, 상기 전도성 범프(24)가 형성된 하부칩(14)이 비전도성 페이스트(NCP: Non Conductive Paste)를 이용하여 소정의 온도에서 가압하는 써멀 컴프레션 방식의 본딩 방법(TCNCP: Thermal Compression Non Conductive Paste)에 의하여 기판(10)의 전도성패턴에 융착된다.That is, a thermal compression bonding method (TCNCP: Thermal Compression Non Conductive Paste) in which the lower chip 14 having the conductive bumps 24 formed thereon is pressurized at a predetermined temperature using a non-conductive paste (NCP). By fusion to the conductive pattern of the substrate 10.

이를 위해, 먼저 기판(10) 위에 접착제의 일종인 비전도성 페이스트(NCP: Non Conductive Paste)가 도포된다.To this end, first, a non-conductive paste (NCP), which is a kind of adhesive, is coated on the substrate 10.

이어서, 웨이퍼 상태에서 소잉된 하부칩(14)을 본딩툴(22)이 진공흡착력으로 흡착하여 기판 위로 이송시킨 다음, 기판(10)에 도포된 비전도성 페이스트(이하, 제1비전도성 페이스트로 칭함)쪽으로 하강시킨다.Subsequently, the lower chip 14 sawed in the wafer state is transported onto the substrate by the bonding tool 22 by vacuum adsorption force, and then referred to as a non-conductive paste (hereinafter referred to as a first non-conductive paste) applied to the substrate 10. Down to).

연이어, 본딩툴(22)이 기판(10)쪽으로 하강을 하여 하부칩(14)의 전도성 범프(24)가 부착 대상의 상대부품 즉, 기판(10)의 본딩영역인 전도성패턴에 안착되는 상태가 되고, 이에 열과 압력을 가하는 열압착 방식에 의하여 전도성 범프(24)가 기판(10)의 전도성패턴에 융착된다.Subsequently, the bonding tool 22 descends toward the substrate 10 so that the conductive bumps 24 of the lower chip 14 are seated on the mating component to be attached, that is, the conductive pattern that is the bonding region of the substrate 10. The conductive bumps 24 are fused to the conductive patterns of the substrate 10 by a thermocompression method that applies heat and pressure thereto.

보다 상세하게는, 전도성 범프(24)를 융착시키기 전에 기판(10)의 본딩영역을 포함하는 표면에 걸쳐 접착제의 일종인 제1비전도성 페이스트(20a)를 미리 도포하는 과정과, 본딩 툴(22)이 하강을 하여 하부칩(14)의 범프(24)가 경화 전 상태인 제1비전도성 페이스트(20a)를 뚫고 기판(10)의 전도성패턴에 안착되는 과정과, 열과 압력이 인가되는 상태에서 본딩툴(22)이 하부칩(14)을 소정의 힘으로 가압하여 전도성 범프(24)의 솔더(24b) 부분이 기판(10)의 전도성패턴에 융착되는 과정 등이 순차적으로 진행됨으로써, 전도성 범프(24)를 매개로 하부칩(14)이 기판(10)에 전기적 신호 교환 가능하게 부착되고, 각 전도성 범프(24)들은 제1비전도성 페이스트(20a)에 의하여 상호 절연되는 상태가 된다.In more detail, before the fusion bonding of the conductive bumps 24, the process of applying the first non-conductive paste 20a, which is a kind of adhesive, over the surface including the bonding area of the substrate 10, and the bonding tool 22 ), The bump 24 of the lower chip 14 penetrates through the first non-conductive paste 20a, which is a state before curing, and is seated on the conductive pattern of the substrate 10, and in a state where heat and pressure are applied. The bonding tool 22 presses the lower chip 14 with a predetermined force so that the solder 24b portion of the conductive bump 24 is fused to the conductive pattern of the substrate 10. The lower chip 14 is attached to the substrate 10 so as to be able to exchange electrical signals via the 24, and the conductive bumps 24 are insulated from each other by the first non-conductive paste 20a.

다음으로, 상기 제1비전도성 페이스트(20a)가 경화된 후, 하부칩(14) 위에 상부칩(18)을 도전 가능하게 적층시키기 위하여 하부칩(14) 위에 제2비전도성 페이스트(20b)를 다시 한 번 도포해주는 과정이 진행된다.Next, after the first non-conductive paste 20a is cured, the second non-conductive paste 20b is disposed on the lower chip 14 to electrically stack the upper chip 18 on the lower chip 14. Once again, the application process will proceed.

이때, 상기 하부칩(14)에는 관통 실리콘 비아(28, TSV: Through Silicon Via)가 형성된 상태이며, 참조로 관통 실리콘 비아(28)는 하부칩(14)에 관통된 다수의 관통홀내에 도전성 금속물질을 충진시킨 형태를 말한다.In this case, through silicon vias 28 (TSVs) are formed in the lower chip 14, and the through silicon vias 28 are conductive metals in a plurality of through holes penetrating the lower chip 14. Refers to a form filled with a substance.

또한, 상기 상부칩(18)의 저면에 형성된 본딩패드에는 관통 실리콘 비아(28)에 도전 가능하게 부착되는 플립칩 또는 솔더 등과 같은 도전연결수단(26)이 부착된다.In addition, a conductive pad 26 such as a flip chip or solder, which is conductively attached to the through silicon via 28, is attached to the bonding pad formed on the bottom surface of the upper chip 18.

따라서, 본딩툴(22)에 의하여 픽업된 상부칩(18)이 제2비전도성 페이스트(20b)를 뚫고 열이 인가되는 조건에서 하부칩(14) 위를 소정의 힘으로 가압하면, 상부칩(18)의 본딩패드에 부착된 도전연결수단(26)이 하부칩(14)의 관통 실리콘 비아(28)에 융착됨으로써, 하부칩(14) 위에 상부칩(18)이 적층 부착되는 상태가 되고, 상부칩(18)의 각 도전연결수단(26)은 제2비전도성 페이스트(20b)에 의하여 상호 절연되는 상태가 된다.Therefore, when the upper chip 18 picked up by the bonding tool 22 presses the lower chip 14 with a predetermined force under the condition that the heat is applied through the second non-conductive paste 20b, the upper chip ( The conductive connecting means 26 attached to the bonding pad of 18 is fused to the through-silicon vias 28 of the lower chip 14, whereby the upper chip 18 is stacked and attached to the lower chip 14, Each conductive connecting means 26 of the upper chip 18 is insulated from each other by the second non-conductive paste 20b.

그러나, 상기와 같은 칩 적층형 반도체 패키지 제조 방법은 다음과 같은 문제점이 있다.However, the method of manufacturing a chip stacked semiconductor package as described above has the following problems.

첨부한 도 2에 도시된 바와 같이, 본딩툴이 제1비전도성 페이스트를 뚫고 230℃ 이상의 높은 온도 조건에서 하부칩의 상면을 프레싱할 때, 제1비전도성 페이스트(20a)가 하부칩(14)의 외곽쪽으로 빠져나가는 동시에 하부칩(14)의 상면 테두리쪽으로 올라 타는 크리핑[creeping(NCP on die)] 문제가 발생되고 있다.As shown in FIG. 2, when the bonding tool penetrates the first non-conductive paste and presses the upper surface of the lower chip at a high temperature of 230 ° C. or higher, the first non-conductive paste 20a is the lower chip 14. At the same time, the creeping (NCP on die) problem, which is carried out toward the upper edge of the lower chip 14 while exiting to the outer side of the chip, has occurred.

특히, 상기와 같은 써멀 컴프레션 방식의 본딩 방법(TCNCP)은 50um 두께의 하부칩을 기판 위에 열이 인가되는 조건에서 가압할 때, 제1비전도성 페이스트가 하부칩의 상면 테두리쪽으로 올라 타는 크리핑 현상후, 하부칩의 상면은 전체적으로 수평상태를 유지하지 않게 되어 상부칩이 제대로 부착될 수 없는 문제점이 있다.Particularly, in the thermal compression bonding method (TCNCP), when the lower chip having a thickness of 50 μm is pressurized under a condition in which heat is applied to the substrate, the first non-conductive paste rises toward the upper edge of the lower chip and then creep phenomenon. , The upper surface of the lower chip does not maintain a horizontal state as a whole there is a problem that the upper chip can not be properly attached.

즉, 하부칩의 상면 테두리에 올라 탄 제1비전도성 페이스트가 경화된 후, 하부칩의 상면은 제1비전도성 페이스트로 인하여 수평 상태를 유지할 수 없게 되고, 이로 인하여 상부칩이 하부칩 위에 수평을 유지하며 안착될 수 없어, 결국 상부칩의 적층이 제대로 진행될 수 없는 문제점이 있다.
That is, after the first non-conductive paste which is burned on the upper edge of the lower chip is cured, the upper surface of the lower chip cannot be kept horizontal due to the first non-conductive paste, which causes the upper chip to level on the lower chip. There is a problem that can not be seated while holding, the stacking of the upper chip can not proceed properly.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 경화 전에 유동 흐름성을 갖지 않는 점도를 유지하는 열경화성 이형필름(Thermal release film)을 기판에 부착한 다음, 전도성 범프를 갖는 하부칩을 열경화성 이형필름 위에 부착되도록 하고, 비전도성 페이스트를 이용하여 상부칩을 하부칩 위에 적층시킨 다음, 경화(cure) 공정을 통하여 경화된 열경화성 이형필름으로부터 하부칩이 용이하게 분리한 후, 하부칩의 전도성 범프를 기판의 전도성 패턴에 융착시킴으로써, 기존에 하부칩의 상면 테두리 영역에 비전도성 페이스트가 묻는 현상을 완전히 방지하여 상부칩과 하부칩 간의 적층이 용이하게 이루어질 수 있도록 한 반도체 패키지 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the above problems, the thermosetting release film (Thermal release film) that maintains the viscosity does not have a flow flowability before curing is attached to the substrate, and then the bottom chip having a conductive bump thermosetting After the upper chip is laminated on the lower chip using a non-conductive paste, and then the lower chip is easily separated from the cured thermosetting release film through a cure process, the conductive bump of the lower chip is removed. To a conductive pattern of a substrate, thereby providing a method of manufacturing a semiconductor package that can be easily laminated between the upper chip and the lower chip by completely preventing the non-conductive paste from being applied to the upper edge region of the lower chip. There is a purpose.

상기한 목적을 달성하기 위한 본 발명은: 기판 위에 부착된 열경화성 이형필름에 하부칩의 저면을 가접착하거나, 하부칩의 저면에 부착된 비전도성 필름을 매개로 하부칩을 기판 위에 가접착시킨 후, 상부칩을 비전도성 페이스트를 매개로 하부칩 위에 도전 가능하게 적층시킴과 함께 하부칩을 기판에 도전 가능하게 부착시키며 칩 적층형 패키지를 제조할 때, 열경화성 이형필름 또는 비전도성 필름에 의하여 비전도성 페이스트가 하부칩의 저면으로 침투되는 것을 차단시킬 수 있도록 한 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.The present invention for achieving the above object: after the bottom surface of the lower chip is temporarily bonded to the thermosetting release film attached to the substrate, or after the lower chip is temporarily bonded to the substrate via a non-conductive film attached to the bottom of the lower chip In addition, the upper chip is electrically conductively laminated on the lower chip through the non-conductive paste, and the lower chip is electrically conductively attached to the substrate, and when the chip stack package is manufactured, the non-conductive paste is formed by a thermosetting release film or a non-conductive film. It provides a method for manufacturing a semiconductor package, characterized in that it is possible to block the penetration into the bottom surface of the lower chip.

본 발명의 일 구현예로서, 상기 기판 위에 부착된 열경화성 이형필름에 하부칩의 저면을 가접착하는 경우, 상기 칩 적층형 패키지는: 기판 위에 열경화성 이형필름을 부착하는 단계와; 본딩툴에 의하여 하부칩이 기판 위에 가압되는 동시에 전도성 범프를 비롯한 하부칩의 저면이 열경화성 이형필름에 가접착되는 단계와; 상기 하부칩의 상면에 비전도성 페이스트를 도포하는 단계와; 상부칩의 본딩패드에 부착된 도전연결수단이 비전도성 페이스트를 뚫고 하부칩의 관통 실리콘 비아에 도전 가능하게 부착되도록 상부칩을 하부칩의 상면에 열가압시켜 도전 가능하게 적층 부착하는 단계와; 상기 열경화성 이형필름을 경화 온도에서 경화시켜 접착력을 상실시키는 단계와; 서로 적층된 상부칩 및 하부칩을 경화된 열경화성 이형필름으로부터 들어올려 하부칩 및 전도성 범프를 열경화성 이형필름으로부터 분리시키는 단계; 를 통하여 제조되는 것을 특징으로 한다.In one embodiment of the present invention, when temporarily attaching the bottom surface of the lower chip to the thermosetting release film attached to the substrate, the chip laminate package comprises: attaching a thermosetting release film on the substrate; Pressing the lower chip onto the substrate by a bonding tool and simultaneously attaching the bottom surface of the lower chip including the conductive bumps to the thermosetting release film; Applying a non-conductive paste on the upper surface of the lower chip; Thermally pressing the upper chip onto the upper surface of the lower chip such that the conductive connecting means attached to the bonding pad of the upper chip penetrates the non-conductive paste and conductively attaches to the through silicon via of the lower chip; Curing the thermosetting release film at a curing temperature to lose adhesion; Lifting the upper chip and the lower chip stacked on each other from the cured thermosetting release film to separate the lower chip and the conductive bump from the thermosetting release film; It is characterized in that it is manufactured through.

본 발명의 일 구현예는 상기 기판 위에서 열경화성 이형필름을 제거한 다음, 비전도성 페이스트를 도포하는 단계와; 상기 하부칩의 저면에 부착된 전도성 범프가 기판의 전도성패턴에 융착되도록 서로 적층된 상부칩 및 하부칩을 비전도성 페이스트가 도포된 기판 위에 열가압시켜 접착하는 단계; 를 더 포함하는 것을 특징으로 한다.One embodiment of the present invention is the step of removing the thermosetting release film on the substrate, and then applying a non-conductive paste; Bonding the upper chip and the lower chip stacked on the substrate to which the non-conductive paste is applied so that the conductive bumps attached to the bottom surface of the lower chip are fused to the conductive pattern of the substrate; And further comprising:

본 발명의 일 구현예에서, 상기 상부칩의 부착시, 하부칩 위에 도포된 비전도성 페이스트가 하부칩의 측면을 타고 아래쪽으로 흐를 때, 비전도성 페이스트가 하부칩의 저면으로 침투하는 것을 열경화성 이형필름이 차단하는 것을 특징으로 한다.In one embodiment of the present invention, when the upper chip is attached, when the non-conductive paste applied on the lower chip flows down the side of the lower chip, the non-conductive paste penetrates to the bottom surface of the lower chip thermosetting release film It is characterized by blocking.

바람직하게는, 상기 열경화성 이형필름은 경화 전에 전도성범프가 잠길 정도의 접착 점도를 유지하고, 열에 의한 경화 후에는 접착력을 상실하는 열박리 테이프로 채택된 것임을 특징으로 한다.Preferably, the thermosetting release film is characterized in that it is adopted as a heat-peelable tape to maintain the adhesive viscosity to the extent that the conductive bumps are locked before curing, and loses the adhesive strength after curing by heat.

본 발명의 다른 구현예로서, 상기 하부칩의 저면에 부착된 비전도성 필름을 매개로 하부칩을 기판 위에 가접착하는 경우, 상기 칩 적층형 패키지는: 전도성 범프가 부착된 하부칩의 저면에 비전도성 필름을 부착하는 단계와; 비전도성 필름이 부착된 하부칩을 저압 및 저온 조건에서 기판 위에 가접착시키는 단계와; 상기 하부칩의 상면에 비전도성 페이스트를 도포하는 단계와; 상부칩을 비전도성 페이스트가 도포된 하부칩 위에 적층시킬 때, 상부칩의 본딩패드에 부착된 도전연결수단이 비전도성 페이스트를 뚫고 하부칩의 관통 실리콘 비아에 도전 가능하게 부착되는 동시에 가접착된 하부칩의 전도성 범프가 기판의 전도성 패턴에 융착되도록 상부칩 및 하부칩을 동시에 열가압시키는 단계; 를 통하여 제조되는 것을 특징으로 한다.In another embodiment of the present invention, when the lower chip is temporarily bonded onto the substrate through a non-conductive film attached to the bottom of the lower chip, the chip stack package is: a non-conductive on the bottom of the lower chip attached to the conductive bump Attaching a film; Temporarily bonding the lower chip to which the non-conductive film is attached onto the substrate under low pressure and low temperature conditions; Applying a non-conductive paste on the upper surface of the lower chip; When the upper chip is stacked on the lower chip coated with a non-conductive paste, the conductive connecting means attached to the bonding pad of the upper chip penetrates the non-conductive paste and conductively attaches to the through silicon vias of the lower chip, and at the same time, the temporarily attached lower chip Simultaneously heat-pressing the upper chip and the lower chip such that the conductive bumps of the chip are fused to the conductive pattern of the substrate; It is characterized in that it is manufactured through.

본 발명의 다른 구현예에서, 상기 상부칩의 부착시, 하부칩 위에 도포된 비전도성 페이스트가 하부칩의 측면을 타고 아래쪽으로 흐를 때, 비전도성 페이스트가 하부칩의 저면으로 침투하는 것을 비전도성 필름이 차단하는 것을 특징으로 한다.
In another embodiment of the present invention, the non-conductive film penetrates the bottom surface of the lower chip when the non-conductive paste applied on the lower chip flows down the side of the lower chip when the upper chip is attached. It is characterized by blocking.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

본 발명에 따르면, 기판 위에 열경화성 이형필름(Thermal release film) 또는 비전도성 필름을 매개로 하부칩을 가접착시킨 다음, 하부칩 위에 비전도성 페이스트를 매개로 상부칩을 도전 가능하게 적층시킴으로써, 기존에 하부칩의 상면 테두리 영역에 비전도성 페이스트가 묻어서 상부칩을 적층시킬 수 없는 현상이 발생됨을 완전히 방지할 수 있다.According to the present invention, the lower chip is temporarily bonded to a substrate through a thermosetting release film or a non-conductive film, and then the upper chip is electrically conductively laminated on the lower chip through a non-conductive paste. Non-conductive paste may be deposited on the upper edge of the lower chip to completely prevent the upper chip from being stacked.

또한, 하부칩 위에 비전도성 페이스트를 매개로 상부칩을 도전 가능하게 적층시킬 때, 비전도성 페이스트가 하부칩의 측면을 타고 저면으로 침투되는 것을 열경화성 이형필름 또는 비전도성 필름이 차단하게 되므로, 불량 발생없이 칩 적층형 패키지를 용이하게 제조할 수 있다.
In addition, when the upper chip is conductively stacked on the lower chip through the non-conductive paste, the thermosetting release film or the non-conductive film prevents the non-conductive paste from penetrating to the bottom surface of the lower chip, thereby causing a defect. The chip stack package can be easily manufactured without the need.

도 1은 기존의 반도체 패키지 제조 방법을 설명하는 개략적 단면도,
도 2는 기존의 반도체 패키지 제조 방법에서 발생되는 문제점을 설명하는 이미지도,
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하는 개략적 단면도,
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법으로 제조된 칩 적층형 패키지를 나타내는 이미지도,
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하는 개략적 단면도,
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법으로 제조된 칩 적층형 패키지를 나타내는 이미지도.1 is a schematic cross-sectional view illustrating a conventional method for manufacturing a semiconductor package;
2 is an image illustrating a problem occurring in the conventional semiconductor package manufacturing method;
3 is a schematic cross-sectional view illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention;
4 is an image view illustrating a chip stacked package manufactured by a method of manufacturing a semiconductor package according to an embodiment of the present invention;
5 is a schematic cross-sectional view illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention;
6 is an image view illustrating a chip stacked package manufactured by a method of manufacturing a semiconductor package according to another embodiment of the present invention.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하면 다음과 같다.First, a semiconductor package manufacturing method according to an embodiment of the present invention will be described.

첨부한 도 3은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하는 개략적 단면도이고, 도 4는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 따라 제조된 칩 적층형 패키지를 전자현미경으로 촬영한 이미지도이다.FIG. 3 is a schematic cross-sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention, and FIG. 4 is an electron microscope of a chip stacked package manufactured according to a method of manufacturing a semiconductor package according to an embodiment of the present invention. It is a photographed image.

본 발명의 일 실시예는 칩 적층형 패키지(100)를 제조하고자 한 것으로서, 기판(10) 위에 열경화성 이형필름(12)을 미리 부착하여, 열경화성 이형필름(12)을 매개로 하부칩(14)을 기판(10) 위에 가접착시킨 다음, 상부칩(18)을 비전도성 페이스트(20)를 매개로 하부칩(14) 위에 도전 가능하게 적층시켜서 칩 적층형 패키지(100)를 제조할 때, 비전도성 페이스트(20)가 하부칩(14)의 저면으로 침투되는 것을 열경화성 이형필름(12)에서 차단할 수 있고, 동시에 기존에 하부칩의 상면 테두리 영역에 비전도성 페이스트가 묻어서 상부칩을 적층시킬 수 없는 현상을 방지할 수 있도록 한 점에 특징이 있다.One embodiment of the present invention is to manufacture a chip stack package 100, by attaching the thermosetting release film 12 on the substrate 10 in advance, the lower chip 14 through the thermosetting release film 12 When the chip stack package 100 is manufactured by temporarily attaching the upper chip 18 to the substrate 10 and then electrically stacking the upper chip 18 on the lower chip 14 via the non-conductive paste 20. The thermosetting release film 12 can block 20 from penetrating to the bottom surface of the lower chip 14, and at the same time, the non-conductive paste is buried in the upper edge region of the lower chip so that the upper chip cannot be stacked. It is characterized by one point to prevent it.

이를 위해, 먼저 기판(10) 위에 열경화성 이형필름(12)이 부착된다.To this end, first, the thermosetting release film 12 is attached onto the substrate 10.

바람직하게는, 상기 열경화성 이형필름(12)은 경화 전에 전도성범프(24)가 관통될 정도의 점도를 유지하고, 열에 의한 경화 후에는 접착력을 상실하는 열박리 테이프로 채택된다.Preferably, the thermosetting release film 12 maintains a viscosity such that the conductive bumps 24 penetrate before curing and is adopted as a heat peeling tape that loses adhesive strength after curing by heat.

일례로서, 상기 열경화성 이형필름은 니토 덴코사((Nitto Denko Corporation)의 'Revalpha'라는 열박리 테이프를 사용할 수 있으며, 이 열박리 테이프는 상온에서는 점착력이 있으나 특정 가열온도로 가열하는 것만으로 점착력을 상실하여 간단하게 벗겨낼 수 있는 성질을 갖는다.As an example, the thermosetting release film may use a heat peeling tape called 'Revalpha' of Nitto Denko Corporation, which is adhesive at room temperature, but only by heating to a specific heating temperature. It has a property that can be easily peeled off due to loss.

다음으로, 웨이퍼 상태에서 개개의 칩으로 소잉된 하부칩(14)을 본딩툴(22)이 진공 흡착하여 기판(10)쪽으로 이송시킨 후, 하부칩(14)을 기판(10)쪽으로 하강시켜서 하부칩(14)을 열경화성 이형필름(12)에 가접착시킨다.Next, the bonding tool 22 vacuum-adsorbs the lower chip 14, which is sawed into individual chips in a wafer state, to the substrate 10, and then lowers the lower chip 14 toward the substrate 10 to lower the lower chip 14. The chip 14 is temporarily bonded to the thermosetting release film 12.

이때, 상기 본딩툴(22)에 의하여 하부칩(14)이 열경화성 이형필름(12)에 가압되며 가접착되면, 상기와 같이 경화전에 전도성 범프(24)가 관통되는 점도를 유지한 열경화성 이형필름(12)내에 전도성 범프(24)가 잠기게 되는 동시에 하부칩(14)의 저면이 열경화성 이형필름(12)에 가접착되는 상태가 된다.At this time, when the lower chip 14 is pressed by the bonding tool 22 to the thermosetting release film 12 and temporarily bonded, the thermosetting release film that maintains the viscosity through which the conductive bumps 24 penetrate before curing as described above ( The conductive bumps 24 are locked in 12 and the bottom surface of the lower chip 14 is temporarily bonded to the thermosetting release film 12.

이어서, 상부칩(18)을 하부칩(14) 위에 부착시키기 위한 접착수단으로서, 상기 하부칩(14)의 상면에 비전도성 페이스트(20)가 도포된다.Subsequently, non-conductive paste 20 is applied to the upper surface of the lower chip 14 as an adhesive means for attaching the upper chip 18 to the lower chip 14.

다음으로, 웨이퍼 상태에서 개개의 칩으로 소잉된 상부칩(18)을 본딩툴(22)이 진공 흡착하여 하부칩(14)쪽으로 이송시킨 후, 상부칩(18)을 하부칩(14)쪽으로 하강시켜서 상부칩(18)을 하부칩(14) 위에 도전 가능하게 적층시킨다.Next, the bonding tool 22 vacuum-adsorbs the upper chip 18, which is sawed into individual chips in a wafer state, and transports it to the lower chip 14, and then lowers the upper chip 18 toward the lower chip 14. The upper chip 18 is stacked on the lower chip 14 so as to be conductive.

따라서, 상기 상부칩(18)의 본딩패드에 부착된 도전연결수단(26, 예를 들어 미세 솔더볼 또는 플립칩)이 비전도성 페이스트(20)를 뚫고 하부칩(14)의 관통 실리콘 비아(28)에 도전 가능하게 융착된다.Therefore, the conductive connecting means 26 (for example, fine solder balls or flip chips) attached to the bonding pads of the upper chip 18 penetrates the non-conductive paste 20 and the through silicon vias 28 of the lower chip 14 are formed. It is fused so as to challenge.

즉, 소정의 온도에서 가압하는 써멀 컴프레션 방식의 본딩 방법(TCNCP: Thermal Compression Non Conductive Paste)에 의하여 상부칩(18)이 하부칩(14) 위에 열압착되면, 상부칩(18)의 본딩패드에 부착된 도전연결수단(26, 예를 들어 미세 솔더볼 또는 플립칩)이 비전도성 페이스트(20)를 뚫고 하부칩(14)의 관통 실리콘 비아(28)에 도전 가능하게 융착되는 상태가 된다.That is, when the upper chip 18 is thermally compressed on the lower chip 14 by a thermal compression non-conductive paste (TCNCP) pressurized at a predetermined temperature, the bonding pad of the upper chip 18 may be bonded to the bonding pad of the upper chip 18. The attached conductive connecting means 26 (for example, fine solder balls or flip chips) penetrates the non-conductive paste 20 and is electrically conductively fused to the through silicon vias 28 of the lower chip 14.

이때, 상기 하부칩(14) 위에 적층된 상부칩(18)의 각 도전연결수단(26)은 경화된 비전도성 페이스트(20)에 의하여 상호 절연되는 상태가 된다.At this time, the conductive connecting means 26 of the upper chip 18 stacked on the lower chip 14 are insulated from each other by the hardened non-conductive paste 20.

특히, 상기 상부칩(18)이 하부칩(14) 위에 적층되며 부착될 때, 그 가압력에 의하여 하부칩(14) 위에 도포된 비전도성 페이스트(20)가 외측으로 빠져나가 하부칩(14)의 측면을 타고 아래쪽으로 흐를 수 있지만, 하부칩(14)의 저면은 열경화성 이형필름(12)에 가접착되어 밀착된 상태이므로, 비전도성 페이스트(20)가 하부칩(14)의 저면으로 침투되는 것을 용이하게 차단시킬 수 있다.In particular, when the upper chip 18 is stacked and attached to the lower chip 14, the non-conductive paste 20 coated on the lower chip 14 is pulled out by the pressing force to the outside of the lower chip 14 Although the side surface may flow downward, the bottom surface of the lower chip 14 is temporarily attached to the thermosetting release film 12 and closely adhered thereto, so that the non-conductive paste 20 penetrates into the bottom surface of the lower chip 14. It can be easily blocked.

다음으로, 상기 열경화성 이형필름(12)을 약 200℃ 정도로 경화시키는 단계가 진행된다.Next, the step of curing the thermosetting release film 12 to about 200 ℃ proceeds.

이러한 경화 단계로 인하여 열경화성 이형필름(12)은 접착력을 상실하게 되어, 열경화성 이형필름(12)과 접착된 것을 용이하게 분리시킬 수 있으며, 그에 따라 서로 적층된 상부칩(18) 및 하부칩(14)을 경화된 열경화성 이형필름(12)으로부터 본딩툴을 이용하여 들어올려줌으로써, 하부칩(14) 및 전도성 범프(24)가 열경화성 이형필름(12)으로부터 용이하게 분리되는 상태가 된다.Due to this curing step, the thermosetting release film 12 loses the adhesive force, so that the adhesive can be easily separated from the thermosetting release film 12, and thus the upper chip 18 and the lower chip 14 stacked on each other. ) Is lifted from the cured thermosetting release film 12 using a bonding tool, so that the lower chip 14 and the conductive bumps 24 are easily separated from the thermosetting release film 12.

연이어, 상기 기판(10) 위에서도 열경화성 이형필름(12)을 떼어내어 제거한 다음, 그 제거된 기판(10) 위에 비전도성 페이스트(20)를 도포하는 단계가 진행된다.Subsequently, the thermosetting release film 12 is also removed and removed from the substrate 10, and then the non-conductive paste 20 is applied onto the removed substrate 10.

다음으로, 서로 적층된 상부칩(18) 및 하부칩(14)을 비전도성 페이스트(20)가 도포된 기판(10) 위에 도전 가능하게 부착시키는 단계가 진행된다.Next, a step of electrically attaching the upper chip 18 and the lower chip 14 stacked on each other onto the substrate 10 to which the non-conductive paste 20 is applied is conductively attached.

즉, 서로 적층된 상부칩(18) 및 하부칩(14)을 본딩툴(22)을 이용하여 기판(10) 위에 부착하되, 소정의 온도에서 가압하는 써멀 컴프레션 방식의 본딩 방법으로 서로 적층된 상부칩(18) 및 하부칩(14)을 기판(10) 위에 열가압시킴으로써, 하부칩(14)의 저면에 부착된 전도성 범프(24)가 비전도성 페이스트(20)를 뚫고 기판(10)의 전도성패턴에 도전 가능하게 융착되는 상태가 된다.That is, the upper chip 18 and the lower chip 14 stacked on each other are attached to the substrate 10 by using the bonding tool 22, but the upper layer stacked on each other by a thermal compression bonding method for pressing at a predetermined temperature. By thermally pressurizing the chip 18 and the lower chip 14 onto the substrate 10, the conductive bumps 24 attached to the bottom surface of the lower chip 14 penetrate the non-conductive paste 20 and conduct the conductivity of the substrate 10. It will be in the state which fusion | melting so that a pattern is conductive.

마지막으로, 상기 하부칩(14)과 기판(10) 사이의 비전도성 페이스트(20)를 경화시켜 줌으로써, 하부칩(14)의 전도성 범프(24)들은 경화된 비전도성 페이스트(20)에 의하여 상호 절연되는 상태가 된다.Finally, by curing the non-conductive paste 20 between the lower chip 14 and the substrate 10, the conductive bumps 24 of the lower chip 14 are mutually bonded by the cured non-conductive paste 20. It will be insulated.

이와 같이, 본 발명의 일 실시예에 의하면, 기판 위에 열경화성 이형필름(Thermal release film)을 매개로 하부칩을 가접착시킨 다음, 하부칩 위에 비전도성 페이스트를 매개로 상부칩을 도전 가능하게 적층시킴으로써, 기존에 하부칩의 상면 테두리 영역에 비전도성 페이스트가 묻어서 상부칩을 적층시킬 수 없는 현상이 발생됨을 완전히 방지할 수 있고, 칩 적층형 패키지를 불량없이 용이하게 제조할 수 있다.As such, according to an embodiment of the present invention, by temporarily bonding a lower chip onto a substrate through a thermal release film, the upper chip is electrically conductively stacked on the lower chip using a non-conductive paste. In addition, the non-conductive paste may be completely buried in the upper edge region of the lower chip, thereby preventing the possibility of stacking the upper chip, and the chip stacked package may be easily manufactured without defects.

여기서, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하면 다음과 같다.Here, a semiconductor package manufacturing method according to another embodiment of the present invention will be described.

첨부한 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하는 개략적 단면도이고, 도 6은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법에 따라 제조된 칩 적층형 패키지를 전자현미경으로 촬영한 이미지도이다.5 is a schematic cross-sectional view illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention, and FIG. 6 is an electron microscope of a chip stacked package manufactured according to a method of manufacturing a semiconductor package according to another embodiment of the present invention. It is a photographed image.

본 발명의 다른 실시예는 칩 적층형 패키지(100)를 제조하고자 한 것으로서, 하부칩(14)의 저면에 비전도성 필름(16)을 미리 부착한 다음, 하부칩(14)을 비전도성 필름(16)을 매개로 기판(10) 위에 가접착시킨 후, 상부칩(18)을 비전도성 페이스트(20)를 매개로 하부칩(14) 위에 도전 가능하게 적층시켜서, 비전도성 필름(16)에 의하여 비전도성 페이스트(20)가 하부칩(14)의 저면으로 침투되는 것을 차단시킬 수 있고, 동시에 기존에 하부칩의 상면 테두리 영역에 비전도성 페이스트가 묻어서 상부칩을 적층시킬 수 없는 현상을 방지할 수 있도록 한 점에 특징이 있다.Another embodiment of the present invention is to fabricate the chip stacked package 100, the non-conductive film 16 is previously attached to the bottom surface of the lower chip 14, and then the lower chip 14 to the non-conductive film 16 After the temporary bonding on the substrate 10 through the medium, the upper chip 18 is electrically conductively laminated on the lower chip 14 via the non-conductive paste 20, and then the vision is prevented by the non-conductive film 16. The conductive paste 20 may be prevented from penetrating into the bottom surface of the lower chip 14, and at the same time, the non-conductive paste may be buried in the upper edge region of the lower chip so that the upper chip may not be stacked. It is characteristic of one point.

이를 위해, 전도성 범프(24)가 부착된 하부칩(14)의 저면에 비전도성 필름(16)을 부착시킨다.To this end, the non-conductive film 16 is attached to the bottom of the lower chip 14 to which the conductive bumps 24 are attached.

상기 비전도성 필름(16)은 경화 전에 전도성범프(24)가 관통될 정도의 점도를 유지하는 어떠한 종류의 것을 사용할 수 있다.The non-conductive film 16 may be any kind of material that maintains a viscosity such that the conductive bumps 24 penetrate before curing.

이어서, 비전도성 필름(16)이 부착된 하부칩(14)을 저압 및 저온 조건에서 기판(10) 위에 가접착시키는 바, 본딩툴(22)의 가압 조건을 저압으로 유지하는 동시에 가열 조건을 전도성 범프(24)가 기판(10)의 전도성패턴에 융착되지 않는 정도로 유지함으로써, 단순히 하부칩(14)이 비전도성 필름(16)의 접착력에 의하여 기판(10) 위에 가접착되는 상태가 된다.Subsequently, the lower chip 14 to which the non-conductive film 16 is attached is temporarily bonded to the substrate 10 at low pressure and low temperature, thereby maintaining the pressurization condition of the bonding tool 22 at low pressure and simultaneously conducting the heating condition. By maintaining the bump 24 so as not to be fused to the conductive pattern of the substrate 10, the lower chip 14 is temporarily bonded onto the substrate 10 by the adhesive force of the non-conductive film 16.

연이어, 상기 상부칩(18)을 하부칩(14) 위에 적층시키기 위하여 하부칩(14)의 상면에 비전도성 페이스트(20)를 도포하는 단계가 진행된다.Subsequently, in order to stack the upper chip 18 on the lower chip 14, a step of applying the non-conductive paste 20 to the upper surface of the lower chip 14 is performed.

다음으로, 하부칩(14) 위에 상부칩(18)을 도전 가능하게 적층시키는 동시에 하부칩(14)도 기판(10)에 도전 가능하게 부착되도록 하는 단계가 진행된다.Next, a step of stacking the upper chip 18 conductively on the lower chip 14 and simultaneously attaching the lower chip 14 to the substrate 10 is also conductively performed.

보다 상세하게는, 웨이퍼 상태에서 개개의 칩으로 소잉된 상부칩(18)을 본딩툴(22)이 진공 흡착하여 하부칩(14)쪽으로 이송시킨 후, 상부칩(18)을 하부칩(14)쪽으로 하강시켜서 상부칩(18)을 하부칩(14) 위에 도전 가능하게 적층시킴으로써, 상부칩(18)의 본딩패드에 부착된 도전연결수단(26, 예를 들어 미세 솔더볼 또는 플립칩)이 비전도성 페이스트(20)를 뚫고 하부칩(14)의 관통 실리콘 비아(28)에 도전 가능하게 융착되고, 이와 동시에 하부칩(14)의 전도성 범프(24)도 기판(10)의 전도성패턴에 융착되어진다.More specifically, after the bonding tool 22 vacuum-adsorbs the upper chip 18, which is sawed into individual chips in a wafer state, is transferred to the lower chip 14, the upper chip 18 is transferred to the lower chip 14. By lowering the upper chip 18 so as to be conductively stacked on the lower chip 14, the conductive connecting means 26 (for example, fine solder balls or flip chips) attached to the bonding pads of the upper chip 18 is non-conductive. The paste 20 is fused to the through silicon vias 28 of the lower chip 14 so as to be conductive, and at the same time, the conductive bumps 24 of the lower chip 14 are also fused to the conductive pattern of the substrate 10. .

즉, 소정의 온도에서 가압하는 써멀 컴프레션 방식의 본딩 방법(TCNCP: Thermal Compression Non Conductive Paste)에 의하여 본딩툴(22)이 상부칩(18)을 가압하면, 상부칩(18)의 본딩패드에 부착된 도전연결수단(26, 예를 들어 미세 솔더볼 또는 플립칩)이 비전도성 페이스트(20)를 뚫고 하부칩(14)의 관통 실리콘 비아(28)에 도전 가능하게 융착되는 상태가 되고, 동시에 하부칩(14)의 전도성 범프(24)도 기판(10)의 전도성패턴에 융착되어진다.That is, when the bonding tool 22 presses the upper chip 18 by a thermal compression non-conductive paste (TCNCP) pressurized at a predetermined temperature, the bonding tool 22 adheres to the bonding pad of the upper chip 18. The conductive connecting means 26 (for example, fine solder balls or flip chips) are pierced through the non-conductive paste 20 and are conductively fused to the through silicon vias 28 of the lower chip 14, and at the same time, the lower chip The conductive bumps 24 of 14 are also fused to the conductive patterns of the substrate 10.

이때, 상기 하부칩(14) 위에 적층된 상부칩(18)의 각 도전연결수단(26)은 경화된 비전도성 페이스트(20)에 의하여 상호 절연되는 상태가 되고, 하부칩(14)의 전도성범프(24)는 비전도성 필름(16)에 의하여 상호 절연되는 상태가 된다.At this time, each conductive connecting means 26 of the upper chip 18 stacked on the lower chip 14 is insulated from each other by the hardened non-conductive paste 20, and the conductive bump of the lower chip 14 Reference numeral 24 denotes a state in which the non-conductive film 16 is insulated from each other.

특히, 상기 상부칩(18)이 하부칩(14) 위에 적층되며 부착될 때, 그 가압력에 의하여 하부칩(14) 위에 도포된 비전도성 페이스트(20)가 외측으로 빠져나가 하부칩(14)의 측면을 타고 아래쪽으로 흐를 수 있지만, 하부칩(14)의 저면은 비전도성 필름(16)에 가접착되어 밀착된 상태이므로, 비전도성 페이스트(20)가 하부칩(14)의 저면으로 침투되는 것을 용이하게 차단시킬 수 있다.In particular, when the upper chip 18 is stacked and attached to the lower chip 14, the non-conductive paste 20 coated on the lower chip 14 is pulled out by the pressing force to the outside of the lower chip 14 The lower surface of the lower chip 14 may be adhered to the non-conductive film 16 to be in close contact with the non-conductive film 16, but the lower surface of the lower chip 14 may penetrate into the lower surface of the lower chip 14. It can be easily blocked.

이와 같이, 본 발명의 다른 실시예에 의하면, 하부칩에 비전도성 필름을 부착하여 기판에 가접착시킨 후, 하부칩 위에 비전도성 페이스트를 매개로 상부칩을 도전 가능하게 적층시킴으로써, 기존에 하부칩의 상면 테두리 영역에 비전도성 페이스트가 묻어서 상부칩을 적층시킬 수 없는 현상이 발생됨을 완전히 방지할 수 있고, 칩 적층형 패키지를 불량없이 용이하게 제조할 수 있다.
As described above, according to another embodiment of the present invention, the non-conductive film is attached to the lower chip to be temporarily bonded to the substrate, and then the lower chip is electrically conductively stacked on the lower chip through the non-conductive paste. It is possible to completely prevent the phenomenon that the non-conductive paste is buried in the upper edge region of the upper chip cannot be stacked, and the chip stacked package can be easily manufactured without defects.

10 : 기판
12 : 열경화성 이형필름
14 : 하부칩
16 : 비전도성 필름
18 : 상부칩
20 : 비전도성 페이스트
20a : 제1비전도성 페이스트
20b : 제2비전도성 페이스트
22 : 본딩툴
24 : 전도성 범프
24a : 구리필러
24b : 전도성 솔더
26 : 도전연결수단
28 : 관통 실리콘 비아10: substrate
12: thermosetting release film
14: lower chip
16: non-conductive film
18: upper chip
20: non-conductive paste
20a: first non-conductive paste
20b: second non-conductive paste
22: bonding tool
24: conductive bump
24a: copper filler
24b: conductive solder
26: conductive connection means
28: through silicon via

Claims (7)

기판(10) 위에 부착된 열경화성 이형필름(12)에 하부칩(14)의 저면을 가접착하거나, 하부칩(14)의 저면에 부착된 비전도성 필름(16)을 매개로 하부칩(14)을 기판(10) 위에 가접착시킨 후, 상부칩(18)을 비전도성 페이스트(20)를 매개로 하부칩(14) 위에 도전 가능하게 적층시킴과 함께 하부칩(14)을 기판(10)에 도전 가능하게 부착시키면서 칩 적층형 패키지(100)를 제조할 때, 열경화성 이형필름(12) 또는 비전도성 필름(16)에 의하여 비전도성 페이스트(20)가 하부칩(14)의 저면으로 침투되는 것을 차단시킬 수 있도록 한 것을 특징으로 하는 반도체 패키지 제조 방법.
The lower chip 14 is temporarily bonded to the thermosetting release film 12 attached to the substrate 10, or the non-conductive film 16 is attached to the bottom of the lower chip 14. Is temporarily bonded to the substrate 10, and the upper chip 18 is electrically conductively stacked on the lower chip 14 via the non-conductive paste 20, and the lower chip 14 is attached to the substrate 10. When manufacturing the chip stack package 100 while attaching conductively, the non-conductive paste 20 is prevented from penetrating into the bottom surface of the lower chip 14 by the thermosetting release film 12 or the non-conductive film 16. A method of manufacturing a semiconductor package, characterized in that to enable.
청구항 1에 있어서,
상기 기판(10) 위에 부착된 열경화성 이형필름(12)에 하부칩(14)의 저면을 가접착하는 경우, 상기 칩 적층형 패키지(100)는:
기판(10) 위에 열경화성 이형필름(12)을 부착하는 단계와;
본딩툴(22)에 의하여 하부칩(14)이 기판(10) 위에 가압되는 동시에 전도성 범프(24)를 비롯한 하부칩(14)의 저면이 열경화성 이형필름(12)에 가접착되는 단계와;
상기 하부칩(14)의 상면에 비전도성 페이스트(20)를 도포하는 단계와;
상부칩(18)의 본딩패드에 부착된 도전연결수단(26)이 비전도성 페이스트(20)를 뚫고 하부칩(14)의 관통 실리콘 비아(28)에 도전 가능하게 부착되도록 상부칩(18)을 하부칩(14)의 상면에 열가압시켜 도전 가능하게 적층 부착하는 단계와;
상기 열경화성 이형필름(12)을 경화 온도에서 경화시켜 접착력을 상실시키는 단계와;
서로 적층된 상부칩(18) 및 하부칩(14)을 경화된 열경화성 이형필름(12)으로부터 들어올려 하부칩(14) 및 전도성 범프(24)를 열경화성 이형필름(12)으로부터 분리시키는 단계;
를 통하여 제조되는 것을 특징으로 하는 반도체 패키지 제조 방법.
The method according to claim 1,
When the bottom surface of the lower chip 14 is temporarily bonded to the thermosetting release film 12 attached to the substrate 10, the chip stack package 100 may include:
Attaching the thermosetting release film 12 on the substrate 10;
Pressing the lower chip 14 onto the substrate 10 by the bonding tool 22 and simultaneously attaching the bottom surface of the lower chip 14 including the conductive bumps 24 to the thermosetting release film 12;
Applying a non-conductive paste (20) on the upper surface of the lower chip (14);
The upper chip 18 is attached such that the conductive connecting means 26 attached to the bonding pad of the upper chip 18 penetrates the non-conductive paste 20 and conductively attaches to the through silicon via 28 of the lower chip 14. Thermally pressing the upper surface of the lower chip 14 to attach the stack in a conductive manner;
Curing the thermosetting release film 12 at a curing temperature to lose adhesion;
Lifting the upper chip 18 and the lower chip 14 stacked on each other from the cured thermosetting release film 12 to separate the lower chip 14 and the conductive bumps 24 from the thermosetting release film 12;
Method of manufacturing a semiconductor package, characterized in that it is manufactured through.
청구항 2에 있어서,
상기 기판(10) 위에서 열경화성 이형필름(12)을 제거한 다음, 제거된 자리에 비전도성 페이스트(20)를 도포하는 단계와;
상기 하부칩(14)의 저면에 부착된 전도성 범프(24)가 기판(10)의 전도성패턴에 융착되도록 서로 적층된 상부칩(18) 및 하부칩(14)을 비전도성 페이스트(20)가 도포된 기판(10) 위에 열가압시켜 접착하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
The method according to claim 2,
Removing the thermosetting release film 12 on the substrate 10 and then applying a non-conductive paste 20 to the removed position;
The non-conductive paste 20 applies the upper chip 18 and the lower chip 14 stacked on each other so that the conductive bumps 24 attached to the bottom surface of the lower chip 14 are fused to the conductive pattern of the substrate 10. Thermally pressing the bonded substrate 10 onto the substrate 10;
Method for manufacturing a semiconductor package further comprising.
청구항 2에 있어서,
상기 상부칩(18)의 부착시, 하부칩(14) 위에 도포된 비전도성 페이스트(20)가 하부칩(14)의 측면을 타고 아래쪽으로 흐를 때, 비전도성 페이스트(20)가 하부칩(14)의 저면으로 침투하는 것을 열경화성 이형필름(12)이 차단하는 것을 특징으로 하는 반도체 패키지 제조 방법.
The method according to claim 2,
When the upper chip 18 is attached, when the non-conductive paste 20 coated on the lower chip 14 flows down the side of the lower chip 14, the non-conductive paste 20 is lower chip 14. Method for manufacturing a semiconductor package, characterized in that the thermosetting release film (12) blocks the penetration to the bottom of the).
삭제delete 청구항 1에 있어서,
상기 하부칩(14)의 저면에 부착된 비전도성 필름(16)을 매개로 하부칩(14)을 기판(10) 위에 가접착하는 경우, 상기 칩 적층형 패키지(100)는:
전도성 범프(24)가 부착된 하부칩(14)의 저면에 비전도성 필름(16)을 부착하는 단계와;
비전도성 필름(16)이 부착된 하부칩(14)을 저압 및 저온 조건에서 기판(10) 위에 가접착시키는 단계와;
상기 하부칩(14)의 상면에 비전도성 페이스트(20)를 도포하는 단계와;
상부칩(18)을 비전도성 페이스트(20)가 도포된 하부칩(14) 위에 적층시킬 때, 상부칩(18)의 본딩패드에 부착된 도전연결수단(26)이 비전도성 페이스트(20)를 뚫고 하부칩(14)의 관통 실리콘 비아(28)에 도전 가능하게 부착되는 동시에 가접착된 하부칩(14)의 전도성 범프(24)가 기판(10)의 전도성 패턴에 융착되도록 상부칩(18) 및 하부칩(14)을 동시에 열가압시키는 단계;
를 통하여 제조되는 것을 특징으로 하는 반도체 패키지 제조 방법.
The method according to claim 1,
When the lower chip 14 is temporarily bonded onto the substrate 10 via the non-conductive film 16 attached to the bottom surface of the lower chip 14, the chip stack package 100 may be:
Attaching the non-conductive film 16 to the bottom of the lower chip 14 to which the conductive bumps 24 are attached;
Temporarily attaching the lower chip 14 to which the non-conductive film 16 is attached onto the substrate 10 under low pressure and low temperature conditions;
Applying a non-conductive paste (20) on the upper surface of the lower chip (14);
When the upper chip 18 is stacked on the lower chip 14 to which the non-conductive paste 20 is applied, the conductive connecting means 26 attached to the bonding pads of the upper chip 18 forms the non-conductive paste 20. The upper chip 18 so as to be conductively attached to the through-silicon vias 28 of the lower chip 14 and the conductive bumps 24 of the lower chip 14 temporarily bonded to the conductive patterns of the substrate 10. And simultaneously pressurizing the lower chip 14.
Method of manufacturing a semiconductor package, characterized in that it is manufactured through.
청구항 6에 있어서,
상기 상부칩(18)의 부착시, 하부칩(14) 위에 도포된 비전도성 페이스트(20)가 하부칩(14)의 측면을 타고 아래쪽으로 흐를 때, 비전도성 페이스트(20)가 하부칩(14)의 저면으로 침투하는 것을 비전도성 필름(16)이 차단하는 것을 특징으로 하는 반도체 패키지 제조 방법.The method of claim 6,
When the upper chip 18 is attached, when the non-conductive paste 20 coated on the lower chip 14 flows down the side of the lower chip 14, the non-conductive paste 20 is lower chip 14. Method for manufacturing a semiconductor package, characterized in that the non-conductive film (16) blocks the penetration to the bottom of the).
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